KR101096205B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 퓨즈 회로에 관한 것으로, 리페어 공정에서 블로잉된 퓨즈가 다시 단락되는 해스트 페일이 발생하였다 하더라도, 그 영향이 반도체 장치의 동작에 영향을 미치지 않을 수 있는 반도체 장치에 관한 것이다. 본 발명은 퓨즈; 상기 퓨즈의 일측에 일측이 접속되며, 타측으로 제1 구동전압을 인가받는 제1 모스 트랜지스터; 상기 퓨즈의 타측에 일측이 접속되고, 타측은 퓨즈 블로잉 감지노드에 접속된 제2 모스 트랜지스터; 및 상기 퓨즈 블로잉 감지노드에 일측이 접속되고, 타측으로 제2 구동전압을 인가받는 제3 모스 트랜지스터를 포함하며, 상기 제3 모스 트랜지스터는 초기화구간 동안 활성화되는 퓨즈 인에이블 신호에 응답하여 턴온되고, 상기 제1 모드 트랜지스터 및 상기 제2 모스 트랜지스터는 상기 초기화구간 이후의 퓨즈 컷팅여부 판단구간 동안 활성화되는 퓨즈동작신호에 응답하여 턴온는 것을 특징으로 한다.
반도체, 퓨즈, 파워업, 어드레스, 비교

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 메모리 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치의 퓨즈회로에 관한 것이다.
통상의 메모리 소자에 있어서, 하나의 칩에는 많은 수의 메모리 셀들이 집적되고 있는데, 이러한 메모리 셀들 중, 어느 하나에라도 결함이 있으면, 해당 메모리 칩은 불량품으로 처리되어 사용할 수 없게 된다.
고집적화에 따라 한정된 크기의 칩에 더 많은 수의 메모리 셀들을 집적시키고 있는 추세에서, 어느 하나의 셀에 불량이 발생된 경우 메모리 칩 전체를 불량품으로 처리한다면, 불량품으로 처리될 메모리 칩의 수는 증가될 것이고, 그로 인해 경제성 있는 반도체 메모리 소자의 생산이 불가능하게 된다.
이러한 문제를 해결하기 위해, 통상의 반도체 메모리 장치는 퓨즈회로외 예비셀을 구비하고 있다. 퓨즈회로는 다수의 퓨즈를 구비하고 있으며, 리페어 공정에서 퓨즈의 블로잉 여부에 따라 결함이 있는 셀을 예비셀로 대체히고 있다. 예비셀 과 퓨즈회로는 반도체 제조 공정시에 형성되는 것이다. 리페어 공정에서는 불량으로 판정된 메모리 셀을 예비셀로 대체하기 위해 리페어 동작을 수행한다. 리페어 공정은 레이저 빔을 사용하여 퓨즈회로에 있는 퓨즈를 선택적으로 끊어버리는 방식으로 이루어진다.
이 때 퓨즈가 블로잉(Blowing)된 후 전기/화학적 마이그레이션(Migration)이 발생하여 끊겨진 퓨즈가 다시 연결되는 불량이 발생할 수 있다. 이러한 불량을 해스트 페일(Hast Fail)이라 부른다. 해스트 페일은 고속으로 동작하는 반도체 장치의 동작을 위해 반도체 제조공정에 구리(Copper)를 사용함으로써 나타나는 것이 일반적이지만, 알루미늄(Aluminium)이나 기타 다른 물질을 사용하는 경우에도 발생할 수 있다. 해스트 페일은 리페어 공정에서 퓨즈 블로잉 이후에 발생하기 때문에, 이를 다시 찾아내기도 어렵고, 고치기도 어렵다. 해스트 페일로 인해 반도체 장치의 생산성이 저하되고, 반도체 장치의 성능 및 신뢰성이 저하될 수 밖에 없다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 리페어 공정에서 블로잉된 퓨즈가 다시 단락되는 해스트 페일이 발생하였다 하더라도, 그 영향이 반도체 장치의 동작에 영향을 미치지 않을 수 있는 반도체 장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치는, 퓨즈;상기 퓨즈의 일측에 일측이 접속되며, 타측으로 제1 구동전압을 인가받는 제1 모스 트랜지스터; 상기 퓨즈의 타측에 일측이 접속되고, 타측은 퓨즈 블로잉 감지노드에 접속된 제2 모스 트랜지스터; 및 상기 퓨즈 블로잉 감지노드에 일측이 접속되고, 타측으로 제2 구동전압을 인가받는 제3 모스 트랜지스터를 포함하며, 상기 제3 모스 트랜지스터는 초기화구간 동안 활성화되는 퓨즈 인에이블 신호에 응답하여 턴온되고, 상기 제1 모드 트랜지스터 및 상기 제2 모스 트랜지스터는 상기 초기화구간 이후의 퓨즈 컷팅여부 판단구간 동안 활성화되는 퓨즈동작신호에 응답하여 턴온되는 것을 특징으로 한다.
또한, 본 발명의 다른 측면에 따른 반도체 장치는, 퓨즈; 상기 퓨즈의 일측에 일측이 접속되며, 타측으로 제1 구동전압을 인가받는 제1 모스 트랜지스터; 상기 퓨즈의 타측에 일측이 접속되고, 타측은 퓨즈 블로인 감지노드에 접속된 제2 모스 트랜지스터; 상기 퓨즈 블로잉 감지노드에 일측이 접속되고, 타측으로 제2 구동전압을 인가받는 제3 모스 트랜지스터; 전원전압이 예정된 레벨까지 상승하면 활성화되는 파워업신호를 입력받아 초기화구간동안 활성화되는 퓨즈 인에이블 신호를 생성하는 제1 신호생성부; 및 상기 파워업신호를 입력받아 상기 초기화구간 이후 상기 퓨즈의 컷팅여부 판단구간 동안 활성화되는 퓨즈동작신호를 생성하는 제2 신호생성부를 포함하며, 상기 제3 모스 트랜지스터는 상기 퓨즈 인에이블 신호에 응답하여 턴온되고, 상기 제1 및 제2 모스 트랜지스터는 상기 퓨즈동작신호에 의해 턴온되는 것을 특징으로 한다.
본 발명에 의해서 해스트 페일이 발생하였다 하더라도, 그 영향이 반도체 장치의 동작에 영향을 미치지 않기 때문에, 반도체 장치의 동작상 신뢰성이 향상된다.
이하, 본 발명의 실시예들을 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
반도체 장치는 리페어 공정에서 결함이 있는 셀을 추가도 제조된 예비셀로 어드레스 경로를 대체한다. 어드레스 경로의 대체는 퓨즈의 블로잉을 통해 이루어진다. 퓨즈가 블로잉되었는데도 불구하고, 전기/화학적 마이그레이션이 발생하여 끊겨진 퓨즈가 다시 연결되는 불량이 발생하는 경우가 있다. 이러한 불량을 해스트 페일이라 하는 것이다. 파워업 이후에 퓨즈의 양단을 플로팅(Floating)시키면 해스트 페일이 발생하더라도 반도체 메모리 장치의 동작에 영향을 미치지 않도록 할 수 있다.
도 1은 본 발명을 설명하기 위한 반도체 장치의 파워업 회로 및 그 동작 파형도를 나타내는 회로도이다.
도 1의 (a)에는 파워업 회로가 도시되어 있으며, 도 1의 (b)에는 파형도가 도시되어 있다. 파워업 회로는 반도체 메모리 장치에 파워가 입력되고 나서 예정된 레벨까지 도달했는지를 판단하기 위한 회로이다.
파워업 회로는 저항(R1 ~ R4)과 모스 트랜지스터(P1,N1,N2)와 인버터(I1~ I3)를 포함하여 전원전압(VDD)이 예정된 레벨까지 상승함에 따라 파워업 신호(PWRUP)를 하이레벨로 활성화한다.
도 2는 본 발명을 설명하기 위한 반도체 장치의 퓨즈회로를 나타내는 회로도이다.
도 2의 (a)에는 퓨즈회로가 도시되어 있으며, 도 2의 (b)에는 어드레스 전달회로가 도시되어 있다.
퓨즈회로는 노드 A 및 노드 B 사이에 접속된 퓨즈(F)와, 퓨즈인에이블 신호(FSE)를 게이트 입력으로 하며 전원전압(VDD)과 노드 A 사이에 소오스/드레인이 접속된 피모스 트랜지스터(P2)와, 퓨즈인에이블 신호(FSE)를 게이트 입력으로 하며 접지전압(VSS)과 노드 B 사이에 소오스/드레인이 접속된 앤모스 트랜지스터(N3)와, 노드 B에 입력단이 접속되어 퓨즈신호(C)를 출력하는 인버터(I4)와, 퓨즈신호(C)를 게이트 입력으로 하며 접지전압(VSS)과 노드 B 사이에 소오스/드레인이 접속된 앤모스 트랜지스터(N4)를 구비한다. 여기서, 인버터(I4)와 앤모스 트랜지스터(N4)는 래치를 구성하며, 퓨즈인에이블 신호(FSE)는 퓨즈회로에 있는 퓨즈(F)의 블로잉여부를 판단하기 위해 퓨즈회로를 활성화시키는 신호로서, 파워업신호(PWRUP)를 버퍼링하여 생성한다.
어드레스 전달회로는 퓨즈신호(C) 및 반전 퓨즈신호(/C)에 제어받아 어드레스 신호(BXAR) 및 그의 반전신호를 선택적으로 히트신호(HIT)로서 출력하는 2개의 전송게이트를 구비한다. 반도체 메모리 장치는 다수의 어드레스 전달회로를 구비하여 다수의 히트신호(HIT)를 생성한다. PA1 및 PA2는 어드레스 신호(BXAR)의 선택적인 출력 경로를 나타낸다.
도 3은 본 발명을 설명하기 위한 반도체 장치의 신호조합부를 나타내는 회로도이다.
도 3에 도시된 바와 같이, 신호조합부는 다수의 낸드게이트(ND1 ~ ND3)와 노어게이트(NOR1)를 구비하여, 다수의 히트신호(HIT<2~12>)를 조합하여 리페어 신호(HITB)를 생성한다. 리페어 신호(HITB)가 활성화되면, 퓨즈의 선택적 블로잉으로 저장된 리페어 어드레스와 같은 어드레스가 반도체 메모리 장치에 입력되었다는 것을 나타낸다.
반도체 메모리 장치가 동작할 때에 외부에서 파워가 공급되고, 그로 인해 전원전압(VDD)가 일정한 기울기를 가지면서 접지전압(VSS) 레벨에서 상승하게 되는데, 이 때 예정된 시간이 DDR3 동기식 메모리 장치의 경우 일반적으로 200[㎲]가량이다. 파워업 신호(PWRUP)는 약 0.9~1.0[V] 사이에서 펄스 형태의 신호를 생성한다.
도 4는 도 2에 도시된 반도체 장치의 동작을 나타내는 파형도이다.
도 4를 참조하여 살펴보면, 반도체 장치의 동작을 살펴보면, 제1 구간(R1)에서 하이레벨로 생성된 퓨즈 인에이블 신호(FSE)에 의해 도 2의 퓨즈회로의 앤모스 트랜지스터(N3)는 턴온된다. 따라서, 퓨즈(F)의 블로잉 여부에 관계없이, 노드 B를 접지전압 레벨로 디스차지시킨다.
이어서 퓨즈 인에이블 신호(FSE)가 로우레벨로 천이되는 구간에서는 퓨즈(F)의 상단에 부착된 피모스 트랜지스터(P2)가 턴온되고, 앤모스 트랜지스터(N3)는 턴오프된다.
만약 퓨즈(F)가 리페어 공정에서 컷팅이 되지 않았다면, 노드 A 및 노드 B는 모두 전원전압(VDD) 레벨이 된다. 한편, 퓨즈(F)가 리페어 공정에서 컷팅이 되었다면, 노드 A는 전원전압(VDD) 레벨이 되고, 노드 B는 접지전압 레벨을 유지하게 된다.
따라서 파워업 신호(PWRUP)가 활성화된 이후에 퓨즈신호(C)가 하이레벨을 하 이레벨을 유지하고 있다면 퓨즈(F)가 컷팅이 된 것이고, 컷팅이 되지 않았다면 로우레벨을 유지하고 있게 된다. 이 상태는 메모리 장치에 파워공급이 중단될 때까지 유지된다.
어드레스 전달회로는 어드레스 신호(BXAR)를 입력받는다. 어드레스 신호(BXAR)는 메모리 장치로 외부에서 입력되는 어드레스 신호가 셋업 홀드 회로를 거친 이후의 신호이다. 셋업 홀드 회로는 메모리 장치가 클럭신호의 클러킹 타이밍에 맞게 어드레스가 입력될 수 있도록 하는 회로이다.
어드레서 전달회로는 2개의 전송게이를 구비하여 퓨즈신호(C)의 레벨에 따라 선택된 전송게이트를 활성화시킨다. 따라서 퓨즈신호(C)의 레벨에 따라 어드레스 신호(BXAR)를 그래도 전달하여 히트신호(HIT)로 출력하거나, 반전하여 히트신호(HIT)로 출력하게 된다. 전술한 바와 같이 반도체 메모리 장치는 다수의 퓨즈회로와 다수의 어드레서 전달회로를 구비하여 다수의 히트신호(HIT)를 생성한다. 히트신호(HIT)의 수는 리페어되는 어드레스 신호의 비트수에 따라 정해질 수 있다.
도 3에 도시된 신호조합부에서는 다수의 히트신호(HIT)를 조합하여 리페어 신호(HITB)를 생성한다. 리페어 신호(HITB)가 활성화되면, 예비셀이 결함이 있는 메모리 셀을 대체하여 억세스된다. 실제로는 반도체 메모리 장치는 워드라인별로 결함이 있는 대체하는 것이 일반적이기 때문에, 리페어 신호(HITB)가 활성화되면, 예비 워드라인을 활성화 시키게 된다.
도 5는 본 발명을 설명하기 위한 반도체 장치의 퓨즈비교부를 나타내는 블럭도이다.
도 5는 도 2와 도 3에 도시된 회로를 하나의 도면에 나타낸 것으로 입력되는 어드레스 신호(BXAR<2:12>)를 입력받아 히트신호(HIT<2:12>)가 생성됨을 보여준다. 여기서 어드레스 전달회로는 'FSCOMP'로 표기되어 있다.
퓨즈가 블로잉되었다면, 계속해서 블로잉, 즉 컷팅된 상태를 유지해야 하는데, 전기/화학적 마이그레이션이 생겨서 블로잉되지 않은 것처럼 동작하는 경우가 있다. 이런 경우 리페어 공정에서 대체되어 억세스되어야할 예비셀이 억세스되지 않고, 결함이 있는 메모리 셀이 억세스되어 반도체 메모리 장치의 동작에 에러가 생긴다.
퓨즈의 컷팅이후에 퓨즈의 양단에 전원전압과 접지전압이 각각 인가되는 경우가 자주 발생되는 것으로 보고되고 있다. 본 발명은 퓨즈 컷팅이후에 퓨즈의 양단에 전원전압과 접지전압이 걸리지 않도록 플로팅 상태를 유지하도록 하는 메모리 장치를 제안한다.
도 6은 본 발명의 바람직한 실시예에 따른 반도체 장치의 퓨즈회로를 나타내는 회로도이다.
도 6의 (a)에는 퓨즈회로가 도시되어 있으며, 도 6의 (b)에는 어드레스 전달회로가 도시되어 있다.
퓨즈회로는 노드 A 및 노드 B 사이에 접속된 퓨즈(F)와, 퓨즈동작신호(FSEBP)를 게이트 입력으로 하며 전원전압(VDD)과 노드 A 사이에 소오스/드레인 이 접속된 피모스 트랜지스터(P11)와, 퓨즈동작신호(FSEBP)를 게이트 입력으로 하며 노드 B와 노드 D 사이에 소오스/드레인이 접속된 피모스 트랜지스터(P12)와, 퓨즈인에이블 신호(FSE)를 게이트 입력으로 하며 접지전압(VSS)과 노드 D 사이에 소오스/드레인이 접속된 앤모스 트랜지스터(N11)와, 노드 D에 입력단이 접속되어 퓨즈신호(C)를 출력하는 래치를 구비한다. 여기서, 래치는 서로 입출력단이 맞물린 2개의 인버터(I11, I12)로 구현할 수 있으며, 퓨즈회로는 퓨즈인에이블 신호(FSE)와 퓨즈동작신호(FSEBP)를 입력받아 퓨즈신호(C)를 출력하게 된다. 퓨즈인에이블 신호(FSE)는 퓨즈회로에 있는 퓨즈(F)의 블로잉여부를 판단하기 위해 퓨즈회로를 활성화시키는 신호로서, 파워업신호(PWRUP)를 버퍼링하여 생성한다. 퓨즈동작신호(FSEBP)는 파워업신호(PWRUP)를 이용하여 만드는 신호로서 자세한 것은 후술하기로 한다.
어드레스 전달회로는 2개의 전송게이트(T1,T2)를 구비하여, 퓨즈신호(C, /C)에 따라 어드레스 신호(BXAR)를 그대로 또는 반전시켜 히트신호(HIT)로서 출력한다. 반도체 메모리 장치는 다수의 어드레스 전달회로를 구비하여 다수의 히트신호(HIT)를 생성한다.
도 7은 본 발명의 바람직한 실시예에 따른 반도체 장치의 신호생성부를 나타내는 회로도이다.
신호 생성부는 인버터(I31,I32)를 통해 파워업신호(PWRUP)를 버퍼링하여 퓨즈인에이블 신호(FSE)를 출력하고, 인버터(I33,I34), 딜레이(10), 인버터(I35)를 통해 파워업신호(PWRUP)를 반전 지연시킨 후, 딜레이(20), 인버터(I36), 낸드게이 트(N30), 인버터(I37,I38)로 이루어진 펄스 생성회로를 이용하여 퓨즈동작신호(FSEBP)를 생성한다. 결국, 도 7에 하나의 회로로 도시하였지만, 신호생성부의 인버터(I31,I32)는 퓨즈인에이블 신호(FSE)를 출력하는 제1 신호생성부의 역할을 하고, 인버퍼(I33,I34,I35,I36,I37,I38)와, 딜레이(10,20)와, 낸드게이트(N30)는 퓨즈동작신호(FSEBP)를 생성하는 제2 신호생성부의 역할을 한다.
도 8은 도 7에 도시된 신호생성부의 동작을 나타내는 파형도이다.
도 8을 참조하면, 전원전압(VDD)이 인가될 때 파워업신호(PWRUP), 퓨즈 인에이블 신호(FSE)와, 퓨즈동작신호(FSEBP)의 타이밍을 잘 알 수 있다. 여기서, D1은 딜레이(10)의 지연시간이고, D2는 딜레이(20)의 지연시간이다.
도 9에는 도 8에 도시된 파형에 의해 동작하는 퓨즈회로의 동작 방법이 도시되어 있다.
계속해서 도 6 내지 도 9를 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작을 살펴본다.
먼저 본 실시예에 따른 반도체 메모리 장치의 특징은 도 7에 도시된 파워업신호(PWRUP)를 입력받아 퓨즈 인에이블 신호(FSE)와, 퓨즈동작신호(FSEBP)를 생성하는 신호생성부를 구비하고 있는 것이다.
신호생성부는 퓨즈동작신호(FSEBP)를 생성하기 위해서, 2개의 딜레이(10,20)를 구비하고 있다.
딜레이(10)는 퓨즈 인에이블 신호(FSE)와 일정한 갭을 두고 퓨즈동작신호(FSEBP)가 생성될 수 있도록 하기 위한 것이다. 구체적으로 딜레이(10)는 퓨즈동 작신호(FSEBP)가 퓨즈 인에이블 신호(FSE)의 파형과 일정한 갭을 두고 로우레벨이 되어서 퓨즈(F)의 양단에 있는 피모스 트랜지스터(P12)와 앤모스 트랜지스터(N11)가 모두 턴온되어 퓨즈를 관통하는 전류가 발생하는 것을 방지하기 위한 목적으로, 약 20ns 가 되도록한다. (도 8의 D1 구간참조)
딜레이(20)는 어드레스 전달회로의 전송게이트를 구성하는 피모스트랜지스터를 턴온시키기 위한 것으로, 퓨즈동작신호(FSEBP)가 약 100ns의 로우 펄스가 되도록 한다. (도 8의 D2 구간참조)
도 6의 퓨즈회로는 퓨즈(F)의 양단에 퓨즈동작신호(FSEBP)를 게이트로 인가받는 피모스 트랜지스터(P11,P12)가 배치되어 있으며, 도 2와는 달리 퓨즈신호(c)를 래치하는 회로로 2개의 인버터를 사용하고 있다.
파워업 신호(PWRUP)에 의해 퓨즈 인에이블 신호(FSE)가 하이레벨로 활성화되면, 노드 D는 접지전압 레벨로 디스차지된다. 이 상태에서 만약 리페어 공정시 퓨즈(F)가 블로잉되지 않았다면, 노드 A, 노드 B 모두 하이레벨을 유지하고 있고, 노드 D는 하이레벨로 천이된다. 여기서 노드 D는 퓨즈 블로잉 감지노드의 역할을 한다. 계속 살펴보면, 퓨즈신호(C)는 로우레벨로 출력된다. 만약 퓨즈(F)가 블로잉되었다면, 노드 A는 하이레벨을 유지하고, 노드 B는 플로팅되며, 노드 D는 로우레벨을 유지하게 되고, 퓨즈신호(C)는 하이레벨로 출력된다.
도 9에는 각각 퓨즈가 컷팅되었을 때와 컷팅되지 않았을 때에 대해 도시되어 있으며, R3 구간은 노드 D를 디스차지하는 구간이며, R4 구간에서는 퓨즈 컷팅여부 에 대해 판단하는 구간이다.
퓨즈동작신호(FSEBP)는 R4 구간이후에는 하이레벨을 유지하기 때문에, 퓨즈의 양단에 있는 피모스 트랜지스터(P11,P12)는 턴오프상태를 유지하고 따라서 퓨즈의 양단은 플로팅 상태를 유지한다. 따라서 퓨즈가 블로잉되었는지를 검증한 이후에는 퓨즈의 양단은 항상 플로팅 상태를 유지할 수 있다.
이후에 퓨즈신호를 이용하여 히트신호(HIT)를 생성하고, 다수의 히트신호를 이용하여 리페어신호(HITB, 도 3 참고)를 생성하는 과정은 앞에서 설명한 것과 같다.
본 실시예에 따른 반도체 메모리 장치는 퓨즈가 블로잉되었는지를 검증한 이후에는 퓨즈의 양단은 항상 플로팅 상태를 유지할 수 있다(도 9의 X 참조). 그러므로, 퓨즈가 리페어 공정에서 컷팅되었는데도 불구하고, 전기/화학적 마이그레이션이 생겨서 컷팅되지 않은 것처럼 동작하는 경우를 제거할 수 있다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 본 발명을 설명하기 위한 반도체 장치의 파워업 회로 및 그 동작 파형도를 나타내는 회로도,
도 2는 본 발명을 설명하기 위한 반도체 장치의 퓨즈회로를 나타내는 회로도,
도 3은 본 발명을 설명하기 위한 반도체 장치의 신호조합부를 나타내는 회로도,
도 4는 도 2에 도시된 반도체 장치의 동작을 나타내는 파형도,
도 5는 본 발명을 설명하기 위한 반도체 장치의 퓨즈비교부를 나타내는 블럭도,
도 6은 본 발명의 바람직한 실시예에 따른 반도체 장치의 퓨즈회로를 나타내는 회로도,
도 7은 본 발명의 바람직한 실시예에 따른 반도체 장치의 신호지연부를 나타내는 회로도,
도 8은 도 7에 도시된 신호지연부의 동작을 나타내는 파형도,
도 9는 도 6에 도시된 퓨즈회로의 동작을 나타내는 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
F1,F2,F3 : 퓨즈
T1,T2,T3,T4: 전송게이트

Claims (18)

  1. 퓨즈;
    상기 퓨즈의 일측에 일측이 접속되며, 타측으로 제1 구동전압을 인가받는 제1 모스 트랜지스터;
    상기 퓨즈의 타측에 일측이 접속되고, 타측은 퓨즈 블로잉 감지노드에 접속된 제2 모스 트랜지스터; 및
    상기 퓨즈 블로잉 감지노드에 일측이 접속되고, 타측으로 제2 구동전압을 인가받는 제3 모스 트랜지스터
    를 포함하며, 상기 제3 모스 트랜지스터는 초기화구간 동안 활성화되는 퓨즈 인에이블 신호에 응답하여 턴온되고, 상기 제1 모드 트랜지스터 및 상기 제2 모스 트랜지스터는 상기 초기화구간 이후의 퓨즈 컷팅여부 판단구간 동안 활성화되는 퓨즈동작신호에 응답하여 턴온되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 초기화구간은 상기 퓨즈 블로잉 감지노드를 상기 제2 구동전압으로 구동하는 구간이고, 상기 퓨즈 컷팅여부 판단구간은 상기 퓨즈 블로잉 감지노드의 전압이 상기 퓨즈의 컷팅여부에 따라 상기 제1 구동전압 또는 상기 제2 구동전압으로 결정되는 구간인 것을 특징으로 하는 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 퓨즈 블로잉 감지노드의 신호를 래치하여 출력하기 위한 래치부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 모스 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제3 모스 트랜지스터는 앤모스 트랜지스터인 것을 특징으로 하는 반도체 장치.
  7. 퓨즈;
    상기 퓨즈의 일측에 일측이 접속되며, 타측으로 제1 구동전압을 인가받는 제1 모스 트랜지스터;
    상기 퓨즈의 타측에 일측이 접속되고, 타측은 퓨즈 블로인 감지노드에 접속된 제2 모스 트랜지스터;
    상기 퓨즈 블로잉 감지노드에 일측이 접속되고, 타측으로 제2 구동전압을 인가받는 제3 모스 트랜지스터;
    전원전압이 예정된 레벨까지 상승하면 활성화되는 파워업신호를 입력받아 초기화구간동안 활성화되는 퓨즈 인에이블 신호를 생성하는 제1 신호생성부; 및
    상기 파워업신호를 입력받아 상기 초기화구간 이후 상기 퓨즈의 컷팅여부 판단구간 동안 활성화되는 퓨즈동작신호를 생성하는 제2 신호생성부
    를 포함하며, 상기 제3 모스 트랜지스터는 상기 퓨즈 인에이블 신호에 응답하여 턴온되고, 상기 제1 및 제2 모스 트랜지스터는 상기 퓨즈동작신호에 의해 턴온되는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 초기화구간은 상기 퓨즈 블로잉 감지노드를 상기 제2 구동전압으로 구동하는 구간이고, 상기 퓨즈 컷팅여부 판단구간은 상기 퓨즈 블로잉 감지노드의 전압이 상기 퓨즈의 컷팅여부에 따라 상기 제1 구동전압 또는 상기 제2 구동전압으로 결정되는 구간인 것을 특징으로 하는 반도체 장치..
  9. 제 7 항에 있어서,
    상기 제1 신호생성부는 직렬연결된 2개의 인버터를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제2 신호생성부는
    직렬연결된 2개의 제1 및 제2 인버터;
    상기 인버터의 신호를 상기 초기화구간이 종료된 이후 예정된 시간동안 지연시키기 위한 제1 딜레이;
    상기 제2 딜레이의 신호를 반전하기 위한 제3 인버터;
    상기 제3 인버터의 출력을 상기 퓨즈의 컷팅여부를 판단하기 위해 소정의 시간동안 지연시키기 위한 제2 지연부; 및
    상기 제2 지연부와 상기 제3 인버터의 출력을 조합하여 상기 퓨즈동작신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 7 항에 있어서,
    상기 제1 및 제2 모스 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제3 모스 트랜지스터는 앤모스 트랜지스터인 것을 특징으로 하는 반도체 장치.
  13. 퓨즈;
    상기 퓨즈의 일측에 제1 구동전압을 전달하기 위한 제1 스위치;
    상기 퓨즈의 타측과 퓨즈 블로잉 감지노드를 연결하기 위한 제2 스위치;
    상기 퓨즈 블로잉 감지노드에 일측이 접속되고, 타측으로 제2 구동전압을 인가받는 제3 스위치
    를 포함하며, 상기 제3 스위치는 상기 퓨즈 블로잉 감지노드를 상기 제1 구동전압으로 구동하는 초기화구간 동안 턴온되고, 상기 제1 스위치 및 상기 제2 스위치는 상기 초기화 구간 이후에 상기 제1 구동전압이 상기 퓨즈 블로잉 감지노드로 전달되는지 여부에 의해 상기 퓨즈의 컷팅여부를 감지하는 퓨즈 컷팅감지 구간 동안 턴온되는 반도체 장치.
  14. 삭제
  15. 삭제
  16. 제 13 항에 있어서,
    상기 퓨즈 블로잉 감지노드의 신호를 래치하여 출력하기 위한 래치부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제 13 항에 있어서,
    상기 제1 및 제2 스위치는 피모스 트랜지스터인 것을 특징으로 하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 제3 스위치는 앤모스 트랜지스터인 것을 특징으로 하는 반도체 장치.
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* Cited by examiner, † Cited by third party
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