KR100361531B1 - 리페어 회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 리페어 회로에 관한 것으로, 마스터 퓨즈의 접속 상태에 따라 리페어 동작 신호를 출력하는 마스터 퓨즈 수단과, 상기 마스터 퓨즈 수단으로부터 출력된 리페어 동작 신호를 디코딩된 다수개의 입력어드레스신호에 의해 각각 스위칭하여 전달하는 다수개의 스위칭부와, 상기 다수개의 퓨즈부의 출력 신호를 입력하여 적어도 1개의 리페어 동작 신호가 들어와도 리페어 명령 신호를 출력하는 리페어 검출수단을 구성함으로써, 리페어 셀의 어드레스가 인가되었을 때 마스트 퓨즈 출력이 직접 어드레스 부분의 소오스 역할을 하지않고 어드레스 퓨즈 부분 전류 소오스 NMOS 트랜지스터의 게이트를 구동하게 하여 공정변화에 의해 배선물질의 면저항 변화에 의한 오동작 발생 가능성을 제거시킬 수 있는 효과가 있다.

Description

리페어 회로{REPAIR CIRCUIT}

본 발명은 고집적 메모리 장치의 결함된 셀을 정상 셀로 대체하는 리페어 회로에 관한 것으로, 보다 상세하게는 리페어 셀의 어드레스가 인가되었을 때 마스트 퓨즈 출력이 직접 어드레스 부분의 소오스 역할을 하지않고 어드레스 퓨즈 부분 전류 소오스 NMOS 트랜지스터의 게이트를 구동하게 함으로써 공정변화에 의해 배선물질의 면저항 변화에 의한 오동작 발생 가능성을 제거시킨 리페어 회로에 관한 것이다.

도 1은 종래의 에스램(SRAM)의 회로 구성도로서, 마스터(master) 퓨즈(f1)의 블로(blow) 상태에 따라 리페어 동작 신호를 출력하는 마스터 퓨즈 회로부(10)와, 결함 셀의 어드레스를 퓨즈에 프로그램해 놓고 그 결함 셀의 어드레스가 인가되면 상기 마스터 퓨즈 회로부(10)의 출력 신호를 출력하는 어드레스 퓨즈 회로부(20)와, 상기 어드레스 퓨즈 회로부(20)의 출력 신호를 검출하여 리페어 신호(repair_out)를 출력하는 리페어 검출부(30)로 구성된다.

상기 구성에 의한 동작을 도 2에 나타낸 동작 타이밍도를 참조하여 설명한다. 먼저, 상기 마스터 퓨즈(f1)를 블로(blow)하면 마스터 퓨즈 회로부(10)의 출력 노드(Nd3)에 '로우'가 유기된다. 이후에 결함 어드레스가 어드레스 퓨즈 회로부(20)에 인가되면, 결함 어드레스가 게이트로 입력되는 NMOS 트랜지스터가 턴온된다. 이때, 어드레스 퓨즈 회로부(20)의 퓨즈는 결함 셀의 어드레스가 입력되는 NMOS 트랜지스터와 접속된 퓨즈만 그대로 두고 나머지 퓨즈들은 끊어주게 된다. 따라서, 결함 어드레스가 인가되어 턴온된 NMOS 트랜지스터를 통해 상기 마스터 퓨즈 회로부(10)의 출력인 노드(Nd3)의 '로우' 신호가 출력 노드(Nd4, Nd5, Nd6)로 각각 전달된다. 이들 출력 노드(Nd4, Nd5, Nd6)를 각각 입력으로 하는 리페어 검출부(30)에 의해 리페어 인에이블 신호(repair_out)는 '로우'가 되어 결함 셀이 정상 셀로 대체시키는 리페어 동작이 이루어지게 된다.

그런데, 이와 같이 구성된 종래의 리페어 회로에 있어서는, 상기 어드레스 퓨즈 회로부(20)의 출력 노드(Nd4, Nd5, Nd6)의 배선물질의 면저항이 크다면, 이배선물질의 저항성분에 의해 어드레스를 게이트로 입력하는 NMOS 트랜지스터의 소오스인 노드(Nd3)의 전압이 접지전압(Vss) 레벨보다 높은 전압을 유지하게 되고, 이에 따라 상기 노드(Nd4, Nd5, Nd6)에도 충분한 '로우' 전압이 유기되지 않는다.

도 3에서와 같이 각각 배선물질의 저항값에 의해 전압상승이 이루어진 결과, 상기 노드(Nd3)는 0.75V, 상기 노드(Nd4, Nd5)는 1.32V, 그리고 상기 노드(Nd6)는 0.84V가 유기되어 충분한 '로우' 전압이 인가되지 않는다. 이로 인해, 출력 단자로 출력되는 리페어 인에이블 신호(repair_out)가 '하이'를 유지해 리페어 셀의 어드레스가 인가되더라도 리페어 동작이 이루어지지 않은 문제점이 있었다.

이와 같이 배선물질의 선택에 제한을 주는 요소에 의해 면저항이 낮은 배선물질만을 사용하여야 한다면 래이아웃 면적이 커지는 단점이 있고, 면저항이 큰 물질을 사용하면서 결함 셀의 대체가 되도록 설계한다면 공정 변화에 의한 면저항 변화에 민감하게 반응하여 오동작 발생소지가 커지는 문제점이 있었다.

따라서. 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 리페어 셀의 어드레스가 인가되었을 때 마스트 퓨즈 출력이 직접 어드레스 부분의 소오스 역할을 하지않고 어드레스 퓨즈 부분 전류 소오스 NMOS 트랜지스터의 게이트를 구동하게 함으로써 공정변화에 의해 배선물질의 면저항 변화에 의한 오동작 발생 가능성을 제거시킨 리페어 회로를 제공하는데 있다.

도 1은 종래의 에스램(SRAM)의 리페어 회로 구성도

도 2 및 도 3은 종래 기술에 따른 리페어 회로의 동작 타이밍도

도 4는 본 발명에 의한 리페어 회로 구성도

도 5 및 도 6은 본 발명에 의한 리페어 회로의 동작 타이밍도

* 도면의 주요부분에 대한 부호의 설명 *

10, 110 : 마스터 퓨즈 회로부 20, 120 : 어드레스 퓨즈 회로부

30, 130 : 리페어 검출부

상기 목적을 달성하기 위하여, 본 발명에 의한 리페어 회로는,마스터 퓨즈의 접속 상태에 따라 리페어 동작 신호를 출력하는 마스터 퓨즈 수단과,상기 마스터 퓨즈 수단으로부터 출력된 리페어 동작 신호를 디코딩된 다수개의 입력어드레스신호에 의해 각각 스위칭하여 전달하는 다수개의 스위칭부와, 상기 다수개의 스위칭부의 출력단에 각각 접속된 다수개의 퓨즈부로 구성된 어드레스 프로그래밍 수단과,상기 다수개의 퓨즈부의 출력 신호를 입력하여 적어도 1개의 리페어 동작 신호가 들어와도 리페어 명령 신호를 출력하는 리페어 검출수단을 구비하여 이루어진 것을 특징으로 한다.본 발명의 실시예에 따르면, 상기 다수개의 스위칭부는 NMOS 트랜지스터인 것을 특징으로 한다.그리고, 상기 리페어 검출수단은 1개의 NOR 게이트와 1개의 인버터로 구성된 것을 특징으로 한다.또한, 상기 다수개의 퓨즈부의 출력단과 상기 리페어 검출수단의 입력단 사이에 전원전압을 항상 공급해 주는 다이오드 구조의 PMOS 트랜지스터를 각각 추가로 구성한 것을 특징으로 한다.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.

도 4는 본 발명에 의한 리페어 회로를 도시한 것으로, 마스터 퓨즈(f1)의 블로(blow) 상태에 따라 리페어 동작 신호(Nd7)를 출력하는 마스터 퓨즈 회로부(110)와, 상기 마스터 퓨즈 회로부(110)의 출력 신호가 제 1 논리 신호를 갖을 때 동작되는 제 1 스위칭 수단과 인가된 결함 셀의 어드레스 신호에 의해 동작되는 제 2 스위칭 수단 및 퓨즈에 의해 리페어 동작 신호를 출력하도록 하는 n개의 어드레스퓨즈 회로부(120)와, 상기 n개의 어드레스 퓨즈 회로부(20)의 출력 신호를 검출하여 적어도 1개의 리페어 동작 신호가 들어와도 리페어 명령 신호(repair_out)를 출력하는 리페어 검출부(30)로 구성된다. 이때, 상기 마스터 퓨즈 회로부(110)와 리페어 검출 회로부(130)의 구성 및 동작은 종래의 것과 동일하다.

상기 어드레스 퓨즈 회로부(120)는, 전원전압(Vdd)과 출력 노드(Nd8) 사이에 접속되며 게이트로 접지전압(Vss)이 인가되어 항상 턴온된 풀업 트랜지스터(P4)와, 상기 노드(Nd8)와 노드(Nd9) 사이에 어드레스 수만큼 직렬접속된 퓨즈 및 어드레스 신호를 입력하는 NMOS 트랜지스터와, 상기 노드(Nd9) 및 접지전압(Vss) 사이에 접속되고 게이트에 상기 마스터 퓨즈 회로부(10)의 출력 신호가 인가되는 NMOS 트랜지스터로 구성된다.

상기 구성에 의한 동작을 도 5에 도시한 동작 타이밍을 참조하여 설명하기로 한다. 먼저, 결함된 셀을 정상 셀로 대체하기 위해서는, 상기 마스터 퓨즈(f1)를 블로(blow)하고 결함된 셀의 어드레스와 같은 어드레스 퓨즈를 제외한 모든 퓨즈를 블로한다. 예를 들어, 결함된 셀의 어드레스가 a<0>, b<0>, c<0> 였다면, 마스터 퓨즈는 a<1>, a<2>, a<3>, b<1>, b<2>, b<3>, c<1>, c<2>, c<3>의 10개 퓨즈를 블로 하여야 한다.

만약, 정상적인 어드레스 신호가 입력되었을 때는 결함된 셀의 어드레스를 제외한 나머지 어드레스가 입력되는 쪽의 퓨즈가 모두 블로된 상태이므로 항상 턴온된 풀업 트랜지스터(P4)에 의해 어드레스 퓨즈 회로부(20)의 출력 신호(Nd8, Nd9, Nd11)는 모두 '하이'로 유기된다. 이에 의해, 리페어 인에이블신호(repair_out)는 '하이'가 되어 리페어 동작이 이루어지지 않는다.

마스터 퓨즈(f1)를 브로우하면 노드(Nd7는 '하이'가 유지되어 NMOS 트랜지스터(N24, N34, N44)가 턴온된다. 이후에 결함 어드레스가 인가되면 이 결함 어드레스 신호를 게이트로 입력하는 NMOS 트랜지스터가 턴온되어 노드(Nd8 Nd9, Nd11)에는 '로우'가 인가되어 리페어 인에이블 신호(repair_new)는 '로우'로 유기되어 결함 셀의 대체가 이루어진다. 이때, 상기 마스터 퓨즈 회로부(10)의 출력 노드(Nd7)는 어드레스 퓨즈 부분의 커런트 소오스 역할을 하는 NMOS 트랜지스터(N24,N34,N44)의 게이트에만 연결되기 때문에 커런트 패스가 존재하지 않는다. 이에 따라, 배선물질의 면저항이 크더라도 노드(Nd7) 전압의 전압강하는 발생하지 않는다. 이에 의해 여러 가지 배선물질을 자유롭게 사용하여 보다 작은 면적에 디바이스를 설계할 수 있고, 공정변화에도 영향이 적은 메모리 디바이스를 설계할 수 있다.

이상에서 설명한 바와 같이, 본 발명에 의한 리페어 회로에 의하면, 리페어 셀의 어드레스가 인가되었을 때 마스트 퓨즈 출력이 직접 어드레스 부분의 소오스 역할을 하지않고 어드레스 퓨즈 부분 전류 소오스 NMOS 트랜지스터의 게이트를 구동하게 함으로써 공정변화에 의해 배선물질의 면저항 변화에 의한 오동작 발생 가능성을 제거시켜 회로가 안정적으로 동작할 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

1. (정정) 반도체 메모리 장치의 리페어 회로에 있어서,

   마스터 퓨즈의접속상태에 따라 리페어 동작 신호를 출력하는 마스터 퓨즈 수단과,

   상기 마스터 퓨즈 수단으로부터 출력된 리페어 동작 신호를 디코딩된 다수개의 입력어드레스신호에 의해 각각 스위칭하여 전달하는 다수개의 스위칭부와, 상기 다수개의 스위칭부의 출력단에 각각 접속된 다수개의 퓨즈부로 구성된어드레스 프로그래밍 수단과,

   상기 다수개의 퓨즈부의 출력 신호를 입력하여적어도 1개의 리페어 동작 신호가 들어와도 리페어 명령 신호를 출력하는 리페어 검출수단을 구비하여 이루어진 것을 특징으로 하는 리페어 회로.
2. (정정) 제 1 항에 있어서,

   상기다수개의 스위칭부는 NMOS트랜지스터인 것을 특징으로 하는 리페어 회로.
3. (삭제)
4. (삭제)
5. (정정) 제 1 항에 있어서,

   상기 리페어 검출수단은 1개의 NOR 게이트와 1개의 인버터로 구성된 것을 특징으로 하는 리페어 회로.
6. (신설) 제 1 항에 있어서,

   상기 다수개의 퓨즈부의 출력단과 상기 리페어 검출수단의 입력단 사이에 전원전압을 항상 공급해 주는 다이오드 구조의 PMOS 트랜지스터를 각각 추가로 구성한 것을 특징으로 하는 리페어 회로.