KR100865708B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치의 결함셀을 리페어하기 위한 퓨즈부에 낮은 프리차지 전압을 사용하여 리페어여부 판단을 빠르게 할 수 있는 반도체 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 전원전압보다 낮은 전압으로 리페어판단 노드의 전압을 프리차지하기 위한 프리차지수단; 입력된 어드레스 신호와 리페어된 어드레스 정보를 비교하여 상기 리페어판단 노드를 디스차징시키거나 또는 상기 리페어판단 노드의 전압을 유지시키는 어드레스 비교부; 및 상기 리페어판단 노드의 전압을 상기 전원전압 레벨로 시프팅하여 출력하기 위한 레벨시프터를 구비한 반도체 장치을 제공한다.
Figure R1020020042376
반도체, 퓨즈, 저전압, 리페어, 레벨 시프터

Description

반도체 장치{Semiconductor deivce}
도1은 종래기술에 의한 반도체 장치의 리페어회로의 퓨즈부 및 그 제어회로도.
도2는 본 발명의 바람직한 실시예에 따른 리페어회로의 퓨즈부 및 그 제어회로도.
도3은 본 발명의 바람직한 제2 실시에에 따른 리페어회로의 퓨즈부 및 그 제어회로도.
* 도면의 주요부분에 대한 부호의 설명
I1 ~ I3 : 인버터
N1 ~ 23 : 앤모스트랜지스터
MN1 ~ MN4 : 앤모스트랜지스터
MP0 ~ MP3 : 피모스트랜지스터
본 발명은 반도체 장치에 관한 것으로, 특히 결함셀의 리페어를 위한 퓨즈 제어회로에 관한 것이다.
메모리 소자 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리 내에 미리 설치해둔 예비 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 불량 셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare Row)와 스페어 칼럼(spare column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치환해 주는 방식으로 진행되는데, 이를 구체적으로 기술하면 다음과 같다.
즉, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다.
도1은 종래기술에 의한 반도체 장치의 리페어회로중에서 퓨즈부 및 퓨즈부의 주변회로를 나타내는 회로도이다.
도1을 참조하여 살펴보면, 반도체 장치의 리페어회로는 노드(A)를 전원전압(Vcc 2.5V)으로 프리차지하기 위한 프리차지부(40)와,
리페어하기 위한 다수개의 퓨즈를 구비하여 리페어된 어드레스 정보와 입력되는 어드레스 신호를 비교하여 노드(A)를 디스차징하거나 전압레벨을 유지하기위한 어드레스 비교부(10)와, 어드레스 비교부(10)에서 출력된 신호를 래치하는 래치부(20)과, 래치부(20)에서 래치된 신호를 출력하는 출력드라이버(30)로 구성된다.
프리차지부(40)은 워드라인신호(W/L)가 로우로 되면 전원전압(Vcc 2.5V)을 노드(A)로 전달하는 피모스트랜지스터(P0)로 구성된다.
어드레스 비교부(10)는 어드레스신호(AD0 ~ AD3)의 리페어 여부를 판단하기 위한 제1 퓨즈단(12)과, 어드레스신호(AD4 ~ AD7)의 리페어 여부를 판단하기 위한 제2 퓨즈단(13)과, 어드레스신호(AD8 ~ AD15)의 리페어 여부를 판단하기 위한 제3 퓨즈단(14)과, 어드레스신호(AD6 ~ AD23)의 리페어 여부를 판단하기 위한 제4 퓨즈단(15)으로 구성된다. 여기서는 24개의 어드레스 신호가 입력되는 경우에 24개의 퓨즈를 구비한 퓨즈부를 도시한 것이다.
제1 퓨즈단(12)은 어드레스신호(AD0 ~ AD3)의 신호를 각각 게이트로 입력받으며, 일측이 노드(A)와 4게의 퓨즈를 통해 각각 연결되는 4개의 앤모스트랜지스터(N0 ~ N3)와, 4개의 앤모스트랜지스터(N0 ~ N3)의 공통 타측(B)과 접지전원(VSS)을 연결하며 게이트로 인에이블신호(en)를 입력받는 앤모스트랜지스터(MN1)로 구성된다.
제2 퓨즈단(13)은 어드레스신호(AD4 ~ AD7)의 신호를 각각 게이트로 입력받 으며, 일측이 노드(A)와 4개의 퓨즈를 통해 각각 연결되는 4개의 앤모스트랜지스터(N4 ~ N7)와, 4개의 앤모스트랜지스터(N4 ~ N7)의 공통 타측(C)과 접지전원(VSS)을 연결하며 게이트로 인에이블신호(en)를 입력받는 앤모스트랜지스터(MN2)로 구성된다.
제3 퓨즈단(14)은 어드레스신호(AD8 ~ AD15)의 신호를 각각 게이트로 입력받으며, 일측이 노드(A)와 8개의 퓨즈를 통해 각각 연결되는 8개의 앤모스트랜지스터(N8 ~ N15)와, 8개의 앤모스트랜지스터(N8 ~ N15)의 공통 타측(D)과 접지전원(VSS)을 연결하며 게이트로 인에이블신호(en)를 입력받는 앤모스트랜지스터(MN3)로 구성된다.
제4 퓨즈단(15)은 어드레스신호(AD16 ~ AD23)의 신호를 각각 게이트로 입력받으며, 일측이 노드(A)와 8개의 퓨즈를 통해 각각 연결되는 8개의 앤모스트랜지스터(N16 ~ N23)와, 8개의 앤모스트랜지스터(N16 ~ N23)의 공통 타측(E)과 접지전원(VSS)을 연결하며 게이트로 인에이블신호(en)를 입력받는 앤모스트랜지스터(MN4)로 구성된다.
래치부(20)은 노드(A)의 신호를 입력받는 인버터(I1)과, 인버터(I1)의 출력을 입력받아 노드(A)로 전달하는 인버터(I2)로 구성된다.
출력드라이버(30))는 인버터(I1)의 출력을 반전하여 출력하는 인버터(I3)로 구성된다. 래치부및 출력드라이버(20,30)를 구성하는 인버터의 동작전원전압은 전원전압(Vcc:2.5V)을 사용한다.
이하 도1을 참조하여 전술한 퓨즈부의 동작에 대해서 설명한다.
먼저 도1에 도시된 24개의 퓨즈중에서 결함셀을 리페어하는 공정에서 하나의 퓨즈도 절단되지 않았다고 가정한다.
이후, 워드라인(W/L)에서 로우신호가 입력되면 피모스트랜지스터(P0)가 턴온되고 노드(A)가 전원전압(Vcc 2.5V)으로 프리차지된다. 이 때에 특정한 24비트의 어드레스신호(AD0 ~ AD23)가 입력되면, 제1 내지 제4 퓨즈단에 구비된 24개의 앤모스트랜지스터 중에서, 입력된 어스레스 신호(AD0 ~ AD23)중에서 하이로 입력되는 부분에 연결된 앤모스 트랜지스터가 턴온된다.
따라서 노드(A)의 전압레벨은 로우로 되고, 이를 래치부(20)에서 래치하고, 출력드라이버(30)에서는 노드(A)의 전압레벨- 즉 로우레벨의 신호가 출력된다.
한편, 도1에 도시된 24개의 퓨즈중에서 결함셀을 리페어하는 공정에서 제3 퓨즈단의 앤모스트랜지스터(N8 ~ 12)에 연결된 5개의 퓨즈가 절단되었다고 가정하자.
이 때에 어드레스신호(AD0 ~ AD23) 중에서 만약 어드레스(AD8 ~ AD 12)부분만 하이의 신호가 입력되면, 앤모스트랜지스터(N8 ~ N12)의 게이트는 하이가 입력되어 턴온상태로 되고, 나머지 앤모스트랜지스터(N0 ~ N7, N13 ~ N23)은 턴오프 상태를 유지한다.
그런데, 이 때에는 앤모스트랜지스터(N8 ~ N12)가 턴온상태라 하더라도 노드(A)에 연결된 퓨즈가 절단된 상태라 프리차지 상태인 노드(A)의 전압은 전원전압레벨(2.5V)을 그대로 유지하게 된다. 이를 래치부(20)가 래치하게 되고, 출력드라이버(30)는 하이값을 출력단(OUT)으로 출력한다.
메모리 장치의 노멀동작시 노드(A)의 신호가 로우로 가는 시간 즉 퓨즈부의 출력단(OUT)가 로우로 가는 시간은 전체 메모리장치의 동작에 큰 영향을 미치게된다. 이는 메모리 장치에서 어드레스 신호를 입력받으면 먼저 리페어되어 있는 신호인지 아닌지를 구분하여 해당셀의 데이터를 저장하거나, 판독하게 되는데 퓨즈부 출력단(OUT)의 신호가 출력되어야 리페어되어 있는 신호인지 아닌지를 판단할 수 있기 때문이다.
따라서 퓨즈부의 출력단(OUT) 신호가 늦으면 늦을 수록 전체 메모리 장치의 동작은 늦어질 수 밖에 없다.
그런데 도시한 바와 같이 퓨즈부의 노드(A)는 24개의 앤모스트랜지스터와 연결되어 있어 큰 로드(Load)를 가지고 있으며, 노드(A)와 연결된 24개의 퓨즈 저항(폴리실리콘막으로 사용할 경우 하나당 1K ~ 3K)이 크고, 인에이블 신호를 받는 앤모스트랜지스터(MN1 ~ MN4)가 노드(A)에 대해서 직렬로 연결되어 있는 구조이기 때문에 노드(A)의 신호가 로우레벨로 가는데 많은 시간이 걸린다.
또한, 입력되는 어드레스와 절단된 퓨즈의 조합으로 인해 노드(A)의 전압레벨이 로우로 가는데 하나의 퓨즈패스를 통해야하는 워스트(Worst) 경우가 생기는데, 이때에는 더욱 노드(A)의 전압일 로우로 가는데 많은 시간이 걸릴 것이다.
따라서 종래의 퓨즈부는 리페어 여부 판단신호가 늦게 출력되고, 이로 인해 전체적인 반도체 장치의 동작시간이 늦어지는 문제점을 가지고 있다.
본 발명은 반도체 장치의 결함셀을 리페어하기 위한 퓨즈부에 낮은 프리차지 전압을 사용하여 리페어여부 판단을 빠르게 할 수 있는 반도체 장치를 제공함을 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은 전원전압보다 낮은 전압으로 리페어판단 노드의 전압을 프리차지하기 위한 프리차지수단; 입력된 어드레스 신호와 리페어된 어드레스 정보를 비교하여 상기 리페어판단 노드를 디스차징시키거나 또는 상기 리페어판단 노드의 전압을 유지시키는 어드레스 비교부; 및 상기 리페어판단 노드의 전압을 상기 전원전압 레벨로 시프팅하여 출력하기 위한 레벨시프터를 구비한 반도체 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 바람직한 실시예에 따른 리페어회로의 퓨즈부 및 그 주변회로도이다.
도2를 참조하여 살펴보면, 전원전압보다 낮은 전압(Vblp : 0.9V)으로 리페어판단 노드(A)의 전압을 프리차지하기 위한 프리차지부(400)와, 입력된 어드레스 신호(AD0 ~ AD 23)와 리페어된 어드레스 정보를 비교하여 리페어판단 노드(A)를 디스차징시키거나 또는 리페어판단 노드(A)의 전압을 유지시키는 어드레스 비교부(100)과, 리페어판단 노드(A)의 전압을 전원전압 레벨로 시프팅하여 출력하기 위한 레벨시프터(300)를 구비한다. 여기서 Vblp는 비트라인 프리차지 전압으로서, Vcc-2.5V일 때 0.9V 정도의 전압레벨을유지하는 전압이다. 본 발명에서는 Vblp가 아니라도 그와 유사한 예컨대 Vcp(셀 플레이트 전압) 또는 1/2Vcc전압등으로 실시할 수 있다.
프리차지부(400)는 게이트에 입력되는 신호에 따라 전원전압보다 낮은전압(Vblp)을 리페어판단 노드(A)로 전달하는 모스트랜지스터(MP0)를 구비한다.
어드레스 비교부(100)는 어드레스신호(AD0 ~ AD3)의 리페어 여부를 판단하기 위한 제1 퓨즈단(120)과, 어드레스신호(AD4 ~ AD7)의 리페어 여부를 판단하기 위한 제2 퓨즈단(130)과, 어드레스신호(AD8 ~ AD15)의 리페어 여부를 판단하기 위한 제3 퓨즈단(140)과, 어드레스신호(AD6 ~ AD23)의 리페어 여부를 판단하기 위한 제4 퓨즈단(150)으로 구성된다. 여기서는 24개의 어드레스 신호가 입력되는 경우에 24개의 퓨즈를 구비한 퓨즈부를 도시한 것이다.
제1 퓨즈단(120)은 어드레스신호(AD0 ~ AD3)의 신호를 각각 게이트로 입력받으며, 일측이 노드(A)와 4게의 퓨즈를 통해 각각 연결되는 4개의 앤모스트랜지스터(N0 ~ N3)와, 4개의 앤모스트랜지스터(N0 ~ N3)의 공통 타측(B)과 접지전원(VSS)을 연결하며 게이트로 인에이블신호(en)를 입력받는 앤모스트랜지스터(MN1)로 구성된다.
제2 퓨즈단(130)은 어드레스신호(AD4 ~ AD7)의 신호를 각각 게이트로 입력받으며, 일측이 노드(A)와 4개의 퓨즈를 통해 각각 연결되는 4개의 앤모스트랜지스터(N4 ~ N7)와, 4개의 앤모스트랜지스터(N4 ~ N7)의 공통 타측(C)과 접지전원(VSS)을 연결하며 게이트로 인에이블신호(en)를 입력받는 앤모스트랜지스터(MN2)로 구성된다.
제3 퓨즈단(140)은 어드레스신호(AD8 ~ AD15)의 신호를 각각 게이트로 입력받으며, 일측이 노드(A)와 8개의 퓨즈를 통해 각각 연결되는 8개의 앤모스트랜지스터(N8 ~ N15)와, 8개의 앤모스트랜지스터(N8 ~ N15)의 공통 타측(D)과 접지전원(VSS)을 연결하며 게이트로 인에이블신호(en)를 입력받는 앤모스트랜지스터(MN3)로 구성된다.
제4 퓨즈단(150)은 어드레스신호(AD16 ~ AD23)의 신호를 각각 게이트로 입력받으며, 일측이 노드(A)와 8개의 퓨즈를 통해 각각 연결되는 8개의 앤모스트랜지스터(N16 ~ N23)와, 8개의 앤모스트랜지스터(N16 ~ N23)의 공통 타측(E)과 접지전원(VSS)을 연결하며 게이트로 인에이블신호(en)를 입력받는 앤모스트랜지스터(MN4)로 구성된다.
또한, 본 발명의 리페어 회로는 전원전압보다 낮은 전압(Vblp)을 동작전압으로 사용하며, 리페어판단 노드(A)의 전압레벨을 래치하여 레벨시프터(300)로 출력하기 위한 래치(200)를 더 구비한다. 래치(200)은 리페어판단 노드(A)의 신호를 입력받는 인버터(I1)과, 인버터(I1)의 출력을 입력받아 리페어판단 노드(A)로 전달하는 인버터(I2)로 구성된다. 인버터(I1 ~I3)는 동작전압으로 Vblp:0.9V를 사용한다.
레벨시프터(300)는 리페어판단 노드(A) 및 그 반전된 신호를 게이트로 각각 입력받으면 일측이 접지전원(VSS)에 공통 접속된 제1 및 제2 앤모스트랜지스터(MN5,MN6)와, 전원전압(Vcc:2.5V)에 일측이 공통접속되고, 타측이 제1 및 제2 모스트랜지스터(MN5,MN6)의 타측에 각각 접속되며, 게이트가 상기 제1 및 제2 앤모스트랜지스터(MN5,MN6)의 타측에 크로스 커플된 제1 및 제2 피모스트랜지스터(MP1,MP2)를 구비한다.
또한, 본 발명에 의한 레벨시프터(300)는 프리차지부(100)의 인에이블신호(wlez)를 게이트로 입력받으며 전원전압(Vcc)을 레벨시프터의 출력단(OUT)으로 연결하는 래치용 피모스트랜지스터(MP3)를 더 구비한다.
이하 도2를 참조하여 본 발명에 의한 리페어회로에 대해서 설명한다.
먼저 도1에 도시된 24개의 퓨즈중에서 결함셀을 리페어하는 공정에서 하나의 퓨즈도 절단되지 않았다고 가정한다.
프리차지부(400)의 워드라인(W/L)에서 로우신호가 입력되면 피모스트랜지스터(P0)가 턴온되고 노드(A)가 0.9V로 프리차지된다. 'Vblp'는 비트라인 프리차지전압으로 사용되는 전원전압이다.
이 때에 특정한 24비트의 어드레스신호(AD0 ~ AD23)가 입력되면, 제1 내지 제4 퓨즈단(120 ~ 150)에 구비된 24개의 앤모스트랜지스터 중에서, 입력된 어스레스 신호(AD0 ~ AD23)중에서 하이로 입력되는 부분에 연결된 앤모스 트랜지스터(N0 ~ N23)가 턴온된다.
따라서 노드(A)의 전압레벨은 로우로 되고, 이를 래치부(20)에서 래치하고, 출력드라이버(30)에서는 노드(A)의 전압레벨- 즉 로우레벨의 신호가 출력된다.
이 때에 이전에 리페어판단 노드(A)가 전원전압(2.5v)으로 프리차지 되어 있던 것이, 본발명에서는 0.9V로 프리차지되어 있기 때문에 빠르게 로우레벨로 전이 될수 있다.
한편, 도1에 도시된 24개의 퓨즈중에서 결함셀을 리페어하는 공정에서 제3 퓨즈단의 앤모스트내지스터(N8 ~ 12)에 연결된 5개의 퓨즈가 절단되었다고 가정하자.
이 때에 어드레스신호(AD0 ~ AD23) 중에서 만약 어드레스(AD8 ~ AD 12)부분만 하이의 신호가 입력되면, 앤모스트랜지스터(N8 ~ N12)의 게이트는 하이가 입력되어 턴온상태로 되고, 나머지 앤모스트랜지스터(N0 ~ N7, N13 ~ N23)은 턴오프 상태를 유지한다.
그런데, 이 때에는 앤모스트랜지스터(N8 ~ N12)가 턴온상태라 하더라도 노드(A)에 연결된 퓨즈가 절단된 상태라 프리차지 상태였던 리페어판단 노드(A)는 프리차지된 전압레벨(0.9V)을 그대로 유지하게 된다. 이를 래치(200)에서 래치하게되고, 레벨시프터는 래치에서 래치된 전압을 전원전압레벨(2.5V)로 시프팅하여 출력하게 된다. 여기서 래치(200)를 구성하는 인버터(I1,I2)는 동작전압을 'Vblp' 즉 0.9V를 사용한다.
레벨시프터는 동작전압을 전원전압(Vcc)를 사용하고, 인버터(I3)은 동작전압을 'Vblp'를 사용한다. 피모스트랜지스터(MP3)는 출력단의 전압레베이 전원전압(Vcc)일 때 래치하는 역할을 한다.
도3은 본 발명의 바람직한 제2 실시에에 따른 퓨즈 제어회로도이다.
도3은 도2에서 설명한 리페어회로와 같은 구조이나 프리차지 전압을 만드는 프리차지부가 전원전압에 다이오드 접속된 피모스트랜지스터(MP4)와, 피모스트랜지스터(MP4)와 직렬연결되며, 인에이블신호로 워드라인신호(W/L)을 입력받는 피모스트랜지스터(MP0)로 구성된다.
또한 프리차지부에서 리페어 판단노드에 프리차지하는 전압은 Vcc-Vt,1/2Vcc등의 다른 전압레벨을 사용할 수 있다.
본 발명에 의한 리페어회로는 입력되는 어드레스와 리페어된 어드레스를 판단하는 리페어판단 노드(A)의 전압레벨이 이전의 전원전압레벨보다 낮은 전압을 사용하므로, 로우레벨로 빨리전환되고, 이로 인해 워드라인의 인에이블 시간이 단축되어 결국 전체적인 반도체동작이 빨라진다. 특히 리페어 판단 노드에 접속된 퓨즈저항이 크고, 리페어 판단 노드에 2개의 앤모스트랜지스터가 직렬연결된 구조에서, 하나의 패스만을 이용해서 로우레벨로 전이시킬때 큰 효과를 가지고 있다.
또한 본 발명은 로우어드레스와 컬럼어드레스를 리페어한 회로에 사용할 수있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해 결함셀의 리페어 여부를 빠르게 판단할 수 있어, 전체적인 반도체 장치의 동작시간을 앞당길 수 있다.

Claims (7)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 전원전압보다 낮은 비트라인 프리차지 전압으로 리페어판단 노드의 전압을 프리차지하기 위한 프리차지수단;
    입력된 어드레스 신호와 리페어된 어드레스 정보를 비교하여 상기 리페어판단 노드를 디스차징시키거나 또는 상기 리페어판단 노드의 전압을 유지시키는 어드레스 비교부;
    상기 리페어판단 노드의 전압을 상기 전원전압 레벨로 시프팅하여 출력하기 위한 레벨시프터; 및
    상기 전원전압보다 낮은 전압을 동작전압으로 사용하며, 상기 리페어판단 노드의 전압레벨을 래치하여 상기 레벨시프터로 출력하기 위한 래치수단
    을 구비하고,
    상기 프리차지수단은 게이트에 입력되는 신호에 따라 상기 전원전압보다 낮은 전압을 상기 리페어판단 노드로 전달하는 모스트랜지스터를 구비한 것을 특징으로하는 반도체 장치.
  5. 제 4 항에 있어서
    상기 어드레스 비교부는 상기 리페어판단 노드에 연결된 다수개의 퓨즈;
    게이트로 어드레스 신호를 입력받으며, 일측이 다수개의 상기 퓨즈에 각각 연결된 다수개의 모스트랜지스터; 및
    게이트로 인에이블신호를 입력받으며, 다수개의 상기 모스트랜지스터의 공통 타측과 접지전원을 연결하는 모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 레벨시프터는
    상기 리페어판단 노드 및 그 반전된 신호를 게이트로 각각 입력받으면 일측이 접지전원에 공통 접속된 제1 및 제2 앤모스트랜지스터; 및
    상기 전원전압에 일측이 공통접속되고, 타측이 상기 제1 및 제2 앤모스트랜지스터의 타측에 각각 접속되며, 게이트가 상기 제1 및 제2 앤모스트랜지스터의 타측에 크로스 커플된 제1 및 제2 피모스트랜지스터를 구비한 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서
    상기 프리차지수단의 인에이블신호를 게이트로 입력받으며 상기 전원전압을 상기 레벨시프터의 출력단으로 연결하는 래치용 피모스트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 장치.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990003769A (ko) * 1997-06-26 1999-01-15 김영환 반도체 소자의 리던던트 장치
JP2000082297A (ja) * 1998-06-30 2000-03-21 Hyundai Electronics Ind Co Ltd 可変電圧発生器を用いるアンチヒュ―ズのプログラミング回路
JP2000090689A (ja) * 1998-06-30 2000-03-31 Hyundai Electronics Ind Co Ltd アンチヒュ―ズのプログラミング回路
KR20020010824A (ko) * 2000-07-31 2002-02-06 박종섭 반도체메모리장치의 안티휴즈 회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990003769A (ko) * 1997-06-26 1999-01-15 김영환 반도체 소자의 리던던트 장치
JP2000082297A (ja) * 1998-06-30 2000-03-21 Hyundai Electronics Ind Co Ltd 可変電圧発生器を用いるアンチヒュ―ズのプログラミング回路
JP2000090689A (ja) * 1998-06-30 2000-03-31 Hyundai Electronics Ind Co Ltd アンチヒュ―ズのプログラミング回路
KR20020010824A (ko) * 2000-07-31 2002-02-06 박종섭 반도체메모리장치의 안티휴즈 회로

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