KR19990003769A

KR19990003769A - 반도체 소자의 리던던트 장치

Info

Publication number: KR19990003769A
Application number: KR1019970027721A
Authority: KR
Inventors: 오영남
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-26
Filing date: 1997-06-26
Publication date: 1999-01-15
Also published as: JPH1126594A; JP3319395B2; TW388878B; KR100268784B1; US6100748A

Abstract

본 발명은 정상 칩인지 리페이 칩인지를 판단하여 정상 칩인 경우 기사용된 고전압 발생기를 디스에이블시킴으로써 대기시의 불필요한 전력손실을 방지할 수 있도록 된 반도체 소자의 리던던트 장치를 제공하기 위한 것이다.

이를 위해 본 발명은, 정상 칩여부에 따라 소정의 제어신호를 출력하는 퓨즈 프로그램수단과, 상기 퓨즈 프로그램수단으로부터의 제어신호에 따라 인에이블/디스에이블되는 고전압 발생수단 및 상기 고전압 발생수단의 인에이블여부에 따라 동작하는 온-칩 리던던트 디코딩수단을 구비함으로써, 정상 칩의 경우에 기사용된 고전압 발생수단을 디스에이블시켜 대기시의 전력소모를 줄일 수 있을 뿐만 아니라 결과적으로 저전력(Low Power)을 실현할 수 있는 메모리 동작을 가능하게 한다.

Description

반도체 소자의 리던던트 장치

본 발명은 반도체 소자의 리던던트 장치에 관한 것으로, 보다 상세하게는 정상칩 여부에 따라 기사용된 고전압 발생기의 동작을 제어하도록 된 반도체 소자의 리던던트 장치에 관한 것이다.

일반적으로, 디램(DRAM) 또는 동기식 메모리 소자를 구성하고 있는 수많은 미세 셀(Cell)중에서 어느 한개라도 결함이 발생하게 되면 그 디램은 제기능을 수행할 수 없게 된다. 따라서, 이 경우 미리 디램 또는 동기식 메모리 소자내에 설치해둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 양품율(Yield)을 높이는 리던던시 방식을 채용하고 있다.

특히, 이러한 리던던시 방식의 경우 메모리의 리던던시 셀(Redundancy Cell)은 서브-어레이 블럭별로 설치되는데, 예를 들어 16 메가 디램의 경우 256K 셀 어레이마다 예비 로우 및 컬럼을 미리 설치해 두어 결함(Fail)이 발생하여 불량으로 된 메모리 셀을 로우(Row)/컬럼(Column) 단위로 하여 예비 메모리 셀(즉, 리던던시 셀)로 치환하는 방식이 주로 사용된다.

다시 말해서, 웨이퍼 프로세스(Wafer Process)가 종료되면 예비 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부 회로에 행하며, 이에 따라 실제 사용시에 불량 라인에 해당하는 어드레스가 입력되면 이대신 예비 라인으로 선택이 바뀌게 되는 것이다. 이 프로그램 방식에는 과전류로 퓨즈를 녹여 끊어 버리는 전기 퓨즈방식, 레이저 빔으로 퓨즈를 태워 끊어 버리는 방식 등이 있다.

그런데, 상기와 같이 동작하는 종래의 리던던시 회로에서는 정상 칩의 동작의 경우에 불필요한 전원손실이 발생된다는 문제가 발생된다.

왜냐하면, 정상 칩이든 리페어 칩이든 칩에 내장된 고전압발생기는 전원전압이 턴온되면 항상 동작하게 되어 있기 때문이다.

부연하여 설명하면, 정상 칩의 경우 리페어 실시를 위한 퓨즈 블로잉(fuse blowing)을 전혀 하지 않기 때문에 리페어 어드레스 인에이블 패스는 차단되어 있고, 그로 인해 리페어 어드레스 생성에만 관계되는 고전압 발생기는 고전압(예컨대, 1.5Vcc이상) 대신 제 4전압(Vcc-Vt정도:고전압 발생기의 링 오실레이터가 디스에이블되면 전원전압 턴온시에 차지펌프를 동작시키기 전에 유기되는 프리차지 전압레벨)을 유지해도 정상 칩 동작시에는 전혀 문제가 없음에도 불구하고 전원전압이 턴온되면 항상 동작하게 되어 고전압상태를 유지하게 되므로 불필요한 전력손실이 발생되는 것이다.

따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 정상 칩인지 리페어 칩인지를 판단하여 정상 칩인 경우 기사용된 고전압 발생기를 디스에이블시킴으로써 대기시의 불필요한 전력손실을 방지할 수 있도록 된 반도체소자의 리던던트 장치를 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따르면, 정상 칩여부에 따라 소정의 제어신호를 출력하는 퓨즈 프로그램수단과, 이 퓨즈 프로그램수단으로부터의 제어신호에 따라 인에이블/디스에이블되는 고전압 발생수단 및 이 고전압 발생수단의 인에이블여부에 따라 동작하는 온-칩 리던던트 디코딩수단을 구비한 반도체 소자의 리던던트 장치가 제공된다.

도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 리던던트 장치의 블럭구성도,

도 2는 도 1에 도시된 퓨즈 프로그램부의 내부구성을 나타낸 회로도,

도 3은 도 1에 도시된 고전압 발생기내의 고전압 레벨 검출기의 내부구성을 나타낸 회로도,

도 4는 도 1에 도시된 고전압 발생기내의 링오실레이터의 내부구성을 나타낸 회로도,

도 5는 도 1에 도시된 고전압 발생기내의 차지펌프부의 내부구성을 나타낸 회로도,

도 6은 도 1에 도시된 고전압 발생기내의 차지펌프부의 타이밍도,

도 7은 도 1에 도시된 온-칩 리던던트 디코더부내의 리던던트 디코더의 내부구성을 나타낸 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 퓨즈 프로그램수단 20 : 고전압 발생수단

22 : 고전압 레벨 검출기 22a : 감지부

22b : 드라이버부 24 : 링 오실레이터

26 : 차지 펌프 26a : 제어부

26b : 펌프부 30 : 온-칩 리던던트 디코딩수단

30a∼30n : 리던던트 디코더 706,712,718 : 퓨즈 프로그램부

733,734 : 레벨쉬프터 750 : 제어신호부

760 : 출력부

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.

본 발명의 실시예에 따른 반도체 소자의 리던던트 장치는 도 1에 도시된 바와 같이, 정상 칩인지 아닌지의 여부에 따라 제어신호(enb)를 출력하는 퓨즈 프로그램수단(10)과, 이 퓨즈 프로그램수단(10)에서 출력되는 제어신호에 따라 고전압 발생동작을 행하는 고전압 발생수단(20) 및 복수개의 리던던트 디코더(30a∼30n)를 갖추고서 상기 고전압 발생수단(20)의 인에이블여부에 따라 동작하는 온-칩 리던던트 디코딩수단(30)으로 구성된다.

여기서, 상기 퓨즈 프로그램수단(10)은 도 2에 도시된 바와 같이 Vcc단자와 접지단 사이에 상호 직렬 접속된 퓨즈(201)와 캐패시터(202)와, 이 퓨즈(201)와 캐패시터(202) 사이에 접속되어 제어신호(enb:퓨즈상태 검출신호의 반전신호)를 출력하는 제 1인버터(203)와, 상기 퓨즈(201)와 캐패시터(202) 및 상기 제 1인버터(203) 사이의 노드(N201)와 접지단 사이에 설치된 NMOS트랜지스터(204)와, 입력측이 상기 제 1인버터(203)의 출려단 및 상기 NMOS트랜지스터(204)의 게이트에 접속되어 퓨즈상태 검출신호의 쉬프트신호를 발생시키는 제 2인버터(205)로 구성된다.

그리고, 상기 고전압 발생수단(20)은 고전압(Vpp) 레벨을 감지하여 펌프의 턴온/턴오프신호를 만드는 고전압 레벨 검출기(22)와, 이 고전압 레벨 검출기(22)에서 출력되는 신호를 입력받아 그에 상응하는 오실레이션신호를 출력하는 링 오실레이터(24:ring oscillator) 및 이 링 오실레이터(24)에서 출력되는 오실레이션신호에 대응하여 펌프동작으로 고전압을 생성하여 출력하는 차지 펌프(26:charge pump)로 구성된다.

바람직하게, 상기 고전압 발생수단(20)은 상기 퓨즈 프로그램수단(10)로부터의 제어신호(enb)가 정상 칩을 의미하는 신호인 경우 프리차지된 최초의 전압(즉, Vcc(또는 Vdd)-Vt(Vt는 문턱전압을 의미함))을 유지하게 된다.

상기 고전압 레벨 검출기(22)는 도 3에 도시된 바와 같이 고전압 레벨을 감지하는 감지부(22a)와, 이 감지부(22)의 신호를 후술하는 링 오실레이터(24)로 전달하는 드라이버(22b)로 구성된다.

여기서, 상기 감지부(22a)는 차동앰프의 전류 미러형태로 상호 연결된 복수의 NMOS트랜지스터(301,302)와, 이 복수의 NMOS트랜지스터(301,302)와 접지단 사이에 설치되고 각각의 게이트가 상기 퓨즈 프로그램수단(10)의 제어신호출력단(enb)에 접속된 전류 싱크로서의 복수의 NMOS트랜지스터(303,304)와, 상기 NMOS트랜지스터(301)의 드레인과 고전압단(Vpp) 사이에 설치되면서 게이트는 전원전압에 접속된 PMOS트랜지스터(305)와, 상기 NMOS트랜지스터(301)의 드레인과 고전압단(Vpp) 사이에 상호 직렬로 접속된 복수의 다이오드형 NMOS트랜지스터(306,307,308)와, 각각의 게이트가 접지단에 접속된 채 전원전압단과 상기 NMOS트랜지스터(302)의 드레인 사이에 상호 직렬로 접속된 복수의 PMOS트랜지스터(309,310,311)로 구성된다.

상기 PMOS트랜지스터(305)는 고전압 레벨에 따라 상기 NMOS트랜지스터(301,308) 사이의 노드(N301)에 일정 전류를 공급하여 상기 노드(N301)의 풀로팅상태를 방지한다.

상기 직렬 접속된 복수의 NMOS트랜지스터(306,307,308)는 노드(N301)에 고전압 레벨을 전달하며, 노드(N301)의 전위보다 고전압 레벨이 3Vt이상 높아지면 도통되어 전류를 노드(N301)에 공급하게 된다.

한편, 상기 복수의 PMOS트랜지스터(309,310,311)는 전원전압(Vcc)에 따른 전류를 출력노드(N302)에 공급하게 된다.

그리고, 상기 드라이버부(22b)는 상기 출력노드(N302)에 상호 직렬 접속된 복수의 인버터(312,313)로 구성되어 상기 감지부(22a)의 상태를 최종출력단(vppdet)에 전달하게 된다.

상기한 구성의 고전압 발생수단(20)에서의 동작에 대해 리페어 칩인 경우 즉, 상기 퓨즈 프로그램수단(10)으로부터의 제어신호(enb)가 로직하이 레벨을 갖을 경우에 대해서 설명하면, 전원전압에 따른 고전압의 전위를 설정하기 위해 전류 미러 구조의 NMOS트랜지스터(301,302)의 노드(N301, N302)에 유입되는 전류차를 비교함으로써 출력신호(vppdet)의 로직레벨상태를 결정한다.

다시 말해서, 고전압(Vpp)이 낮은 경우(Vn301 Vn302)에는 출력신호(vppdet)가 로직하이 상태를 유지하게 되고, 고전압(Vpp)이 높은 경우(Vn301 Vn302)에는 출력신호(vppdet)가 로직로우 상태를 유지하게 되는 것이다.

또한, 상기 고전압 발생수단(20)내의 링 오실레이터(24)는 도 4에 도시된 바와 같이 체인형태로 상호 접속된 시간지연소자로서의 복수의 인버터(402,403,404,405)의 중간에 함께 접속되어 체인형태의 접속구조를 이루고 링 오실레이터 임계경로의 신호(즉, enb, vppdet)를 입력받아 주기적인 펄스 인에이블 또는 디스에이블을 결정하는 제어게이트로서의 낸드게이트(401)와, 입력측이 상기 인버터(405)와 낸드게이트(401) 사이의 노드(N401)에 접속되어 최종출력신호(vpposc)를 생성하는 버퍼로서의 인버터(406)로 구성된다.

여기서, 상기 체인결합 구조의 복수의 인버터(402,403,404,405)는 낸드게이트(401)의 상태에 따라 최종출력노드(즉, vpposc노드)에 주기적인 펄스신호를 내보내게 된다.

한편, 상기 고전압 발생수단(20)내의 차지 펌프(26)는 도 5에 도시된 바와 같이 상기 링 오실레이터(24)에서 출력되는 신호(vpposc)를 이용하여 후술하는 펌프부(26b)에서 필요로 하는 타이밍 세트를 제공하는 제어부(26a)와, 이 제어부(26a)로부터의 타이밍 세트에 의해 펌핑동작을 수행하여 고전압(Vpp)을 발생시키는 펌프부(26b)로 구성된다.

여기서, 상기 제어부(26a)는 상기 링 오실레이터(24)의 출력단(vpposc)에 상호 직렬 접속된 시간지연소자로서의 복수의 인버터(501,502,503,504)와, 상기 링 오실레이터(24)의 출력신호(vpposc)와 상기 인버터(504)의 출력신호를 노어처리하는 노어게이트(505)와, 전원전압단과 접지단 사이에 설치된 채 각각의 게이트가 상기 인버터(502)의 출력단에 공통접속된 CMOS인버터 형태의 PMOS트랜지스터(506)와 NMOS트랜지스터(507) 및 이 NMOS트랜지스터(507)의 소오스와 접지단 사이에 설치된 채 게이트는 상기 인버터(504)의 출력단에 접속된 NMOS트랜지스터(508)로 구성된다.

그리고, 상기 펌프부(26b)는 캐패시터(509)을 매개로 상기 노어게이트(505)의 출력단(N501)과 전원전압단 사이에 상호 병렬 접속된 NMOS 다이오드(512)와 NMOS트랜지스터(513)와, 캐패시터(510)를 매개로 상기 인버터(502)의 출력단(N503)과 전원전압단 사이에 설치되면서 상기 NMOS트랜지스터(513)와 크로스 접속된 NMOS트랜지스터(514)와, 이 NMOS트랜지스터(514)와 병렬로 접속된 NMOS트랜지스터(515)와, 캐패시터(511)를 매개로 상기 CMOS인버터 형태의 PMOS트랜지스터(506)의 출력단(N506)과 전원전압단 사이에 설치된 채 게이트는 상기 캐패시터(510)와 NMOS트랜지스터(514) 사이의 노드(N504)에 접속된 NMOS트랜지스터(516)와, 상기 캐패시터(511)와 NMOS트랜지스터(516) 사이의 노드(N507) 및 고전압 출력단(vpp) 사이에 설치된 채 게이트는 상기 캐패시터(509)와 NMOS트랜지스터(513) 사이의 노드(N502)에 접속된 NMOS트랜지스터(517) 및 이 NMOS트랜지스터(517)의 소오스와 전원전압단 사이에 설치된 NMOS의 다이오드(518)로 구성된다.

상술한 구성의 차지 펌프(26)의 동작에 대해 도 6의 타이밍도를 참조하여 설명하면, 먼저 본 발명의 실시예에서는 리페어 칩인 경우에만 상기 링 오실레이터(24)로부터 주기적인 펄스신호인 출력신호(vpposc)가 차지 펌프(26)로 인가되는데, 일단 차지 펌프(26)의 프리차지를 위해 (a)의 프리차지 타이밍세트처럼 링 오실레이터(24)의 출력신호(vpposc)가 로직로우에서 로직하이로 전이하면 2입력 노어게이트(505)의 출력측(즉, N501)은 (b)에 나타낸 바와 같이 로직하이에서 로직로우로 전이된다.

이어, 캐패시터(509)의 반대편 노드(N502)는 (c)에 나타낸 바와 같이 고전압(Vdd+V)에서 로직하이(Vdd)로 전이되어 NMOS트랜지스터(517)를 턴오프시키고, 순차적으로 노드(N503)는 (d)에 나타낸 바와 같이 인버터(501,502)를 거쳐 소정의 시간지연 후에 로직로우에서 로직하이로 전이하여 캐패시터(510)의 반대편 노드(N504)를 (e)에 나타낸 바와 같이 로직하이에서 고전압(Vdd+V)으로 전이시킴으로써 NMOS트랜지스터(516)를 턴온시킨다.

또한, 노드(N505)는 인버터(503,504)를 통해 소정시간 지연된 후에 (f)에 나타낸 바와 같이 로직로우에서 로직하이로 전이하여 NMOS트랜지스터(508)를 턴온시키고, 그로 인해 (g)에 나타낸 바와 같이 노드(N506)는 로직하이에서 로직로우로 전이되어 캐패시터(511)의 반대편 노드(N507)가 (h)에 나타낸 바와 같이 고전압(Vdd+V)에서 로직하이로 전이됨으로써, 차지 펌프(26)의 프리차지 동작을 완료하게 된다.

그 후, 차지 펌프(26)의 전하 펌핑동작을 위해 (a)에 나타낸 바와 같이 차지 펌프 테이밍세트처럼 링 오실레이터(24)의 출력신호(vpposc)가 로직하이에서 로직로우로 전이하면 상기 노드(N503)는 (d)에 나타낸 바와 같이 인버터(501,502)를 거쳐 소정시간 지연된 후에 로직하이에서 로직로우로 전이하게 되고, 그로 인해 캐패시터(510)의 반대편 노드(N504)는 (e)에 나타낸 바와 같이 고전압(Vdd+V)에서 로직하이로 전이하여 NMOS트랜지스터(516)를 턴오프시킨다.

또한, 상기 링 오실레이터(24)의 출력신호(vpposc)가 로직하이에서 로직로우로 전이됨에 따라 PMOS트랜지스터(506)가 턴온되어 (g)에 나타낸 바와 같이 노드(N506)는 로직로우에서 로직하이로 전이되고, 캐패시터(511)의 반대편 노드(N507)는 (h)에 나타낸 바와 같이 로직 하이에서 고전압(Vdd+V)으로 승압된다.

한편, 상기 노드(N505)는 인버터(503,504)를 거쳐 소정시간 지연된 후에 (f)에 나타낸 바와 같이 로직하이에서 로직로우로 전이되고, 그로 인해 2입력 노어게이트(505)의 출력단(N501)은 로직로우에서 로직하이로 전이되며, 캐패시터(509)의 반대편 노드(N502)는 (c)에 나타낸 바와 같이 로직하이에서 고전압(Vdd+V)로 전이된다.

따라서, 상기 NMOS트랜지스터(517)는 턴온되어 이미 승압되어 있는 노드(N507)와 차지 펌프(26)의 출력단(vpp) 사이에 차지공유(charge sharing)가 발생하여 최종출력(vpp)은 승압동작을 완료하게 된다.

이어, 소정시간 경과 후 상술한 동작을 반복하여 상기 최종출력(vpp)의 전위가 충분히 고전압으로 승압되면 상기 링 오실레이터(24)의 출력신호(vpposc)는 더이상 주기적인 펄스신호를 생성하지 않기 때문에 차지 펌프(26)의 펌핑동작은 일어나지 않게 된다.

그 후, 또 다른 시간 경과 후에 상기 차지 펌프(26)의 출력노드(vpp)에서 유실되는 전하(charge)가 발생하면 상기 출력노드(vpp)의 전위는 강하하게 되고, 그때 상기 링 오실레이터(24)의 출력신호(vpposc)는 주기적인 펄스신호를 다시 생성하여 상술한 동작들을 반복하게 된다.

그리고, 도 6의 타이밍도에서는 생략하였지만 정상 칩의 경우 상기 링 오실레이터(24)의 출력신호(vpposc)는 로직로우로 고정되어 있기 때문에 NMOS트랜지스터(517)는 턴온되고, 단지 전원전압단과 차지 펌프(26)의 출력단(vpp) 사이에 삽입된 NMOS형 다이오드(518)만 턴온되어 상기 차지펌프(26)의 출력단(vpp)의 전위는 Vdd-Vt로 고정되어 있다.

한편, 도 7은 상기 온-칩 리던던트 디코딩수단(30)내의 리던던트 디코더(예컨대, 30a)의 내부회로도로서, 상기 리던던트 디코더(30a)는 3개의 퓨즈 프로그램부(706,712,718)와, 이 퓨즈 프로그램(706)의 인에이블신호와 Redpwrup을 합성하는 제어신호부(750), 레벨쉬프터(733,734) 및 출력부(760)로 구성된다.

여기서, 상기 3개의 퓨즈 프로그램부(706,712,718)의 내부구성은 상호 동일하므로 퓨즈 프로그램부(706)의 내부구성에 대해서만 설명한다.

상기 퓨즈 프로그램부(706)는 Vdd단자와 접지단 사이에 상호 직렬 접속된 퓨즈(701)와 캐패시터(702)와, 이 퓨즈(701)와 캐패시터(702) 사이에 종속 접속된 제 1인버터(703)와 제 2인버터(705)와, 상기 퓨즈(201)와 캐패시터(202) 및 상기 제 1인버터(703) 사이의 노드(N701)와 접지단 사이에 설치되면서 게이트가 상기 제 1인버터(703)의 출력측에 접속된 NMOS트랜지스터(704)로 구성되어, 상기 제 2인버터(705)의 출력단(N704)을 통해 퓨즈상태 검출신호를 출력시킨다.

상기 제 2인버터(705)의 출력단(N704)을 통해 출력되는 퓨즈상태 검출신호는 리던던트 컬럼 프리디코더(즉, 리던던트 디코더(30a)를 의미함)의 글로벌 인에이블신호로서, 고장컬럼을 대체하지 않은 경우(즉, 정상컬럼을 사용할 경우) 최종 출력(rya67i)의 프리차지 상태(즉, 후술할 NMOS트랜지스터(743)가 도통되어 rya67i가 로직로우 상태)와 후술할 레벨쉬프터(733,734)의 디스에이블(즉, 노드(712)가 로직로우)신호를 생성한다.

그리고, 상기 퓨즈 프로그램부(712,718)는 출력으로써 보수 신호들(노드(N706) 및 노드(N707), 노드(N709) 및 노드(N710))을 생성하여, 후술하는 레벨쉬프터(733,734)의 어드레스 입력을 제공한다.

또한, 상기 제어신호부(750)는 Redpwrup를 반전시키는 인버터(719)와, 입력측이 상기 퓨즈 프로그램부(706)의 출력단(N704)과 상기 인버터(719)의 출력단(N711)에 각각 접속되어 그 입력신호들을 노어처리하는 노어게이트(720)으로 구성된다.

또, 상기 레벨쉬프터(733,734)는 상호 동일한 내부구성을 취하므로 레벨쉬프터(733)의 내부구성에 대해서만 설명한다.

상기 레벨쉬프터(733)는 상기 차지 펌프(26)의 출력신호단(vpp)에 소오스가 접속되면서 그 출력신호(vpp)가 벌크전압으로 인가되도록 접속된 복수의 PMOS트랜지스터(721,722,723,724)와, 드레인은 상기 PMOS트랜지스터(721)의 소오스와 접속되고 게이트는 퓨즈 프로그램부(712)의 출력단(노드(N706))에 접속된 NMOS트랜지스터(725)와, 상기 PMOS트랜지스터(722)와 접지단 사이에 설치되면서 드레인과 소오스가 상호 접속된 복수의 NMOS트랜지스터(726,727)와, 상기 PMOS트랜지스터(723)와 접지단 사이에 설치되면서 드레인과 소오스가 상호 접속된 복수의 NMOS트랜지스터(728,729)와, 드레인은 상기 PMOS트랜지스터(724)의 소오스와 접속되고 게이트는 퓨즈 프로그램부(712)의 출력단(노드(N707))에 접속된 NMOS트랜지스터(730)와, 게이트가 상기 퓨즈 프로그램부(718)의 출력단(노드(N709))에 접속되고 드레인이 상기 NMOS트랜지스터(725,730)의 소오스(즉, 노드(N717))에 접속된 NMOS트랜지스터(731) 및 게이트가 상기 제어신호부(750)의 출력단(즉, 노드(N712))에 접속되면서 상기 NMOS트랜지스터(731)와 접지단 사이에 설치된 NMOS트랜지스터(732)로 구성된다.

그리고, 상기 PMOS트랜지스터(721)의 게이트는 PMOS트랜지스터(722)의 드레인(즉, 노드(N714))에 접속되고, 그 PMOS트랜지스터(722)의 게이트는 상기 PMOS트랜지스터(721)의 드레인과 NMOS트랜지스터(725)의 드레인 사이(즉, 노드(N713)) 및 상기 NMOS트랜지스터(726)의 게이트에 접속된다.

또한, 상기 PMOS트랜지스터(724)의 게이트는 PMOS트랜지스터(723)의 드레인(즉, 노드(N715))에 접속되고, 그 PMOS트랜지스터(723)의 게이트는 상기 PMOS트랜지스터(724)의 드레인과 NMOS트랜지스터(730)의 드레인 사이(즉, 노드(N715)) 및 상기 NMOS트랜지스터(729)의 게이트에 접속된다.

또, 상기 NMOS트랜지스터(727)의 게이트와 상기 NMOS트랜지스터(728)의 게이트는 상호 접속되면서 상기 제어신호부(750)를 구성하는 인버터(719)의 출력단(즉, 노드(N711))에 공통접속된다.

그리고, 상기 출력부(760)는 정상 프리디코딩 입력신호(gya673:0)중에서 정상 프리디코딩 입력신호(gya670)의 단자와 최종출력단(rya67i) 사이에 접속되면서 게이트는 상기 노드(N714)에 접속된 NMOS트랜지스터(735)와, 정상 프리디코딩 입력신호(gya673:0)중에서 정상 프리디코딩 입력신호(gya671)의 단자와 최종출력단(rya67i) 사이에 접속되면서 게이트는 상기 노드(N715)에 접속된 NMOS트랜지스터(736)와, 정상 프리디코딩 입력신호(gya673:0)중에서 정상 프리디코딩 입력신호(gya672)의 단자와 최종출력단(rya67i) 사이에 접속되면서 게이트는 레벨쉬프터(734)내의 노드(N719)에 접속된 NMOS트랜지스터(737)와, 정상 프리디코딩 입력신호(gya673:0)중에서 정상 프리디코딩 입력신호(gya673)의 단자와 최종출력단(rya67i) 사이에 접속되면서 게이트는 레벨쉬프터(734)내의 노드(N720)에 접속된 NMOS트랜지스터(738)와, 최종출력단(rya67i)과 접지단 사이에 접속되면서 게이트는 상기 퓨즈 프로그램부(706)의 출력단(즉, 노드(N704)에 접속된 NMOS트랜지스터(743) 및 각각의 정상 프리디코딩 입력신호(gya673:0)의 단자와 접지단 사이에 삽입된 역방향 다이오드 구조의 복수의 NMOS트랜지스터(739,740,741,742)로 구성된다.

여기서, 상기 NMOS트랜지스터(743)는 정상 컬럼 동작시에 최종 출력신호(rya67i)에 프리차지 전위(예컨대, 접지전위)를 유지시켜 준다.

또한, 상기 복수의 NMOS트랜지스터(739,740,741,742)는 상기 각각의 정상 프리디코딩 입력신호(gya673:0)가 과도한 네거티브 전위상태를 가짐을 방지한다.

상기와 같이 구성된 리던던트 디코더(30a)의 동작에 대해 설명하면, 먼저 리페어 칩의 대기시(Redpwrup신호가 로직로우) 제어신호부(750)내의 노드(N711)에 게이트가 접속된 NMOS트랜지스터(727,728)가 턴온됨에 따라 레벨 쉬프터(733)내의 노드(N714, N715)가 접지전위로 된다.

이어, 상기 노드(N714)에 게이트가 접속된 PMOS트랜지스터(721)가 턴온됨에 따라 노드(N713)는 Vpp전위(1.5Vcc정도)를 유지하게 되고, 상기 노드(N715)에 게이트가 접속된 PMOS트랜지스터(724)가 턴온됨에 따라 노드(N716)는 Vpp전위(1.5Vcc 정도)를 유지하게 된다.

이때, PMOS트랜지스터(722,723)는 턴오프상태이고, NMOS트랜지스터(726,729)는 턴온상태이며, NMOS트랜지스터(725,730)는 턴오프상태이고, 노드(N717)와 접지단 사이에 직렬 접속된 NMOS트랜지스터(731,732)의 게이트에는 퓨즈 프로그래머블 어드레스와 글로벌 인에이블신호(즉, 노드(N712))가 인가된다.

리페어 칩의 활성화시에는, 상기 노드(N713) 및 노드(N716)에 Vpp전위로 프리차지되어 있는 신호중에 하나가 상기 NMOS트랜지스터(725 또는 730,731과 732)의 도통상태에 따라 접지전압으로 방전되고, 그에 따라 출력노드(N714, N715)중의 하나가 Vpp전위로 상승하여 디코딩을 완료하게 된다.

디코딩이 완료되면 상기 출력부(760)를 구성하는 복수의 NMOS트랜지스터(735,736,737,738)중에서 어느 한 트랜지스터가 도통됨에 따라 해당하는 정상 프리디코딩 입력신호를 최종출력신호(rya67i)에 전송하게 된다.

이어, 상기와 같이 구성된 본 발명의 실시예에 따른 반도체 소자의 리던던트 장치의 동작에 대해 설명하면 다음과 같다.

전원전압이 턴온되면 상기 퓨즈 프로그램수단(10)은 퓨즈 블로잉(blowing)된 상태에 따라 enb보수신호를 제공하고, 고전압 발생수단(20)은 정상 칩 또는 리페어 칩인 각각의 경우에 대응하는 vpp신호의 전압레벨을 전달하며, 온-칩 리던던트 디코딩수단(30)은 상기 vpp신호 및 리페어된 어드레스상태에 따라 각각에 대응하는 출력신호를 생성한다.

다시 말해서, 정상 칩의 경우 상기 퓨즈 프로그램수단(10)의 출력신호는 퓨즈블로잉이 안되었기 때문에 enb는 로직로우상태를 유지하고, 전원전압이 턴온되더라도 상기 고전압 발생수단(20)내의 고전압 레벨 검출기(22)는 차지 펌프(26)를 인에이블시키는 상태 즉, vppdet신호를 로직하이상태로 유지하지만, 상기 고전압 레벨 검출기(22)내의 차동앰프 형태의 감지부(22a)는 상기 enb의 제어를 받아 전류 패스를 차단하고, vpposc 또한 상기 enb의 제어를 받아 펄스신호를 생성하지 않게 되며, vpp신호는 전원전압이 턴온될 때 vpp노드에 프리차지되어 있던 전압레벨(Vcc-Vt)을 유지하게 된다.

그리고, 상기 온-칩 리던던트 디코딩수단(30)도 역시 퓨즈 블로잉이 안되었기 때문에 프리디코딩된 어드레스 패스가 차단되고, 또한 그 내부의 리던던트 디코더(30a∼30n) 인에이블신호도 디스에이블되어 있어서 vpp전압레벨은 전원전압이 턴온될 때 vpp노드에 프리차지되어 있던 전압레벨(Vcc-Vt)을 유지하게 된다.

이에 반해, 리페어 칩인 경우 상기 퓨즈 프로그램수단(10)의 출력신호는 퓨즈 블로잉이 되었기 때문에 enb가 로직하이상태로 되고, 전원전압이 턴온되면 순차적으로 상기 고전압 레벨 검출기(22)에서 차지 펌프(26)를 인에이블시키는 상태 즉, vppdet신호를 로직하이상태로 하며, 그에 따라 링 오실레이터(24)에서는 상기 vppdet신호가 로직하이 상태인 동안에만 펄스신호(vpposc)를 생성하게 된다.

전원전압이 턴온될 때 vpp노드에 프리차지되어 있던 전압레벨(Vcc-Vt)은 상기 펄스신호(vpposc)가 차지 펌프(26)의 동작에 의해 고전압(1.5Vcc)으로 상승하며, 이후에는 상기 고전압 레벨 검출기(22)의 제어를 받아 고전압을 유지하게 된다.

한편, 이와 같이 생성된 고전압(Vpp)은 상기 온-칩 리던던트 디코딩수단(30)을 구동하며, 또 다른 퓨즈 프로그램에 의해서 생성된 어드레스 선택장치에 따라 프리디코딩된 어드레스를 리던던트 디코더(30a∼30n중의 하나)에서 받아들이게 된다.

이상 설명한 바와 같은 본 발명에 의하면, 정상 칩의 경우에 기사용된 고전압 발생수단을 디스에이블시킴으로써, 특히 대기시의 전력소모를 줄일 수 있을 뿐만아니라 결과적으로 저전력(Low Power)을 실현할 수 있는 메모리 동작을 가능하게 한다.

Claims

정상 칩여부에 따라 소정의 제어신호를 출력하는 퓨즈 프로그램수단과, 상기 퓨즈 프로그램수단으로부터의 제어신호에 따라 인에이블/디스에이블되는 고전압 발생수단 및 상기 고전압 발생수단의 인에이블여부에 따라 동작하는 온-칩 리던던트 디코딩수단을 구비하는 것을 특징으로 하는 반도체 소자의 리던던트 장치.
제 1항에 있어서, 상기 고전압 발생수단은 정상 칩의 경우 프리차지된 최초의 전압을 유지하는 것을 특징으로 하는 반도체 소자의 리던던트 장치.