KR100234377B1

KR100234377B1 - 메모리 집적 회로의 리던던시 메모리 셀 제어회로 및 그 제어방법

Info

Publication number: KR100234377B1
Application number: KR1019970013215A
Authority: KR
Inventors: 이재웅; 유제환
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-04-10
Filing date: 1997-04-10
Publication date: 1999-12-15
Also published as: TW364113B; JPH10289593A; JP3691655B2; KR19980076493A; US5907514A

Abstract

본 발명은 메모리 집적 회로의 리던던시 메모리 셀 제어 회로 및 그 제어 방법에 관한 것이다. 본 발명은 디코딩부와 프리차지 인에이블부와 리던던시 제어부와 리던던시 인에이블 신호 발생부 및 리던던시 메모리 셀 어레이를 구비한다. 상기 디코딩부는 로우 어드레스 신호들에 응답한다. 상기 프리차지 인에이블부는 상기 디코딩부에 연결되고 액티브시 상기 디코딩부를 프리차지시키는 프리차지 인에이블 신호에 응답한다. 상기 리던던시 제어부는 상기 로우 어드레스 신호들과 번인 스트레스 테스트시 액티브되는 번인 신호를 입력으로하고 상기 로우 어드레스 신호와 상기 번인 신호에 응답하여 리던던시 제어 신호를 발생한다. 상기 리던던시 인에이블 신호 발생부는 상기 리던던시 제어부와 상기 프리차지 인에이블부에 연결되고 상기 리던던시 제어 신호와 상기 프리차지 인에이블부의 출력 신호에 응답하여 리던던시 인에이블 신호를 발생한다. 상기 리던던시 메모리 셀 어레이는 상기 리던던시 인에이블 신호 발생부에 연결되어 상기 리던던시 인에이블 신호에 응답한다. 번인 스트레스 테스트시 상기 인에이블부의 출력단이 디스차지된 다음에 상기 리던던시 제어 신호가 액티브된다.

Description

메모리 집적 회로의 리던던시 메모리 셀 제어 회로 및 그 제어 방법

본 발명은 메모리 집적 회로에 관한 것으로서, 상세하게는 번인 스트레스 테스트를 위한 리던던시 메모리 셀 제어 회로 및 제어 방법에 관한 것이다.

메모리 집적 회로는 데이터를 저장하기 위한 많은 수의 메모리 셀들을 구비하고 있다. 상기 메모리 셀들의 수가 많은 것을 일컬어 메모리 용량이 크다고 한다. 메모리 집적 회로가 처음 개발된 이래 눈부신 발전을 거듭하여 지금은 64[MBit]의 메모리 능력을 갖는 큰 용량의 메모리 집적 회로가 양산되고 있는 실정이다. 그런데 메모리 집적 회로는 하나 또는 그 이상의 메모리 셀들에 결함이 발견될 경우, 사용이 불가능하여 폐기처분될 수밖에 없다. 이것은 엄청난 메모리 집적 회로 제조비의 낭비를 가져온다. 이와같은 제조비의 낭비를 절감하기 위해 현재 생산되고 있는 메모리 집적 회로들은 리던던시 메모리 셀들을 가지고 있다. 하나 또는 소수의 일반 메모리 셀들에 결함이 발견될 경우, 이들은 리던던시 메모리 셀들로 대체되기 때문에 메모리 집적 회로 제조비가 절감되고 있다. 본 발명은 이와같은 리던던시 메모리 셀들을 갖는 메모리 집적 회로를 번인 스트레스 테스트할 때, 일반 메모리 셀들에 결함이 없음에도 불구하고 오판으로 인하여 일반 메모리 셀들이 리던던시 메모리 셀들로 대체됨으로써 일반 메모리 셀들이 번인 스트레스 테스트에서 제외되는 것을 방지할 수 있는 리던던시 메모리 셀 제어 회로 및 제어 방법을 제시한다.

도 1은 종래의 메모리 집적 회로의 리던던시 메모리 셀 제어 회로를 설명하기 위한 회로도이다. 도 1에 도시된 회로는 프리차지 인에이블부(11)와, 디코딩부(13)와, 리던던시 제어부(15)와, 리던던시 인에이블 신호 발생부(17), 및 리던던시 메모리 셀 어레이(19)로 이루어져있다.

상기 프리차지 인에이블부(11)는 PMOS트랜지스터로서 프리차지 인에이블 신호(PPRE)가 액티브일 때 노드(N1)를 전원 전압(Vcc) 레벨로 프리차지(precharge)시킨다. 상기 전원 전압(Vcc)은 일반적으로 독출 및 기입시는 3.3볼트이고, 번인 스트레스 테스트시는 5.5 볼트의 전압이 사용된다.

상기 디코딩부(13)는 다수개의 퓨즈들(F1∼Fn)과, 상기 퓨즈들과 동일한 수의 NMOS트랜지스터들(M1∼Mn)로 구성되어있다. 상기 NMOS트랜지스터들(M1∼Mn)은 그 게이트들에 각각 연결된 로우 어드레스 신호들(RAi∼RAiB)의 논리 레벨에 의해 그 동작 상태가 결정된다.

상기 리던던시 제어부(15)는 로우 어드레스 신호들(RAi∼RAiB)을 입력으로하고 리던던시 제어 신호(PREDE)를 발생하며, 한 개의 NAND 게이트(31)와 세 개의 인버터들(33,34,35)로 구성된다.

상기 리던던시 인에이블 신호 발생부(17)는 상기 노드(N1)의 전압과 상기 리던던시 제어 신호(PREDE)를 입력으로하고 리던던시 인에이블 신호(RED)를 발생하며, 한 개의 NAND 게이트(41)와 한 개의 인버터(43)로 구성된다.

상기 리던던시 메모리 셀 어레이(19)는 상기 리던던시 인에이블 신호(RED)의 논리 레벨에 따라 동작 상태가 결정된다. 즉, 상기 리던던시 인에이블 신호(RED)가 논리 하이 레벨이면 활성화되고, 논리 로우 레벨이면 비활성화된다.

도 1에 도시된 회로의 동작을 살펴보면, 번인 스트레스 테스트시, 일반 메모리 셀들(도시안됨) 중 하나가 불량이면, 예컨대 로우 어드레스(RA0)에 연결된 메모리 셀이 불량이면, 상기 NMOS트랜지스터(M1)에 연결된 퓨즈(F1)는 절단된다. 이 상태에서 프리차지 인에이블 신호(PPRE)가 논리 로우 레벨로 액티브되면 상기 프리차지 인에이블부(11)가 활성화되므로 노드(N1)는 전원 전압, 예컨대 5.5볼트로 프리차지된다. 노드(N1)가 프리차지된 상태에서 로우 어드레스 신호(RA0)가 논리 하이 레벨로 액티브되면 상기 NMOS트랜지스터(M1)는 활성화되지만 노드(N1)는 프리차지 상태를 그대로 유지한다. 이 때 상기 리던던시 제어부(15)는 논리 하이(high) 레벨의 리던던시 제어 신호(PREDE)를 발생한다. 상기 리던던시 제어 신호(PREDE)가 발생했을 때 상기 노드(N1)는 프리차지된 상태이므로 상기 리던던시 인에이블 신호 발생부(17)로부터 발생되는 상기 리던던시 인에이블 신호(RED)는 논리 하이 레벨로 액티브된다. 그러면 상기 리던던시 메모리 셀 어레이(19)는 활성화된다. 따라서 로우 어드레스 신호(RA0)에 연결된 메모리 셀이 불량일 경우 상기 리던던시 메모리 셀 어레이(19)가 대신 사용된다.

상기 노드(N1)가 프리차지된 상태에서 만일 로우 어드레스(RA1) 신호가 인가되면 NMOS트랜지스터(M3)가 활성화되므로 노드(N1)는 디스차지된다. 이 때, 상기 리던던시 제어부(15)는 논리 하이(high) 레벨의 리던던시 제어 신호(PREDE)를 발생한다. 상기 리던던시 제어 신호(PREDE)가 발생했을 때 상기 노드(N1)는 디스차지된 상태이므로 상기 리던던시 인에이블 신호(RED)는 논리 로우 레벨로 인액티브된다. 상기 리던던시 인에이블 신호(RED)가 인액티브 상태이면, 상기 리던던시 메모리 셀 어레이(19)는 비활성화된다.

그런데 상기 노드(N1)가 디스차지될 때 도 2에 도시된 바와 같이(도 2의 A 참조) 디스차지되는 속도가 느리다. 노드(N1)의 전압이 디스차지되는 속도가 늦는 이유는 노드(N1)에 프리차지된 전압이 5.5볼트로서 높기 때문이다. 따라서 상기 노드(N1)가 논리 로우 레벨로 디스차지않은 시점(도 2의 P1)에서 상기 리던던시 제어 신호(PREDE)가 발생하게 되면, 리던던시 인에이블 신호(RED)가 논리 하이가 되어 상기 리던던시 메모리 셀 어레이(19)가 활성화된다. 리던던시 메모리 셀 어레이(19)가 활성화되면 로우 어드레스(RA1)에 연결된 일반 메모리 셀에 결함이 없음에도 불구하고 번인 스트레스 테스트에서 제외되는 문제점이 발생하게 된다. 번인 스트레스 테스트에서 제외된 일반 메모리 셀은 그 신뢰성이 보장되지않기 때문에 언제 불량이 될지 모른다. 때문에 메모리 집적 회로 전체의 신뢰성이 저하되는 결과를 가져온다.

본 발명이 이루고자하는 기술적 과제는 번인 스트레스 테스트시 리던던시 메모리 셀의 동작 상태를 정확하게 제어하기 위한 메모리 집적 회로의 리던던시 메모리 셀 제어 회로를 제공하는데 있다.

본 발명이 이루고자하는 다른 기술적 과제는 상기 기술적 과제에 적합한 메모리 집적 회로의 리던던시 메모리 셀 제어 방법을 제공하는데 있다.

도 1은 종래 기술에 따른 메모리 집적 회로의 리던던시 메모리 셀 제어 회로의 회로도.

도 2는 번인 모드시 상기 도 1에 도시된 신호들의 타이밍도.

도 3은 본 발명의 번인 스트레스 테스트를 위한 메모리 집적 회로의 리던던시 메모리 셀 제어 회로의 블록도.

도 4는 상기 도 3에 도시된 프리차지 인에이블부의 회로도.

도 5는 상기 도 3에 도시된 디코딩부의 회로도.

도 6은 상기 도 3에 도시된 리던던시 제어부의 제1 실시예에 따른 회로도.

도 7은 상기 도 3에 도시된 리던던시 제어부의 제2 실시예에 따른 회로도.

도 8은 상기 도 3에 도시된 리던던시 제어부의 제3 실시예에 따른 회로도.

도 9는 상기 도 3에 도시된 리던던시 제어부의 제4 실시예에 따른 회로도.

도 10은 상기 도 3에 도시된 리던던시 제어부의 제5 실시예에 따른 회로도.

도 11은 상기 도 3에 도시된 리던던시 인에이블 신호 발생부의 회로도.

도 12는 상기 도 3에 도시된 블록도의 각 신호들의 독출 및 기입 동작시의 타이밍도.

도 13은 상기 도 3에 도시된 블록도의 각 신호들의 번인 스트레스 테스트시 타이밍도.

상기 기술적 과제를 이루기 위하여 본 발명은, 디코딩부와 프리차지 인에이블부와 리던던시 제어부와 리던던시 인에이블 신호 발생부 및 리던던시 메모리 셀 어레이를 구비한다.

상기 디코딩부는 로우 어드레스 신호들에 응답한다.

상기 프리차지 인에이블부는 상기 디코딩부에 연결되고 액티브시 상기 디코딩부를 프리차지시키는 프리차지 인에이블 신호에 응답한다.

상기 리던던시 제어부는 상기 로우 어드레스 신호들과 번인 스트레스 테스트시 액티브되는 번인 신호를 입력으로하고 상기 로우 어드레스 신호와 상기 번인 신호에 응답하여 리던던시 제어 신호를 발생한다.

상기 리던던시 인에이블 신호 발생부는 상기 리던던시 제어부와 상기 프리차지 인에이블부에 연결되고 상기 리던던시 제어 신호와 상기 프리차지 인에이블부의 출력 신호에 응답하여 리던던시 인에이블 신호를 발생한다.

상기 리던던시 메모리 셀 어레이는 상기 리던던시 인에이블 신호 발생부에 연결되어 상기 리던던시 인에이블 신호에 응답한다.

번인 스트레스 테스트시 상기 프리차지 인에이블부의 출력단이 디스차지된 다음에 상기 리던던시 제어 신호가 발생한다.

상기 다른 기술적 과제를 이루기 위하여 본 발명은, 프리차지 인에이블부와 디코딩부와 리던던시 제어부와 리던던시 인에이블 신호 발생부를 구비하는 메모리 집적 회로의 리던던시 메모리 셀 제어 방법에 있어서, 번인 신호 액티브 단계와 프리차지 인에이블 신호 액티브 단계와 로우 어드레스 신호 인가 단계와 상기 리던던시 제어 신호 액티브 단계 및 상기 리던던시 인에이블 신호 액티브 단계를 포함한다.

상기 프리차지 인에이블 신호를 액티브시킴으로 상기 프리차지 인에이블부의 출력단이 프리차지된다.

상기 로우 어드레스 신호를 인가함으로써 상기 프리차지 인에이블부의 출력단이 디스차지된다.

번인 스트레스 테스트시 상기 프리차지 인에이블부의 출력단이 디스차지된 다음에 상기 리던던시 인에이블 신호가 액티브된다.

상기 본 발명에 의하여 번인 스트레스 테스트시 리던던시 메모리 셀의 동작 상태가 정확하게 제어됨으로 메모리 집적 회로의 신뢰성이 향상된다.

이하, 실시예들을 참조하여 본 발명을 상세히 설명하기로 한다.

도 3은 본 발명의 번인 스트레스 테스트를 위한 메모리 집적 회로의 리던던시 메모리 셀 제어 회로를 설명하기 위한 회로도이다. 상기 도 3에 도시된 회로는 프리차지 인에이블부(101)와, 디코딩부(103)와, 리던던시 제어부(105)와, 리던던시 인에이블 신호 발생부(107), 및 리던던시 메모리 셀 어레이(109)를 구비하고 있다.

상기 프리차지 인에이블부(101)는 프리차지 인에이블 신호(PPRE)에 응답한다. 즉, 프리차지 인에이블 신호(PPRE)가 논리 로우 레벨로 되면 프리차지 인에이블부(101)의 출력단, 즉 노드(N1)가 프리차지된다.

상기 디코딩부(103)는 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)에 응답하여 노드(N1)의 전압 레벨을 바꾼다. 예를 들면, 로우 어드레스(RA1)가 논리 하이 레벨로 액티브되면 노드(N1)는 디스차지되어 그 전압 레벨이 논리 로우(low)가 된다.

상기 리던던시 제어부(105)는 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)과 번인 신호(BI)에 응답하여 리던던시 인에이블 신호(PREDE)를 발생한다. 즉, 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)이 액티브되면 리던던시 인에이블 신호(PREDE)는 액티브된다.

상기 리던던시 인에이블 신호 발생부(107)는 노드(N1)의 전압과 리던던시 제어 신호(PREDE)에 응답하여 리던던시 인에이블 신호(RED)를 발생한다. 즉, 리던던시 제어 신호(PREDE)가 논리 하이로 액티브될 때 상기 노드(N1)가 프리차지된 상태이면, 즉 논리 하이 레벨이면 리던던시 인에이블 신호(RED)는 논리 하이로 액티브되어 상기 리던던시 메모리 셀 어레이(109)를 활성화시키고, 리던던시 제어 신호(PREDE)가 논리 하이 레벨로 액티브될 때 상기 노드(N1)가 디스차지된 상태이면, 즉 논리 로우 레벨이면 리던던시 인에이블 신호(RED)는 논리 로우 레벨로 인액티브되어 상기 리던던시 메모리 셀 어레이(109)는 비활성화된다. 상기 리던던시 메모리 셀 어레이(109)가 활성화된다는 것은 상기 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)에 연결된 일반(normal) 메모리 셀 어레이에 불량 메모리 셀이 존재하여 이를 리던던시 셀 어레이로 대치한다는 것이고, 리던던시 메모리 셀 어레이(109)가 비활성화된다는 것은 일반(normal) 메모리 셀 어레이에 불량 메모리 셀이 존재하지않는다는 것을 나타낸다.

도 3에 도시된 리던던시 제어부(105)는 번인 스트레스 테스트가 진행될 때 디코딩부(103)의 동작이 완료되어 노드(N1)가 충분히 프리차지되거나 또는 디스차지된 상태에서 리던던시 인에이블 신호 발생부(107)가 동작을 시작할 수 있도록 리던던시 인에이블 신호 발생부(107)의 동작을 제어한다. 번인 스트레스 테스트시 노드(N1)의 프리차지 전압은 독출 및 기입 동작시보다 높다. 때문에 노드(N1)가 프리차지되었다가 디스차지될 때, 디스차지되는 시간이 독출 및 기입때보다 길다. 따라서 도 3에 도시된 리던던시 제어부(105)는 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)이 액티브되고나서 소정의 시간이 경과된 다음에 리던던시 제어 신호(PREDE)를 액티브시킨다. 그러면 노드(N1)가 충분히 디스차지된다. 이 때 리던던시 인에이블 신호 발생부(107)가 노드(N1)의 전압을 감지하면 리던던시 인에이블 신호(RED)는 정확한 값이 된다. 리던던시 인에이블 신호(RED)의 값이 정확하면 리던던시 메모리 셀 어레이(109)는 정확히 동작한다. 이와같이 노드(N1)의 전압이 충분히 전개된 상태에서 리던던시 인에이블 신호 발생부(107)가 노드(N1)의 전압 레벨을 감지함으로써 리던던시 메모리 셀 어레이(109)의 동작이 정확하게 제어된다. 따라서 번인 스트레스 테스트가 정확하게 수행되어 메모리 집적 회로의 신뢰성이 향상된다.

도 4 내지 도 11을 참조하여 본 발명의 구성을 구체적으로 설명하기로 한다.

도 4는 상기 도 3에 도시된 프리차지 인에이블부(101)의 회로도이다. 프리차지 인에이블부(101)는 프리차지 인에이블 신호(PPRE)에 게이트가 연결되고, 전원 전압(Vcc)에 소오스가 연결되며, 노드(N1)에 드레인이 연결된 PMOS트랜지스터(201)로 구성된다. 상기 PMOS트랜지스터(201)는 프리차지 인에이블 신호(PPRE)가 논리 로우(low) 레벨로 액티브될 때 노드(N1)를 전원 전압(Vcc) 레벨로 프리차지(precharge)시킨다. 일반적으로 데이터의 독출 또는 기입 동작에서는 상기 전원 전압(Vcc)으로 3.3볼트의 전압이 사용되고, 번인 스트레스 테스트에서는 상기 전원 전압(Vcc)으로 5.5 볼트의 전압이 사용된다.

도 5는 상기 도 3에 도시된 디코딩부(103)의 회로도이다. 상기 디코딩부(103)는 노드(N1)에 연결된 다수개의 퓨즈들(F1∼Fn)과, 상기 퓨즈들(F1∼Fn)에 연결된 상기 퓨즈들(F1∼Fn)과 동일한 수의 NMOS트랜지스터들(M1∼Mn)로 구성된다. 상기 NMOS트랜지스터들(M1∼Mn)의 게이트들에는 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)이 하나씩 연결되어있어서, 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)의 논리 레벨에 의해 상기 NMOS트랜지스터들(M1∼Mn)의 동작 상태가 결정된다. 예컨대, 로우 어드레스 신호(RA0)가 논리 하이 레벨로 액티브되면 NMOS트랜지스터(M1)는 활성화되고, 로우 어드레스 신호(RA0)가 논리 로우 레벨로 인액티브되면 NMOS트랜지스터(M1)는 비활성화된다. 그리고 상기 퓨즈들(F1∼Fn) 중 일부가 절단되면, 예컨대 퓨즈(F1)이 절단되면 NMOS트랜지스터(M1)는 노드(N1)와 단절된다. 상기 퓨즈들은(F1∼Fn)은 레이저 퓨즈들로 구성된다. 따라서, 레이저에 노출되면 상기 퓨즈들(F1∼Fn)은 끊어진다.

일반 메모리 셀 어레이에 포함된 메모리 셀들 중 하나가 불량일 경우, 그 불량 메모리 셀에 연결된 로우 어드레스 신호와 연결된 NMOS트랜지스터의 드레인에 연결된 퓨즈를 끊는다. 예컨대, 일반 메모리 셀 어레이에 포함된 메모리 셀들 중 로우 어드레스 신호(RA0)에 연결된 메모리 셀이 불량일 경우, 퓨즈(F1)를 끊는다. 그 대신 리던던시 메모리 셀 어레이(109)에 포함된 메모리 셀이 동작한다. 즉, 로우 어드레스 신호(RA0)가 액티브되면 상기 린던던시 메모리 셀 어레이(109)에 포함된 메모리 셀이 로우 어드레스 신호(RA0)에 연결되어 활성화된다.

도 6은 상기 도 3에 도시된 리던던시 제어부(105)의 제1 실시예에 따른 회로도이다. 상기 도 6에 도시된 리던던시 제어부(105)는 NOR 게이트(601)와, NAND 게이트들(605,607,611)과, 인버터(603), 및 지연부(609)로 구성된다.

상기 NOR 게이트(601)는 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)을 입력으로한다. 상기 NOR 게이트(601)는 상기 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...) 중 어느 하나라도 논리 하이 레벨이면 논리 로우 레벨의 신호를 출력하고, 둘 다 논리 로우 레벨이면 논리 하이 레벨의 신호를 출력한다.

상기 인버터(603)는 번인 신호(BI)를 입력으로하고, 상기 번인 신호(BI)를 반전시킨다.

상기 NAND 게이트(605)는 상기 NOR 게이트(601)의 출력과 상기 인버터(603)의 출력을 입력으로한다. 상기 NAND 게이트(605)는 상기 NOR 게이트(601)의 출력과 상기 인버터(603)의 출력 중 어느 하나라도 논리 로우 레벨이면 논리 하이 레벨의 신호를 출력하고, 둘 다 논리 하이 레벨이면 논리 로우 레벨의 신호를 출력한다.

상기 NAND 게이트(607)은 NOR 게이트(601)의 출력과 번인 신호(BI)를 입력으로 한다. NAND 게이트(607)는 NOR 게이트(601)의 출력과 번인 신호(BI) 중 어느 하나라도 논리 로우 레벨이면 논리 하이 레벨의 신호를 출력하고, 둘 다 논리 하이 레벨이면 논리 로우 레벨의 신호를 출력한다.

상기 지연부(609)는 두 개의 인버터들(631,632)로 구성된다. 상기 인버터(631)는 NAND 게이트(607)의 출력을 입력으로하고, NAND 게이트(607)의 출력을 반전시킨다. 상기 인버터(632)는 인버터(631)의 출력을 입력으로하고, 인버터(631)의 출력을 반전시킨다. 상기 NAND 게이트(607)의 출력 신호는 상기 지연부(609)를 통과하면서 위상은 변하지 않고 소정의 지연 시간동안 지연만 된다.

상기 NAND 게이트(611)는 NAND 게이트(605)의 출력과 지연부(609)의 출력을 입력으로 하고 리던던시 제어 신호(PREDE)를 발생한다. NAND 게이트(611)는 NAND 게이트(605)의 출력과 지연부(609)의 출력 중 어느 하나라도 논리 로우 레벨이면 논리 하이 레벨의 신호를 출력하고, 둘 다 논리 하이 레벨이면 논리 로우 레벨의 신호를 출력한다.

상기 인버터(613)는 NAND 게이트(611)의 출력을 입력으로하고, 리던던시 제어 신호(PREDE)를 발생하며, NAND 게이트(611)의 출력을 반전시킨다.

상기 도 6에 도시된 리던던시 제어부(105)는 번인 신호(BI)가 논리 하이로 액티브인 상태에서 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)이 액티브되면 이들을 소정의 시간동안 지연시킨다. 즉, 번인 신호(BI)가 논리 하이로 액티브인 상태에서 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...) 중 어느 하나가 논리 하이 레벨로 액티브되면, 소정의 시간이 경과한 후에 리던던시 제어 신호(PREDE)가 논리 하이 레벨로 액티브되어 발생하고, 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)이 모두 논리 로우 레벨의 인액티브 상태이면 리던던시 제어 신호(PREDE)는 발생되지않는다. 상기 소정의 시간은 NAND 게이트(607)로부터 출력된 신호가 인버터들(631,632)을 통과하는데 걸리는 시간이다.

도 7은 상기 도 3에 도시된 리던던시 제어부(105)의 제2 실시예에 따른 회로도이다. 상기 도 7에 도시된 리던던시 제어부(105)는 NOR 게이트(701)와, 인버터들(703,705,707,709,713)과, 전송 게이트들(711,715), 및 지연부(17)로 구성된다.

상기 NOR 게이트(701)는 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)을 입력으로한다. 상기 NOR 게이트(701)는 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...) 중 어느 하나라도 논리 하이 레벨이면 논리 로우 레벨의 신호를 출력하고, 둘 다 논리 로우 레벨이면 논리 하이 레벨의 신호를 출력한다.

상기 인버터(703)는 NOR 게이트(701)의 출력을 입력으로하고, NOR 게이트(701)의 출력을 반전시킨다.

상기 인버터(705)는 인버터(703)의 출력을 입력으로하고, 인버터(703)의 출력을 반전시킨다.

상기 인버터(707)는 인버터(705)의 출력을 입력으로하고, 인버터(705)의 출력을 반전시킨다.

상기 인버터들(709,713)은 각각 번인 신호(BI)의 출력을 입력으로하고, 각각 번인 신호(BI)를 반전시킨다.

상기 전송 게이트들(711,715)은 각각 인버터(707)의 출력을 입력으로한다. 상기 전송 게이트(711)는 번인 신호(BI)가 논리 로우로 인액티브 상태이면 활성화되어 인버터(707)의 출력을 그대로 출력하고, 번인 신호(BI)가 논리 하이로 액티브되면 비활성화되어 인버터(707)의 출력을 차단한다. 상기 전송 게이트(715)는 번인 신호(BI)가 논리 로우로 인액티브 상태이면 비활성화되어 인버터(707)의 출력을 차단하고, 번인 신호(BI)가 논리 하이로 액티브되면 활성화되어 인버터(707)의 출력을 그대로 출력한다.

상기 지연부(717)는 두 개의 인버터들(731,732)로 구성된다. 상기 인버터(731)는 전송 게이트(715)의 출력을 입력으로하고, 상기 전송 게이트(715)의 출력을 반전시킨다. 상기 인버터(732)는 인버터(731)의 출력을 입력으로하고, 인버터(731)의 출력을 반전시킨다. 상기 전송 게이트(715)의 출력 신호는 상기 지연부(17)를 통과하면서 위상은 변하지 않고 소정의 지연 시간동안 지연만 된다. 상기 소정의 시간은 상기 전송 게이트(715)로부터 출력된 신호가 인버터들(731,732)을 통과하는데 걸리는 시간이다.

상기 도 7에 도시된 리던던시 제어부(105)는 번인 신호(BI)가 논리 하이로 액티브인 상태에서 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)이 액티브되면 이들을 소정의 시간동안 지연시킨다. 즉, 번인 신호(BI)가 논리 하이로 액티브인 상태에서 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...) 중 어느 하나가 논리 하이 레벨로 액티브되면, 소정의 시간이 경과한 후에 리던던시 제어 신호(PREDE)가 논리 하이 레벨로 액티브되어 발생하고, 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)이 모두 논리 로우 레벨의 인액티브 상태이면 리던던시 제어 신호(PREDE)는 발생되지않는다.

도 8은 상기 도 3에 도시된 리던던시 제어부(105)의 제3 실시예에 따른 회로도이다. 도 8에 도시된 리던던시 제어부(105)는 도 7에 도시된 회로에서 인버터(713)만 생략된 회로이다. 인버터(713)가 생략되므로서 도 8에 도시된 회로는 도 7에 도시된 회로보다 회로 설계 면적이 감소된다. 도 8에 도시된 회로의 동작은 도 7에 도시된 회로의 동작과 동일하므로 중복 설명은 생략하기로 한다.

상기 도 8에 도시된 리던던시 제어부(105)는 번인 신호(BI)가 논리 하이로 액티브인 상태에서 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)이 액티브되면 이들을 소정의 시간동안 지연시킨다. 즉, 번인 신호(BI)가 논리 하이로 액티브인 상태에서 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...) 중 어느 하나가 논리 하이 레벨로 액티브되면, 소정의 시간이 경과한 후에 리던던시 제어 신호(PREDE)가 논리 하이 레벨로 액티브되어 발생하고, 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)이 모두 논리 로우 레벨의 인액티브 상태이면 리던던시 제어 신호(PREDE)는 발생되지않는다.

도 9는 상기 도 3에 도시된 리던던시 제어부의 제4 실시예에 따른 회로도이다. 도 9에 도시된 리던던시 제어부(105)는 인버터(801), NOR 게이트들(803,805,809) 및 지연부(807)를 구비한다.

상기 인버터(801)는 번인 신호(BI)를 반전시킨다.

상기 NOR 게이트(803)는 어드레스 신호들(RAi/RAiB)과 상기 인버터(801)의 출력을 입력으로한다. 상기 어드레스 신호들(RAi/RAiB)과 상기 인버터(801)의 출력 중 적어도 하나가 논리 하이이면, 상기 NOR 게이트(803)의 출력은 논리 로우가 되고, 상기 어드레스 신호들(RAi/RAiB)과 상기 인버터(801)의 출력이 모두 논리 로우이면 상기 NOR 게이트(803)의 출력은 논리 하이가 된다.

상기 NOR 게이트(805)는 어드레스 신호들(RAi/RAiB)과 상기 번인 신호(BI)를 입력으로한다. 상기 어드레스 신호들(RAi/RAiB)과 상기 번인 신호(BI) 중 적어도 하나가 논리 하이이면, 상기 NOR 게이트(805)의 출력은 논리 로우가 되고, 상기 어드레스 신호들(RAi/RAiB)과 상기 번인 신호(BI)의 출력이 모두 논리 로우이면 상기 NOR 게이트(805)의 출력은 논리 하이가 된다.

상기 지연부(807)는 상기 NOR 게이트(803)의 출력을 소정 시간 지연시킨다. 상기 지연부(807)는 두 개의 인버터들(811,813)을 구비한다. 상기 인버터(811)는 상기 NOR 게이트(803)의 출력을 반전시킨다. 상기 인버터(813)는 상기 인버터(811)의 출력을 반전시킨다.

상기 NOR 게이트(809)는 상기 지연부(807)의 출력과 상기 NOR 게이트(805)의 출력을 입력으로하고 리던던시 제어 신호(PREDE)를 발생한다. 상기 지연부(807)의 출력과 상기 NOR 게이트(805)의 출력 중 적어도 하나가 논리 하이이면 상기 리던던시 제어 신호(PREDE)는 논리 로우가 되고, 상기 지연부(807)의 출력과 상기 NOR 게이트(805)의 출력이 모두 논리 로우이면 상기 리던던시 제어 신호(PREDE)는 논리 하이가 된다.

상기 도 9에 도시된 리던던시 제어부(105)는 번인 신호(BI)가 논리 하이로 액티브인 상태, 즉 번인 모드에서 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)이 입력되면 상기 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)은 상기 지연부(807)에 의해 소정의 시간동안 지연된다. 즉, 번인 모드에서 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...) 중 어느 하나가 논리 하이 레벨로 액티브되면, 소정의 시간이 경과한 후에 리던던시 제어 신호(PREDE)가 논리 하이 레벨로 액티브되고, 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)이 모두 논리 로우 레벨의 인액티브 상태이면 리던던시 제어 신호(PREDE)도 논리 로우 레벨로 인액티브된다. 상기 소정의 시간은 상기 NOR 게이트(807)로부터 출력된 신호가 상기 인버터들(811,813)을 통과하는데 걸리는 시간이다.

도 10은 상기 도 3에 도시된 리던던시 제어부(105)의 제3 실시예에 따른 회로도이다. 도 10에 도시된 리던던시 제어부(105)는 인버터(855), OR 게이트들(851,857), NAND 게이트들(853,859,863) 및 지연부(861)를 구비한다.

상기 인버터(855)는 번인 신호(BI)를 반전시킨다.

상기 OR 게이트(851)는 어드레스 신호들(RAi/RAiB)을 입력으로한다. 상기 어드레스 신호들(RAi/RAiB) 중 적어도 하나가 논리 하이이면, 상기 OR 게이트(851)의 출력은 논리 하이가 되고, 상기 어드레스 신호들(RAi/RAiB)이 모두 논리 로우이면 상기 OR 게이트(851)의 출력은 논리 로우가 된다.

상기 OR 게이트(857)는 어드레스 신호들(RAi/RAiB)을 입력으로한다. 상기 어드레스 신호들(RAi/RAiB) 중 적어도 하나가 논리 하이이면, 상기 OR 게이트(857)의 출력은 논리 하이가 되고, 상기 어드레스 신호들(RAi/RAiB)이 모두 논리 로우이면 상기 OR 게이트(857)의 출력은 논리 로우가 된다.

상기 NAND 게이트(853)는 상기 OR 게이트(851)의 출력과 상기 번인 신호(BI)를 입력으로한다. 상기 OR 게이트(851)의 출력과 상기 번인 신호(BI) 중 적어도 하나가 논리 로우이면, 상기 NAND 게이트(853)의 출력은 논리 하이가 되고, 상기 OR 게이트(851)의 출력과 상기 번인 신호(BI)가 모두 논리 하이이면 상기 NAND 게이트(853)의 출력은 논리 로우가 된다.

상기 NAND 게이트(859)는 상기 OR 게이트(857)의 출력과 상기 번인 신호(BI)를 입력으로한다. 상기 OR 게이트(857)의 출력과 상기 번인 신호(BI) 중 적어도 하나가 논리 로우이면, 상기 NAND 게이트(859)의 출력은 논리 하이가 되고, 상기 OR 게이트(857)의 출력과 상기 번인 신호(BI)가 모두 논리 하이이면 상기 NAND 게이트(859)의 출력은 논리 로우가 된다.

상기 지연부(861)는 상기 NAND 게이트(853)의 출력을 소정 시간 지연시킨다. 상기 지연부(861)는 두 개의 인버터들(871,873)을 구비한다. 상기 인버터(871)는 상기 NAND 게이트(853)의 출력을 반전시킨다. 상기 인버터(873)는 상기 인버터(871)의 출력을 반전시킨다.

상기 NAND 게이트(863)는 상기 지연부(861)의 출력과 상기 NAND 게이트(859)의 출력을 입력으로하고, 리던던시 제어 신호(PREDE)를 발생한다. 상기 지연부(861)의 출력과 상기 NAND 게이트(859)의 출력 중 적어도 하나가 논리 로우이면, 상기 리던던시 제어 신호(PREDE)는 논리 하이로 액티브되고, 상기 지연부(861)의 출력과 상기 NAND 게이트(859)의 출력이 모두 논리 하이이면 상기 리던던시 제어 신호(PREDE)는 논리 로우로 인액티브된다.

상기 도 10에 도시된 리던던시 제어부(105)는 번인 신호(BI)가 논리 하이로 액티브인 상태, 즉 번인 모드에서 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)이 입력되면 소정의 시간이 경과한 후에 상기 리던던시 제어 신호(PREDE)가 액티브된다.

도 10에 도시된 리던던시 제어부(105)의 동작을 설명하기로 한다. 상기 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)이 상기 OR 게이트둘(851,857에 인가되면 상기 OR 게이트들(851,857)의 출력은 모두 논리 하이가 된다. 왜냐하면, 상기 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...) 중 적어도 하나는 논리 하이이기 때문이다. 번인 모드에서 상기 OR 게이트들(851,857)의 출력이 논리 하이이면, 상기 NAND 게이트(853)의 출력은 논리 로우가 되고, 상기 NAND 게이트(859)의 출력은 논리 하이가 된다. 상기 NAND 게이트(853)의 출력은 상기 지연부(861)를 통과하면서 소정 시간 지연된다. 그러나 상기 지연부(861)의 입력과 출력의 위상은 동일하다. 상기 NAND 게이트(859)의 출력이 논리 하이이고, 상기 지연부(861)의 출력이 논리 로우이므로 상기 리던던시 제어 신호(PREDE)는 논리 하이로 액티브된다.

도 11은 상기 도 3에 도시된 리던던시 인에이블 신호 발생부(107)의 회로도이다. 상기 리던던시 인에이블 신호 발생부(107)는 하나의 NAND 게이트(901)와 하나의 인버터(903)를 구비한다.

상기 NAND 게이트(901)는 노드(N1)의 전압과 리던던시 제어 신호(PREDE)를 입력으로 한다. NAND 게이트(901)는 노드(N1)의 전압과 리던던시 제어 신호(PREDE) 중 어느 하나라도 논리 로우 레벨이면 논리 하이 레벨의 신호를 출력하고, 둘 다 논리 하이 레벨이면 논리 로우 레벨의 신호를 출력한다.

상기 인버터(903)는 NAND 게이트(901)의 출력을 입력으로하고 리던던시 인에이블 신호(RED)를 발생하며, NAND 게이트(901)의 출력을 반전시킨다.

상기 리던던시 인에이블 신호 발생부(107)에서 노드(N1)의 전압과 리던던시 제어부(PREDE) 중 어느 하나라도 논리 로우 레벨이면 리던던시 인에이블 신호(RED)는 논리 로우 레벨이 되고, 둘 다 논리 하이 레벨이면 논리 하이 레벨이 된다. 즉, 노드(N1)가 디스차지되지 않은 상태에서 상기 리던던시 제어 신호(PREDE)가 논리 하이 레벨이 되면 상기 리던던시 인에이블 신호(RED)는 논리 하이가 된다.

도 12는 상기 도 3에 도시된 블록도의 각 신호들의 독출 및 기입 동작시의 타이밍도이다. 도 12의 타이밍도와 도 4내지 도 11에 도시된 회로들을 참조하여 도 3에 도시된 회로의 동작을 설명하기로 한다.

독출 및 기입 동작시는 번인 신호(BI)는 논리 로우 레벨로 인액티브 상태를 유지한다. 번인 신호(BI)가 인액티브 상태이면 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)은 도 6 내지 도 10에 도시된 지연부들(609,717,717a)을 통과하지 않는다. 그러므로, 리던던시 제어 신호(PREDE)는 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)에 의해서 결정된다. 즉, 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...) 중 어느 하나가 논리 하이 레벨로 액티브되면 리던던시 제어 신호(PREDE)는 논리 하이 레벨로 액티브되고, 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)이 모두 논리 로우로 인액티브 상태이면 리던던시 제어 신호(PREDE)는 논리 로우 레벨이 된다.

독출 및 기입 동작시 초기 상태에서는 프리차지 인에이블 신호(PPRE)는 논리 하이 레벨이다. 그러다가 프리차지 인에이블 신호(PPRE)가 논리 로우 레벨로 액티브되면 도 4에 도시된 PMOS트랜지스터(201)가 활성화되어 노드(N1)는 전원 전압(Vcc) 레벨, 예컨대 3.3볼트로 프리차지된다. 이 상태에서 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...) 중 일부, 예컨대 RA0가 논리 하이 레벨로 액티브되면 도 5에 도시된 NMOS트랜지스터(M1)가 활성화되므로 노드(N1)는 디스차지된다. 노드(N1)의 전압은 3.3볼트로서 낮기 때문에 디스차지되는 시간이 짧다. 노드(N1)가 디스차지되어 논리 로우 레벨이 되는 시점에 리던던시 제어부(105)로부터 리던던시 제어 신호(PREDE)가 논리 하이 레벨로 액티브된다. 리던던시 제어 신호(PREDE)가 논리 하이 레벨로 액티브될 때 리던던시 인에이블 신호 발생부(107)는 노드(N1)의 전압을 감지한다(도 12의 P3 참조). 이 때, 노드(N1)의 전압이 논리 로우 레벨이다. 따라서 노드(N1)의 전압과 리던던시 제어 신호(PREDE)는 NAND 게이트(도 11의 901)에 의해 부정논리곱되어 리던던시 인에이블 신호(RED)는 논리 로우 레벨이 되므로 리던던시 메모리 셀 어레이(109)는 비활성화된다.

만일 퓨즈(F1)가 절단된 상태이면 노드(N1)의 전압은 다른 액티브된 로우 어드레스 신호가 인가되지않는 동안은 프리차지 상태로 계속 유지된다. 노드(N1)의 전압과 리던던시 제어 신호(PREDE)가 모두 논리 하이 레벨이므로 리던던시 인에이블 신호 발생부(107)는 논리 하이 레벨의 리던던시 인에이블 신호(RED)를 발생하고, 그로 인하여 리던던시 메모리 셀 어레이(109)가 활성화된다. 따라서 리던던시 메모리 셀 어레이(109)는 로우 어드레스 신호(RA0)에 연결된 불량 메모리 셀을 대신하여 사용된다.

이와같이 독출 및 기입 동작시 리던던시 인에이블 신호 발생부(107)는 노드(N1)의 전압을 정확한 시점에서 감지함으로써 리던던시 메모리 셀 어레이(109)의 동작은 정확히 제어된다.

도 11은 상기 도 3에 도시된 블록도의 각 신호들의 번인 동작시의 타이밍도이다. 도 11의 타이밍도와 도 4내지 도 10에 도시된 회로들을 참조하여 도 3에 도시된 회로의 동작을 설명하기로 한다.

번인 스트레스 테스트시는 번인 신호(BI)는 논리 하이 레벨로 액티브 상태를 유지한다. 번인 신호(BI)가 액티브 상태이면 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)은 도 6 내지 도 8에 도시된 지연부들(609,717,717a)을 통과한다. 따라서 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...) 중 어느 하나가 논리 하이 레벨로 액티브되면 소정의 시간이 경과한 후에 리던던시 제어 신호(PREDE)는 논리 하이 레벨로 액티브되고, 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...)이 모두 논리 로우로 인액티브 상태이면 리던던시 제어 신호(PREDE)는 논리 로우 레벨로 인액티브 상태가 된다.

번인 스트레스 테스트시 초기 상태에서는 프리차지 인에이블 신호(PPRE)는 논리 하이 레벨이다. 그러다가 프리차지 인에이블 신호(PPRE)가 논리 로우 레벨로 액티브되면 도 4에 도시된 PMOS트랜지스터(201)가 활성화되어 노드(N1)는 전원 전압(Vcc) 레벨, 예컨대 5.5볼트로 프리차지된다. 이 상태에서 로우 어드레스 신호들(RAi/RAiB)(i=0,1,2,...) 중 일부, 예컨대 RA0가 논리 하이 레벨로 액티브되면 도 5에 도시된 NMOS트랜지스터(M1)가 활성화되므로 노드(N1)는 디스차지된다. 노드(N1)의 전압은 5.5볼트로서 독출 및 기입 동작시의 전압(3.3볼트)보다 높기 때문에 디스차지되는 시간이 길다. 그런데 상기 노드(N1)가 디스차지되는 시간이 긴만큼 리던던시 제어 신호(PREDE)가 발생하는 시점도 그만큼(도 11의 T1) 늦어진다. 따라서 노드(N1)가 디스차지되어 논리 로우 레벨이 되는 시점(도 11의 P2)에 리던던시 제어부로부터 리던던시 제어 신호(PREDE)가 논리 하이 레벨로 액티브된다. 리던던시 제어 신호(PREDE)가 논리 하이 레벨로 액티브되면 리던던시 인에이블 신호 발생부(107)는 노드(N1)의 전압을 감지한다. 따라서 노드(N1)의 전압과 리던던시 제어 신호는 NAND 게이트(도 9의 801)에 의해 부정논리곱되어 리던던시 인에이블 신호(RED)는 논리 로우 레벨이 되므로 리던던시 메모리 셀 어레이(109)는 비활성화된다.

이와같이 번인 스트레스 테스트시 리던던시 인에이블 신호 발생부(107)는 노드(N1)의 전압을 정확한 시점에서 감지함으로써 리던던시 메모리 셀 어레이(109)의 동작은 정확히 제어된다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

상술한 바와 같이 본 발명에 따른 메모리 집적 회로의 리던던시 제어부는 번인 스트레스 테스트시 노드(도 3의 N1)의 전압이 완전히 디스차지되거나 또는 프리차지된 상태에서 노드(도 3의 N1)의 전압을 감지함으로써 리던던시 메모리 셀의 동작 상태가 정확하게 제어된다. 따라서 번인 스트레스 테스트가 정확하게 수행되어 메모리 집적 회로의 신뢰성이 향상된다.

Claims

로우 어드레스 신호들에 응답하는 디코딩부;

상기 디코딩부에 연결되고 액티브시 상기 디코딩부를 프리차지시키는 프리차지 인에이블 신호에 응답하는 프리차지 인에이블부;

상기 로우 어드레스 신호들과 번인 스트레스 테스트시 액티브되는 번인 신호를 입력으로하고 상기 로우 어드레스 신호와 상기 번인 신호에 응답하여 리던던시 제어 신호를 발생하는 리던던시 제어부;

상기 리던던시 제어부와 상기 프리차지 인에이블부에 연결되고 상기 리던던시 제어 신호와 상기 프리차지 인에이블부의 출력 신호에 응답하여 리던던시 인에이블 신호를 발생하는 리던던시 인에이블 신호 발생부; 및

상기 리던던시 인에이블 신호 발생부에 연결되어 상기 리던던시 인에이블 신호에 응답하는 리던던시 메모리 셀 어레이를 구비하고,

번인 스트레스 테스트시 상기 디스차지 인에이블부의 출력단이 디스차지된 다음에 상기 리던던시 제어 신호가 액티브되는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
제1항에 있어서, 상기 디코딩부는

상기 프리차지 인에이블부의 출력단에 연결된 다수개의 퓨즈들; 및

상기 다수개의 퓨즈들에 각각 연결되고 상기 로우 어드레스 신호들 중 하나를 입력으로하는 상기 퓨즈들과 동일한 수의 스위칭 수단들을 구비하는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
제2항에 있어서, 상기 스위칭 수단들은 각각 상기 로우 어드레스 신호들 중 하나에 게이트가 연결되고, 상기 퓨즈들 중 하나에 드레인이 연결되며, 소오스는 접지된 NMOS트랜지스터인 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
제2항에 있어서, 상기 퓨즈들은 레이저에 의해서 단락되는 레이저 퓨즈들인 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
제1항에 있어서, 상기 프리차지 인에이블부는 상기 프리차지 인에이블 신호에 게이트가 연결되고 전원 전압에 소오스가 연결되며 상기 디코딩부에 드레인이 연결된 PMOS트랜지스터를 구비하고,

상기 프리차지 인에이블 신호가 논리 하이 레벨이면 활성화되는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
제5항에 있어서, 상기 전원 전압은 적어도 5볼트인 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
제1항에 있어서, 상기 리던던시 제어부는

상기 로우 어드레스 신호들을 입력으로하는 NOR 게이트;

상기 번인 신호를 입력으로하는 인버터;

상기 인버터의 출력과 상기 NOR 게이트의 출력을 입력으로하는 제1 NAND 게이트;

상기 번인 신호와 상기 NOR 게이트의 출력을 입력으로하는 제2 NAND 게이트;

상기 제2 NAND 게이트의 출력을 입력으로하고 상기 제2 NAND 게이트의 출력을 소정의 시간동안 지연시키는 지연부;

상기 지연부의 출력과 상기 제1 NAND 게이트의 출력을 입력으로하는 제3 NAND 게이트; 및

상기 제3 NAND 게이트의 출력을 반전시켜서 상기 리던던시 제어 신호를 발생하는 다른 인버터를 구비하는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
제7항에 있어서, 상기 지연부는 우수개의 직렬 연결된 인버터들을 구비하고, 번인 모드시 상기 제2 낸드 게이트의 출력을 소정의 시간동안 지연시키는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
제1항에 있어서, 상기 리던던시 제어부는 상기 로우 어드레스 신호들을 입력으로하는 NOR 게이트;

상기 NOR 게이트의 출력단에 직렬로 연결된 제1 내지 제3 인버터들;

상기 번인 신호를 입력으로하는 제4 내지 제5 인버터들;

상기 제3 인버터의 출력을 입력으로하고 상기 번인 신호에 상보 게이트가 연결되고 상기 제4 인버터의 출력단에 게이트가 연결되어 상기 번인 신호가 논리 로우 레벨일 때 활성화되어 리던던시 제어 신호를 발생하는 제1 전송 게이트;

상기 제3 인버터의 출력을 입력으로하고 상기 번인 신호에 게이트가 연결되고 상기 제5 인버터의 출력단에 상보 게이트가 연결되어 상기 번인 신호가 논리 하이 레벨일 때 활성화되는 제2 전송 게이트; 및

상기 제2 전송 게이트의 출력을 입력으로하고 상기 제2 전송 게이트가 활성화될 때 상기 제2 전송 게이트의 출력을 소정의 시간동안 지연시켜서 상기 리던던시 제어 신호를 발생하는 지연부를 구비하고,

상기 로우 어드레스 신호들과 상기 번인 신호가 논리 하이 레벨일 경우 상기 리던던시 제어 신호가 논리 하이 레벨이 되는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
제9항에 있어서, 상기 지연부는 우수개의 직렬 연결된 인버터들을 구비하고, 번인 모드시 상기 제2 전송 게이트의 출력을 소정의 시간동안 지연시키는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
제1항에 있어서, 상기 리던던시 제어부는 상기 로우 어드레스 신호들을 입력으로하는 NOR 게이트;

상기 NOR 게이트의 출력단에 직렬로 연결된 제1 내지 제3 인버터들;

상기 번인 신호를 입력으로하는 제4 인버터;

상기 제3 인버터의 출력을 입력으로하고 상기 번인 신호에 상보 게이트가 연결되고 상기 제4 인버터의 출력단에 게이트가 연결되어 상기 번인 신호가 논리 로우 레벨일 때 활성화되는 제1 전송 게이트;

상기 제3 인버터의 출력을 입력으로하고 상기 번인 신호에 게이트가 연결되고 상기 제4 인버터의 출력단에 상보 게이트가 연결되어 상기 번인 신호가 논리 하이 레벨일 때 활성화되어 리던던시 제어 신호를 발생하는 제2 전송 게이트; 및

상기 제2 전송 게이트의 출력을 입력으로하고 상기 제2 전송 게이트가 활성화될 때 상기 제2 전송 게이트의 출력을 소정의 시간동안 지연시켜서 상기 리던던시 제어 신호를 발생하는 지연부를 구비하고,

상기 로우 어드레스 신호들과 상기 번인 신호가 논리 하이 레벨일 경우 상기 리던던시 제어 신호가 논리 하이 레벨이 되는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
제11항에 있어서, 상기 지연부는 우수개의 직렬 연결된 인버터들을 구비하고, 번인 모드시 상기 제2 전송 게이트의 출력을 소정의 시간동안 지연시키는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
제1항에 있어서, 상기 리던던시 제어부는

상기 로우 어드레스 신호들과 상기 번인 신호를 입력으로하는 NOR 게이트;

상기 로우 어드레스 신호들과 상기 번인 신호가 반전된 신호를 입력으로하는 다른 NOR 게이트;

상기 다른 NOR 게이트의 출력을 소정 시간 지연시키는 지연부; 및

상기 지연부의 출력과 상기 NOR 게이트의 출력을 입력으로하고 상기 리던던시 제어 신호를 발생하는 또 다른 NOR 게이트를 구비하는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
제13항에 있어서, 상기 지연부는 우수개의 직렬 연결된 인버터들을 구비하고, 번인 모드시 상기 다른 NOR 게이트의 출력을 소정 시간 지연시키는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
제1항에 있어서, 상기 리던던시 제어부는

상기 로우 어드레스 신호들을 입력으로하는 OR 게이트;

상기 OR 게이트의 출력과 상기 번인 신호를 입력으로하는 NAND 게이트;

상기 NAND 게이트의 출력을 소정 시간 지연시키는 지연부;

상기 로우 어드레스 신호들을 입력으로하는 다른 OR 게이트;

상기 다른 OR 게이트의 출력과 상기 번인 신호의 반전 신호를 입력으로하는 다른 NAND 게이트; 및

상기 지연부의 출력과 상기 다른 NAND 게이트의 출력을 입력으로하고 상기 리던던시 제어 신호를 발생하는 또 다른 NAND 게이트를 구비하는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
제15항에 있어서, 상기 지연부는 우수개의 직렬 연결된 인버터들을 구비하고, 번인 모드시 상기 다른 NAND 게이트의 출력을 소정 시간 지연시키는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
제1항에 있어서, 상기 리던던시 인에이블 신호 발생부는

상기 프리차지 인에이블부의 출력 신호와 상기 리던던시 제어 신호를 입력으로하는 NAND 게이트; 및

상기 NAND 게이트의 출력을 입력으로하는 인버터를 구비하고,

상기 프리차지 인에이블부의 출력 신호와 상기 리던던시 제어 신호가 모두 논리 하이 레벨일 경우만 상기 리던던시 인에이블 신호는 논리 하이 레벨이 되는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 회로.
프리차지 인에이블부와 디코딩부와 리던던시 제어부와 리던던시 인에이블 신호 발생부를 구비하는 메모리 집적 회로의 리던던시 메모리 셀 제어 방법에 있어서,

번인 신호를 액티브시키는 단계;

프리차지 인에이블 신호를 액티브시킴으로 상기 프리차지 인에이블부의 출력단이 프리차지되는 단계;

로우 어드레스 신호를 인가함으로써 상기 프리차지 인에이블부의 출력단이 디스차지되는 단계;

상기 리던던시 제어부로부터 발생되는 리던던시 제어 신호를 액티브시키는 단계; 및

상기 리던던시 인에이블 신호 발생부로부터 발생되는 리던던시 인에이블 신호를 액티브시키는 단계를 포함하고,

번인 스트레스 테스트시 상기 프리차지 인에이블부의 출력단이 디스차지된 다음에 상기 리던던시 인에이블 신호가 액티브되는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 방법.
제18항에 있어서, 상기 리던던시 제어 신호가 발생하는 단계에서 상기 리던던시 제어 신호는 번인 모드시는 상기 로우 어드레스 신호가 액티브된 후 소정의 시간이 더 경과한 후에 발생하고, 독출 및 기입시는 상기 로우 어드레스 신호가 액티브된 후 발생하는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 방법.
제18항에 있어서, 상기 신호를 액티브시키는 것은 상기 신호를 논리 하이 레벨로 만드는 것을 특징으로하는 메모리 집적 회로의 리던던시 메모리 셀 제어 방법.