JP2004071093A - 出荷試験が簡単で消費電力を削減した冗長メモリセルアレイ付きメモリ回路 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 306
- 238000012360 testing method Methods 0.000 title claims abstract description 107
- 230000002950 deficient Effects 0.000 claims abstract description 106
- 238000003491 array Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 14
- 230000007547 defect Effects 0.000 description 12
- 230000006870 function Effects 0.000 description 12
- 238000000034 method Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 101150073928 MCA3 gene Proteins 0.000 description 11
- 101150049891 MCA1 gene Proteins 0.000 description 10
- 101100290371 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pca1 gene Proteins 0.000 description 10
- 101150113227 RED3 gene Proteins 0.000 description 8
- 230000003068 static effect Effects 0.000 description 7
- 230000004044 response Effects 0.000 description 6
- 238000011990 functional testing Methods 0.000 description 5
- 102100023817 26S proteasome complex subunit SEM1 Human genes 0.000 description 3
- 102100038191 Double-stranded RNA-specific editase 1 Human genes 0.000 description 3
- 101000684297 Homo sapiens 26S proteasome complex subunit SEM1 Proteins 0.000 description 3
- 101000742223 Homo sapiens Double-stranded RNA-specific editase 1 Proteins 0.000 description 3
- 101000873438 Homo sapiens Putative protein SEM1, isoform 2 Proteins 0.000 description 3
- 101000686491 Platymeris rhadamanthus Venom redulysin 1 Proteins 0.000 description 3
- 101150105729 SLC45A3 gene Proteins 0.000 description 3
- 102100037253 Solute carrier family 45 member 3 Human genes 0.000 description 3
- 101150009920 MCA2 gene Proteins 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 102100024692 Double-stranded RNA-specific editase B2 Human genes 0.000 description 1
- 101000686486 Homo sapiens Double-stranded RNA-specific editase B2 Proteins 0.000 description 1
- 101000686495 Platymeris rhadamanthus Venom redulysin 2 Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- WPPDXAHGCGPUPK-UHFFFAOYSA-N red 2 Chemical compound C1=CC=CC=C1C(C1=CC=CC=C11)=C(C=2C=3C4=CC=C5C6=CC=C7C8=C(C=9C=CC=CC=9)C9=CC=CC=C9C(C=9C=CC=CC=9)=C8C8=CC=C(C6=C87)C(C=35)=CC=2)C4=C1C1=CC=CC=C1 WPPDXAHGCGPUPK-UHFFFAOYSA-N 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G11—INFORMATION STORAGE
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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Abstract
【課題】出荷試験が簡単で消費電力を削減した冗長メモリセルアレイ付きメモリ回路を提供する。
【解決手段】通常メモリセルアレイと、通常メモリセルアレイ内の不良個所と置き換え可能な冗長メモリセルアレイとを有するメモリ回路において、通常メモリセルアレイ内の不良個所データを記憶する冗長置換用メモリと、通常メモリセルアレイに設けられたプリチャージ回路とを有し、前記不良個所データに応じて、通常メモリセルアレイ内の不良個所が冗長メモリセルアレイに置き換えられると共に、不良箇所に対応するプリチャージ回路のプリチャージ経路が閉じられることを特徴とする。これにより、冗長置換用メモリに不良個所データを記憶し、その不良個所データにしたがって、不良箇所に対して、冗長メモリセルアレイへの置き換えとプリチャージ経路の遮断を行うことができる。従って、単一の冗長置換用メモリにより、不良個所の救済と不良個所へのプリチャージ電流の停止とを行うことができる。
【選択図】図１
【解決手段】通常メモリセルアレイと、通常メモリセルアレイ内の不良個所と置き換え可能な冗長メモリセルアレイとを有するメモリ回路において、通常メモリセルアレイ内の不良個所データを記憶する冗長置換用メモリと、通常メモリセルアレイに設けられたプリチャージ回路とを有し、前記不良個所データに応じて、通常メモリセルアレイ内の不良個所が冗長メモリセルアレイに置き換えられると共に、不良箇所に対応するプリチャージ回路のプリチャージ経路が閉じられることを特徴とする。これにより、冗長置換用メモリに不良個所データを記憶し、その不良個所データにしたがって、不良箇所に対して、冗長メモリセルアレイへの置き換えとプリチャージ経路の遮断を行うことができる。従って、単一の冗長置換用メモリにより、不良個所の救済と不良個所へのプリチャージ電流の停止とを行うことができる。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ回路に関し、特に出荷試験が簡単で消費電力を削減した冗長メモリセルアレイ付きメモリ回路に関する。
【０００２】
【従来の技術】
半導体メモリ回路の一つであるスタティックＲＡＭは、高速メモリとしてシステムＬＳＩなどに内蔵される。スタティックＲＡＭは、一対のＣＭＯＳインバータの入力と出力を交差接続したメモリセルを有する。ＣＭＯＳインバータの一方がＨレベルを出力し、他方がＬレベルを出力することで、データをラッチし、データ保持状態では電流の消費はない。
【０００３】
一方、近年のスタティックＲＡＭは、その高速アクセスに加えて、大容量化の要求が厳しくなっている。大容量化に伴って、不良セルや不良ビットを救済するために、冗長メモリセルアレイを設けることが行われる。
【０００４】
スタティックＲＡＭの機能試験には、所定のデータを書き込んだ後に同じデータを正しく読み出せるか否かをチェックする機能試験と、所定のデータを書き込んで、所定時間保持状態を維持した後、同じデータが正しく保持されているか否かをチェックするリーク試験とがある。機能試験は、通常のメモリとして書き込みと読み出しが正常に行われるかをチェックする試験であり、ビット線間が短絡していたり、メモリセルに不良がある場合に、不良として検出される。一方、リーク試験は、メモリセルのトランジスタに不良がありデータ保持状態でリーク電流が流れて、データを保持することができないことが不良として検出される。または、リーク不良にはビット線のリークもある。
【０００５】
スタティックＲＡＭの機能試験により不良が検出されたり、リーク試験により不良が検出された時に、それを救済するために、冗長セルアレイへの置換が行われる。例えば、特開平８−１３８３９９号公報には、機能試験で不良になったセルアレイを冗長セルアレイに置き換えるための冗長置換用メモリと、リーク試験で不良になったセルアレイを冗長セルアレイに置き換えるための冗長置換用メモリとを設けることが提案されている。この先行技術では、リーク試験で不良になったセルアレイへの、ビット線プリチャージ経路をオフにして、リーク不良が存在するセルアレイへのプリチャージを禁止し、消費電力を削減している。このプリチャージ経路をオフにするために、リーク試験用の冗長置換用メモリが利用されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記の先行技術では、機能試験とリーク試験をそれぞれ行い、それぞれの試験で不良が検出されたセルアレイのアドレスをそれぞれの冗長置換用メモリに格納しており、その回路構成が複雑である。
【０００７】
別の問題としては、メモリセルアレイに不良が検出された時、冗長セルアレイへの置き換えのために、冗長置換用メモリに不良個所を有する冗長置換対象セルアレイデータが書き込まれ、その後、冗長セルアレイについて機能試験とリーク試験とを行う必要がある。しかしながら、冗長置換用メモリは、通常フューズＲＯＭで構成されるのが一般的であり、このフューズＲＯＭの書き込み工程はレーザビームによるフューズ素子の溶断を伴い長時間を要し、試験コストを上昇させる。
【０００８】
そこで、本発明の目的は、出荷試験が簡単で消費電力を削減した冗長メモリセルアレイ付きメモリ回路を提供することにある。
【０００９】
更に、本発明の別の目的は、簡単な回路構成で、リーク不良により冗長メモリセルアレイに置き換えられた不良セルアレイへのプリチャージ電流の供給をなくすことができるメモリ回路を提供することにある。
【００１０】
また、本発明の別の目的は、簡単な回路構成で、冗長置換用メモリへの書き込みを行うことなく、冗長メモリセルアレイへの仮の置換を行って冗長メモリセルアレイの動作試験を行うことができるメモリ回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の側面は、通常メモリセルアレイと、通常メモリセルアレイ内の不良個所と置き換え可能な冗長メモリセルアレイとを有するメモリ回路において、通常メモリセルアレイ内の不良個所データを記憶する冗長置換用メモリと、通常メモリセルアレイに設けられたプリチャージ回路とを有し、前記不良個所データに応じて、通常メモリセルアレイ内の不良個所が冗長メモリセルアレイに置き換えられると共に、不良箇所に対応するプリチャージ回路のプリチャージ経路が閉じられることを特徴とする。
【００１２】
上記の発明の側面によれば、冗長置換用メモリに不良個所データを記憶し、その不良個所データにしたがって、不良箇所に対して、冗長メモリセルアレイへの置き換えとプリチャージ経路の遮断を行うことができる。従って、単一の冗長置換用メモリにより、不良個所の救済と不良個所へのプリチャージ電流の停止とを行うことができる。
【００１３】
上記の目的を達成するために、本発明の第２の側面は、通常メモリセルアレイと、通常メモリセルアレイ内の不良個所と置き換え可能な冗長メモリセルアレイとを有するメモリ回路において、通常メモリセルアレイ内の不良個所データを記憶する冗長置換用メモリを有し、当該冗長置換用メモリは、それぞれ不良個所データを保持する冗長セルと、当該冗長セルが保持する不良個所データをラッチする冗長ラッチ回路とを有し、冗長ラッチ回路がラッチするデータにしたがって不良個所が冗長メモリセルアレイと置き換えられ、試験時に外部端子から供給される試験用データが冗長ラッチ回路にラッチされることを特徴とする。
【００１４】
上記の発明によれば、冗長置換用メモリ内の冗長セルに不良個所データを書き込むことなく、外部端子から試験用の不良個所データをラッチすることができ、そのラッチされたデータにしたがって不良個所を冗長メモリセルアレイに置き換えることができる。従って、冗長セルへの書き込みを行う前に、冗長セルアレイの機能試験やリーク試験などを行うことができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１６】
図１は、第１の実施の形態におけるメモリ回路の全体構成図である。図１の例では、通常メモリセルアレイが４つのメモリセルアレイＭＣＡ０〜ＭＣＡ３を有し、各メモリセルアレイに４つの入出力端子ＩＯ−０〜ＩＯ−３が対応し、４つのメモリセルアレイＭＣＡ０〜ＭＣＡ３に対して、４つの入出力端子ＩＯ−０〜ＩＯ−３からデータバスＤＢ０〜ＤＢ３とセンスアンプ及びライトアンプＳＡ／ＷＡ０〜ＳＡ／ＷＡ３を介して、書き込みデータが供給され、読み出しデータが出力される。更に、メモリ回路は、冗長メモリセルアレイＲＭＣＡを有し、通常メモリセルアレイのうち不良箇所を有するメモリセルアレイが、この冗長セルアレイと置き換え可能になっている。つまり、４つのメモリセルアレイＭＣＡ０〜ＭＣＡ３は、冗長メモリセルアレイと置き換えられる単位であり、例えば、メモリセルアレイＭＣＡ１に不良ＦＡＩＬが存在する場合は、そのメモリセルアレイＭＣＡ１が冗長メモリセルアレイＲＭＣＡと置き換えられる。
【００１７】
各メモリセルアレイＭＣＡ０〜ＭＣＡ３、ＲＭＣＡには、図示しない複数のビット線とワード線と、その交差位置に配置されたスタティック型のメモリセルとを有する。また、各メモリセルアレイＭＣＡ０〜ＭＣＡ３、ＲＭＣＡには、各ビット線にプリチャージ電流を供給するプリチャージトランジスタ回路ＰＣ０〜ＰＣ３、ＲＰＣと、プリチャージトランジスタＱ１と各プリチャージトランジスタ回路ＰＣ０〜ＰＣ３、ＲＰＣとの間に設けられたプリチャージスイッチＰＳ０〜ＰＳ３、ＲＰＳとを有し、これらの回路でプリチャージ回路が構成される。プリチャージ回路は、ビット線をプリチャージする回路であり、プリチャージ後にワード線が駆動され、メモリセルの状態に応じて一方のビット線のレベルが低下する。
【００１８】
また、各メモリセルアレイは、コラム選択信号ＣＬ０〜ＣＬｍにより導通するコラムゲートＣＧ０〜ＣＧ３、ＲＣＧを有し、コラム選択信号ＣＬ１〜ＣＬｍにより各メモリセルアレイからビット線が選択されて、センスアンプ及びライトアンプＳＡ／ＷＡ０〜ＳＡ／ＷＡ３に接続される。
【００１９】
図１の通常メモリセルアレイの不良個所が冗長メモリセルアレイとどのように置き換えられるかについて説明する。図１のメモリ回路では、４つの入出力端子ＩＯ−０〜ＩＯ−３に、４つのメモリセルアレイＭＣＡ０〜ＭＣＡ３それぞれのデータが入出力される。従って、仮にメモリセルアレイＭＣＡ１内に不良ＦＡＩＬが存在する場合は、メモリセルアレイＭＣＡ１のデータバスＤＢ１は切断され、メモリセルアレイＭＣＡ２、ＭＣＡ３及び冗長メモリセルアレイＲＭＣＡが、それぞれ入出力端子ＩＯ−１、ＩＯ−２、ＩＯ−３に対応付けられる。つまり、不良個所を有するメモリセルアレイより右側に位置する通常メモリセルアレイと冗長メモリセルアレイに対応するセンスアンプ及びライトアンプＳＡ／ＷＡが、それぞれ左側の入出力端子に、第１のデータバススイッチＤＳ０〜ＤＳ３を介して接続される。それに伴い、不良個所を有するメモリセルアレイのセンスアンプ及びライトアンプＳＡ／ＷＡは、第２のデータバススイッチＤＳＳ１〜ＤＳＳ３をオフにすることで、対応する入出力端子から切り離される。
【００２０】
メモリセルアレイＭＣＡ１に不良が存在する場合、第１のデータバススイッチＤＳ０はオフ、残りのスイッチＤＳ１，ＤＳ２，ＤＳ３がそれぞれオンに制御され、第２のデータバススイッチＤＳＳ１はオン、残りのスイッチＤＳＳ２、ＤＳＳ３がそれぞれオフに制御される。
【００２１】
メモリ回路は、不良個所を示すデータが冗長置換用メモリＲＭ／ＬＡ０〜３に格納される。そして、その冗長置換用メモリが、置換対象のメモリセルアレイを特定する冗長置換対象特定信号ＲＥＤ０〜ＲＥＤ３を出力する。冗長置換用メモリＲＭ／ＬＡ０〜３において、冗長セルへの置換対象のメモリセルアレイＭＣＡ０〜３に対応する冗長置換用メモリＲＭ／ＬＡ０〜３に、不良個所データ「１」が記憶され、それ以外の正常なメモリセルアレイに対応する冗長置換用メモリＲＭ／ＬＡ０〜３に、不良個所データ「０」が記憶される。従って、冗長置換対象特定信号ＲＥＤ０〜ＲＥＤ３は、上記不良個所データに１対１に対応する制御信号である。上記の第１のデータバススイッチＤＳ０は、冗長置換対象特定信号ＲＥＤ０により制御される。不良個所を有するメモリセルアレイから右側のセルアレイを左シフトするために、第１のデータバススイッチＤＳ１は、左隣の冗長置換対象特定信号ＲＥＤ０と自身の特定信号ＲＥＤ１との論理和である論理和信号ＸＲＥＤ１により制御される。同様に、第１のデータバススイッチＤＳ２は、左隣の論理和信号ＸＲＥＤ１と自身の冗長置換対象特定信号ＲＥＤ２との論理和信号ＸＲＥＤ２により制御され、スイッチＤＳ３は、左隣の論理和信号ＸＲＥＤ２と自身の信号ＲＥＤ３との論理和信号ＸＲＥＤ３で制御される。そのために、論理和ゲート１１，１２，１３が設けられる。
【００２２】
メモリセルアレイＭＣＡ１に不良個所ＦＡＩＬが存在する場合は、冗長置換用メモリＲＭ／ＬＡ１に不良個所データ「１」が記憶されるので、論理和信号ＸＲＥＤ１がＨレベルになり、その右側の全ての論理和信号ＸＲＥＤ２、ＸＲＥＤ３も全てＨレベルになり、上記のメモリセルアレイＭＣＡ２，ＭＣＡ３，ＲＭＣＡの左シフトが行われ、入出力端子ＩＯ−１，ＩＯ−２，ＩＯ−３に接続される。
【００２３】
更に、各冗長置換対象特定信号ＲＥＤ０〜ＲＥＤ３は、対応するセンスアンプ及びライトアンプＳＡ／ＷＡ０〜ＳＡ／ＷＡ３に供給され、活性化または非活性化が制御される。それにより、冗長置換対象のメモリセルアレイに対応するセンスアンプ及びライトアンプが非活性化される。図１の例では、センスアンプ及びライトアンプＳＡ／ＷＡ１が非活性化される。
【００２４】
また、プリチャージ回路内のプリチャージスイッチ群ＰＳ０〜ＰＳ３、ＲＰＳは、冗長置換対象特定信号ＲＥＤ０〜ＲＥＤ３及び論理和信号ＸＲＥＤ３により、導通と非導通とが制御される。即ち、不良個所を有するメモリセルアレイＭＣＡ１にプリチャージ電流が供給されないようにするために、それに対応するプリチャージスイッチＰＳ１は、冗長置換対象特定信号ＲＥＤ１の反転信号によりオフにされる。それ以外のプリチャージスイッチＰＳ０，ＰＳ２，ＰＳ３，ＲＰＳは、全てオンにされる。冗長メモリセルアレイＲＭＣＡに対応するプリチャージスイッチＲＰＳは、冗長メモリセルアレイへの置換が行われる時に必ずＨレベルになる論理和信号ＸＲＥＤ３の反転信号により制御される。冗長メモリセルアレイへの置換が行われる時に、プリチャージスイッチＲＰＳは導通するようにされ、置換が行われない時は、非導通に制御される。
【００２５】
以上の通り、第１の実施の形態では、冗長置換メモリＲＭ／ＬＭ０〜ＲＭ／ＬＡ３に不良個所データを書き込むことで、不良個所を有するメモリセルアレイの冗長メモリセルアレイへの置換と、置換対象のメモリセルアレイへのプリチャージ電流経路の遮断とを行うことができる。
【００２６】
なお、データバススイッチ群ＤＳ０〜ＤＳ３、ＤＳＳ１〜ＤＳＳ３を、センスアンプ及びライトアンプＳＡ／ＷＡとメモリセルアレイＭＣＡとの間に設けることもできる。その場合は、冗長メモリセルアレイのセンスアンプ及びライトアンプＳＡ／ＷＡＲＥＤを省略することができる。
【００２７】
図２は、第１の実施の形態におけるメモリセルとプリチャージ回路の詳細回路図である。図２には、通常メモリセルアレイＭＣＡ０と、冗長メモリセルアレイＲＭＣＡとが示され、通常メモリセルアレイＭＣＡ１〜ＭＣＡｎは省略されている。通常メモリセルアレイＭＣＡ０は、ｍ＋１本のビット線対とｋ＋１本のワード線とを有する。また、通常メモリセルアレイに対応するセンスアンプ及びライトアンプＳＡ／ＷＡ０〜２、ＳＡ／ＷＡｎ及び、冗長メモリセルアレイに対応するセンスアンプ及びライトアンプＳＡ／ＷＡＲＥＤが示されている。そして、データバススイッチＤＳ０，ＤＳ１，ＤＳｎが、ＰチャンネルトランジスタとＮチャネルトランジスタからなるトランスファーゲートで構成されている。第２のデータバススイッチ群ＤＳＳ０〜ＤＳＳ３は省略されている。
【００２８】
図２には、メモリセルＭＣの詳細回路が示される。図２の例では、通常メモリセルアレイはＭＣＡ０〜ＭＣＡｎとｎ＋１個設けられ、それに対して冗長メモリセルアレイＲＭＣＡが１個設けられている。メモリセルアレイ内の各メモリセルＭＣは、ワード線ＷＬ０に接続される１対のトランスファートランジスタと、入力と出力とが交差接続された１対のインバータとを有する。各ビット線対ＢＬ０，ＢＬＢ０〜ＢＬｍ，ＢＬＢｍには、プリチャージトランジスタ回路ＰＣ０が接続されている。このプリチャージトランジスタ回路ＰＣ０は、プリチャージスイッチＰＳから供給されるプリチャージ電圧に応答して導通する負荷トランジスタＱ２，Ｑ３とイコライズトランジスタＱ４，Ｑ５とを有する。また、各メモリセルアレイＭＣＡ０とＲＭＣＡのプリチャージトランジスタ回路ＰＣ０，ＲＰＣと、プリチャージトランジスタＱ１との間のプリチャージスイッチＰＳは、ＰチャネルトランジスタとＮチャネルトランジスタからなるトランスファーゲートで構成され、それらのゲートには、逆相の冗長置換対象特定信号ＲＥＤ０、ＲＥＤＢ０と、論理和信号ＸＲＥＤｎ、ＸＲＥＤＢｎとにより制御される。また、各コラムゲートＣＧ０、ＲＣＧは、コラム選択信号ＣＬ０〜ＣＬｍにより導通制御されるトランジスタ群を有する。
【００２９】
図１，２に示した第１の実施の形態におけるメモリ回路は、冗長置換用メモリＲＭ／ＬＡ０〜ＲＭ／ＬＡｎ内のヒューズＲＯＭに不良個所データを書き込むことなく、冗長メモリセルアレイＲＭＣＡへの置換を行って、その冗長メモリセルアレイの機能試験とリーク試験とを行うことができる。そのために、テスト回路１０をテスト端子ＴＥＳＴから活性化させて、冗長置換用メモリＲＭ／ＬＡ０〜ＲＭ／ＬＡｎ内のラッチ回路に、入出力端子ＩＯ−０〜ＩＯ−３から試験データを一時的に格納することができる。この一時的に格納された試験データにより、通常メモリセルアレイのいずれかが冗長メモリセルアレイと置換される。従って、その状態で冗長メモリセルアレイＲＭＣＡの機能試験とリーク試験とを行うことができる。
【００３０】
図３は、冗長置換用メモリの回路図である。図３には、冗長置換用メモリＲＭ／ＬＡ０、ＲＭ／ＬＡ１、ＲＭ／ＬＡｎが示される。各冗長置換用メモリは、不良個所データを記憶するフューズＦＳ０、ＦＳ１、ＦＳｎと、パワーオンリセット信号ＰＲＳＴにより一時的に導通するトランジスタＱ１０とで構成されるフューズ回路と、ラッチ回路ＬＡ０、ＬＡ１、ＬＡｎとを有する。そして、フューズ回路とラッチ回路との間に、通常動作時に導通、試験工程で非導通になる第１のスイッチＳＷ１が設けられ、入出力端子ＩＯ−０、ＩＯ−１、ＩＯ−ｎとラッチ回路との間に、通常動作時に非導通、試験工程で導通になる第２のスイッチＳＷ２が設けられる。また、ＮＯＲゲートとインバータからなる論理和回路１１、１ｎは、図２に示した論理和ゲート１１、１ｎに対応する。
【００３１】
通常動作時では、テスト信号ＴＥＳＴがＬレベルに制御され、第１のスイッチＳＷ１は導通状態であり、電源オン時に一時的にＬレベルになるパワーオンリセット信号ＰＲＳＴに応答して、トランジスタＱ１０が一時的に導通し、ラッチ回路ＬＡ０、ＬＡ１、ＬＡｎにＨレベルを供給する。そして、パワーオンリセット信号ＰＲＳＴがＨレベルに戻ってトランジスタＱ１０がオフになると、フューズＦＳ０，ＦＳ１，ＦＳｎが切断されていなければ、ラッチ回路の入力がＬレベルに下がり、切断されていればＨレベルのまま維持される。これにより、ヒューズに書き込まれた不良個所データが、ラッチ回路ＬＡ０、ＬＡ１、ＬＡｎにそれぞれ転送される。そして、ラッチ回路にラッチされた不良個所データが、冗長置換対象特定信号ＲＥＤ０、ＲＥＤ１、ＲＥＤｎとして出力される。
【００３２】
一方、試験工程時には、テスト信号ＴＥＳＴがＨレベルにされ、従って、第１のスイッチＳＷ１は全て非導通状態になる。そして、試験工程の最初に一時的にＨレベルになるラッチ信号ＬＡＴＣＨに応答して、第２のスイッチＳＷ２が一時的に導通状態になり、入出力端子ＩＯ−０、ＩＯ−１、ＩＯ−ｎに入力された試験データが、それぞれのラッチ回路ＬＡ０、ＬＡ１、ＬＡｎにラッチされる。
【００３３】
図４は、テスト回路の回路図を、図５は、テスト信号とラッチ信号を示すテスト回路の動作波形図である。テスト回路１０は、インバータ２０，２１，２２，２４とＮＡＮＤゲート２３とキャパシタＣ１で構成される。試験工程にて、入出力端子ＩＯ−１〜ＩＯ−ｎに試験データが供給された後、テスト端子ＴＥＳＴからＨレベルのテスト信号ＴＥＳＴが入力される。このテスト信号ＴＥＳＴに応答して、インバータ２０の出力はＬレベルになるが、インバータ２１の出力がそれまでＬレベルだったノードｎ１を立ち上げるのに所定の時間ＴＬを要するので、その間、インバータ２２の出力はＨレベルに維持され、ＮＡＮＤゲート２３の出力はＬレベル、インバータ２４の出力はＨレベルにそれぞれ維持される。その結果、図５に示されるとおり、試験工程の最初の期間ＴＬだけ、ラッチ信号ＬＡＴＣＨがＨレベルになる。
【００３４】
図３に戻り、試験工程において冗長メモリセルアレイの試験を行う場合は、入出力端子に不良個所データとして試験データを印加し、テスト端子ＴＥＳＴをＨレベルにする。これに応答して、一時的にラッチ信号ＬＡＴＣＨがＨレベルになり、各冗長置換用メモリＲＭ／ＬＡ０、ＲＭ／ＬＡ１、ＲＭ／ＬＡｎの第２のスイッチＳＷ２が導通し、入出力端子に印加した試験データがそれぞれのラッチ回路ＬＡ０、ＬＡ１、ＬＡｎにラッチされる。そして、期間ＴＬ経過後は、第２のスイッチＳＷ２は全て非導通になり、各入出力端子ＩＯ−０、ＩＯ−１、ＩＯ−ｎは、冗長置換用メモリから切り離されて、それぞれ対応するデータバスＤＢ０、ＤＢ１、ＤＢｎに接続された状態となる。
【００３５】
その後は、ラッチ回路にラッチされた試験データにしたがって、通常メモリセルアレイのいずれかが冗長メモリセルアレイに置き換えられた状態になり、入出力端子ＩＯ−ｎを介して、冗長メモリセルアレイＲＭＣＡへの書き込みと読み出し動作が可能になる。これにより、フューズ素子への書き込みを行うことなく、冗長メモリセルアレイの機能試験やリーク試験を行うことができる。
【００３６】
また、冗長メモリセルアレイの正常動作が確認された後は、不良個所を特定するデータが冗長置換用メモリ内のフューズ素子に書き込まれる。その後は、パワーオンのたびに、フューズ素子の状態がラッチ回路にラッチされ、その不良個所データにしたがって、不良を有する通常メモリセルアレイが冗長メモリセルアレイに置き換えられ、不良を有するメモリセルアレイへのプリチャージ経路が遮断される。
【００３７】
以上のとおり、図３の冗長置換用メモリは、冗長置換用メモリに、第１及び第２のスイッチＳＷ１，ＳＷ２を追加し、テスト回路１０を設けることで、フューズＲＯＭに不良個所データを書き込むことなく冗長メモリセルアレイへの置き換えを仮に行うことができ、つまり、実際に冗長メモリセルアレイへの置き換えを実行することなく、試験工程で冗長メモリセルアレイの試験を行うことができる。
【００３８】
図６は、本実施の形態における試験工程のフローチャート図である。出荷試験において、冗長メモリセルアレイへの置換が行われていない状態で、通常メモリセルアレイについて機能試験が行われる（Ｓ１）。機能試験では、所定のデータをメモリセルアレイに書き込み、その後データを読み出して、正しいデータが読み出せるか否かがチェックされる。更に、通常メモリセルアレイに対してリーク試験が行われる（Ｓ２）。このリーク試験では、所定のデータをメモリセルアレイに書き込み、所定時間その保持状態を維持させ、その後に、データを読み出して、正しいデータが保持されていたか否かがチェックされる。
【００３９】
通常メモリセルアレイへの機能試験とリーク試験の結果、不良個所が検出されなければ、良品と判定され、不良個所が検出されると、次の工程で冗長メモリセルアレイの試験が行われる。
【００４０】
そのために、入出力端子ＩＯに試験用データが印加された状態で、テスト信号ＴＥＳＴをＨレベルにすると、その試験用データが冗長置換用メモリ内のラッチ回路にラッチされる。その結果、試験用データにしたがって、所定の通常メモリセルアレイが冗長メモリセルアレイに仮置換される（Ｓ４）。その後、入出力端子を介して、データの書き込みや読み出しを行うことにより、冗長セルアレイについての機能試験（Ｓ５）とリーク試験（Ｓ６）とが行われる。この両試験で冗長メモリセルアレイに不良箇所が見つかると（Ｓ７）、もはや不良個所を有するメモリセルアレイを冗長メモリセルアレイに置き換えることができず、不良品と判定される。一方、冗長メモリセルアレイに不良がないことが確認されると、その後、不良個所を有するメモリセルアレイを特定する不良個所データが、冗長置換用メモリ内のフューズＲＯＭに書き込まれる。これにより、冗長メモリセルアレイへの永久置換が行われる（Ｓ８）。
【００４１】
冗長メモリセルアレイへの置換が行われると、それに伴って、不良個所を有するメモリセルアレイへのプリチャージ経路は遮断されるので、不良個所のリークによる消費電力の増大を回避することができる。
［第２の実施の形態］
図７は、第２の実施の形態におけるメモリ回路の全体構成図である。この例は、図１と同様に、通常メモリセルアレイに４つのメモリセルアレイＭＣＡ０〜ＭＣＡ３が設けられ、更に１つの冗長メモリセルアレイＲＭＣＡが設けられる。各メモリセルアレイに、プリチャージトランジスタ回路ＰＣ０〜ＰＣ３、ＲＰＣと、コラムゲートＣＧ０〜ＣＧ３、ＲＣＧと、センスアンプ及びライトアンプ回路ＳＡ／ＷＡ０〜ＳＡ／ＷＡ３、ＳＡ／ＷＡＲＥＤとが設けられている。また、各メモリセルアレイには、プリチャージトランジスタＱ１との間に、プリチャージスイッチＰＳ０〜ＰＳ３及びＲＰＳとが設けられる。
【００４２】
本実施の形態では、各メモリセルアレイのデータバスＤＢ０〜ＤＢ３のうち一つ（若しくは一組）が、メインコラムゲートＭＣＧにより選択され、メインデータバスＭＤＢが入出力端子ＩＯ−０〜ＩＯ−３に接続される。入出力端子の前段に入出回路が設けられるが、図７では省略されている。従って、４つのメモリセルアレイＭＣＡ０〜ＭＣＡ３のうち一つが選択されて、データの書き込みまたはデータの読み出しが行われる。
【００４３】
更に、不良個所を有するメモリセルアレイは、冗長メモリセルアレイＲＭＣＡに置き換えられる。そのために、不良個所データを記憶する冗長置換用メモリＲＭ／ＬＡには、不良個所を有するメモリセルアレイのアドレスＲＡｄｄ０，１が格納され、そのアドレスＲＡｄｄ０，１とコラムアドレスＣＡｄｄとが比較回路２０で比較される。両アドレスが一致するときは、比較回路２０の比較結果信号ＣＭＰがＨレベルになり、メインコラムゲートＭＣＧの動作を非活性化し、冗長メインコラムゲートＲＭＣＧを活性化して、冗長データバスＲＤＢがメインデータバスＭＤＢに接続される。例えば、不良個所ＦＡＩＬを有するメモリセルアレイＭＣＡ１が選択されたら、そのメモリセルアレイＭＣＡ１に代わって、冗長メモリセルアレイＲＭＣＡが選択され、冗長メモリセルアレイのセンスアンプ及びライトアンプＳＡ／ＷＡＲＥＤが、入出力端子群に接続される。
【００４４】
一方、両アドレスが不一致の時は、比較回路２０の比較結果信号ＣＭＰがＬレベルになり、メインコラムゲートＭＣＧが活性化され、選択された通常メモリセルアレイが、入出力端子に接続される。各メモリセルアレイから４ビットのデータバスＤＢが出力されることで、それぞれが４個の入出力端子ＩＯ−０〜ＩＯ−３に接続される。
【００４５】
また、冗長置換メモリＲＭ／ＬＡには、記録されている故障個所データが有効か否かを示すデータも格納される。つまり、有効な故障個所データが格納されている場合は、有効フラグＲＲＥＤがＨレベルになり、比較回路２０を活性化し、アドレスの比較動作を行わせる。また、その有効フラグＲＲＥＤにより、冗長メモリセルアレイＲＭＣＡに対応するプリチャージスイッチＲＰＳが制御され、冗長メモリセルアレイへの置換が行われて、有効フラグＲＲＥＤがＨレベルになると、プリチャージスイッチＲＰＳが導通状態になる。
【００４６】
更に、冗長置換用メモリＲＭ／ＬＡが記憶する故障個所データＲＡｄｄ０，１は、デコーダ２２によりデコードされ、故障個所を有する通常メモリセルアレイを特定する特定信号ＲＥＤ０〜ＲＥＤ３が生成される。このデコーダ２２も、有効フラグＲＲＥＤにより活性化される。有効フラグＲＲＥＤがＬレベルの時は、デコーダ２２は非活性となり、冗長置換対象特定信号ＲＥＤ０〜ＲＥＤ３は全てＬレベルになり、通常メモリセルアレイのプリチャージスイッチＰＳ０〜ＰＳ３が全て導通状態になる。一方、有効フラグＲＲＥＤがＨレベルの時は、デコーダ２２が活性化され、冗長置換対象特定信号ＲＥＤ０〜ＲＥＤ３のいずれかがＨレベルになり、それに対応するプリチャージスイッチＰＳ０〜ＰＳ３が非導通状態になる。これにより、置き換え対象の不良個所を有するメモリセルアレイへのプリチャージ電流の供給は遮断される。
【００４７】
図８は、第２の実施の形態における冗長置換用メモリの回路図である。第２の実施の形態では、冗長置換用メモリは、２ビットの置換対象メモリセルアレイのコラムアドレスＲＡｄｄ０，１と、有効フラグＲＲＥＤとの合計３ビットを格納する。第１の実施の形態と同様に、各冗長置換用メモリＲＭ／ＬＡ０〜ＲＭ／ＬＡ２は、フューズ回路Ｑ１０，ＦＳとラッチ回路ＬＡと、第１及び第２のスイッチＳＷ１，ＳＷ２を有する。
【００４８】
通常動作時は、第１のスイッチＳＷ１が導通状態にあり、パワーオンの時にフューズに書き込まれたデータが、ラッチ回路ＬＡ０〜ＬＡ２にラッチされる。また、試験工程では、第１のスイッチＳＷ１が非導通状態にあり、一時的にＨレベルになるラッチ信号ＬＡＴＣＨに応答して、第２のスイッチＳＷ２が一時的に導通し、入出力端子ＩＯ−０〜ＩＯ−２に供給された試験データが、それぞれのラッチ回路にラッチされる。
【００４９】
テスト回路１０とそれが生成するテスト信号ＴＥＳＴ及びラッチ信号ＬＡＴＣＨは、図４，５に示したものと同じである。つまり、試験時にテスト信号ＴＥＳＴがＨレベルになり、最初の期間だけラッチ信号ＬＡＴＣＨがＨレベルになる。
【００５０】
第２の実施の形態においても、フューズ素子に書き込むことなく、入出力端子からラッチ回路に試験データをラッチさせて、冗長メモリセルアレイを入出力端子に接続し、その機能試験及びリーク試験を行うことができる。更に、冗長置換用メモリに格納した故障個所データに従って、冗長メモリセルアレイへの置換と、置換対象の通常メモリセルアレイに対応するプリチャージ経路の遮断とが行われる。
【００５１】
上記の２つの実施の形態では、通常メモリセルアレイがそれぞれ入出力端子に接続される構成を有し、冗長置換用メモリには故障個所を有するメモリセルアレイに対応するビットに「１」を格納する第１の例と、選択された通常メモリセルアレイが入出力端子に接続される構成を有し、冗長置換用メモリには故障個所を有するメモリセルアレイのアドレスを格納する第２の例とに本発明が適用されている。しかしながら、本発明は、これ以外の冗長構成のメモリ回路にも適応可能である。
【００５２】
以上、実施の形態例をまとめると以下の付記の通りである。
【００５３】
（付記１）メモリ回路において、
通常メモリセルアレイと、
前記通常メモリセルアレイ内の不良個所と置き換え可能な冗長メモリセルアレイと、
前記通常メモリセルアレイ内の不良個所データを記憶する冗長置換用メモリと、
前記通常メモリセルアレイに設けられたプリチャージ回路とを有し、
前記不良個所データに応じて、通常メモリセルアレイ内の不良個所が冗長メモリセルアレイに置き換えられると共に、不良箇所に対応するプリチャージ回路のプリチャージ経路が閉じられることを特徴とするメモリ回路。
【００５４】
（付記２）付記１において、
前記通常メモリセルアレイは複数の冗長置換単位を有し、前記不良個所を有する冗長置換単位毎に前記冗長メモリセルアレイと置き換えられ、
前記冗長置換用メモリは、前記不良個所を有する冗長置換単位を特定する冗長置換対象特定信号を出力し、
前記プリチャージ回路は、前記冗長置換単位毎にプリチャージスイッチを有し、前記冗長置換対象特定信号によって、当該不良個所を有する冗長置換単位に対応するプリチャージスイッチが遮断されることを特徴とするメモリ回路。
【００５５】
（付記３）付記２において、
前記不良個所を有する冗長置換単位が冗長メモリセルアレイに置き換えられる時に、前記冗長メモリセルアレイに対応するプリチャージスイッチが導通されることを特徴とするメモリ回路。
【００５６】
（付記４）付記１において、
前記通常メモリセルアレイ及び冗長メモリセルアレイは、複数のメモリセルと、当該メモリセルに接続される複数のビット線とを有し、前記プリチャージ回路により前記ビット線がプリチャージされることを特徴とするメモリ回路。
【００５７】
（付記５）付記４において、
前記メモリセルは、スタティック型メモリセルであることを特徴とするメモリ回路。
【００５８】
（付記６）メモリ回路において、
通常メモリセルアレイと、
前記通常メモリセルアレイ内の不良個所と置き換え可能な冗長メモリセルアレイと、
前記通常メモリセルアレイ内の不良個所データを記憶する冗長置換用メモリとを有し、
当該冗長置換用メモリは、それぞれ不良個所データを保持する冗長セルと、当該冗長セルが保持する不良個所データをラッチする冗長ラッチ回路とを有し、前記冗長ラッチ回路にラッチされたデータにしたがって不良個所が前記冗長メモリセルアレイと置き換えられ、試験時に外部端子から供給される試験用データが前記冗長ラッチ回路にラッチされ前記冗長メモリセルアレイへの仮の置き換えが行われることを特徴とするメモリ回路。
【００５９】
（付記７）付記６において、
前記試験時において、前記冗長セルが保持する不良個所データの前記冗長ラッチ回路への供給が禁止されることを特徴とするメモリ回路。
【００６０】
（付記８）付記６において、
前記冗長置換用メモリは、前記冗長セルと冗長ラッチ回路との間に設けられた第１のスイッチと、前記外部端子と冗長ラッチ回路との間に設けられた第２のスイッチとを有し、
通常動作時には、前記第１のスイッチが導通状態、第２のスイッチが非導通状態に制御され、試験時には、第１のスイッチが非導通状態、第２のスイッチが導通状態に制御されることを特徴とするメモリ回路。
【００６１】
（付記９）付記８において、
前記試験時において、前記第２のスイッチは、一時的に導通し、その後は非導通に制御されることを特徴とするメモリ回路。
【００６２】
（付記１０）付記６において、
前記外部端子は、前記メモリセルアレイとの間でデータを入出力する入出力端子であることを特徴とするメモリ回路。
【００６３】
（付記１１）付記６において、
前記冗長ラッチ回路にラッチされたデータにしたがって、前記不良箇所に対応するプリチャージ回路のプリチャージ経路が閉じられることを特徴とするメモリ回路。
【００６４】
【発明の効果】
以上、本発明によれば、不良個所を冗長セルアレイに置き換えるメモリ回路において、冗長置換用メモリセルに記憶される故障個所データにより、冗長メモリセルへの置換と、不良個所のメモリセルアレイへのプリチャージ電流の供給をなくして、消費電力を低減することができる。また、本発明によれば、冗長置換用メモリの冗長ＲＯＭに故障個所データを記録することなく、冗長メモリセルアレイへの仮の置換を行うことができるので、冗長メモリセルアレイへの試験を、冗長ＲＯＭに書き込む前に行うことができる。
【図面の簡単な説明】
【図１】第１の実施の形態におけるメモリ回路の全体構成図である。
【図２】第１の実施の形態におけるメモリセルとプリチャージ回路の詳細回路図である。
【図３】冗長置換用メモリの回路図である。
【図４】テスト回路の回路図である。
【図５】テスト信号とラッチ信号を示すテスト回路の動作波形図である。
【図６】本実施の形態における試験工程のフローチャート図である。
【図７】第２の実施の形態におけるメモリ回路の全体構成図である。
【図８】第２の実施の形態における冗長置換用メモリの回路図である。
【符号の説明】
ＭＣＡ０〜３ 通常メモリセルアレイ
ＲＭＣＡ 冗長メモリセルアレイ
ＰＣ０〜３ プリチャージトランジスタ回路
ＰＳ０〜３、ＲＰＳ プリチャージスイッチ
ＩＯ−０〜３ 入出力端子
ＲＭ／ＬＡ 冗長置換用メモリ
ＲＥＤ０〜３ 冗長置換対象特定信号
【発明の属する技術分野】
本発明は、半導体メモリ回路に関し、特に出荷試験が簡単で消費電力を削減した冗長メモリセルアレイ付きメモリ回路に関する。
【０００２】
【従来の技術】
半導体メモリ回路の一つであるスタティックＲＡＭは、高速メモリとしてシステムＬＳＩなどに内蔵される。スタティックＲＡＭは、一対のＣＭＯＳインバータの入力と出力を交差接続したメモリセルを有する。ＣＭＯＳインバータの一方がＨレベルを出力し、他方がＬレベルを出力することで、データをラッチし、データ保持状態では電流の消費はない。
【０００３】
一方、近年のスタティックＲＡＭは、その高速アクセスに加えて、大容量化の要求が厳しくなっている。大容量化に伴って、不良セルや不良ビットを救済するために、冗長メモリセルアレイを設けることが行われる。
【０００４】
スタティックＲＡＭの機能試験には、所定のデータを書き込んだ後に同じデータを正しく読み出せるか否かをチェックする機能試験と、所定のデータを書き込んで、所定時間保持状態を維持した後、同じデータが正しく保持されているか否かをチェックするリーク試験とがある。機能試験は、通常のメモリとして書き込みと読み出しが正常に行われるかをチェックする試験であり、ビット線間が短絡していたり、メモリセルに不良がある場合に、不良として検出される。一方、リーク試験は、メモリセルのトランジスタに不良がありデータ保持状態でリーク電流が流れて、データを保持することができないことが不良として検出される。または、リーク不良にはビット線のリークもある。
【０００５】
スタティックＲＡＭの機能試験により不良が検出されたり、リーク試験により不良が検出された時に、それを救済するために、冗長セルアレイへの置換が行われる。例えば、特開平８−１３８３９９号公報には、機能試験で不良になったセルアレイを冗長セルアレイに置き換えるための冗長置換用メモリと、リーク試験で不良になったセルアレイを冗長セルアレイに置き換えるための冗長置換用メモリとを設けることが提案されている。この先行技術では、リーク試験で不良になったセルアレイへの、ビット線プリチャージ経路をオフにして、リーク不良が存在するセルアレイへのプリチャージを禁止し、消費電力を削減している。このプリチャージ経路をオフにするために、リーク試験用の冗長置換用メモリが利用されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記の先行技術では、機能試験とリーク試験をそれぞれ行い、それぞれの試験で不良が検出されたセルアレイのアドレスをそれぞれの冗長置換用メモリに格納しており、その回路構成が複雑である。
【０００７】
別の問題としては、メモリセルアレイに不良が検出された時、冗長セルアレイへの置き換えのために、冗長置換用メモリに不良個所を有する冗長置換対象セルアレイデータが書き込まれ、その後、冗長セルアレイについて機能試験とリーク試験とを行う必要がある。しかしながら、冗長置換用メモリは、通常フューズＲＯＭで構成されるのが一般的であり、このフューズＲＯＭの書き込み工程はレーザビームによるフューズ素子の溶断を伴い長時間を要し、試験コストを上昇させる。
【０００８】
そこで、本発明の目的は、出荷試験が簡単で消費電力を削減した冗長メモリセルアレイ付きメモリ回路を提供することにある。
【０００９】
更に、本発明の別の目的は、簡単な回路構成で、リーク不良により冗長メモリセルアレイに置き換えられた不良セルアレイへのプリチャージ電流の供給をなくすことができるメモリ回路を提供することにある。
【００１０】
また、本発明の別の目的は、簡単な回路構成で、冗長置換用メモリへの書き込みを行うことなく、冗長メモリセルアレイへの仮の置換を行って冗長メモリセルアレイの動作試験を行うことができるメモリ回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の側面は、通常メモリセルアレイと、通常メモリセルアレイ内の不良個所と置き換え可能な冗長メモリセルアレイとを有するメモリ回路において、通常メモリセルアレイ内の不良個所データを記憶する冗長置換用メモリと、通常メモリセルアレイに設けられたプリチャージ回路とを有し、前記不良個所データに応じて、通常メモリセルアレイ内の不良個所が冗長メモリセルアレイに置き換えられると共に、不良箇所に対応するプリチャージ回路のプリチャージ経路が閉じられることを特徴とする。
【００１２】
上記の発明の側面によれば、冗長置換用メモリに不良個所データを記憶し、その不良個所データにしたがって、不良箇所に対して、冗長メモリセルアレイへの置き換えとプリチャージ経路の遮断を行うことができる。従って、単一の冗長置換用メモリにより、不良個所の救済と不良個所へのプリチャージ電流の停止とを行うことができる。
【００１３】
上記の目的を達成するために、本発明の第２の側面は、通常メモリセルアレイと、通常メモリセルアレイ内の不良個所と置き換え可能な冗長メモリセルアレイとを有するメモリ回路において、通常メモリセルアレイ内の不良個所データを記憶する冗長置換用メモリを有し、当該冗長置換用メモリは、それぞれ不良個所データを保持する冗長セルと、当該冗長セルが保持する不良個所データをラッチする冗長ラッチ回路とを有し、冗長ラッチ回路がラッチするデータにしたがって不良個所が冗長メモリセルアレイと置き換えられ、試験時に外部端子から供給される試験用データが冗長ラッチ回路にラッチされることを特徴とする。
【００１４】
上記の発明によれば、冗長置換用メモリ内の冗長セルに不良個所データを書き込むことなく、外部端子から試験用の不良個所データをラッチすることができ、そのラッチされたデータにしたがって不良個所を冗長メモリセルアレイに置き換えることができる。従って、冗長セルへの書き込みを行う前に、冗長セルアレイの機能試験やリーク試験などを行うことができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１６】
図１は、第１の実施の形態におけるメモリ回路の全体構成図である。図１の例では、通常メモリセルアレイが４つのメモリセルアレイＭＣＡ０〜ＭＣＡ３を有し、各メモリセルアレイに４つの入出力端子ＩＯ−０〜ＩＯ−３が対応し、４つのメモリセルアレイＭＣＡ０〜ＭＣＡ３に対して、４つの入出力端子ＩＯ−０〜ＩＯ−３からデータバスＤＢ０〜ＤＢ３とセンスアンプ及びライトアンプＳＡ／ＷＡ０〜ＳＡ／ＷＡ３を介して、書き込みデータが供給され、読み出しデータが出力される。更に、メモリ回路は、冗長メモリセルアレイＲＭＣＡを有し、通常メモリセルアレイのうち不良箇所を有するメモリセルアレイが、この冗長セルアレイと置き換え可能になっている。つまり、４つのメモリセルアレイＭＣＡ０〜ＭＣＡ３は、冗長メモリセルアレイと置き換えられる単位であり、例えば、メモリセルアレイＭＣＡ１に不良ＦＡＩＬが存在する場合は、そのメモリセルアレイＭＣＡ１が冗長メモリセルアレイＲＭＣＡと置き換えられる。
【００１７】
各メモリセルアレイＭＣＡ０〜ＭＣＡ３、ＲＭＣＡには、図示しない複数のビット線とワード線と、その交差位置に配置されたスタティック型のメモリセルとを有する。また、各メモリセルアレイＭＣＡ０〜ＭＣＡ３、ＲＭＣＡには、各ビット線にプリチャージ電流を供給するプリチャージトランジスタ回路ＰＣ０〜ＰＣ３、ＲＰＣと、プリチャージトランジスタＱ１と各プリチャージトランジスタ回路ＰＣ０〜ＰＣ３、ＲＰＣとの間に設けられたプリチャージスイッチＰＳ０〜ＰＳ３、ＲＰＳとを有し、これらの回路でプリチャージ回路が構成される。プリチャージ回路は、ビット線をプリチャージする回路であり、プリチャージ後にワード線が駆動され、メモリセルの状態に応じて一方のビット線のレベルが低下する。
【００１８】
また、各メモリセルアレイは、コラム選択信号ＣＬ０〜ＣＬｍにより導通するコラムゲートＣＧ０〜ＣＧ３、ＲＣＧを有し、コラム選択信号ＣＬ１〜ＣＬｍにより各メモリセルアレイからビット線が選択されて、センスアンプ及びライトアンプＳＡ／ＷＡ０〜ＳＡ／ＷＡ３に接続される。
【００１９】
図１の通常メモリセルアレイの不良個所が冗長メモリセルアレイとどのように置き換えられるかについて説明する。図１のメモリ回路では、４つの入出力端子ＩＯ−０〜ＩＯ−３に、４つのメモリセルアレイＭＣＡ０〜ＭＣＡ３それぞれのデータが入出力される。従って、仮にメモリセルアレイＭＣＡ１内に不良ＦＡＩＬが存在する場合は、メモリセルアレイＭＣＡ１のデータバスＤＢ１は切断され、メモリセルアレイＭＣＡ２、ＭＣＡ３及び冗長メモリセルアレイＲＭＣＡが、それぞれ入出力端子ＩＯ−１、ＩＯ−２、ＩＯ−３に対応付けられる。つまり、不良個所を有するメモリセルアレイより右側に位置する通常メモリセルアレイと冗長メモリセルアレイに対応するセンスアンプ及びライトアンプＳＡ／ＷＡが、それぞれ左側の入出力端子に、第１のデータバススイッチＤＳ０〜ＤＳ３を介して接続される。それに伴い、不良個所を有するメモリセルアレイのセンスアンプ及びライトアンプＳＡ／ＷＡは、第２のデータバススイッチＤＳＳ１〜ＤＳＳ３をオフにすることで、対応する入出力端子から切り離される。
【００２０】
メモリセルアレイＭＣＡ１に不良が存在する場合、第１のデータバススイッチＤＳ０はオフ、残りのスイッチＤＳ１，ＤＳ２，ＤＳ３がそれぞれオンに制御され、第２のデータバススイッチＤＳＳ１はオン、残りのスイッチＤＳＳ２、ＤＳＳ３がそれぞれオフに制御される。
【００２１】
メモリ回路は、不良個所を示すデータが冗長置換用メモリＲＭ／ＬＡ０〜３に格納される。そして、その冗長置換用メモリが、置換対象のメモリセルアレイを特定する冗長置換対象特定信号ＲＥＤ０〜ＲＥＤ３を出力する。冗長置換用メモリＲＭ／ＬＡ０〜３において、冗長セルへの置換対象のメモリセルアレイＭＣＡ０〜３に対応する冗長置換用メモリＲＭ／ＬＡ０〜３に、不良個所データ「１」が記憶され、それ以外の正常なメモリセルアレイに対応する冗長置換用メモリＲＭ／ＬＡ０〜３に、不良個所データ「０」が記憶される。従って、冗長置換対象特定信号ＲＥＤ０〜ＲＥＤ３は、上記不良個所データに１対１に対応する制御信号である。上記の第１のデータバススイッチＤＳ０は、冗長置換対象特定信号ＲＥＤ０により制御される。不良個所を有するメモリセルアレイから右側のセルアレイを左シフトするために、第１のデータバススイッチＤＳ１は、左隣の冗長置換対象特定信号ＲＥＤ０と自身の特定信号ＲＥＤ１との論理和である論理和信号ＸＲＥＤ１により制御される。同様に、第１のデータバススイッチＤＳ２は、左隣の論理和信号ＸＲＥＤ１と自身の冗長置換対象特定信号ＲＥＤ２との論理和信号ＸＲＥＤ２により制御され、スイッチＤＳ３は、左隣の論理和信号ＸＲＥＤ２と自身の信号ＲＥＤ３との論理和信号ＸＲＥＤ３で制御される。そのために、論理和ゲート１１，１２，１３が設けられる。
【００２２】
メモリセルアレイＭＣＡ１に不良個所ＦＡＩＬが存在する場合は、冗長置換用メモリＲＭ／ＬＡ１に不良個所データ「１」が記憶されるので、論理和信号ＸＲＥＤ１がＨレベルになり、その右側の全ての論理和信号ＸＲＥＤ２、ＸＲＥＤ３も全てＨレベルになり、上記のメモリセルアレイＭＣＡ２，ＭＣＡ３，ＲＭＣＡの左シフトが行われ、入出力端子ＩＯ−１，ＩＯ−２，ＩＯ−３に接続される。
【００２３】
更に、各冗長置換対象特定信号ＲＥＤ０〜ＲＥＤ３は、対応するセンスアンプ及びライトアンプＳＡ／ＷＡ０〜ＳＡ／ＷＡ３に供給され、活性化または非活性化が制御される。それにより、冗長置換対象のメモリセルアレイに対応するセンスアンプ及びライトアンプが非活性化される。図１の例では、センスアンプ及びライトアンプＳＡ／ＷＡ１が非活性化される。
【００２４】
また、プリチャージ回路内のプリチャージスイッチ群ＰＳ０〜ＰＳ３、ＲＰＳは、冗長置換対象特定信号ＲＥＤ０〜ＲＥＤ３及び論理和信号ＸＲＥＤ３により、導通と非導通とが制御される。即ち、不良個所を有するメモリセルアレイＭＣＡ１にプリチャージ電流が供給されないようにするために、それに対応するプリチャージスイッチＰＳ１は、冗長置換対象特定信号ＲＥＤ１の反転信号によりオフにされる。それ以外のプリチャージスイッチＰＳ０，ＰＳ２，ＰＳ３，ＲＰＳは、全てオンにされる。冗長メモリセルアレイＲＭＣＡに対応するプリチャージスイッチＲＰＳは、冗長メモリセルアレイへの置換が行われる時に必ずＨレベルになる論理和信号ＸＲＥＤ３の反転信号により制御される。冗長メモリセルアレイへの置換が行われる時に、プリチャージスイッチＲＰＳは導通するようにされ、置換が行われない時は、非導通に制御される。
【００２５】
以上の通り、第１の実施の形態では、冗長置換メモリＲＭ／ＬＭ０〜ＲＭ／ＬＡ３に不良個所データを書き込むことで、不良個所を有するメモリセルアレイの冗長メモリセルアレイへの置換と、置換対象のメモリセルアレイへのプリチャージ電流経路の遮断とを行うことができる。
【００２６】
なお、データバススイッチ群ＤＳ０〜ＤＳ３、ＤＳＳ１〜ＤＳＳ３を、センスアンプ及びライトアンプＳＡ／ＷＡとメモリセルアレイＭＣＡとの間に設けることもできる。その場合は、冗長メモリセルアレイのセンスアンプ及びライトアンプＳＡ／ＷＡＲＥＤを省略することができる。
【００２７】
図２は、第１の実施の形態におけるメモリセルとプリチャージ回路の詳細回路図である。図２には、通常メモリセルアレイＭＣＡ０と、冗長メモリセルアレイＲＭＣＡとが示され、通常メモリセルアレイＭＣＡ１〜ＭＣＡｎは省略されている。通常メモリセルアレイＭＣＡ０は、ｍ＋１本のビット線対とｋ＋１本のワード線とを有する。また、通常メモリセルアレイに対応するセンスアンプ及びライトアンプＳＡ／ＷＡ０〜２、ＳＡ／ＷＡｎ及び、冗長メモリセルアレイに対応するセンスアンプ及びライトアンプＳＡ／ＷＡＲＥＤが示されている。そして、データバススイッチＤＳ０，ＤＳ１，ＤＳｎが、ＰチャンネルトランジスタとＮチャネルトランジスタからなるトランスファーゲートで構成されている。第２のデータバススイッチ群ＤＳＳ０〜ＤＳＳ３は省略されている。
【００２８】
図２には、メモリセルＭＣの詳細回路が示される。図２の例では、通常メモリセルアレイはＭＣＡ０〜ＭＣＡｎとｎ＋１個設けられ、それに対して冗長メモリセルアレイＲＭＣＡが１個設けられている。メモリセルアレイ内の各メモリセルＭＣは、ワード線ＷＬ０に接続される１対のトランスファートランジスタと、入力と出力とが交差接続された１対のインバータとを有する。各ビット線対ＢＬ０，ＢＬＢ０〜ＢＬｍ，ＢＬＢｍには、プリチャージトランジスタ回路ＰＣ０が接続されている。このプリチャージトランジスタ回路ＰＣ０は、プリチャージスイッチＰＳから供給されるプリチャージ電圧に応答して導通する負荷トランジスタＱ２，Ｑ３とイコライズトランジスタＱ４，Ｑ５とを有する。また、各メモリセルアレイＭＣＡ０とＲＭＣＡのプリチャージトランジスタ回路ＰＣ０，ＲＰＣと、プリチャージトランジスタＱ１との間のプリチャージスイッチＰＳは、ＰチャネルトランジスタとＮチャネルトランジスタからなるトランスファーゲートで構成され、それらのゲートには、逆相の冗長置換対象特定信号ＲＥＤ０、ＲＥＤＢ０と、論理和信号ＸＲＥＤｎ、ＸＲＥＤＢｎとにより制御される。また、各コラムゲートＣＧ０、ＲＣＧは、コラム選択信号ＣＬ０〜ＣＬｍにより導通制御されるトランジスタ群を有する。
【００２９】
図１，２に示した第１の実施の形態におけるメモリ回路は、冗長置換用メモリＲＭ／ＬＡ０〜ＲＭ／ＬＡｎ内のヒューズＲＯＭに不良個所データを書き込むことなく、冗長メモリセルアレイＲＭＣＡへの置換を行って、その冗長メモリセルアレイの機能試験とリーク試験とを行うことができる。そのために、テスト回路１０をテスト端子ＴＥＳＴから活性化させて、冗長置換用メモリＲＭ／ＬＡ０〜ＲＭ／ＬＡｎ内のラッチ回路に、入出力端子ＩＯ−０〜ＩＯ−３から試験データを一時的に格納することができる。この一時的に格納された試験データにより、通常メモリセルアレイのいずれかが冗長メモリセルアレイと置換される。従って、その状態で冗長メモリセルアレイＲＭＣＡの機能試験とリーク試験とを行うことができる。
【００３０】
図３は、冗長置換用メモリの回路図である。図３には、冗長置換用メモリＲＭ／ＬＡ０、ＲＭ／ＬＡ１、ＲＭ／ＬＡｎが示される。各冗長置換用メモリは、不良個所データを記憶するフューズＦＳ０、ＦＳ１、ＦＳｎと、パワーオンリセット信号ＰＲＳＴにより一時的に導通するトランジスタＱ１０とで構成されるフューズ回路と、ラッチ回路ＬＡ０、ＬＡ１、ＬＡｎとを有する。そして、フューズ回路とラッチ回路との間に、通常動作時に導通、試験工程で非導通になる第１のスイッチＳＷ１が設けられ、入出力端子ＩＯ−０、ＩＯ−１、ＩＯ−ｎとラッチ回路との間に、通常動作時に非導通、試験工程で導通になる第２のスイッチＳＷ２が設けられる。また、ＮＯＲゲートとインバータからなる論理和回路１１、１ｎは、図２に示した論理和ゲート１１、１ｎに対応する。
【００３１】
通常動作時では、テスト信号ＴＥＳＴがＬレベルに制御され、第１のスイッチＳＷ１は導通状態であり、電源オン時に一時的にＬレベルになるパワーオンリセット信号ＰＲＳＴに応答して、トランジスタＱ１０が一時的に導通し、ラッチ回路ＬＡ０、ＬＡ１、ＬＡｎにＨレベルを供給する。そして、パワーオンリセット信号ＰＲＳＴがＨレベルに戻ってトランジスタＱ１０がオフになると、フューズＦＳ０，ＦＳ１，ＦＳｎが切断されていなければ、ラッチ回路の入力がＬレベルに下がり、切断されていればＨレベルのまま維持される。これにより、ヒューズに書き込まれた不良個所データが、ラッチ回路ＬＡ０、ＬＡ１、ＬＡｎにそれぞれ転送される。そして、ラッチ回路にラッチされた不良個所データが、冗長置換対象特定信号ＲＥＤ０、ＲＥＤ１、ＲＥＤｎとして出力される。
【００３２】
一方、試験工程時には、テスト信号ＴＥＳＴがＨレベルにされ、従って、第１のスイッチＳＷ１は全て非導通状態になる。そして、試験工程の最初に一時的にＨレベルになるラッチ信号ＬＡＴＣＨに応答して、第２のスイッチＳＷ２が一時的に導通状態になり、入出力端子ＩＯ−０、ＩＯ−１、ＩＯ−ｎに入力された試験データが、それぞれのラッチ回路ＬＡ０、ＬＡ１、ＬＡｎにラッチされる。
【００３３】
図４は、テスト回路の回路図を、図５は、テスト信号とラッチ信号を示すテスト回路の動作波形図である。テスト回路１０は、インバータ２０，２１，２２，２４とＮＡＮＤゲート２３とキャパシタＣ１で構成される。試験工程にて、入出力端子ＩＯ−１〜ＩＯ−ｎに試験データが供給された後、テスト端子ＴＥＳＴからＨレベルのテスト信号ＴＥＳＴが入力される。このテスト信号ＴＥＳＴに応答して、インバータ２０の出力はＬレベルになるが、インバータ２１の出力がそれまでＬレベルだったノードｎ１を立ち上げるのに所定の時間ＴＬを要するので、その間、インバータ２２の出力はＨレベルに維持され、ＮＡＮＤゲート２３の出力はＬレベル、インバータ２４の出力はＨレベルにそれぞれ維持される。その結果、図５に示されるとおり、試験工程の最初の期間ＴＬだけ、ラッチ信号ＬＡＴＣＨがＨレベルになる。
【００３４】
図３に戻り、試験工程において冗長メモリセルアレイの試験を行う場合は、入出力端子に不良個所データとして試験データを印加し、テスト端子ＴＥＳＴをＨレベルにする。これに応答して、一時的にラッチ信号ＬＡＴＣＨがＨレベルになり、各冗長置換用メモリＲＭ／ＬＡ０、ＲＭ／ＬＡ１、ＲＭ／ＬＡｎの第２のスイッチＳＷ２が導通し、入出力端子に印加した試験データがそれぞれのラッチ回路ＬＡ０、ＬＡ１、ＬＡｎにラッチされる。そして、期間ＴＬ経過後は、第２のスイッチＳＷ２は全て非導通になり、各入出力端子ＩＯ−０、ＩＯ−１、ＩＯ−ｎは、冗長置換用メモリから切り離されて、それぞれ対応するデータバスＤＢ０、ＤＢ１、ＤＢｎに接続された状態となる。
【００３５】
その後は、ラッチ回路にラッチされた試験データにしたがって、通常メモリセルアレイのいずれかが冗長メモリセルアレイに置き換えられた状態になり、入出力端子ＩＯ−ｎを介して、冗長メモリセルアレイＲＭＣＡへの書き込みと読み出し動作が可能になる。これにより、フューズ素子への書き込みを行うことなく、冗長メモリセルアレイの機能試験やリーク試験を行うことができる。
【００３６】
また、冗長メモリセルアレイの正常動作が確認された後は、不良個所を特定するデータが冗長置換用メモリ内のフューズ素子に書き込まれる。その後は、パワーオンのたびに、フューズ素子の状態がラッチ回路にラッチされ、その不良個所データにしたがって、不良を有する通常メモリセルアレイが冗長メモリセルアレイに置き換えられ、不良を有するメモリセルアレイへのプリチャージ経路が遮断される。
【００３７】
以上のとおり、図３の冗長置換用メモリは、冗長置換用メモリに、第１及び第２のスイッチＳＷ１，ＳＷ２を追加し、テスト回路１０を設けることで、フューズＲＯＭに不良個所データを書き込むことなく冗長メモリセルアレイへの置き換えを仮に行うことができ、つまり、実際に冗長メモリセルアレイへの置き換えを実行することなく、試験工程で冗長メモリセルアレイの試験を行うことができる。
【００３８】
図６は、本実施の形態における試験工程のフローチャート図である。出荷試験において、冗長メモリセルアレイへの置換が行われていない状態で、通常メモリセルアレイについて機能試験が行われる（Ｓ１）。機能試験では、所定のデータをメモリセルアレイに書き込み、その後データを読み出して、正しいデータが読み出せるか否かがチェックされる。更に、通常メモリセルアレイに対してリーク試験が行われる（Ｓ２）。このリーク試験では、所定のデータをメモリセルアレイに書き込み、所定時間その保持状態を維持させ、その後に、データを読み出して、正しいデータが保持されていたか否かがチェックされる。
【００３９】
通常メモリセルアレイへの機能試験とリーク試験の結果、不良個所が検出されなければ、良品と判定され、不良個所が検出されると、次の工程で冗長メモリセルアレイの試験が行われる。
【００４０】
そのために、入出力端子ＩＯに試験用データが印加された状態で、テスト信号ＴＥＳＴをＨレベルにすると、その試験用データが冗長置換用メモリ内のラッチ回路にラッチされる。その結果、試験用データにしたがって、所定の通常メモリセルアレイが冗長メモリセルアレイに仮置換される（Ｓ４）。その後、入出力端子を介して、データの書き込みや読み出しを行うことにより、冗長セルアレイについての機能試験（Ｓ５）とリーク試験（Ｓ６）とが行われる。この両試験で冗長メモリセルアレイに不良箇所が見つかると（Ｓ７）、もはや不良個所を有するメモリセルアレイを冗長メモリセルアレイに置き換えることができず、不良品と判定される。一方、冗長メモリセルアレイに不良がないことが確認されると、その後、不良個所を有するメモリセルアレイを特定する不良個所データが、冗長置換用メモリ内のフューズＲＯＭに書き込まれる。これにより、冗長メモリセルアレイへの永久置換が行われる（Ｓ８）。
【００４１】
冗長メモリセルアレイへの置換が行われると、それに伴って、不良個所を有するメモリセルアレイへのプリチャージ経路は遮断されるので、不良個所のリークによる消費電力の増大を回避することができる。
［第２の実施の形態］
図７は、第２の実施の形態におけるメモリ回路の全体構成図である。この例は、図１と同様に、通常メモリセルアレイに４つのメモリセルアレイＭＣＡ０〜ＭＣＡ３が設けられ、更に１つの冗長メモリセルアレイＲＭＣＡが設けられる。各メモリセルアレイに、プリチャージトランジスタ回路ＰＣ０〜ＰＣ３、ＲＰＣと、コラムゲートＣＧ０〜ＣＧ３、ＲＣＧと、センスアンプ及びライトアンプ回路ＳＡ／ＷＡ０〜ＳＡ／ＷＡ３、ＳＡ／ＷＡＲＥＤとが設けられている。また、各メモリセルアレイには、プリチャージトランジスタＱ１との間に、プリチャージスイッチＰＳ０〜ＰＳ３及びＲＰＳとが設けられる。
【００４２】
本実施の形態では、各メモリセルアレイのデータバスＤＢ０〜ＤＢ３のうち一つ（若しくは一組）が、メインコラムゲートＭＣＧにより選択され、メインデータバスＭＤＢが入出力端子ＩＯ−０〜ＩＯ−３に接続される。入出力端子の前段に入出回路が設けられるが、図７では省略されている。従って、４つのメモリセルアレイＭＣＡ０〜ＭＣＡ３のうち一つが選択されて、データの書き込みまたはデータの読み出しが行われる。
【００４３】
更に、不良個所を有するメモリセルアレイは、冗長メモリセルアレイＲＭＣＡに置き換えられる。そのために、不良個所データを記憶する冗長置換用メモリＲＭ／ＬＡには、不良個所を有するメモリセルアレイのアドレスＲＡｄｄ０，１が格納され、そのアドレスＲＡｄｄ０，１とコラムアドレスＣＡｄｄとが比較回路２０で比較される。両アドレスが一致するときは、比較回路２０の比較結果信号ＣＭＰがＨレベルになり、メインコラムゲートＭＣＧの動作を非活性化し、冗長メインコラムゲートＲＭＣＧを活性化して、冗長データバスＲＤＢがメインデータバスＭＤＢに接続される。例えば、不良個所ＦＡＩＬを有するメモリセルアレイＭＣＡ１が選択されたら、そのメモリセルアレイＭＣＡ１に代わって、冗長メモリセルアレイＲＭＣＡが選択され、冗長メモリセルアレイのセンスアンプ及びライトアンプＳＡ／ＷＡＲＥＤが、入出力端子群に接続される。
【００４４】
一方、両アドレスが不一致の時は、比較回路２０の比較結果信号ＣＭＰがＬレベルになり、メインコラムゲートＭＣＧが活性化され、選択された通常メモリセルアレイが、入出力端子に接続される。各メモリセルアレイから４ビットのデータバスＤＢが出力されることで、それぞれが４個の入出力端子ＩＯ−０〜ＩＯ−３に接続される。
【００４５】
また、冗長置換メモリＲＭ／ＬＡには、記録されている故障個所データが有効か否かを示すデータも格納される。つまり、有効な故障個所データが格納されている場合は、有効フラグＲＲＥＤがＨレベルになり、比較回路２０を活性化し、アドレスの比較動作を行わせる。また、その有効フラグＲＲＥＤにより、冗長メモリセルアレイＲＭＣＡに対応するプリチャージスイッチＲＰＳが制御され、冗長メモリセルアレイへの置換が行われて、有効フラグＲＲＥＤがＨレベルになると、プリチャージスイッチＲＰＳが導通状態になる。
【００４６】
更に、冗長置換用メモリＲＭ／ＬＡが記憶する故障個所データＲＡｄｄ０，１は、デコーダ２２によりデコードされ、故障個所を有する通常メモリセルアレイを特定する特定信号ＲＥＤ０〜ＲＥＤ３が生成される。このデコーダ２２も、有効フラグＲＲＥＤにより活性化される。有効フラグＲＲＥＤがＬレベルの時は、デコーダ２２は非活性となり、冗長置換対象特定信号ＲＥＤ０〜ＲＥＤ３は全てＬレベルになり、通常メモリセルアレイのプリチャージスイッチＰＳ０〜ＰＳ３が全て導通状態になる。一方、有効フラグＲＲＥＤがＨレベルの時は、デコーダ２２が活性化され、冗長置換対象特定信号ＲＥＤ０〜ＲＥＤ３のいずれかがＨレベルになり、それに対応するプリチャージスイッチＰＳ０〜ＰＳ３が非導通状態になる。これにより、置き換え対象の不良個所を有するメモリセルアレイへのプリチャージ電流の供給は遮断される。
【００４７】
図８は、第２の実施の形態における冗長置換用メモリの回路図である。第２の実施の形態では、冗長置換用メモリは、２ビットの置換対象メモリセルアレイのコラムアドレスＲＡｄｄ０，１と、有効フラグＲＲＥＤとの合計３ビットを格納する。第１の実施の形態と同様に、各冗長置換用メモリＲＭ／ＬＡ０〜ＲＭ／ＬＡ２は、フューズ回路Ｑ１０，ＦＳとラッチ回路ＬＡと、第１及び第２のスイッチＳＷ１，ＳＷ２を有する。
【００４８】
通常動作時は、第１のスイッチＳＷ１が導通状態にあり、パワーオンの時にフューズに書き込まれたデータが、ラッチ回路ＬＡ０〜ＬＡ２にラッチされる。また、試験工程では、第１のスイッチＳＷ１が非導通状態にあり、一時的にＨレベルになるラッチ信号ＬＡＴＣＨに応答して、第２のスイッチＳＷ２が一時的に導通し、入出力端子ＩＯ−０〜ＩＯ−２に供給された試験データが、それぞれのラッチ回路にラッチされる。
【００４９】
テスト回路１０とそれが生成するテスト信号ＴＥＳＴ及びラッチ信号ＬＡＴＣＨは、図４，５に示したものと同じである。つまり、試験時にテスト信号ＴＥＳＴがＨレベルになり、最初の期間だけラッチ信号ＬＡＴＣＨがＨレベルになる。
【００５０】
第２の実施の形態においても、フューズ素子に書き込むことなく、入出力端子からラッチ回路に試験データをラッチさせて、冗長メモリセルアレイを入出力端子に接続し、その機能試験及びリーク試験を行うことができる。更に、冗長置換用メモリに格納した故障個所データに従って、冗長メモリセルアレイへの置換と、置換対象の通常メモリセルアレイに対応するプリチャージ経路の遮断とが行われる。
【００５１】
上記の２つの実施の形態では、通常メモリセルアレイがそれぞれ入出力端子に接続される構成を有し、冗長置換用メモリには故障個所を有するメモリセルアレイに対応するビットに「１」を格納する第１の例と、選択された通常メモリセルアレイが入出力端子に接続される構成を有し、冗長置換用メモリには故障個所を有するメモリセルアレイのアドレスを格納する第２の例とに本発明が適用されている。しかしながら、本発明は、これ以外の冗長構成のメモリ回路にも適応可能である。
【００５２】
以上、実施の形態例をまとめると以下の付記の通りである。
【００５３】
（付記１）メモリ回路において、
通常メモリセルアレイと、
前記通常メモリセルアレイ内の不良個所と置き換え可能な冗長メモリセルアレイと、
前記通常メモリセルアレイ内の不良個所データを記憶する冗長置換用メモリと、
前記通常メモリセルアレイに設けられたプリチャージ回路とを有し、
前記不良個所データに応じて、通常メモリセルアレイ内の不良個所が冗長メモリセルアレイに置き換えられると共に、不良箇所に対応するプリチャージ回路のプリチャージ経路が閉じられることを特徴とするメモリ回路。
【００５４】
（付記２）付記１において、
前記通常メモリセルアレイは複数の冗長置換単位を有し、前記不良個所を有する冗長置換単位毎に前記冗長メモリセルアレイと置き換えられ、
前記冗長置換用メモリは、前記不良個所を有する冗長置換単位を特定する冗長置換対象特定信号を出力し、
前記プリチャージ回路は、前記冗長置換単位毎にプリチャージスイッチを有し、前記冗長置換対象特定信号によって、当該不良個所を有する冗長置換単位に対応するプリチャージスイッチが遮断されることを特徴とするメモリ回路。
【００５５】
（付記３）付記２において、
前記不良個所を有する冗長置換単位が冗長メモリセルアレイに置き換えられる時に、前記冗長メモリセルアレイに対応するプリチャージスイッチが導通されることを特徴とするメモリ回路。
【００５６】
（付記４）付記１において、
前記通常メモリセルアレイ及び冗長メモリセルアレイは、複数のメモリセルと、当該メモリセルに接続される複数のビット線とを有し、前記プリチャージ回路により前記ビット線がプリチャージされることを特徴とするメモリ回路。
【００５７】
（付記５）付記４において、
前記メモリセルは、スタティック型メモリセルであることを特徴とするメモリ回路。
【００５８】
（付記６）メモリ回路において、
通常メモリセルアレイと、
前記通常メモリセルアレイ内の不良個所と置き換え可能な冗長メモリセルアレイと、
前記通常メモリセルアレイ内の不良個所データを記憶する冗長置換用メモリとを有し、
当該冗長置換用メモリは、それぞれ不良個所データを保持する冗長セルと、当該冗長セルが保持する不良個所データをラッチする冗長ラッチ回路とを有し、前記冗長ラッチ回路にラッチされたデータにしたがって不良個所が前記冗長メモリセルアレイと置き換えられ、試験時に外部端子から供給される試験用データが前記冗長ラッチ回路にラッチされ前記冗長メモリセルアレイへの仮の置き換えが行われることを特徴とするメモリ回路。
【００５９】
（付記７）付記６において、
前記試験時において、前記冗長セルが保持する不良個所データの前記冗長ラッチ回路への供給が禁止されることを特徴とするメモリ回路。
【００６０】
（付記８）付記６において、
前記冗長置換用メモリは、前記冗長セルと冗長ラッチ回路との間に設けられた第１のスイッチと、前記外部端子と冗長ラッチ回路との間に設けられた第２のスイッチとを有し、
通常動作時には、前記第１のスイッチが導通状態、第２のスイッチが非導通状態に制御され、試験時には、第１のスイッチが非導通状態、第２のスイッチが導通状態に制御されることを特徴とするメモリ回路。
【００６１】
（付記９）付記８において、
前記試験時において、前記第２のスイッチは、一時的に導通し、その後は非導通に制御されることを特徴とするメモリ回路。
【００６２】
（付記１０）付記６において、
前記外部端子は、前記メモリセルアレイとの間でデータを入出力する入出力端子であることを特徴とするメモリ回路。
【００６３】
（付記１１）付記６において、
前記冗長ラッチ回路にラッチされたデータにしたがって、前記不良箇所に対応するプリチャージ回路のプリチャージ経路が閉じられることを特徴とするメモリ回路。
【００６４】
【発明の効果】
以上、本発明によれば、不良個所を冗長セルアレイに置き換えるメモリ回路において、冗長置換用メモリセルに記憶される故障個所データにより、冗長メモリセルへの置換と、不良個所のメモリセルアレイへのプリチャージ電流の供給をなくして、消費電力を低減することができる。また、本発明によれば、冗長置換用メモリの冗長ＲＯＭに故障個所データを記録することなく、冗長メモリセルアレイへの仮の置換を行うことができるので、冗長メモリセルアレイへの試験を、冗長ＲＯＭに書き込む前に行うことができる。
【図面の簡単な説明】
【図１】第１の実施の形態におけるメモリ回路の全体構成図である。
【図２】第１の実施の形態におけるメモリセルとプリチャージ回路の詳細回路図である。
【図３】冗長置換用メモリの回路図である。
【図４】テスト回路の回路図である。
【図５】テスト信号とラッチ信号を示すテスト回路の動作波形図である。
【図６】本実施の形態における試験工程のフローチャート図である。
【図７】第２の実施の形態におけるメモリ回路の全体構成図である。
【図８】第２の実施の形態における冗長置換用メモリの回路図である。
【符号の説明】
ＭＣＡ０〜３ 通常メモリセルアレイ
ＲＭＣＡ 冗長メモリセルアレイ
ＰＣ０〜３ プリチャージトランジスタ回路
ＰＳ０〜３、ＲＰＳ プリチャージスイッチ
ＩＯ−０〜３ 入出力端子
ＲＭ／ＬＡ 冗長置換用メモリ
ＲＥＤ０〜３ 冗長置換対象特定信号
Claims (7)
- メモリ回路において、
通常メモリセルアレイと、
前記通常メモリセルアレイ内の不良個所と置き換え可能な冗長メモリセルアレイと、
前記通常メモリセルアレイ内の不良個所データを記憶する冗長置換用メモリと、
前記通常メモリセルアレイに設けられたプリチャージ回路とを有し、
前記不良個所データに応じて、通常メモリセルアレイ内の不良個所が冗長メモリセルアレイに置き換えられると共に、不良箇所に対応するプリチャージ回路のプリチャージ経路が閉じられることを特徴とするメモリ回路。 - 請求項１において、
前記通常メモリセルアレイは複数の冗長置換単位を有し、前記不良個所を有する冗長置換単位毎に前記冗長メモリセルアレイと置き換えられ、
前記冗長置換用メモリは、前記不良個所を有する冗長置換単位を特定する冗長置換対象特定信号を出力し、
前記プリチャージ回路は、前記冗長置換単位毎にプリチャージスイッチを有し、前記冗長置換対象特定信号によって、当該不良個所を有する冗長置換単位に対応するプリチャージスイッチが遮断されることを特徴とするメモリ回路。 - 請求項２において、
前記不良個所を有する冗長置換単位が冗長メモリセルアレイに置き換えられる時に、前記冗長メモリセルアレイに対応するプリチャージスイッチが導通されることを特徴とするメモリ回路。 - メモリ回路において、
通常メモリセルアレイと、
前記通常メモリセルアレイ内の不良個所と置き換え可能な冗長メモリセルアレイと、
前記通常メモリセルアレイ内の不良個所データを記憶する冗長置換用メモリとを有し、
当該冗長置換用メモリは、それぞれ不良個所データを保持する冗長セルと、当該冗長セルが保持する不良個所データをラッチする冗長ラッチ回路とを有し、前記冗長ラッチ回路にラッチされたデータにしたがって不良個所が前記冗長メモリセルアレイと置き換えられ、試験時に外部端子から供給される試験用データが前記冗長ラッチ回路にラッチされ前記冗長メモリセルアレイへの仮の置き換えが行われることを特徴とするメモリ回路。 - 請求項４において、
前記試験時において、前記冗長セルが保持する不良個所データの前記冗長ラッチ回路への供給が禁止されることを特徴とするメモリ回路。 - 請求項４において、
前記冗長置換用メモリは、前記冗長セルと冗長ラッチ回路との間に設けられた第１のスイッチと、前記外部端子と冗長ラッチ回路との間に設けられた第２のスイッチとを有し、
通常動作時には、前記第１のスイッチが導通状態、第２のスイッチが非導通状態に制御され、試験時には、第１のスイッチが非導通状態、第２のスイッチが導通状態に制御されることを特徴とするメモリ回路。 - 請求項６において、
前記試験時において、前記第２のスイッチは、一時的に導通し、その後は非導通に制御されることを特徴とするメモリ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002231452A JP2004071093A (ja) | 2002-08-08 | 2002-08-08 | 出荷試験が簡単で消費電力を削減した冗長メモリセルアレイ付きメモリ回路 |
| US10/633,580 US6999357B2 (en) | 2002-08-08 | 2003-08-05 | Memory circuit with redundant memory cell array allowing simplified shipment tests and reduced power consumptions |
| US11/290,506 US7149136B2 (en) | 2002-08-08 | 2005-12-01 | Memory circuit with redundant memory cell array allowing simplified shipment tests and reduced power consumptions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002231452A JP2004071093A (ja) | 2002-08-08 | 2002-08-08 | 出荷試験が簡単で消費電力を削減した冗長メモリセルアレイ付きメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004071093A true JP2004071093A (ja) | 2004-03-04 |
Family
ID=31492372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002231452A Pending JP2004071093A (ja) | 2002-08-08 | 2002-08-08 | 出荷試験が簡単で消費電力を削減した冗長メモリセルアレイ付きメモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6999357B2 (ja) |
| JP (1) | JP2004071093A (ja) |
Cited By (4)
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| JP2006268970A (ja) * | 2005-03-24 | 2006-10-05 | Elpida Memory Inc | 半導体記憶装置 |
| JP2008084391A (ja) * | 2006-09-26 | 2008-04-10 | Fujitsu Ltd | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006073111A (ja) * | 2004-09-02 | 2006-03-16 | Fujitsu Ltd | 冗長メモリセルがテスト可能な半導体メモリ |
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Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR910005601B1 (ko) * | 1989-05-24 | 1991-07-31 | 삼성전자주식회사 | 리던던트 블럭을 가지는 반도체 메모리장치 |
| JP2853406B2 (ja) * | 1991-09-10 | 1999-02-03 | 日本電気株式会社 | 半導体記憶装置 |
| JP3249871B2 (ja) * | 1993-12-22 | 2002-01-21 | 三菱電機株式会社 | 半導体記憶装置 |
| US5555212A (en) * | 1994-09-19 | 1996-09-10 | Kabushiki Kaisha Toshiba | Method and apparatus for redundancy word line replacement in a semiconductor memory device |
| JPH08124396A (ja) | 1994-10-24 | 1996-05-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH08138399A (ja) | 1994-11-07 | 1996-05-31 | Hitachi Ltd | 半導体装置 |
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| JP2001358296A (ja) * | 2000-06-14 | 2001-12-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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2002
- 2002-08-08 JP JP2002231452A patent/JP2004071093A/ja active Pending
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2003
- 2003-08-05 US US10/633,580 patent/US6999357B2/en not_active Expired - Fee Related
-
2005
- 2005-12-01 US US11/290,506 patent/US7149136B2/en not_active Expired - Fee Related
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| US7542359B2 (en) | 2005-03-24 | 2009-06-02 | Elpida Memory, Inc. | Semiconductor memory |
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| JP4722804B2 (ja) * | 2006-09-26 | 2011-07-13 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6999357B2 (en) | 2006-02-14 |
| US20040027880A1 (en) | 2004-02-12 |
| US7149136B2 (en) | 2006-12-12 |
| US20060083086A1 (en) | 2006-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050704 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071129 |
|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080408 |