JPH08138399A

JPH08138399A - 半導体装置

Info

Publication number: JPH08138399A
Application number: JP6298862A
Authority: JP
Inventors: Kiichi Makuta; 喜一幕田; Tatsuo Nojiri; 辰夫野尻; Takeshi Fukazawa; 武深澤
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1994-11-07
Filing date: 1994-11-07
Publication date: 1996-05-31

Abstract

(57)【要約】【目的】スタンバイ電流不良等の直流電流不良を救済
しうるスタティック型ＲＡＭ等の半導体装置を実現す
る。これにより、スタティック型ＲＡＭ等の製品歩留ま
りを高め、その直流電流不良に関する充分な解析を可能
にする。【構成】複数のメモリマットを備えるスタティック型
ＲＡＭ等において、その内部回路を例えばメモリマット
を単位として複数の機能ブロックＢ０〜Ｂｎに分割し、
これらの機能ブロックに対する電源供給経路を独立して
設けるとともに、各機能ブロックの電源供給経路に、直
流電流不良の発生ブロックを判別するための不良ブロッ
ク判定テストモードにおいて選択的にオフ状態とされる
スイッチＭＯＳＦＥＴＰＶ０〜ＰＶｎを設ける。また、
直流電流不良が検出された不良ブロックを救済するため
の冗長ブロックＢｒを設け、スイッチＭＯＳＦＥＴＰＶ
０〜ＰＶｎならびにＰＶｒを、冗長ブロックＢｒによる
欠陥救済の可否を判定するための救済可否判定テストモ
ードにおいて選択的かつ一斉にオフ状態とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、複数のメモリマットを備えるスタティック型ＲＡ
Ｍ（ランダムアクセスメモリ）ならびにその直流電流不
良の救済に利用して特に有効な技術に関するものであ
る。

【０００２】

【従来の技術】直交して配置されるワード線及び相補ビ
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子状に配置されたスタティックメモリセルを含む
メモリアレイをその基本構成要素とするスタティック型
ＲＡＭがある。

【０００３】一方、スタティック型ＲＡＭ等のメモリ集
積回路において、メモリアレイに所定数の冗長ワード線
又は冗長ビット線を設け、これらの冗長素子を欠陥が検
出されたワード線又は相補ビット線と置き換えることに
よってスタティック型ＲＡＭ等の製品歩留まりを高める
いわゆる欠陥救済方式が知られている。

【０００４】冗長素子を備えるメモリ集積回路について
は、例えば、特開平３−２１４６６９号公報等に記載さ
れている。

【０００５】

【発明が解決しようとする課題】冗長素子を備える従来
のスタティック型ＲＡＭ等では、書き込み・読み出し動
作にともなういわゆるファンクション不良については冗
長素子との置き換えにより救済できるが、スタンバイ電
流不良等のいわゆる直流（ＤＣ）電流不良については救
済できず、またその発生個所を特定することも困難とさ
れる。このため、せっかく冗長素子を備えるにもかかわ
らず、スタティック型ＲＡＭ等の製品歩留まりが制限さ
れるとともに、充分な不良解析の妨げとなっている。

【０００６】この発明の目的は、スタンバイ電流不良等
の直流電流不良を救済しうるスタティック型ＲＡＭ等の
半導体装置を実現することにある。この発明の他の目的
は、複数のメモリマットを備えるスタティック型ＲＡＭ
等の製品歩留まりを高め、その直流電流不良に関する充
分な解析を可能にすることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、複数のメモリマットを備える
スタティック型ＲＡＭ等において、例えばメモリマット
を単位として内部回路をブロック分割し、各ブロックに
対する電源供給経路を独立して設けるとともに、各ブロ
ックの電源供給経路に、直流電流不良を判別するための
不良ブロック判定テストモードにおいて所定の組み合わ
せで選択的にオフ状態とされるスイッチ手段を設ける。
また、直流電流不良が検出された不良ブロックを救済す
るための冗長ブロックを設け、上記スイッチ手段を、冗
長ブロックによる欠陥救済の可否を判定するための救済
可否判定テストモードにおいて選択的かつ一斉にオフ状
態とする。

【０００９】

【作用】上記した手段によれば、各ブロックごとに直流
電流不良を判別し、不良ブロックを冗長ブロックに置き
換え、救済することができるとともに、冗長ブロックに
よる欠陥救済に先立って、直流電流不良の原因がメモリ
マット以外の回路にないかつまり識別された直流電流不
良が冗長ブロックによって救済可能であるかどうかを判
定することができる。この結果、スタンバイ電流不良等
の直流電流不良を救済しうるスタティック型ＲＡＭ等の
半導体装置を実現できるとともに、複数のメモリマット
を備えるスタティック型ＲＡＭ等の製品歩留まりを高
め、その直流電流不良に関する充分な解析を可能にする
ことができる。

【００１０】

【実施例】図１には、この発明が適用された半導体装置
の第１の実施例の基本構成図が示されている。また、図
２には、図１の半導体装置の試験制御信号及び電源供給
制御信号の一実施例の論理条件図が示され、図３ないし
図５には、この発明が適用された半導体装置の第２ない
し第４の実施例の部分的な基本構成図がそれぞれ示され
ている。これらの図をもとに、この実施例の半導体装置
の基本的構成及び動作ならびにその特徴について説明す
る。なお、図３ないし図５の実施例は、図１及び図２の
実施例を基本的に踏襲する。また、図１の各回路素子な
らびに各ブロックを構成する回路素子は、公知のＭＯＳ
ＦＥＴ（金属酸化物半導体型電界効果トランジスタ。こ
の明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効
果トランジスタの総称とする）集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上に形成
される。さらに、以下の回路図において、そのチャンネ
ル（バックゲート）部に矢印が付されるＭＯＳＦＥＴは
Ｐチャンネル型であり、矢印の付されないＮチャンネル
ＭＯＳＦＥＴと区別して示される。

【００１１】図１において、この実施例の半導体装置
は、同一構成とされるｎ＋１個の機能ブロックＢ０〜Ｂ
ｎと、これらの機能ブロックと置換しうるべく実質的に
同一機能を有する１個の冗長ブロックＢｒとを備える。
これらの機能ブロック及び冗長ブロックには、電源電圧
供給端子ＶＣＣから対応するスイッチ手段つまりＰチャ
ンネルＭＯＳＦＥＴＰＶ０〜ＰＶｎならびにＰＶｒを介
して電源電圧ＶＣＣが供給されるとともに、ブロック選
択回路ＢＳＣから対応するブロック選択信号ＢＳ０〜Ｂ
ＳｎならびにＢＳｒがそれぞれ供給される。また、ブロ
ック選択回路ＢＳＣには、チップ選択信号入力端子ＣＳ
Ｂを介してチップ選択信号ＣＳＢが供給されるととも
に、アドレス入力端子Ａ０〜Ａｉを介してｉ＋１ビット
のブロックアドレス信号Ａ０〜Ａｉが供給され、冗長ブ
ロック選択用ヒューズ回路ＦＢＳＣからｉ＋１ビットの
冗長アドレス信号ＲＡ０〜ＲＡｉが供給される。なお、
電源電圧ＶＣＣは、特に制限されないが、＋５Ｖのよう
な正電位とされる。

【００１２】ここで、冗長ブロック選択用ヒューズ回路
ＦＢＳＣは、冗長アドレス信号ＲＡ０〜ＲＡｉに対応し
て設けられるｉ＋１個の単位ヒューズ回路を含み、冗長
ブロックＢｒと置き換えられる機能ブロックＢ０〜Ｂｎ
のブロックアドレスを冗長アドレス信号ＲＡ０〜ＲＡｉ
として記憶し、ブロック選択回路ＢＳＣに供給する。ま
た、ブロック選択回路ＢＳＣは、アドレス入力端子Ａ０
〜Ａｉを介して入力されるブロックアドレス信号Ａ０〜
Ａｉをデコードして、対応するブロック選択信号ＢＳ０
〜ＢＳｎを択一的にハイレベルとするとともに、ブロッ
クアドレス信号Ａ０〜Ａｉと冗長ブロック選択用ヒュー
ズ回路ＦＢＳＣから供給される冗長アドレス信号ＲＡ０
〜ＲＡｉとをビットごとに比較照合し、これらのアドレ
ス信号が全ビット一致した場合に、対応するブロック選
択信号をロウレベルとし、代わって冗長ブロック選択信
号ＢＳｒをハイレベルとする。

【００１３】次に、ＭＯＳＦＥＴＰＶ０〜ＰＶｎならび
にＰＶｒのゲートには、電源供給制御回路ＶＳＣから対
応する反転電源供給制御信号ＳＣ０Ｂ（ここで、それが
有効とされるとき選択的にロウレベルとされるいわゆる
反転信号等については、その名称の末尾にＢを付して表
す。以下同様）〜ＳＣｎＢならびにＳＣｒＢがそれぞれ
供給される。また、これらのＭＯＳＦＥＴのドレインつ
まり機能ブロックＢ０〜Ｂｎならびに冗長ブロックＢｒ
の電源入力ノードは、そのゲートに対応する上記反転電
源供給制御信号ＳＣ０Ｂ〜ＳＣｎＢならびにＳＣｒＢを
それぞれ受けるＮチャンネル型のプルダウンＭＯＳＦＥ
ＴＮＤ０〜ＮＤｎならびにＮＤｒを介して回路の接地電
位に結合される。電源供給制御回路ＶＳＣには、救済可
否判定テスト用パッドＰＴＲＪを介して救済可否判定テ
スト信号ＰＴＲＪが供給され、不良ブロック判定テスト
用パッドＰＴＳＥを介して不良ブロック判定テスト信号
ＰＴＳＥが供給される。また、アドレス入力端子Ａ０〜
Ａｉを介してブロックアドレス信号Ａ０〜Ａｉが供給さ
れ、電源供給制御用ヒューズ回路ＦＶＳＣからヒューズ
回路出力信号ＦＳ０〜ＦＳｎならびにＦＳｒが供給され
る。なお、救済可否判定テスト信号ＰＴＲＪ及び不良ブ
ロック判定テスト信号ＰＴＳＥは、通常ロウレベルとさ
れ、半導体装置が救済可否判定テストモード又は不良ブ
ロック判定テストモードとされるときそれぞれ選択的に
ハイレベルとされる。

【００１４】ここで、電源供給制御用ヒューズ回路ＦＶ
ＳＣは、機能ブロックＢ０〜Ｂｎならびに冗長ブロック
Ｂｒに対応して設けられるｎ＋２個の単位ヒューズ回路
を含み、これらの単位ヒューズ回路のそれぞれは、対応
する機能ブロックＢ０〜Ｂｎならびに冗長ブロックＢｒ
にスタンバイ電流不良等の直流電流不良が検出されたと
き選択的に切断状態とされるヒューズを含む。電源供給
制御用ヒューズ回路ＦＶＳＣの各単位ヒューズ回路のヒ
ューズが切断状態にないとき、ヒューズ回路出力信号Ｆ
Ｓ０〜ＦＳｎならびにＦＳｒの対応するビットはロウレ
ベルとされ、切断状態にあるとき、ハイレベルとされ
る。

【００１５】一方、電源供給制御回路ＶＳＣは、電源供
給制御用ヒューズ回路ＦＶＳＣから出力されるヒューズ
回路出力信号ＦＳ０〜ＦＳｎと、救済可否判定テスト信
号ＰＴＲＪ及び不良ブロック判定テスト信号ＰＴＳＥな
らびにブロックアドレス信号Ａ０〜Ａｉとをもとに、反
転電源供給制御信号ＳＣ０Ｂ〜ＳＣｎＢならびにＳＣｒ
Ｂを図２の論理条件に従って選択的にロウレベル又はハ
イレベルとする。すなわち、電源供給制御回路ＶＳＣ
は、半導体装置が救済可否判定テストモードとされ救済
可否判定テスト信号ＰＴＲＪがハイレベル（Ｈ）とされ
るとき、すべての反転電源供給制御信号ＳＣ０Ｂ〜ＳＣ
ｎＢならびにＳＣｒＢをブロックアドレス信号に関係な
く一斉にハイレベルとする。また、半導体装置が不良ブ
ロック判定テストモードとされ不良ブロック判定テスト
信号ＰＴＳＥがハイレベルとされるとき、反転電源供給
制御信号ＳＣ０Ｂ〜ＳＣｎＢのブロックアドレス信号Ａ
０〜Ａｉにより指定されるビットを択一的にロウレベル
（Ｌ）とし、その他のビットをハイレベルとする。さら
に、半導体装置が通常の動作モードとされ救済可否判定
テスト信号ＰＴＲＪ及び不良ブロック判定テスト信号Ｐ
ＴＳＥがともにロウレベルとされるとき、機能ブロック
Ｂ０〜Ｂｎならびに冗長ブロックＢｒで直流電流不良が
検出され対応するヒューズ回路出力信号ＦＳ０〜ＦＳｎ
ならびにＦＳｒがハイレベルとされることを条件に、反
転電源供給制御信号ＳＣ０Ｂ〜ＳＣｎＢならびにＳＣｒ
Ｂの対応するビットを選択的にハイレベルとする。

【００１６】反転電源供給制御信号ＳＣ０Ｂ〜ＳＣｎＢ
ならびにＳＣｒＢがロウレベルとされるとき、対応する
機能ブロックＢ０〜Ｂｎならびに冗長ブロックＢｒの電
源供給経路に設けられたＭＯＳＦＥＴＰＶ０〜ＰＶｎな
らびにＰＶｒはオン状態とされ、ＭＯＳＦＥＴＮＤ０〜
ＮＤｎならびにＮＤｒはオフ状態とされる。したがっ
て、電源電圧供給端子ＶＣＣを介して入力される電源電
圧ＶＣＣは、オン状態にあるＭＯＳＦＥＴＰＶ０〜ＰＶ
ｎならびにＰＶｒを介して対応する機能ブロックＢ０〜
Ｂｎならびに冗長ブロックＢｒに伝達される。このと
き、機能ブロックＢ０〜Ｂｎならびに冗長ブロックＢｒ
は、ブロック選択回路ＢＳＣから出力されるブロック選
択信号ＢＳ０〜ＢＳｎならびにＢＳｒの対応するビット
がハイレベルであることを条件に選択的に動作状態とさ
れ、所定の機能を果たす。

【００１７】一方、反転電源供給制御信号ＳＣ０Ｂ〜Ｓ
ＣｎＢならびにＳＣｒＢがハイレベルとされるとき、対
応する機能ブロックＢ０〜Ｂｎならびに冗長ブロックＢ
ｒの電源供給経路に設けられたＭＯＳＦＥＴＰＶ０〜Ｐ
ＶｎならびにＰＶｒはオフ状態とされ、代わってＭＯＳ
ＦＥＴＮＤ０〜ＮＤｎならびにＮＤｒがオン状態とされ
る。したがって、機能ブロックＢ０〜Ｂｎならびに冗長
ブロックＢｒは、対応するＭＯＳＦＥＴＰＶ０〜ＰＶｎ
ならびにＰＶｒがオフ状態とされることでその電源供給
経路を断たれるとともに、その電源入力ノードがオン状
態にあるＭＯＳＦＥＴＮＤ０〜ＮＤｎならびにＮＤｒを
介して回路の接地電位に接続され、いわゆるプルダウン
されるため、対応するブロック選択信号ＢＳ０〜ＢＳｎ
ならびにＢＳｒの論理レベルに関係なく安定した非動作
状態とされる。

【００１８】前述のように、半導体装置が救済可否判定
テストモードとされるとき、反転電源供給制御信号ＳＣ
０Ｂ〜ＳＣｎＢならびにＳＣｒＢは一斉にハイレベルと
される。このため、すべての機能ブロックＢ０〜Ｂｎな
らびに冗長ブロックＢｒは、その電源供給経路を断たれ
て非動作状態とされ、動作電流を流さない。つまり、こ
の状態で半導体装置を所定の試験装置に接続しその直流
電流値を測定すれば、直流電流不良が機能ブロックＢ０
〜Ｂｎならびに冗長ブロックＢｒで発生したものかそれ
以外の回路で発生したものかを識別できる訳であって、
冗長ブロックへの置き換えによる欠陥救済が可能かどう
かを判定できるものとなる。

【００１９】一方、半導体装置が不良ブロック判定テス
トモードとされるとき、反転電源供給制御信号ＳＣ０Ｂ
〜ＳＣｎＢならびにＳＣｒＢは、ブロックアドレス信号
Ａ０〜Ａｉにより指定された１ビットがロウレベルとさ
れ、その他のビットはすべてハイレベルとされる。した
がって、機能ブロックＢ０〜Ｂｎならびに冗長ブロック
Ｂｒは、ブロックアドレス信号Ａ０〜Ａｉにより指定さ
れた１個が択一的に動作状態とされ、その他は非動作状
態とされる。つまり、この状態で半導体装置を所定の試
験装置に接続しその直流電流値を測定すれば、動作状態
にある機能ブロックにおいて直流電流不良が発生してい
るかどうかを識別できる訳であって、これを繰り返すこ
とにより不良ブロックを判別できるものとなる。

【００２０】不良ブロック判定テストモードで直流電流
不良が検出された機能ブロックＢ０〜Ｂｎは、前述のよ
うに、そのブロックアドレスが冗長ブロック選択用ヒュ
ーズ回路ＦＢＳＣに書き込まれることにより冗長ブロッ
クＢｒと置き換えるられる。このとき、電源供給制御用
ヒューズ回路ＦＶＳＣでは、不良ブロックに対応する単
位ヒューズ回路のヒューズが切断され、ヒューズ回路出
力信号ＦＳ０〜ＦＳｎつまりは反転電源供給制御信号Ｓ
Ｃ０Ｂ〜ＳＣｎＢの対応するビットが択一的にハイレベ
ルとされる。これにより、電源供給経路に設けられたＭ
ＯＳＦＥＴＰＶ０〜ＰＶｎのうち不良ブロックに対応す
る１個がオフ状態とされ、不良ブロックに対する電源供
給経路が切断される。この結果、不良ブロックは定常的
に非動作状態とされ、代わってブロックアドレス信号Ａ
０〜Ａｉが対応する組み合わせとされることを条件に冗
長ブロックＢｒが選択的に動作状態とされる。

【００２１】以上のように、この実施例の半導体装置
は、同一構成とされるｎ＋１個の機能ブロックＢ０〜Ｂ
ｎと、これらの機能ブロックのうち直流電流不良が検出
された機能ブロックと選択的に置き換えられる１個の冗
長ブロックＢｒとを備え、機能ブロックＢ０〜Ｂｎなら
びに冗長ブロックＢｒの電源供給経路には、対応する反
転電源供給制御信号ＳＣ０Ｂ〜ＳＣｎＢならびにＳＣｒ
Ｂがハイレベルとされることで選択的にオフ状態とされ
るスイッチ手段つまりＭＯＳＦＥＴＰＶ０〜ＰＶｎなら
びにＰＶｒが設けられる。また、半導体装置は、ＭＯＳ
ＦＥＴＰＶ０〜ＰＶｎを択一的にオン状態とすることで
直流電流不良が発生した機能ブロックを判定するための
不良ブロック判定テストモードと、ＭＯＳＦＥＴＰＶ０
〜ＰＶｎならびにＰＶｒを一斉にハイレベルとすること
で直流電流不良が機能ブロックＢ０〜Ｂｎあるいは冗長
ブロックＢｒのいずれかで発生したものであり冗長ブロ
ックＢｒによる欠陥救済が可能であることを判定するた
めの救済可否判定テストモードとを有し、直流電流不良
の発生位置及び欠陥救済の可否を効率良く判定すること
ができる。この結果、複数の機能ブロックを備える半導
体装置のスタンバイ電流不良等の直流電流不良を救済し
て、その製品歩留まりを高めることができるとともに、
直流電流不良に関する充分な解析を可能にすることがで
きる。

【００２２】なお、機能ブロックＢ０〜Ｂｎならびに冗
長ブロックＢｒの電源供給経路に設けられるスイッチ手
段は、図３に示されるように、ＰチャンネルＭＯＳＦＥ
ＴＰＶ０〜ＰＶｎならびにＰＶｒのみとすることができ
る。また、図４に示されるように、図１のＰチャンネル
ＭＯＳＦＥＴＰＶ０〜ＰＶｎならびにＰＶｒをＮチャン
ネルＭＯＳＦＥＴＮＶ０〜ＮＶｎならびにＮＶｒに置き
換えてもよいし、図５に示されるように、Ｎチャンネル
ＭＯＳＦＥＴＮＶ０〜ＮＶｎならびにＮＶｒのみとして
もよい。言うまでもなく、図４及び図５の実施例では、
電源供給制御信号を非反転信号つまり電源供給制御信号
ＳＣ０〜ＳＣｎならびにＳＣｒとする必要があり、図４
のプルダウン用のＭＯＳＦＥＴＮＤ０〜ＮＤｎならびに
ＮＤｒのゲートには、そのインバータＶＶ０〜ＶＶｎな
らびにＶＶｒによる反転信号を供給する必要がある。ま
た、図３及び図５の実施例では、ＭＯＳＦＥＴＰＶ０〜
ＰＶｎならびにＰＶｒあるいはＭＯＳＦＥＴＮＶ０〜Ｎ
ＶｎならびにＮＶｒがオフ状態とされるとき、機能ブロ
ックＢ０〜Ｂｎならびに冗長ブロックＢｒの電源入力ノ
ードはいわゆるフローティング状態となる。

【００２３】図６には、この発明を応用してなるスタテ
ィック型ＲＡＭの一実施例のブロック図が示されてい
る。また、図７には、図６のスタティック型ＲＡＭの各
メモリマットに含まれるメモリアレイＭＡＲＹ及び周辺
部の一実施例の部分的な回路部が示され、図８ならびに
図９には、図６のスタティック型ＲＡＭの各メモリマッ
トに含まれるマットヒューズ回路ＭＦ及び負荷制御回路
ＬＣならびに冗長マット選択回路ＲＳの一実施例の回路
図がそれぞれ示されている。これらの図により、この発
明の応用例となるスタティック型ＲＡＭの構成及び動作
ならびにその特徴について説明する。なお、以下の説明
から明きらかなように、メモリマットＭＡＴ０〜ＭＡＴ
６３は、図１の機能ブロックＢ０〜Ｂｎに対応し、冗長
メモリマットＭＡＴＲ０〜ＭＡＴＲ３は、冗長ブロック
Ｂｒに対応する。また、冗長マット選択回路ＲＳは、図
１のマット選択回路ＭＳの一部に対応し、冗長ブロック
選択用ヒューズ回路ＦＢＳＣを包含する。さらに、マッ
トヒューズ回路ＭＦは、図１の電源供給制御用ヒューズ
回路ＦＶＳＣに対応し、負荷制御回路ＬＣは、タイミン
グ発生回路ＴＧの一部とともに電源供給制御回路ＶＳＣ
に対応する。

【００２４】図６において、この実施例のスタティック
型ＲＡＭは、特に制限されないが、６４個のメモリマッ
トＭＡＴ０〜ＭＡＴ６３と４個の冗長メモリマットＭＡ
ＴＲ０〜ＭＡＴＲ３とを備え、これらのメモリマットに
共通に設けられるマットヒューズ回路ＭＦ，Ｘアドレス
バッファＸＢ，ＸアドレスデコーダＸＤ，Ｙアドレスバ
ッファＹＢ，ＹアドレスデコーダＹＤ，タイミング発生
回路ＴＧ，マット選択回路ＭＳ，冗長マット選択回路Ｒ
Ｓ，ライトアンプＷＡ，データ入力バッファＩＢ及びデ
ータ出力バッファＯＢを備える。このうち、メモリマッ
トＭＡＴ０〜ＭＡＴ６３ならびに冗長メモリマットＭＡ
ＴＲ０〜ＭＡＴＲ３は、すべて同一構成とされ、メモリ
マットＭＡＴ０に代表して示されるように、メモリアレ
イＭＡＲＹ，サブワード線駆動回路ＷＤ，ビット線負荷
回路ＢＬ，負荷制御回路ＬＣ，ＹゲートＹＧ，Ｙゲート
駆動回路ＧＤ，書き込みゲートＷＧ及びセンスアンプＳ
Ａならびにアンプ駆動回路ＡＤをそれぞれ含む。

【００２５】メモリマットＭＡＴ０〜ＭＡＴ６３ならび
に冗長メモリマットＭＡＴＲ０〜ＭＡＴＲ３を構成する
メモリアレイＭＡＲＹは、図７に例示されるように、水
平方向に平行して配置される２５６本のサブワード線Ｓ
Ｗ０〜ＳＷ２５５と、垂直方向に平行して配置される６
４組の相補ビット線Ｂ０＊〜Ｂ６３＊（ここで、例えば
非反転ビット線Ｂ０Ｔ及び反転ビット線Ｂ０Ｂを、あわ
せて相補ビット線Ｂ０＊のように＊を付して表す。ま
た、それが有効とされるとき選択的にハイレベルとされ
るいわゆる非反転信号等については、その名称の末尾に
Ｔを付して表す。以下同様）ならびにこれらのサブワー
ド線及び相補ビット線の交点に格子状に配置される２５
６×６４個つまり１６３８４個のスタティックメモリセ
ルＭＣとをそれぞれ含む。これにより、メモリマットＭ
ＡＴ０〜ＭＡＴ６３ならびに冗長メモリマットＭＡＴＲ
０〜ＭＡＴＲ３のそれぞれは、１６３８４ビットつまり
いわゆる１６キロビットの記憶容量を有するものとさ
れ、スタティック型ＲＡＭはその６４倍つまりいわゆる
１メガビットの記憶容量を有するものとされる。

【００２６】メモリアレイＭＡＲＹを構成するメモリセ
ルＭＣのそれぞれは、そのゲート及びドレインが互いに
交差結合されるＮチャンネル型の一対の駆動ＭＯＳＦＥ
ＴＮ１及びＮ２と、これらの駆動ＭＯＳＦＥＴＮ１及び
Ｎ２のドレイン側に設けられる一対の高抵抗Ｒ１及びＲ
２とを含む。このうち、駆動ＭＯＳＦＥＴＮ１及びＮ２
のソースは、回路の接地電位に結合され、抵抗Ｒ１及び
Ｒ２の上方は、メモリセル電源供給線ＭＶＣＣに共通結
合される。また、メモリアレイＭＡＲＹの同一列に配置
される２５６個のメモリセルＭＣの非反転及び反転入出
力ノードとなる駆動ＭＯＳＦＥＴＮ１及びＮ２のドレイ
ンは、Ｎチャンネル型の一対の選択ＭＯＳＦＥＴＮ３及
びＮ４を介して対応する相補ビット線Ｂ０＊〜Ｂ６３＊
の非反転及び反転信号線にそれぞれ共通結合され、メモ
リアレイＭＡＲＹの同一行に配置される６４個のメモリ
セルＭＣの選択ＭＯＳＦＥＴＮ３及びＮ４のゲートは、
対応するサブワード線ＳＷ０〜ＳＷ２５５にそれぞれ共
通結合される。

【００２７】メモリアレイＭＡＲＹを構成するサブワー
ド線ＳＷ０〜ＳＷ２５５は、その左方において対応する
サブワード線駆動回路ＷＤに結合される。また、サブワ
ード線駆動回路ＷＤは、図示されない６４本のメインワ
ード線ＭＷ０〜ＭＷ６３を介してＸアドレスデコーダＸ
Ｄに共通結合されるとともに、このＸアドレスデコーダ
ＸＤから４ビットのワード線駆動信号ＷＸ０〜ＷＸ３が
共通に供給され、マット選択回路ＭＳ又は冗長マット選
択回路ＲＳから対応するマット選択信号ＭＳ０〜ＭＳ６
３ならびにＭＳＲ０〜ＭＳＲ３がそれぞれ供給される。
さらに、ＸアドレスデコーダＸＤには、Ｘアドレスバッ
ファＸＢから８ビットの内部アドレス信号Ｘ０〜Ｘ７が
供給され、ＸアドレスバッファＸＢには、アドレス入力
端子ＡＸ０〜ＡＸ７を介してＸアドレス信号ＡＸ０〜Ａ
Ｘ７が供給される。

【００２８】ＸアドレスバッファＸＢは、スタティック
型ＲＡＭが選択状態とされるとき、アドレス入力端子Ａ
Ｘ０〜ＡＸ７を介して入力される８ビットのＸアドレス
信号ＡＸ０〜ＡＸ７を取り込み、保持するとともに、こ
れらのＸアドレス信号をもとに内部アドレス信号Ｘ０〜
Ｘ７を形成し、ＸアドレスデコーダＸＤに供給する。ま
た、ＸアドレスデコーダＸＤは、図示されない内部制御
信号ＸＧのハイレベルを受けて選択的に動作状態とさ
れ、ＸアドレスバッファＸＢから供給される内部アドレ
ス信号Ｘ０〜Ｘ７をデコードして、対応するメインワー
ド線ＭＷ０〜ＭＷ６３ならびにワード線駆動信号ＷＸ０
〜ＷＸ３をそれぞれ択一的にハイレベルとする。さら
に、サブワード線駆動回路ＷＤは、対応するマット選択
信号ＭＳ０〜ＭＳ６３あるいはＭＳＲ０〜ＭＳＲ３がハ
イレベルとされることで選択的に動作状態とされ、メイ
ンワード線ＭＷ０〜ＭＷ６３ならびにワード線駆動信号
ＷＸ０〜ＷＸ３を組み合わせることによってメモリアレ
イＭＡＲＹの対応するサブワード線ＳＷ０〜ＳＷ２５５
を択一的にハイレベルの選択状態とする。

【００２９】次に、メモリマットＭＡＴ０〜ＭＡＴ６３
ならびに冗長メモリマットＭＡＴＲ０〜ＭＡＴＲ３のメ
モリアレイＭＡＲＹを構成する相補ビット線Ｂ０＊〜Ｂ
６３＊は、その上方においてビット線負荷回路ＢＬの対
応するＰチャンネル型の負荷ＭＯＳＦＥＴＰ２及びＰ３
を介して電源電圧ＶＣＣに結合され、その下方において
ＹゲートＹＧの対応するトランスファゲートＴ１及びＴ
２に結合される。ビット線負荷回路ＢＬの負荷ＭＯＳＦ
ＥＴＰ２及びＰ３のゲートには、負荷制御回路ＬＣから
内部制御信号ＳＨＴ２が共通に供給される。また、ビッ
ト線負荷回路ＢＬは、電源電圧ＶＣＣと対応するメモリ
アレイＭＡＲＹのすべてのメモリセルＭＣの高抵抗Ｒ１
及びＲ２の上方が共通結合されるメモリセル電源供給線
ＭＶＣＣとの間に設けられそのゲートに上記内部制御信
号ＳＨＴ２を受けるＰチャンネル型の駆動ＭＯＳＦＥＴ
Ｐ１を含む。これにより、駆動ＭＯＳＦＥＴＰ１は、内
部制御信号ＳＨＴ２のロウレベルを受けて選択的にオン
状態となり、メモリアレイＭＡＲＹを構成するすべての
メモリセルＭＣに動作電源となる電源電圧ＶＣＣを供給
する。同様に、負荷ＭＯＳＦＥＴＰ２及びＰ３は、内部
制御信号ＳＨＴ２のロウレベルを受けて選択的にオン状
態となり、メモリアレイＭＡＲＹを構成する相補ビット
線Ｂ０＊〜Ｂ６３＊の負荷手段として作用する。

【００３０】メモリマットＭＡＴ０〜ＭＡＴ６３ならび
に冗長メモリマットＭＡＴＲ０〜ＭＡＴＲ３を構成する
負荷制御回路ＬＣには、マットヒューズ回路ＭＦから対
応するヒューズ回路出力信号ＭＦ０〜ＭＦ６３ならびに
ＭＦＲ０〜ＭＦＲ３がそれぞれ供給され、マット選択回
路ＭＳから対応するマット選択信号ＭＳ０〜ＭＳ６３な
らびにＭＳＲ０〜ＭＳＲ３がそれぞれ供給される。ま
た、タイミング発生回路ＴＧから内部制御信号ＴＲＪ及
びＴＳＥが共通に供給され、図示されないアドレス遷移
検出回路からその出力信号つまりアドレス遷移検出信号
ＡＴＤが共通に供給される。なお、内部制御信号ＴＲＪ
は、スタティック型ＲＡＭが救済可否判定テストモード
とされるとき選択的にハイレベルとされ、内部制御信号
ＴＳＥは不良ブロック判定テストモードにおいて選択的
にハイレベルとされる。

【００３１】ここで、マットヒューズ回路ＭＦは、図８
に示されるように、メモリマットＭＡＴ０〜ＭＡＴ６３
ならびに冗長メモリマットＭＡＴＲ０〜ＭＡＴＲ３に対
応して設けられる６８個の単位マットヒューズ回路ＵＭ
Ｆ０〜ＵＭＦ６３ならびにＵＭＦＲ０〜ＵＭＦＲ３を含
み、これらの単位マットヒューズ回路のそれぞれは、イ
ンバータＶ１の入力端子と回路の接地電位との間に設け
られるヒューズＦ１を含む。電源電圧ＶＣＣとインバー
タＶ１の入力端子つまりヒューズＦ１との間には、３個
のＰチャンネルＭＯＳＦＥＴＰ７〜Ｐ９が直列形態に設
けられるとともに、容量となるＰチャンネルＭＯＳＦＥ
ＴＰＡとプルアップ用のＰチャンネルＭＯＳＦＥＴＰＢ
とが並列形態に設けられる。このうち、ＭＯＳＦＥＴＰ
７及びＰ８のゲートは回路の接地電位に結合され、ＭＯ
ＳＦＥＴＰ９のゲートには、チップ選択信号ＣＳＢをも
とに形成される内部制御信号ＣＳＦが共通に供給され
る。また、ＭＯＳＦＥＴＰＢのゲートには、インバータ
Ｖ１の出力信号が供給され、このインバータＶ１の出力
信号は、インバータＶ２を経て対応するヒューズ回路出
力信号ＭＦ０〜ＭＦ６３ならびにＭＦＲ０〜ＭＦＲ３と
なる。

【００３２】これにより、ヒューズ回路出力信号ＭＦ０
〜ＭＦ６３ならびにＭＦＲ０〜ＭＦＲ３のそれぞれは、
通常ロウレベルとされ、対応する単位マットヒューズ回
路ＵＭＦ０〜ＵＭＦ６３ならびにＵＭＦＲ０〜ＵＭＦＲ
３のヒューズＦ１が切断状態とされることを条件に、言
い換えるならば対応するメモリマットＭＡＴ０〜ＭＡＴ
６３ならびに冗長メモリマットＭＡＴＲ０〜ＭＡＴＲ３
が直流電流不良により使用不能な状態になったとき選択
的にハイレベルとされるものとなる。

【００３３】次に、メモリマットＭＡＴ０〜ＭＡＴ６３
ならびに冗長メモリマットＭＡＴＲ０〜ＭＡＴＲ３の負
荷制御回路ＬＣは、その一方の入力端子に対応するヒュ
ーズ回路出力信号ＭＦ０等を受けるノア（ＮＯＲ）ゲー
トＮＯ１及びＮＯ２を含む。このうち、ノアゲートＮＯ
１の他方の入力端子には、内部制御信号ＴＳＥが共通に
供給され、その出力信号は、インバータＶ３を経て各メ
モリマットの内部制御信号ＳＨＴ１となる。また、ノア
ゲートＮＯ２の他方の入力端子には、内部制御信号ＴＲ
Ｊが共通に供給され、その出力信号は、ナンド（ＮＡＮ
Ｄ）ゲートＮＡ２の一方の入力端子に供給される。ナン
ドゲートＮＡ２の他方の入力端子には、ナンドゲートＮ
Ａ１の出力信号が供給される。また、ナンドゲートＮＡ
１の一方の入力端子には、内部制御信号ＴＳＥが共通に
供給され、その他方の入力端子には、マット選択信号Ｍ
Ｓ０等の反転信号にほぼ対応する反転マット選択信号Ｍ
Ｓ０Ｂ等が供給される。ナンドゲートＮＡ２の出力信号
は、内部制御信号ＳＨＴ２とされ、インバータＶ４を経
て反転内部制御信号ＳＨＴ２Ｂとされる。

【００３４】負荷制御回路ＬＣは、さらに、直並列形態
に設けられる３個のＰチャンネルＭＯＳＦＥＴＰＣ〜Ｐ
ＥならびにＮチャンネルＭＯＳＦＥＴＮ７〜Ｎ９からな
る複合ゲートＧ１を含む。このうち、ＭＯＳＦＥＴＰＣ
及びＮ９のゲートには、ナンドゲートＮＡ２の出力信号
つまり内部制御信号ＳＨＴ２が供給される。また、ＭＯ
ＳＦＥＴＰＤ及びＮ７のゲートには、対応するマット選
択信号ＭＳ０等が供給され、ＭＯＳＦＥＴＰＥ及びＮ８
のゲートにはアドレス遷移検出信号ＡＴＤが供給され
る。ＭＯＳＦＥＴＰＤ及びＰＥならびにＮ７及びＮ９の
共通結合されたドレインにおける電位は、イコライズ用
の内部制御信号ＤＴＥＱとなる。

【００３５】これらのことから、内部制御信号ＳＨＴ１
は、スタティック型ＲＡＭが不良ブロック判定テストモ
ードとされ内部制御信号ＴＳＥがハイレベルとされると
き、あるいは対応するメモリマットＭＡＴ０〜ＭＡＴ６
３ならびに冗長メモリマットＭＡＴＲ０〜ＭＡＴＲ３が
直流電流不良により使用不能な状態にあるために対応す
るヒューズ回路出力信号ＭＦ０等がハイレベルとされる
とき、選択的にハイレベルとされる。なお、内部制御信
号ＳＨＴ１は、図示されない経路を介してマット選択回
路ＭＳに供給され、この内部制御信号ＳＨＴ１のロウレ
ベルを受けて選択的にマット選択信号ＭＳ０〜ＭＳ６３
が形成される。

【００３６】一方、内部制御信号ＳＨＴ２は、スタティ
ック型ＲＡＭが救済可否判定テストモードとされ内部制
御信号ＴＲＪがハイレベルとされるとき、あるいは対応
するメモリマットＭＡＴ０〜ＭＡＴ６３ならびに冗長メ
モリマットＭＡＴＲ０〜ＭＡＴＲ３が直流電流不良によ
り使用不能な状態にあるために対応するヒューズ回路出
力信号ＭＦ０等がハイレベルとされるとき、選択的にハ
イレベルとされ、さらに、スタティック型ＲＡＭが不良
ブロック判定テストモードとされ内部制御信号ＴＳＥが
ハイレベルとされるときには、対応する反転マット選択
信号ＭＳ０Ｂ〜ＭＳ６３ＢならびにＭＳＲ０Ｂ〜ＭＳＲ
３Ｂがロウレベルであることを条件に選択的にロウレベ
ルとされる。これにより、メモリマットＭＡＴ０〜ＭＡ
Ｔ６３ならびに冗長メモリマットＭＡＴＲ０〜ＭＡＴＲ
３の各負荷制御回路ＬＣにより形成される内部制御信号
ＳＨＴ２は、スタティック型ＲＡＭが救済可否判定テス
トモードとされるときには一斉にハイレベルとされ、不
良ブロック判定テストモードとされるときには、マット
選択信号つまりは内部アドレス信号Ｙ３〜Ｙ８により指
定される１ビットが択一的にロウレベルとされ、その他
のビットはすべてハイレベルとされる。さらに、スタテ
ィック型ＲＡＭが通常の動作モードとされるときには、
対応するメモリマットＭＡＴ０〜ＭＡＴ６３ならびに冗
長メモリマットＭＡＴＲ０〜ＭＡＴＲ３が直流電流不良
により使用不能な状態にあることを条件に選択的にハイ
レベルとされるものとなる。

【００３７】これらの結果、内部制御信号ＳＨＴ２は、
前記図１の反転電源供給制御信号ＳＣ０Ｂ〜ＳＣｎＢな
らびにＳＣｒＢに対応するものとなり、この内部制御信
号ＳＨＴ２をそのゲートに受ける駆動ＭＯＳＦＥＴＰ１
ならびに負荷ＭＯＳＦＥＴＰ２及びＰ３は、メモリマッ
トＭＡＴ０〜ＭＡＴ６３ならびに冗長メモリマットＭＡ
ＴＲ０〜ＭＡＴＲ３を選択的に動作状態とするためのス
イッチ手段つまりＭＯＳＦＥＴＰＶ０〜ＰＶｎならびに
ＰＶｒに対応するものとなる。

【００３８】なお、イコライズ用の内部制御信号ＤＴＥ
Ｑは、内部制御信号ＳＨＴ２のハイレベルを受けてロウ
レベルとされるとともに、対応するマット選択信号ＭＳ
０等がハイレベルとされかつアドレス遷移検出信号ＡＴ
Ｄがハイレベルとされることを条件に選択的にロウレベ
ルとされるものとなる。

【００３９】次に、マット選択回路ＭＳは、内部制御信
号ＣＳのハイレベルを受けて選択的に動作状態とされ、
ＹアドレスバッファＹＢから供給される６ビットの内部
アドレス信号Ｙ３〜Ｙ８をデコードして、対応するマッ
ト選択信号ＭＳ０〜ＭＳ６３を択一的にハイレベルとす
る。これらのマット選択信号は、対応するメモリマット
ＭＡＴ０〜ＭＡＴ６３にそれぞれ供給される。

【００４０】一方、冗長マット選択回路ＲＳは、図９に
示されるように、冗長メモリマットＭＡＴＲ０〜ＭＡＴ
Ｒ３に対応して設けられる４個の単位冗長マット選択回
路ＵＲＳ０〜ＵＲＳ３を備え、これらの単位冗長マット
選択回路のそれぞれは、単位冗長マット選択回路ＵＲＳ
０に代表して示されるように、その上方が内部ノードｎ
ｒつまりインバータＶ７の入力端子に共通結合される１
２個のヒューズＦ３を含む。これらのヒューズＦ３の下
方は、そのゲートに内部アドレス信号Ｙ３〜Ｙ８の非反
転信号Ｙ３Ｔ〜Ｙ８Ｔあるいは反転信号Ｙ３Ｂ〜Ｙ８Ｂ
を受けるＮチャンネルＭＯＳＦＥＴＮＡを介して回路の
接地電位に結合される。また、内部ノードｎｒは、２個
のＰチャンネルＭＯＳＦＥＴＰＫ及びＰＬを介して電源
電圧ＶＣＣに結合されるとともに、ＰチャンネルＭＯＳ
ＦＥＴＰＭ及びＰＮを介して電源電圧ＶＣＣに結合され
る。このうち、ＭＯＳＦＥＴＰＫ及びＰＭのゲートに
は、ナンドゲートＮＡ３の出力信号が供給され、ＭＯＳ
ＦＥＴＰＬのゲートには、Ｙアドレス信号ＡＹ０〜ＡＹ
８の遷移検出信号となる内部制御信号ＰＹＡＴＤが供給
される。また、ＭＯＳＦＥＴＰＮのゲートには、インバ
ータＶ７の出力信号が供給され、このインバータＶ７の
出力信号は、直列形態とされる３個のインバータＶ８〜
ＶＡを経て、冗長マット選択信号ＭＳＲ０等となる。

【００４１】ナンドゲートＮＡ３の一方の入力端子に
は、チップ選択信号ＣＳＢをもとに形成される内部制御
信号ＣＳＢＹが供給され、その他方の入力端子には、ヒ
ューズＦ２を含むヒューズ回路の出力信号が供給され
る。このヒューズ回路は、前記マットヒューズ回路ＭＦ
の単位マットヒューズ回路ＵＭＦ０〜ＵＭＦ６３ならび
にＵＭＦＲ０〜ＵＭＦＲ３と同一構成とされ、対応する
ヒューズＦ２が切断されることによってその出力信号を
選択的にハイレベルとする。言うまでもなく、単位冗長
マット選択回路ＵＲＳ０〜ＵＲＳ３を構成するヒューズ
Ｆ２は、対応する冗長メモリマットＭＡＴＲ０〜ＭＡＴ
Ｒ３がいずれかの不良メモリマットと置き換えられたと
き選択的に切断される。また、１２個のヒューズＦ３
は、対応する冗長メモリマットＭＡＴＲ０〜ＭＡＴＲ３
と置き換えられた不良メモリマットのマットアドレスの
各ビットに対応して選択的に切断される。

【００４２】これらのことから、冗長マット選択回路Ｒ
Ｓの単位冗長マット選択回路ＵＲＳ０〜ＵＲＳ３の出力
信号つまり冗長マット選択信号ＭＳＲ０〜ＭＳＲ３は、
対応する冗長メモリマットＭＡＴＲ０〜ＭＡＴＲ３がい
ずれかの不良メモリマットと置き換えられてヒューズＦ
２が切断状態にあり、かつ内部ノードｎｒが切断状態に
ないヒューズＦ３とオン状態となったＭＯＳＦＥＴＮＡ
とを介して回路の接地電位に接続されないとき、言い換
えるならばヒューズＦ３によって記憶される不良メモリ
マットのアドレスと内部アドレス信号Ｙ３〜Ｙ８つまり
はその非反転信号Ｙ３Ｔ〜Ｙ８Ｔならびに反転信号Ｙ３
Ｂ〜Ｙ８Ｂとして入力されるマットアドレスとが全ビッ
ト一致したとき、選択的にハイレベルとされる。冗長マ
ット選択信号ＭＳＲ０〜ＭＳＲ３は、対応する冗長メモ
リマットＭＡＴＲ０〜ＭＡＴＲ３にそれぞれ供給され、
これを受けて冗長メモリマットＭＡＴＲ０〜ＭＡＴＲ３
がそれぞれ選択的に動作状態とされる。このとき、マッ
トヒューズ回路ＭＦでは、不良メモリマットに対応する
ヒューズ回路出力信号ＭＦ０〜ＭＦ６３がハイレベルと
され、対応する内部制御信号ＳＨＴ２がハイレベルとさ
れるため、不良メモリマットはその電源供給経路を切断
され、非動作状態とされる。

【００４３】次に、ＹゲートＹＧは、メモリアレイＭＡ
ＲＹの相補ビット線Ｂ０＊〜Ｂ６３＊に対応して設けら
れる６４対のトランスファゲートＴ１及びＴ２を含む。
これらのトランスファゲートの下方は、順次８組おきに
対応する相補共通データ線ＣＤ０＊〜ＣＤ７＊に共通結
合される。また、トランスファゲートＴ１及びＴ２を構
成するＮチャンネルＭＯＳＦＥＴのゲートは、順次８組
ずつ共通結合され、Ｙゲート駆動回路ＧＤから対応する
ビット線選択信号ＹＳ０＊〜ＹＳ７＊がそれぞれ共通に
供給される。これにより、ＹゲートＹＧを構成するトラ
ンスファゲートＴ１及びＴ２は、対応するビット線選択
信号ＹＳ０＊〜ＹＳ７＊が論理“１”（ここで、ビット
線選択信号ＹＳ０＊〜ＹＳ７＊の非反転信号がハイレベ
ルとされ反転信号がロウレベルとされる状態を論理
“１”と称し、その逆の状態を論理“０”と称する。以
下同様）とされることで８組ずつ選択的にオン状態とな
り、メモリアレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂ６
３＊の対応する８組と相補共通データ線ＣＤ０＊〜ＣＤ
７＊との間を選択的に接続状態とする。

【００４４】この実施例において、ＹゲートＹＧは、さ
らに、電源電圧ＶＣＣとメモリアレイＭＡＲＹの相補ビ
ット線Ｂ０＊〜Ｂ６３＊の非反転及び反転信号線との間
にそれぞれ設けられるＮチャンネル型の負荷ＭＯＳＦＥ
ＴＮ５及びＮ６と、電源電圧ＶＣＣと相補ビット線Ｂ０
＊〜Ｂ６３＊の非反転及び反転信号線との間ならびに相
補ビット線Ｂ０＊〜Ｂ６３＊の非反転及び反転信号線間
にそれぞれ設けられるＰチャンネル型のイコライズＭＯ
ＳＦＥＴＰ４〜Ｐ６とを含む。このうち、負荷ＭＯＳＦ
ＥＴＮ５及びＮ６のゲートには、前記内部制御信号ＳＨ
Ｔ２の反転信号つまり反転内部制御信号ＳＨＴ２Ｂが供
給され、イコライズＭＯＳＦＥＴＰ４〜Ｐ６のゲートに
は、イコライズ用の内部制御信号ＤＴＥＱが供給され
る。これにより、負荷ＭＯＳＦＥＴＮ５及びＮ６は、反
転内部制御信号ＳＨＴ２Ｂのハイレベルを受けて選択的
にオン状態となり、メモリアレイＭＡＲＹの対応する相
補ビット線Ｂ０＊〜Ｂ６３＊の非反転及び反転信号線の
レベルを電源電圧ＶＣＣに近いレベルまで高速裏に引き
上げるべく作用する。また、イコライズＭＯＳＦＥＴＰ
４〜Ｐ６は、内部制御信号ＤＴＥＱのロウレベルを受け
て選択的にオン状態となり、相補ビット線Ｂ０＊〜Ｂ６
３＊の非反転及び反転信号線のレベルを電源電圧ＶＣＣ
まで引き上げかつその電位を同一化すべく作用する。

【００４５】なお、内部制御信号ＤＴＥＱは、前述のよ
うに、内部制御信号ＳＨＴ２がハイレベルとされる条件
を包含して選択的にロウレベルとされる。また、反転内
部制御信号ＳＨＴ２Ｂは、内部制御信号ＳＨＴ２がハイ
レベルとされるのと同一条件で選択的にロウレベルとさ
れる。したがって、負荷ＭＯＳＦＥＴＮ５及びＮ６なら
びにイコライズＭＯＳＦＥＴＰ４〜Ｐ６は、対応するメ
モリマットＭＡＴ０〜ＭＡＴ６３ならびに冗長メモリマ
ットＭＡＴＲ０〜ＭＡＴＲ３の電源供給経路を選択的に
切断するためのスイッチ手段としても作用する。

【００４６】ところで、ＹゲートＹＧには、前述のよう
に、Ｙゲート駆動回路ＧＤから８ビットのビット線選択
信号ＹＳ０＊〜ＹＳ７＊が供給される。このＹゲート駆
動回路ＧＤには、ＹアドレスデコーダＹＤから同じく８
ビットのビット線選択信号ＹＳ０〜ＹＳ７が共通に供給
され、マット選択回路ＭＳから対応するマット選択信号
ＭＳ０〜ＭＳ６３ならびにＭＳＲ０〜ＭＳＲ３が供給さ
れる。ＹアドレスデコーダＹＤには、Ｙアドレスバッフ
ァＹＢから３ビットの内部アドレス信号Ｙ０〜Ｙ２が供
給され、ＹアドレスバッファＹＢには、アドレス入力端
子ＡＹ０〜ＡＹ８を介して９ビットのＹアドレス信号Ａ
Ｙ０〜ＡＹ８が供給される。

【００４７】ＹアドレスバッファＹＢは、スタティック
型ＲＡＭが選択状態とされるとき、アドレス入力端子Ａ
Ｙ０〜ＡＹ８を介して入力される９ビットのＹアドレス
信号ＡＹ０〜ＡＹ８を取り込み、保持するとともに、こ
れらのＹアドレス信号をもとに内部アドレス信号Ｙ０〜
Ｙ８を形成する。このうち、下位３ビットの内部アドレ
ス信号Ｙ０〜Ｙ２は、前述のように、Ｙアドレスデコー
ダＹＤに供給され、残り６ビットの内部アドレス信号Ｙ
３〜Ｙ８は、メモリマットＭＡＴ０〜ＭＡＴ６３を択一
的に指定するためのマット（ブロック）アドレス信号と
して、マット選択回路ＭＳ及び冗長マット選択回路ＲＳ
に供給される。

【００４８】一方、ＹアドレスデコーダＹＤは、図示さ
れない内部制御信号ＹＧのハイレベルを受けて選択的に
動作状態とされ、ＹアドレスバッファＹＢから供給され
る内部アドレス信号Ｙ０〜Ｙ２をデコードして、対応す
るビット線選択信号ＹＳ０〜ＹＳ７を択一的にハイレベ
ルとする。また、Ｙゲート駆動回路ＧＤは、対応するマ
ット選択信号ＭＳ０〜ＭＳ６３あるいはＭＳＲ０〜ＭＳ
Ｒ３がハイレベルとされることで選択的に動作状態とさ
れ、ＹアドレスデコーダＹＤから供給されるビット線選
択信号ＹＳ０〜ＹＳ７を相補信号つまりビット線選択信
号ＹＳ０＊〜ＹＳ７＊とした後、対応するＹゲートＹＧ
に伝達する。

【００４９】メモリアレイＭＡＲＹの８組の相補ビット
線が選択的に接続される相補共通データ線ＣＤ０＊〜Ｃ
Ｄ７＊は、書き込みゲートＷＧの対応する単位書き込み
ゲートＵＷＧ０〜ＵＷＧ７の出力端子に結合されるとと
もに、センスアンプＳＡの対応する単位センスアンプＵ
ＳＡ０〜ＵＳＡ７の入力端子に結合される。書き込みゲ
ートＷＧの単位書き込みゲートＵＷＧ０〜ＵＷＧ７の入
力端子は、対応する入力データバスＤＩＢ０〜ＤＩＢ７
を介してライトアンプＷＡの対応する単位回路の出力端
子に結合され、ライトアンプＷＡの各単位回路の入力端
子は、データ入力バッファＩＢの対応する単位回路の出
力端子に結合される。また、センスアンプＳＡの単位セ
ンスアンプＵＳＡ０〜ＵＳＡ７の出力端子は、対応する
出力データバスＤＯＢ０〜ＤＯＢ７を介してデータ出力
バッファＯＢの対応する単位回路の入力端子に結合さ
れ、データ入力バッファＩＢの各単位回路の入力端子な
らびにデータ出力バッファＯＢの各単位回路の出力端子
は、対応するデータ入出力端子ＩＯ０〜ＩＯ７にそれぞ
れ共通結合される。ライトアンプＷＡの各単位回路に
は、タイミング発生回路ＴＧから内部制御信号ＷＰが供
給され、データ出力バッファＯＢの各単位回路には、内
部制御信号ＤＯＣが供給される。

【００５０】データ入力バッファＩＢの各単位回路は、
スタティック型ＲＡＭが書き込みモードとされるとき、
データ入出力端子ＩＯ０〜ＩＯ７を介して入力される８
ビットの書き込みデータを取り込み、ライトアンプＷＡ
の対応する単位回路に伝達する。また、ライトアンプＷ
Ａの各単位回路は、内部制御信号ＷＰのハイレベルを受
けて選択的に動作状態とされ、データ入力バッファＩＢ
の対応する単位回路から伝達される書き込みデータを所
定の相補書き込み信号とした後、入力データバスＤＩＢ
０〜ＤＩＢ７を介して書き込みゲートＷＧの対応する単
位書き込みゲートＵＷＧ０〜ＵＷＧ７に伝達する。さら
に、書き込みゲートＷＧの単位書き込みゲートＵＷＧ０
〜ＵＷＧ７は、対応するマット選択信号ＭＳ０〜ＭＳ６
３ならびにＭＳＲ０〜ＭＳＲ３がハイレベルとされるこ
とで選択的に動作状態とされ、ライトアンプＷＡの対応
する単位回路から供給される相補書き込み信号をメモリ
アレイＭＡＲＹの選択された８個のメモリセルＭＣに書
き込む。

【００５１】一方、センスアンプＳＡの単位センスアン
プＵＳＡ０〜ＵＳＡｎは、スタティック型ＲＡＭが読み
出しモードとされるとき、メモリアレイＭＡＲＹの選択
された８個のメモリセルＭＣから相補共通データ線ＣＤ
０＊〜ＣＤ７＊を介して出力される読み出し信号を増幅
し、出力データバスＤＯＢ０〜ＤＯＢ７を介してデータ
出力バッファＯＢの対応する単位回路に伝達する。ま
た、データ出力バッファＯＢの各単位回路は、内部制御
信号ＤＯＣのハイレベルを受けて選択的に動作状態とさ
れ、センスアンプＳＡの対応する単位センスアンプＵＳ
Ａ０〜ＵＳＡｎから出力される読み出し信号をさらに増
幅して、データ入出力端子ＩＯ０〜ＩＯ７を介してスタ
ティック型ＲＡＭの外部に送出する。

【００５２】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップ選択信号ＣＳＢ，ライ
トイネーブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢ
をもとに上記各種の内部制御信号を選択的に形成し、ス
タティック型ＲＡＭの各部に供給する。また、救済可否
判定テスト用パッドＰＴＲＪ及び不良ブロック判定テス
ト用パッドＰＴＳＥを介して供給される救済可否判定テ
スト信号ＰＴＲＪ及び不良ブロック判定テスト信号ＰＴ
ＳＥをもとに内部制御信号ＴＲＪ及びＴＳＥを選択的に
形成し、メモリマットＭＡＴ０〜ＭＡＴ６３ならびに冗
長メモリマットＭＡＴＲ０〜ＭＡＴＲ３の負荷制御回路
ＬＣに供給する。

【００５３】以上のように、この実施例のスタティック
型ＲＡＭは、図１の機能ブロックＢ０〜Ｂｎに対応する
６４個のメモリマットＭＡＴ０〜ＭＡＴ６３と、冗長ブ
ロックＢｒに対応する４個の冗長メモリマットＭＡＴＲ
０〜ＭＡＴＲ３とを備え、これらのメモリマット及び冗
長メモリマットは、電源電圧ＶＣＣとメモリアレイＭＡ
ＲＹを構成する相補ビット線Ｂ０＊〜Ｂ６３＊の非反転
及び反転信号線との間に負荷手段又はイコライズ手段と
して設けられ電源供給制御信号つまり内部制御信号ＳＨ
Ｔ２，反転内部制御信号ＳＨＴ２Ｂ及び内部制御信号Ｄ
ＴＥＱに従って選択的にオフ状態とされることで対応す
るメモリマット又は冗長メモリマットの電源供給経路を
選択的に切断しうるスイッチ手段つまりＭＯＳＦＥＴＰ
２及びＰ３，Ｎ５及びＮ６ならびにＰ４〜Ｐ６をそれぞ
れ含む。

【００５４】これにより、スタティック型ＲＡＭを救済
可否判定テストモードとしすべてのメモリマットの電源
供給経路を切断状態とすることで、発生したスタンバイ
電流不良等の直流電流不良を冗長メモリマットＭＡＴＲ
０〜ＭＡＴＲ３との置き換えにより救済できるかどうか
を判定することができる。また、スタティック型ＲＡＭ
を不良ブロック判定テストモードとし各メモリマットの
電源供給経路を所定の組み合わせで選択的に切断状態と
することで、スタンバイ電流不良等の直流電流不良が発
生したメモリマットを判別することができるとともに、
この不良メモリマットのアドレスを冗長マット選択回路
ＲＳに書き込むことで、冗長メモリマットＭＡＴＲ０〜
ＭＡＴＲ３と選択的に置き換え、これを救済することが
できる。この結果、スタンバイ電流不良等の直流電流不
良を救済しうるスタティック型ＲＡＭを実現できるとと
もに、スタティック型ＲＡＭの製品歩留まりを高め、そ
の直流電流不良に関する充分な解析を可能にすることが
できる。

【００５５】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）複数のメモリマットを備えるスタティック型ＲＡ
Ｍ等において、例えばメモリマットを単位として内部回
路をブロック分割し、各ブロックに対する電源供給経路
を独立して設けるとともに、各ブロックの電源供給経路
に、直流電流不良を判別するための不良ブロック判定テ
ストモードにおいて所定の組み合わせで選択的にオフ状
態とされるスイッチ手段を設けることで、ブロックごと
にスタンバイ電流不良等の直流電流不良を判別できると
いう効果が得られる。（２）上記（１）項において、直流電流不良が検出され
た不良ブロックを救済するための冗長ブロックを設ける
ことで、不良ブロックを選択的に冗長ブロックと置き換
え、救済することができるという効果が得られる。

【００５６】（３）上記（１）項及び（２）項におい
て、各ブロックの電源供給経路に設けられるスイッチ手
段を、冗長ブロックによる欠陥救済の可否を判定するた
めの救済可否判定テストモードにおいて選択的かつ一斉
にオフ状態とすることで、冗長ブロックによる欠陥救済
に先立って、直流電流不良の原因がメモリマット以外の
回路にないかつまり識別された直流電流不良が冗長ブロ
ックによって救済可能であるかどうかを判定することが
できるという効果が得られる。（４）上記（１）項ないし（３）項により、直流電流不
良を救済しうるスタティック型ＲＡＭ等の半導体装置を
実現できるという効果が得られる。（５）上記（１）項ないし（４）項により、複数のメモ
リマットを備えるスタティック型ＲＡＭ等の製品歩留ま
りを高め、その直流電流不良に関する充分な解析を可能
にすることができるという効果が得られる。

【００５７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、上記実施例では、主に電源電圧ＶＣＣ側の電源供給
経路を切断することにより機能ブロックつまりメモリマ
ットの直流電流不良を判別しているが、回路の接地電位
側にも電源供給経路を選択的に切断するための同様なス
イッチ手段を設けることができる。また、これらのスイ
ッチ手段は、Ｐチャンネル及びＮチャンネルＭＯＳＦＥ
Ｔが並列結合されてなるトランスファゲートであっても
よいし、ＭＯＳＦＥＴ以外のスイッチ手段を用いること
もできる。一方、上記実施例では、主にスタンバイ電流
不良等の直流電流不良を冗長ブロックへの置き換えの要
因としているが、このような機能ブロックを単位とする
欠陥救済は、通常のファンクション不良を要因として行
ってもよい。また、半導体装置つまりスタティック型Ｒ
ＡＭは、冗長ブロックを備えることを必須条件とはせ
ず、例えば電源供給経路に設けられたスイッチ手段によ
って不良ブロック判定のみを行うものであってよい。

【００５８】図１において、例えば冗長ブロックＢｒに
よる欠陥救済が行われない場合、機能ブロックＢ０＊〜
Ｂ６３＊は、特に同一機能を持つものである必要はな
い。また、電源供給制御回路ＶＳＣに供給されるブロッ
クアドレス信号Ａ０〜Ａｉは、ブロック選択回路ＢＳＣ
によるデコード結果つまりブロック選択信号ＢＳ０〜Ｂ
Ｓｎに置き換えることができる。図６において、メモリ
セルＭＣの高抵抗Ｒ１及びＲ２を介して流される電流が
極めて小さく無視できる場合には、この電源供給経路に
設けられるＭＯＳＦＥＴＰ１を削除してもよい。また、
メモリマットＭＡＴ０〜ＭＡＴ６３ならびに冗長メモリ
マットＭＡＴＲ０〜ＭＡＴＲ３とＸアドレスデコーダＸ
Ｄ及びＹアドレスデコーダＹＤ等を含む周辺回路との対
応は、この実施例による制約を受けない。スタティック
型ＲＡＭは、任意数のメモリマット及び冗長メモリマッ
トを含むことができるし、そのブロック構成や起動制御
信号及び内部制御信号の組み合わせ及び論理レベルは、
種々の実施形態を採りうる。図７において、メモリアレ
イＭＡＲＹを構成するワード線及び相補ビット線の数
は、任意に設定できる。また、メモリアレイＭＡＲＹ
は、所定数の冗長ワード線及び冗長ビット線を含むこと
ができる。図８及び図９において、マットヒューズ回路
ＭＦ及び冗長マット選択回路ＲＳのヒューズＦ１〜Ｆ３
に代えて、例えばレーザ等により直接対応する配線経路
を切断するようにしてもよい。さらに、図７に示される
メモリアレイＭＡＲＹ，ビット線負荷回路ＢＬ及びＹゲ
ートＹＧ、図８に示されるマットヒューズ回路ＭＦ及び
負荷制御回路ＬＣ、ならびに図９に示される冗長マット
選択回路ＲＳの具体的構成や電源電圧の極性及び絶対値
ならびにＭＯＳＦＥＴの導電型等は、種々の実施形態を
採りうる。

【００５９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭ等の各種メモリ集積回路やゲートアレイ等の論
理集積回路にも適用できる。この発明は、少なくとも複
数の機能ブロックを含む半導体装置に広く適用できる。

【００６０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のメモリマットを備え
るスタティック型ＲＡＭ等において、例えばメモリマッ
トを単位としてその内部回路をブロック分割し、各ブロ
ックに対する電源供給経路を独立して設けるとともに、
各ブロックの電源供給経路に、直流電流不良を判定する
ための不良ブロック判定テストモードにおいて所定の組
み合わせで選択的にオフ状態とされるスイッチ手段を設
ける。また、直流電流不良が検出された不良ブロックを
救済するための冗長ブロックを設け、上記スイッチ手段
を、冗長ブロックによる欠陥救済の可否を判定するため
の救済可否判定テストモードにおいて選択的かつ一斉に
オフ状態とすることで、ブロックごとに直流電流不良の
有無を判別し、不良ブロックを冗長ブロックに置き換
え、救済することができるとともに、冗長ブロックによ
る欠陥救済に先立って、直流電流不良の原因がメモリマ
ット以外の回路にあるかつまり識別された直流電流不良
が冗長ブロックによって救済可能であるかどうかを判定
することができる。この結果、スタンバイ電流不良等の
直流電流不良を救済しうるスタティック型ＲＡＭ等の半
導体装置を実現できるとともに、複数のメモリマットを
備えるスタティック型ＲＡＭ等の製品歩留まりを高め、
その直流電流不良に関する充分な解析を可能にすること
ができる。

【図面の簡単な説明】

【図１】この発明が適用された半導体装置の第１の実施
例を示す基本構成図である。

【図２】図１の半導体装置における試験制御信号及び電
源供給制御信号の一実施例を示す論理条件図である。

【図３】この発明が適用された半導体装置の第２の実施
例を示す部分的な基本構成図である。

【図４】この発明が適用された半導体装置の第３の実施
例を示す部分的な基本構成図である。

【図５】この発明が適用された半導体装置の第４の実施
例を示す部分的な基本構成図である。

【図６】この発明を応用してなるスタティック型ＲＡＭ
の一実施例を示すブロック図である。

【図７】図６のスタティック型ＲＡＭに含まれるメモリ
アレイ及び周辺部の一実施例を示す部分的な回路図であ
る。

【図８】図６のスタティック型ＲＡＭに含まれるマット
ヒューズ回路及び負荷制御回路の一実施例を示す回路図
である。

【図９】図６のスタティック型ＲＡＭに含まれる冗長マ
ット選択回路の一実施例を示す回路図である。

【符号の説明】

Ｂ０〜Ｂｎ・・・機能ブロック、Ｂｒ・・・冗長ブロッ
ク、ＢＳＣ・・・ブロック選択回路、ＦＢＳＣ・・・冗
長ブロック選択用ヒューズ回路、ＶＳＣ・・・電源供給
制御回路、ＦＶＳＣ・・・電源供給制御用ヒューズ回
路、ＰＴＲＪ・・・救済可否判定テスト用パッド（救済
可否判定テスト信号）、ＰＴＳＥ・・・不良ブロック判
定テスト用パッド（不良ブロック判定テスト信号）、Ｖ
ＣＣ・・・電源電圧供給端子、ＣＳＢ・・・チップ選択
信号入力端子、Ａ０〜Ａｉ・・・アドレス入力端子、Ｓ
Ｃ０Ｂ〜ＳＣｎＢ，ＳＣｒＢ，ＳＣ０〜ＳＣｎ，ＳＣｒ
・・・・電源供給制御信号、ＢＳ０〜ＢＳｎ，ＢＳｒ・
・・ブロック選択信号、ＰＶ０〜ＰＶｎ，ＰＶｒ，・・
・ＰチャンネルＭＯＳＦＥＴ、ＮＶ０〜ＮＶｎ，ＮＶ
ｒ，ＮＤ０〜ＮＤｎ，ＮＤｒ，・・・ＮチャンネルＭＯ
ＳＦＥＴ、ＶＶ０〜ＶＶｎ，ＶＶｒ・・・インバータ。
ＭＡＴ０〜ＭＡＴ６３・・・メモリマット、ＭＡＴＲ０
〜ＭＡＴＲ３・・・冗長メモリマット、ＭＡＲＹ・・・
メモリアレイ、ＷＤ・・・サブワード線駆動回路、ＢＬ
・・・ビット線負荷回路、ＬＣ・・・負荷制御回路、Ｙ
Ｇ・・・Ｙゲート、ＧＤ・・・Ｙゲート駆動回路、ＷＧ
・・・書き込みゲート、ＳＡ・・・センスアンプ、ＡＤ
・・・アンプ駆動回路、ＸＤ・・・Ｘアドレスデコー
ダ、ＸＢ・・・Ｘアドレスバッファ、ＹＤ・・・Ｙアド
レスデコーダ、ＹＢ・・・Ｙアドレスバッファ、Ｘ０〜
Ｘ７，Ｙ０〜Ｙ８・・・内部アドレス信号、ＭＦ・・・
マットヒューズ回路、ＭＳ・・・マット選択回路、ＭＳ
０〜ＭＳ６３・・・マット選択信号、ＲＳ・・・冗長マ
ット選択回路、ＭＳＲ０〜ＭＳＲ３・・・冗長マット選
択信号、ＤＩＢ０〜ＤＩＢ７・・・入力データバス、Ｄ
ＯＢ０〜ＤＯＢ７・・・出力データバス、ＷＡ・・・ラ
イトアンプ、ＩＢ・・・データ入力バッファ、ＯＢ・・
・データ出力バッファ、ＴＧ・・・タイミング発生回
路、ＷＥＢ・・・ライトイネーブル信号入力端子、ＯＥ
Ｂ・・・出力イネーブル信号入力端子、ＡＸ０〜ＡＸ７
・・・Ｘアドレス信号入力端子、ＡＹ０〜ＡＹ８・・・
Ｙアドレス信号入力端子、ＩＯ０〜ＩＯ７・・・データ
入出力端子。ＭＣ・・・高抵抗負荷型スタティックメモ
リセル、Ｒ１〜Ｒ２・・・抵抗、ＳＷ０〜ＳＷ２５５・
・・サブワード線、Ｂ０＊〜Ｂ６３＊・・・相補ビット
線、ＭＶＣＣ・・・メモリセル電源電圧供給線、ＹＳ０
＊〜ＹＳｎ＊・・・相補ビット線選択信号、ＣＤ０＊〜
ＣＤ７＊・・・相補共通データ線。ＵＭＦ０〜ＵＭＦ６
３，ＵＭＦＲ０〜ＵＭＦＲ３・・・単位マットヒューズ
回路、Ｇ１・・複合ゲート。ＵＲＳ０〜ＵＲＳ３・・・
単位冗長マット選択回路。Ｐ１〜ＰＮ・・・Ｐチャンネ
ルＭＯＳＦＥＴ、Ｎ１〜Ｎ９・・・ＮチャンネルＭＯＳ
ＦＥＴ、Ｔ１〜Ｔ２・・・トランスファゲート、ＮＯ１
〜ＮＯ２・・・ノア（ＮＯＲ）ゲート、ＮＡ１〜ＮＡ３
・・・ナンド（ＮＡＮＤ）ゲート、Ｖ１〜ＶＡ・・・イ
ンバータ、Ｆ１〜Ｆ３・・・ヒューズ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 // Ｈ０１Ｌ 21/8244 27/11 (72)発明者野尻辰夫東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者深澤武東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】複数の機能ブロックと、上記機能ブロッ
クに対応して設けられ対応する上記機能ブロックの実質
的な電源供給経路を選択的に切断しうる複数のスイッチ
手段とを具備することを特徴とする半導体装置。
【請求項２】上記スイッチ手段は、上記機能ブロック
の直流電流不良を判定するための不良ブロック判定テス
トモードにおいて選択的にオフ状態とされるものである
ことを特徴とする請求項１の半導体装置。
【請求項３】上記半導体装置は、上記複数の機能ブロ
ックのうち直流電流不良が検出された機能ブロックと選
択的に置き換えられる所定数の冗長ブロックを含むもの
であることを特徴とする請求項２の半導体装置。
【請求項４】上記スイッチ手段は、上記冗長ブロック
による欠陥救済の可否を判定するための救済可否判定テ
ストモードにおいて選択的かつ一斉にオフ状態とされる
ものであることを特徴とする請求項３の半導体装置。
【請求項５】上記半導体装置は、メモリ集積回路であ
り、上記機能ブロックは、メモリマットであって、上記
スイッチ手段は、ビット線又は共通データ線の負荷手段
又はイコライズ手段として設けられるＭＯＳＦＥＴを含
むものであることを特徴とする請求項１，請求項２，請
求項３又は請求項４の半導体装置。