JPH10334690A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH10334690A JPH10334690A JP9136887A JP13688797A JPH10334690A JP H10334690 A JPH10334690 A JP H10334690A JP 9136887 A JP9136887 A JP 9136887A JP 13688797 A JP13688797 A JP 13688797A JP H10334690 A JPH10334690 A JP H10334690A
- Authority
- JP
- Japan
- Prior art keywords
- redundant
- memory cell
- cell array
- bank
- row address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 あるバンクのワード線を冗長メモリセルアレ
イにより置換した場合でも、他のバンクのワード線を不
必要に冗長メモリセルアレイと置換しない。 【解決手段】 冗長行アドレス判定回路１６1〜１６
4は、冗長行選択信号２２Ａ 1〜２２Ａ4、２２Ｂ1〜２２
Ｂ4をバンクＡ、Ｂ毎に出力するため、例えばバンクＡ
のワード線を冗長メモリセルアレイ１３Ａ1により置換
するために不良メモリセルの行アドレスがプログラミン
グされた場合でも、バンクＢに対しては冗長行選択信号
２２Ｂ1〜２２Ｂ4を出力しない。
イにより置換した場合でも、他のバンクのワード線を不
必要に冗長メモリセルアレイと置換しない。 【解決手段】 冗長行アドレス判定回路１６1〜１６
4は、冗長行選択信号２２Ａ 1〜２２Ａ4、２２Ｂ1〜２２
Ｂ4をバンクＡ、Ｂ毎に出力するため、例えばバンクＡ
のワード線を冗長メモリセルアレイ１３Ａ1により置換
するために不良メモリセルの行アドレスがプログラミン
グされた場合でも、バンクＢに対しては冗長行選択信号
２２Ｂ1〜２２Ｂ4を出力しない。
Description
【０００１】
【発明の属する技術分野】本発明は、冗長ワード線また
は冗長ビット線を有し、複数のバンクから構成される半
導体記憶装置に関する。
は冗長ビット線を有し、複数のバンクから構成される半
導体記憶装置に関する。
【０００２】
【従来の技術】複数のメモリセルアレイを有する半導体
記憶装置において、あるメモリセルアレイのメモリセル
が不良となった場合、その不良のメモリセルの属する行
を、予め用意してある冗長メモリセルアレイにより置換
することにより、不良のメモリセルを補うことが行われ
ている。
記憶装置において、あるメモリセルアレイのメモリセル
が不良となった場合、その不良のメモリセルの属する行
を、予め用意してある冗長メモリセルアレイにより置換
することにより、不良のメモリセルを補うことが行われ
ている。
【０００３】図３は上記のような従来の半導体記憶装置
の要部である。この従来の半導体記憶装置は、４つのメ
モリセルプレートから構成されている。そして、各メモ
リセルプレートは、それぞれ正規メモリセルアレイ１１
Ａ1、１１Ａ2、１１Ａ3、１１Ａ4、および冗長メモリセ
ルアレイ１３Ａ1、１３Ａ2、１３Ａ3、１３Ａ4から構成
されている。また、この従来例ではシェアードセンスア
ンプ方式が用いられており、センスアンプ１５Ａ1、１
５Ａ2、１５Ａ3、１５Ａ4、１５Ａ8は、左右のメモリセ
ルプレートにより共用されている。
の要部である。この従来の半導体記憶装置は、４つのメ
モリセルプレートから構成されている。そして、各メモ
リセルプレートは、それぞれ正規メモリセルアレイ１１
Ａ1、１１Ａ2、１１Ａ3、１１Ａ4、および冗長メモリセ
ルアレイ１３Ａ1、１３Ａ2、１３Ａ3、１３Ａ4から構成
されている。また、この従来例ではシェアードセンスア
ンプ方式が用いられており、センスアンプ１５Ａ1、１
５Ａ2、１５Ａ3、１５Ａ4、１５Ａ8は、左右のメモリセ
ルプレートにより共用されている。
【０００４】また、それぞれのメモリセルプレートは、
冗長ワード線ドライバ１４Ａ1〜１４Ａ4と、正規行デコ
ーダ１２Ａ1〜１２Ａ4と、冗長行アドレス判定回路１６
Ａ1〜１６Ａ4とによりデータの読み出しおよび書き込み
が行われる。
冗長ワード線ドライバ１４Ａ1〜１４Ａ4と、正規行デコ
ーダ１２Ａ1〜１２Ａ4と、冗長行アドレス判定回路１６
Ａ1〜１６Ａ4とによりデータの読み出しおよび書き込み
が行われる。
【０００５】正規行デコーダ１２Ａ1〜１２Ａ4は、アド
レス信号２１により指定されたアドレスのワード線をア
クティブにする。
レス信号２１により指定されたアドレスのワード線をア
クティブにする。
【０００６】冗長ワード線ドライバ１４Ａ1〜１４Ａ
4は、それぞれ冗長行選択信号２２Ａ1〜２２Ａ4がアク
ティブとなると冗長メモリセルアレイ１３Ａ1〜１３Ａ4
に接続されているワード線をアクティブとする。
4は、それぞれ冗長行選択信号２２Ａ1〜２２Ａ4がアク
ティブとなると冗長メモリセルアレイ１３Ａ1〜１３Ａ4
に接続されているワード線をアクティブとする。
【０００７】冗長行アドレス判定回路１６Ａ1〜１６Ａ4
は、不良が発見されたメモリセルのアドレスが予めプロ
グラミングされ、アドレス信号２１により指示されたア
ドレスがそのプログラミングされたアドレスと一致する
と冗長行選択信号２２Ａ1〜２２Ａ4をそれぞれアクティ
ブとする。また、冗長行アドレス判定回路１６Ａ1〜１
６Ａ4には、アドレス信号２１以外の他の信号も入力さ
れているがこの図においては説明を簡単にするため省略
する。
は、不良が発見されたメモリセルのアドレスが予めプロ
グラミングされ、アドレス信号２１により指示されたア
ドレスがそのプログラミングされたアドレスと一致する
と冗長行選択信号２２Ａ1〜２２Ａ4をそれぞれアクティ
ブとする。また、冗長行アドレス判定回路１６Ａ1〜１
６Ａ4には、アドレス信号２１以外の他の信号も入力さ
れているがこの図においては説明を簡単にするため省略
する。
【０００８】次に、冗長行アドレス判定回路１６Ａ1の
回路図を、図４を用いて説明する。
回路図を、図４を用いて説明する。
【０００９】冗長行アドレス判定回路１６Ａ1は、相補
アドレス信号４１1〜４１9がゲートに接続されたＮチャ
ネルＭＯＳＦＥＴ４２1〜４２9と、ＮチャネルＭＯＳＦ
ＥＴ４２1〜４２9と節点５４との間に設けられ、ブロー
されることによりオープンとなるヒューズ素子４３1〜
４３9と、冗長行アドレス判定回路プリチャージ信号５
１がアクティブとなるとオンし節点５４をプリチャージ
するＰチャネルＭＯＳＦＥＴ３１と、ハイインピーダン
スになった場合でも節点５４の電位を安定に保持すると
ともに節点５４の電位を反転して出力するインバータ３
３およびＰチャネルＭＯＳＦＥＴ３２と、冗長行選択信
号ラッチ回路５２Ａがアクティブとなるとオンし、イン
バータ３３の出力をインバータ３５Ａに入力するＮチャ
ネルＭＯＳＦＥＴ３４Ａと、冗長行選択信号プリチャー
ジ信号５３Ａがアクティブとなると、インバータ３５Ａ
の入力をプリチャージするＰチャネルＭＯＳＦＥＴ３７
Ａと、ＮチャネルＭＯＳＦＥＴ３４Ａにより伝達された
電位を保持するとともに電位を反転して冗長行選択信号
２２Ａ1として出力するインバータ３５Ａ、３５Ｂとか
ら構成されている。
アドレス信号４１1〜４１9がゲートに接続されたＮチャ
ネルＭＯＳＦＥＴ４２1〜４２9と、ＮチャネルＭＯＳＦ
ＥＴ４２1〜４２9と節点５４との間に設けられ、ブロー
されることによりオープンとなるヒューズ素子４３1〜
４３9と、冗長行アドレス判定回路プリチャージ信号５
１がアクティブとなるとオンし節点５４をプリチャージ
するＰチャネルＭＯＳＦＥＴ３１と、ハイインピーダン
スになった場合でも節点５４の電位を安定に保持すると
ともに節点５４の電位を反転して出力するインバータ３
３およびＰチャネルＭＯＳＦＥＴ３２と、冗長行選択信
号ラッチ回路５２Ａがアクティブとなるとオンし、イン
バータ３３の出力をインバータ３５Ａに入力するＮチャ
ネルＭＯＳＦＥＴ３４Ａと、冗長行選択信号プリチャー
ジ信号５３Ａがアクティブとなると、インバータ３５Ａ
の入力をプリチャージするＰチャネルＭＯＳＦＥＴ３７
Ａと、ＮチャネルＭＯＳＦＥＴ３４Ａにより伝達された
電位を保持するとともに電位を反転して冗長行選択信号
２２Ａ1として出力するインバータ３５Ａ、３５Ｂとか
ら構成されている。
【００１０】次に、この従来の半導体記憶装置の動作に
ついて図３および図４を用いて説明する。
ついて図３および図４を用いて説明する。
【００１１】先ず、半導体記憶装置のウェハ検査段階に
おいて、ある不良メモリセルが発見されると、その不良
メモリセルのアドレスの行アドレスと行アドレスの各ビ
ットを反転させた信号とを用いてヒューズ素子４３1〜
４３9をブローすることにより不良メモリセルのアドレ
スをプログラミングする。
おいて、ある不良メモリセルが発見されると、その不良
メモリセルのアドレスの行アドレスと行アドレスの各ビ
ットを反転させた信号とを用いてヒューズ素子４３1〜
４３9をブローすることにより不良メモリセルのアドレ
スをプログラミングする。
【００１２】そして、冗長行アドレス判定回路プリチャ
ージ信号５１と、冗長行選択信号プリチャージ信号５３
Ａがアクティブとなり節点５４およびインバータ３５Ａ
の入力が一定の電圧にプリチャージされる。
ージ信号５１と、冗長行選択信号プリチャージ信号５３
Ａがアクティブとなり節点５４およびインバータ３５Ａ
の入力が一定の電圧にプリチャージされる。
【００１３】そして、アドレス信号２１により指示され
た行アドレスと行アドレスの各ビットを反転させた信号
とからなる信号である相補アドレス信号４１1〜４１
9が、予めプログラミングされた行アドレスと同じであ
れば、該当するアドレスのヒューズ素子がブローされて
いるので、あらかじめＰチャネルＭＯＳＦＥＴ３１で充
電された節点５４は放電されずプリチャージされた電圧
のままとなる。そして、冗長行選択信号ラッチ信号５２
Ａがアクティブとなることにより、冗長行選択信号２２
Ａ1がアクティブとなる。このため、冗長ワード線ドラ
イバ１４Ａ1が活性化され、冗長メモリセルアレイ１３
Ａ1に接続されたワード線がアクティブとなる。図には
示していないが、これと同時に正規のワード線を非活性
化する。
た行アドレスと行アドレスの各ビットを反転させた信号
とからなる信号である相補アドレス信号４１1〜４１
9が、予めプログラミングされた行アドレスと同じであ
れば、該当するアドレスのヒューズ素子がブローされて
いるので、あらかじめＰチャネルＭＯＳＦＥＴ３１で充
電された節点５４は放電されずプリチャージされた電圧
のままとなる。そして、冗長行選択信号ラッチ信号５２
Ａがアクティブとなることにより、冗長行選択信号２２
Ａ1がアクティブとなる。このため、冗長ワード線ドラ
イバ１４Ａ1が活性化され、冗長メモリセルアレイ１３
Ａ1に接続されたワード線がアクティブとなる。図には
示していないが、これと同時に正規のワード線を非活性
化する。
【００１４】また、冗長行アドレス判定回路１６Ａ1に
おいて、入力されたアドレス信号２１により指示された
行アドレスが、予めプログラミングされた行アドレスに
一致しない場合には、アドレス信号２１により指定され
た行アドレスにより正規行デコーダ１２Ａ1〜１２Ａ4の
いずれかが動作し、正規メモリセルアレイ１１Ａ1〜１
１Ａ4のいずれかの正規ワード線がアクティブとなり通
常のデータの読み込みおよび書き込み動作が行われる。
おいて、入力されたアドレス信号２１により指示された
行アドレスが、予めプログラミングされた行アドレスに
一致しない場合には、アドレス信号２１により指定され
た行アドレスにより正規行デコーダ１２Ａ1〜１２Ａ4の
いずれかが動作し、正規メモリセルアレイ１１Ａ1〜１
１Ａ4のいずれかの正規ワード線がアクティブとなり通
常のデータの読み込みおよび書き込み動作が行われる。
【００１５】冗長行アドレス判定回路１６Ａ2〜１６Ａ4
も、冗長行アドレス判定回路１６Ａ 1と同様の動作を行
うため説明は省略する。
も、冗長行アドレス判定回路１６Ａ 1と同様の動作を行
うため説明は省略する。
【００１６】この従来の半導体記憶装置では、冗長行ア
ドレス判定回路１６Ａ1〜１６Ａ4が置換することのでき
る正規ワード線は１つのメモリセルプレートに限られ
ず、４つのメモリセルプレートのうちの任意のメモリセ
ルプレートの正規ワード線を置換することができる。例
えば、冗長行アドレス判定回路１６Ａ1で、正規メモリ
セルアレイ１１Ａ2のアドレスをプログラミングする
と、正規メモリセルアレイ１１Ａ2の正規ワード線を冗
長行アドレス判定回路１６Ａ1により冗長メモリセルア
レイ１３Ａ1に置換することができる。
ドレス判定回路１６Ａ1〜１６Ａ4が置換することのでき
る正規ワード線は１つのメモリセルプレートに限られ
ず、４つのメモリセルプレートのうちの任意のメモリセ
ルプレートの正規ワード線を置換することができる。例
えば、冗長行アドレス判定回路１６Ａ1で、正規メモリ
セルアレイ１１Ａ2のアドレスをプログラミングする
と、正規メモリセルアレイ１１Ａ2の正規ワード線を冗
長行アドレス判定回路１６Ａ1により冗長メモリセルア
レイ１３Ａ1に置換することができる。
【００１７】このように、冗長行アドレス判定回路１６
Ａ1〜１６Ａ4はどのメモリセルプレートの正規ワード線
でも置換することができるため、４プレート当たり４冗
長ワード線の冗長構成となっている。そのため、ある１
つのメモリセルプレートに不良メモリセルが４つ集中し
て存在した場合でも、その４つの不良メモリセルの全て
を置換することができる。そのため、この方法を採らな
い１プレート当たり１冗長ワード線の冗長構成に対し
て、置換効率は高くなる。特に不良メモリセルが偏って
いる場合には、効果は顕著である。
Ａ1〜１６Ａ4はどのメモリセルプレートの正規ワード線
でも置換することができるため、４プレート当たり４冗
長ワード線の冗長構成となっている。そのため、ある１
つのメモリセルプレートに不良メモリセルが４つ集中し
て存在した場合でも、その４つの不良メモリセルの全て
を置換することができる。そのため、この方法を採らな
い１プレート当たり１冗長ワード線の冗長構成に対し
て、置換効率は高くなる。特に不良メモリセルが偏って
いる場合には、効果は顕著である。
【００１８】また、従来の複数のメモリセルプレートか
ら構成される半導体記憶装置では、データを高速にアク
セスするために、複数のメモリセルプレートを、データ
をアクセスする単位である複数のバンクに分けインター
リーブ動作を行っている。このような構成の半導体記憶
装置において冗長メモリセルを設けた場合を以下に説明
する。
ら構成される半導体記憶装置では、データを高速にアク
セスするために、複数のメモリセルプレートを、データ
をアクセスする単位である複数のバンクに分けインター
リーブ動作を行っている。このような構成の半導体記憶
装置において冗長メモリセルを設けた場合を以下に説明
する。
【００１９】図５はこのような従来例のうちの２バンク
構成の半導体記憶装置のブロック図である。図５の４つ
のメモリセルプレートのうち、左側の２プレートをバン
クＡ、右側の２プレートをバンクＢとして分割してい
る。すなわち、バンクＡは正規メモリセルアレイ１１Ａ
1、１１Ａ2、冗長メモリセルアレイ１３Ａ1、１３Ａ2か
ら、構成され、バンクＢは正規メモリセルアレイ１１Ｂ
1、１１Ｂ2、冗長メモリセルアレイ１３Ｂ1、１３Ｂ2か
ら構成される。正規メモリセルアレイ１１Ａ2と１１Ｂ1
は異なるバンクに属しているため、それぞれのワード線
が同時に選択されることがあり得るのでセンスアンプを
共有することができず、メモリセルプレート毎にセンス
アンプ１５Ａ9、１５Ｂ1を備えている。
構成の半導体記憶装置のブロック図である。図５の４つ
のメモリセルプレートのうち、左側の２プレートをバン
クＡ、右側の２プレートをバンクＢとして分割してい
る。すなわち、バンクＡは正規メモリセルアレイ１１Ａ
1、１１Ａ2、冗長メモリセルアレイ１３Ａ1、１３Ａ2か
ら、構成され、バンクＢは正規メモリセルアレイ１１Ｂ
1、１１Ｂ2、冗長メモリセルアレイ１３Ｂ1、１３Ｂ2か
ら構成される。正規メモリセルアレイ１１Ａ2と１１Ｂ1
は異なるバンクに属しているため、それぞれのワード線
が同時に選択されることがあり得るのでセンスアンプを
共有することができず、メモリセルプレート毎にセンス
アンプ１５Ａ9、１５Ｂ1を備えている。
【００２０】この従来の半導体記憶装置では、冗長行ア
ドレス判定回路１６Ａ1は、バンクＡの正規メモリセル
アレイ１１Ａ1、１１Ａ2のいずれかのワード線しか置換
することができない。なぜなら、冗長行アドレス判定回
路１６Ａ1を用いて冗長メモリセルアレイ１３Ａ1をバン
クＢの正規メモリセルアレイ１１Ｂ1のあるワード線と
置換した場合、正規メモリセルアレイ１１Ａ1のメモリ
セルが選択された場合、センスアンプ１５Ａ1を共用す
る正規メモリセルアレイ１１Ａ1と冗長メモリセルアレ
イ１３Ａ1が同時にアクティブとなってしまう場合が発
生してしまうからである。
ドレス判定回路１６Ａ1は、バンクＡの正規メモリセル
アレイ１１Ａ1、１１Ａ2のいずれかのワード線しか置換
することができない。なぜなら、冗長行アドレス判定回
路１６Ａ1を用いて冗長メモリセルアレイ１３Ａ1をバン
クＢの正規メモリセルアレイ１１Ｂ1のあるワード線と
置換した場合、正規メモリセルアレイ１１Ａ1のメモリ
セルが選択された場合、センスアンプ１５Ａ1を共用す
る正規メモリセルアレイ１１Ａ1と冗長メモリセルアレ
イ１３Ａ1が同時にアクティブとなってしまう場合が発
生してしまうからである。
【００２１】したがって、図５のように図３と同じメモ
リセルアレイ構成の半導体記憶装置を２バンクに分割す
ると、１つの冗長行アドレス判定回路により置換するこ
とができるメモリセルプレートが半減してしまう。その
ため、図５のような構成の半導体記憶装置では、２プレ
ート当たり２冗長ワード線の冗長構成になり、図３の４
プレート当たり４冗長ワード線の冗長構成に比較して置
換効率が低下する。
リセルアレイ構成の半導体記憶装置を２バンクに分割す
ると、１つの冗長行アドレス判定回路により置換するこ
とができるメモリセルプレートが半減してしまう。その
ため、図５のような構成の半導体記憶装置では、２プレ
ート当たり２冗長ワード線の冗長構成になり、図３の４
プレート当たり４冗長ワード線の冗長構成に比較して置
換効率が低下する。
【００２２】つまり、上記で説明したように従来の方法
を、例えばシンクロナスＤＲＡＭのように、内部で独立
して行アドレスをアクセスし、複数のワード線を同時に
選択できるバンク構成を採る半導体記憶装置に適用した
場合、冗長置換領域は複数のバンクが設けられたことに
より分割され、各バンクで独立して冗長判定および置換
を行なう必要があるため、置換効率が低下するという問
題点があった。
を、例えばシンクロナスＤＲＡＭのように、内部で独立
して行アドレスをアクセスし、複数のワード線を同時に
選択できるバンク構成を採る半導体記憶装置に適用した
場合、冗長置換領域は複数のバンクが設けられたことに
より分割され、各バンクで独立して冗長判定および置換
を行なう必要があるため、置換効率が低下するという問
題点があった。
【００２３】このような問題点を解決するためには、冗
長メモリセルアレイの数を増やし、冗長行アドレス判定
回路を各バンク毎に設けるようにすればよい。しかし、
現在のＬＳＩ製造技術では、ヒューズ素子はレーザでブ
ローするために、ヒューズ素子の寸法には機械的な制約
があり、配線やトランジスタに比較すると、スケーリン
グされず縮小することができない。そのため、現実に２
５６ＭビットＤＲＡＭでは、チップサイズにより設ける
ことができるヒューズ素子の数が制限され、冗長行アド
レス判定回路の数を増やすことができない。
長メモリセルアレイの数を増やし、冗長行アドレス判定
回路を各バンク毎に設けるようにすればよい。しかし、
現在のＬＳＩ製造技術では、ヒューズ素子はレーザでブ
ローするために、ヒューズ素子の寸法には機械的な制約
があり、配線やトランジスタに比較すると、スケーリン
グされず縮小することができない。そのため、現実に２
５６ＭビットＤＲＡＭでは、チップサイズにより設ける
ことができるヒューズ素子の数が制限され、冗長行アド
レス判定回路の数を増やすことができない。
【００２４】上記のように、チップ面積の増大を招かず
に置換効率を高めるための方法が、特開平７−１７６２
００号公報に記述されている。この従来の構成を、１つ
のバンクに２つのメモリプレートを有する２バンク構成
に適用した半導体記憶装置を図６を用いて説明する。
に置換効率を高めるための方法が、特開平７−１７６２
００号公報に記述されている。この従来の構成を、１つ
のバンクに２つのメモリプレートを有する２バンク構成
に適用した半導体記憶装置を図６を用いて説明する。
【００２５】この従来の半導体記憶装置は、図５の半導
体記憶装置に対して、メモリプレート毎に冗長メモリセ
ルアレイ１３Ｂ1〜１３Ｂ4を設け、各メモリプレート毎
に冗長メモリセルアレイをそれぞれ２つ有するように
し、更に冗長メモリセルアレイ１３Ｂ1〜１３Ｂ4に、冗
長ワード線ドライバ１４Ｂ1〜１４Ｂ4をそれぞれ設けた
ものである。そして、冗長ワード線ドライバ１４Ｂ1〜
１４Ｂ4に、それぞれ冗長行選択信号２２Ａ1〜２２Ａ4
を入力するようにしたものである。
体記憶装置に対して、メモリプレート毎に冗長メモリセ
ルアレイ１３Ｂ1〜１３Ｂ4を設け、各メモリプレート毎
に冗長メモリセルアレイをそれぞれ２つ有するように
し、更に冗長メモリセルアレイ１３Ｂ1〜１３Ｂ4に、冗
長ワード線ドライバ１４Ｂ1〜１４Ｂ4をそれぞれ設けた
ものである。そして、冗長ワード線ドライバ１４Ｂ1〜
１４Ｂ4に、それぞれ冗長行選択信号２２Ａ1〜２２Ａ4
を入力するようにしたものである。
【００２６】この従来の半導体記憶装置では、冗長行ア
ドレス判定回路１６Ａ1は、冗長メモリセルアレイ１３
Ａ1を用いればバンクＡのメモリプレートのワード線を
置換することができ、冗長メモリセルアレイ１３Ｂ1を
用いればバンクＢのメモリセルプレートのワード線を置
換することができる。このため、２バンク構成の半導体
記憶装置において、冗長行アドレス判定回路を４つのま
まで、４プレート当たり４冗長ワード線の冗長構成と同
じ置換効率を得ることができる。
ドレス判定回路１６Ａ1は、冗長メモリセルアレイ１３
Ａ1を用いればバンクＡのメモリプレートのワード線を
置換することができ、冗長メモリセルアレイ１３Ｂ1を
用いればバンクＢのメモリセルプレートのワード線を置
換することができる。このため、２バンク構成の半導体
記憶装置において、冗長行アドレス判定回路を４つのま
まで、４プレート当たり４冗長ワード線の冗長構成と同
じ置換効率を得ることができる。
【００２７】しかし、この従来の半導体記憶装置では、
冗長行アドレス判定回路１６Ａ1が冗長メモリセルアレ
イ１３Ａ1をバンクＡのある行アドレスのワード線と置
換した場合、冗長メモリセルアレイ１３Ｂ1はバンクＢ
のその行アドレスのワード線と強制的に置換されてしま
う。
冗長行アドレス判定回路１６Ａ1が冗長メモリセルアレ
イ１３Ａ1をバンクＡのある行アドレスのワード線と置
換した場合、冗長メモリセルアレイ１３Ｂ1はバンクＢ
のその行アドレスのワード線と強制的に置換されてしま
う。
【００２８】ここで、通常は、正規メモリセルアレイ１
１Ａ1、１１Ａ2、１１Ｂ1、１１Ｂ2は、動作チェック等
により検査されているが、冗長メモリセルアレイ１３Ａ
1〜１３Ａ4、１３Ｂ1〜１３4は動作チェック等の検査は
行われないため、不良でないメモリのワード線をまだ検
査されていない冗長メモリセルアレイに不必要に置換し
てしまうことになる。
１Ａ1、１１Ａ2、１１Ｂ1、１１Ｂ2は、動作チェック等
により検査されているが、冗長メモリセルアレイ１３Ａ
1〜１３Ａ4、１３Ｂ1〜１３4は動作チェック等の検査は
行われないため、不良でないメモリのワード線をまだ検
査されていない冗長メモリセルアレイに不必要に置換し
てしまうことになる。
【００２９】
【発明が解決しようとする課題】上記従来の半導体記憶
装置では、あるバンクのワード線を冗長メモリセルアレ
イにより置換すると、他のバンクの不良でないメモリの
ワード線をまだ検査されていない冗長メモリセルアレイ
に不必要に置換してしまうという問題点があった。
装置では、あるバンクのワード線を冗長メモリセルアレ
イにより置換すると、他のバンクの不良でないメモリの
ワード線をまだ検査されていない冗長メモリセルアレイ
に不必要に置換してしまうという問題点があった。
【００３０】本発明の目的は、あるバンクのワード線を
冗長メモリセルアレイにより置換した場合でも、他のバ
ンクのワード線を不必要に冗長メモリセルアレイと置換
することのない半導体記憶装置を提供することである。
冗長メモリセルアレイにより置換した場合でも、他のバ
ンクのワード線を不必要に冗長メモリセルアレイと置換
することのない半導体記憶装置を提供することである。
【００３１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、複数のメモリセルから
構成されるメモリセルアレイと、前記メモリセルアレイ
の不良のメモリセルの存在するワード線を置換するため
の冗長メモリセルアレイとから構成される複数のバンク
と、アドレス信号により不良のメモリセルの存在するワ
ード線の行アドレスが指定されると、前記冗長メモリセ
ルアレイをアクティブとするための冗長行選択信号を前
記各バンク毎に出力することのできる複数の冗長行アド
レス判定回路とから構成される。
に、本発明の半導体記憶装置は、複数のメモリセルから
構成されるメモリセルアレイと、前記メモリセルアレイ
の不良のメモリセルの存在するワード線を置換するため
の冗長メモリセルアレイとから構成される複数のバンク
と、アドレス信号により不良のメモリセルの存在するワ
ード線の行アドレスが指定されると、前記冗長メモリセ
ルアレイをアクティブとするための冗長行選択信号を前
記各バンク毎に出力することのできる複数の冗長行アド
レス判定回路とから構成される。
【００３２】本発明は、冗長行アドレス判定回路は、冗
長行選択信号を各バンク毎に出力することができるた
め、あるバンクのワード線を冗長メモリセルアレイによ
り置換するために不良メモリセルの行アドレスがプログ
ラミングされた場合でも、他のバンクに対して不必要に
冗長行選択信号を出力することがない。
長行選択信号を各バンク毎に出力することができるた
め、あるバンクのワード線を冗長メモリセルアレイによ
り置換するために不良メモリセルの行アドレスがプログ
ラミングされた場合でも、他のバンクに対して不必要に
冗長行選択信号を出力することがない。
【００３３】したがって、あるバンクのワード線を冗長
メモリセルアレイにより置換した場合でも、他のバンク
のワード線を不必要に冗長メモリセルアレイと置換しな
いですむ。
メモリセルアレイにより置換した場合でも、他のバンク
のワード線を不必要に冗長メモリセルアレイと置換しな
いですむ。
【００３４】また、本発明の半導体記憶装置は、複数の
メモリセルから構成されるメモリセルアレイと、前記メ
モリセルアレイの不良のメモリセルの存在するビット線
を置換するための冗長メモリセルアレイとから構成され
る複数のバンクと、アドレス信号により不良のメモリセ
ルの存在するビット線の列アドレスが指定されると、前
記冗長メモリセルアレイをアクティブとするための冗長
列選択信号を前記各バンク毎に出力することのできる複
数の冗長列アドレス判定回路とから構成される。
メモリセルから構成されるメモリセルアレイと、前記メ
モリセルアレイの不良のメモリセルの存在するビット線
を置換するための冗長メモリセルアレイとから構成され
る複数のバンクと、アドレス信号により不良のメモリセ
ルの存在するビット線の列アドレスが指定されると、前
記冗長メモリセルアレイをアクティブとするための冗長
列選択信号を前記各バンク毎に出力することのできる複
数の冗長列アドレス判定回路とから構成される。
【００３５】本発明は、冗長列アドレス判定回路は、冗
長列選択信号を各バンク毎に出力することができるた
め、あるバンクのビット線を冗長メモリセルアレイによ
り置換するために不良メモリセルの列アドレスがプログ
ラミングされた場合でも、他のバンクに対して不必要に
冗長列選択信号を出力することがない。
長列選択信号を各バンク毎に出力することができるた
め、あるバンクのビット線を冗長メモリセルアレイによ
り置換するために不良メモリセルの列アドレスがプログ
ラミングされた場合でも、他のバンクに対して不必要に
冗長列選択信号を出力することがない。
【００３６】したがって、あるバンクのビット線を冗長
メモリセルアレイにより置換した場合でも、他のバンク
のビット線を不必要に冗長メモリセルアレイと置換しな
いですむ。
メモリセルアレイにより置換した場合でも、他のバンク
のビット線を不必要に冗長メモリセルアレイと置換しな
いですむ。
【００３７】
【発明の実施の形態】次に本発明の実施形態について図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００３８】図１は本発明の一実施形態の半導体記憶装
置の構造を示した図である。図６中と同番号は同じ構成
要素を示す。
置の構造を示した図である。図６中と同番号は同じ構成
要素を示す。
【００３９】本実施形態の半導体記憶装置は、図６の従
来の半導体記憶装置に対して、冗長行アドレス判定回路
１６Ａ1〜１６Ａ4を冗長行アドレス判定回路１６1〜１
６4に置き換え、冗長ワード線ドライバ１４Ｂ1〜１４Ｂ
4に冗長行選択信号２２Ｂ1〜２２Ｂ4を入力するように
したものである。
来の半導体記憶装置に対して、冗長行アドレス判定回路
１６Ａ1〜１６Ａ4を冗長行アドレス判定回路１６1〜１
６4に置き換え、冗長ワード線ドライバ１４Ｂ1〜１４Ｂ
4に冗長行選択信号２２Ｂ1〜２２Ｂ4を入力するように
したものである。
【００４０】例えば、冗長行アドレス判定回路１６
1は、冗長行アドレス判定回路１６Ａ1に対して、冗長メ
モリセルアレイ１３Ａ1に入力される冗長行選択信号２
２Ａ1の他に、冗長メモリアレイ１３Ｂ1に入力される冗
長行選択信号２２Ｂ1を出力するようにした点が異なっ
ている。
1は、冗長行アドレス判定回路１６Ａ1に対して、冗長メ
モリセルアレイ１３Ａ1に入力される冗長行選択信号２
２Ａ1の他に、冗長メモリアレイ１３Ｂ1に入力される冗
長行選択信号２２Ｂ1を出力するようにした点が異なっ
ている。
【００４１】本実施形態による冗長行アドレス判定回路
１６1の回路動作を、図２に基づいて説明する。冗長行
アドレス判定回路１６1は、図５に示す従来の冗長行ア
ドレス判定回路１６Ａ1に対して、アドレス信号２１に
よりアドレス相補信号４１1、４１2、・・・、４１9の
他にバンク選択信号４４a、４４bが入力され、バンク選
択信号４４a、４４bがベースに接続されたＮチャネルＭ
ＯＳＦＥＴ４２a、４２bと、ＮチャネルＭＯＳＦＥＴ４
２a、４２bと節点５４との間に設けられたヒューズ素子
４３a、４３bと、ＮチャネルＭＯＳＦＥＴ３４Ａと同様
な動作を行うＮチャネルＭＯＳＦＥＴ３４Ｂと、Ｐチャ
ネルＭＯＳＦＥＴ３７Ａと同様な動作を行うＮチャネル
ＭＯＳＦＥＴ３７Ｂと、インバータ３５Ａ、３６Ａと同
様な動作を行うインバータ３５Ｂ、３６Ｂとが設けられ
たものである。
１６1の回路動作を、図２に基づいて説明する。冗長行
アドレス判定回路１６1は、図５に示す従来の冗長行ア
ドレス判定回路１６Ａ1に対して、アドレス信号２１に
よりアドレス相補信号４１1、４１2、・・・、４１9の
他にバンク選択信号４４a、４４bが入力され、バンク選
択信号４４a、４４bがベースに接続されたＮチャネルＭ
ＯＳＦＥＴ４２a、４２bと、ＮチャネルＭＯＳＦＥＴ４
２a、４２bと節点５４との間に設けられたヒューズ素子
４３a、４３bと、ＮチャネルＭＯＳＦＥＴ３４Ａと同様
な動作を行うＮチャネルＭＯＳＦＥＴ３４Ｂと、Ｐチャ
ネルＭＯＳＦＥＴ３７Ａと同様な動作を行うＮチャネル
ＭＯＳＦＥＴ３７Ｂと、インバータ３５Ａ、３６Ａと同
様な動作を行うインバータ３５Ｂ、３６Ｂとが設けられ
たものである。
【００４２】冗長行アドレス判定回路１６1において、
バンクＢの行アドレスをプログラミングするには、該当
するヒューズ素子４３1、４３2、・・・、４３9、およ
び４３bをブローする。入力されたバンクＢのアドレス
信号２１、すなわち相補アドレス信号４１1、４１2、・
・・、４１9がプログラミングされたアドレスに一致す
ると、バンク選択信号４４bが選択されＮチャネルＭＯ
ＳＦＥＴ４２Ｂが導通するが、ヒューズ素子４３bはブ
ローされ遮断され、しかも該当するアドレスのヒューズ
素子４３1〜４３9がブローされているので、あらかじめ
ＰチャネルＭＯＳＦＥＴ３１により充電されている節点
５４は放電されない。そしてバンクＢの冗長行選択信号
ラッチ信号５２Ｂがアクティブとなり、冗長行選択信号
２２Ｂ1がアクティブとなることで、バンクＢの冗長ワ
ード線ドライバ１４Ｂ1がアクティブとなる。バンクＡ
の行アドレスをプログラミングするには、同様にヒュー
ズ素子４３aをブローし、入力アドレスが一致した場合
には、冗長行選択信号ラッチ信号５２Ａが活性化され、
冗長行選択信号２２Ａ1がアクティブとなる。
バンクＢの行アドレスをプログラミングするには、該当
するヒューズ素子４３1、４３2、・・・、４３9、およ
び４３bをブローする。入力されたバンクＢのアドレス
信号２１、すなわち相補アドレス信号４１1、４１2、・
・・、４１9がプログラミングされたアドレスに一致す
ると、バンク選択信号４４bが選択されＮチャネルＭＯ
ＳＦＥＴ４２Ｂが導通するが、ヒューズ素子４３bはブ
ローされ遮断され、しかも該当するアドレスのヒューズ
素子４３1〜４３9がブローされているので、あらかじめ
ＰチャネルＭＯＳＦＥＴ３１により充電されている節点
５４は放電されない。そしてバンクＢの冗長行選択信号
ラッチ信号５２Ｂがアクティブとなり、冗長行選択信号
２２Ｂ1がアクティブとなることで、バンクＢの冗長ワ
ード線ドライバ１４Ｂ1がアクティブとなる。バンクＡ
の行アドレスをプログラミングするには、同様にヒュー
ズ素子４３aをブローし、入力アドレスが一致した場合
には、冗長行選択信号ラッチ信号５２Ａが活性化され、
冗長行選択信号２２Ａ1がアクティブとなる。
【００４３】以上のように、冗長行アドレス判定回路１
６1は、正規メモリセルアレイ１１、Ａ1、１１Ａ2の他
に、メモリセルアレイ１１Ｂ1、１１Ｂ2の合計４プレー
トのいずれをも置換することができる。
６1は、正規メモリセルアレイ１１、Ａ1、１１Ａ2の他
に、メモリセルアレイ１１Ｂ1、１１Ｂ2の合計４プレー
トのいずれをも置換することができる。
【００４４】上記では、冗長行アドレス判定回路１６1
について説明したが、冗長行アドレス判定回路１６2〜
１６4も同様な動作を行う。上記で説明したように、本
実施形態の半導体記憶装置は、全バンクでなく、任意の
バンクを選択的に置換することができるため、不良でな
いメモリを予め試験をしていない冗長メモリセルアレイ
に不必要に置換しないですむ。
について説明したが、冗長行アドレス判定回路１６2〜
１６4も同様な動作を行う。上記で説明したように、本
実施形態の半導体記憶装置は、全バンクでなく、任意の
バンクを選択的に置換することができるため、不良でな
いメモリを予め試験をしていない冗長メモリセルアレイ
に不必要に置換しないですむ。
【００４５】また、メモリセルプレートの端部は構造的
に周期性が崩れるところであるため、メモリセルが不良
になりやすい傾向にある。このように、バンクＡとバン
クＢで同じ特定のアドレスを置換したい場合には、本実
施形態の回路構成では、ヒューズ素子４３a、４３bの両
方をブローすることで、１つの冗長行アドレス判定回路
で両バンクのアドレスをプログラミングすることができ
る。そのため、ヒューズ素子数をほとんど増やすことな
く、最大で４プレート当たり８冗長ワード線の冗長構
成、すなわち置換効率を２倍にまで増加できる効果を有
する。
に周期性が崩れるところであるため、メモリセルが不良
になりやすい傾向にある。このように、バンクＡとバン
クＢで同じ特定のアドレスを置換したい場合には、本実
施形態の回路構成では、ヒューズ素子４３a、４３bの両
方をブローすることで、１つの冗長行アドレス判定回路
で両バンクのアドレスをプログラミングすることができ
る。そのため、ヒューズ素子数をほとんど増やすことな
く、最大で４プレート当たり８冗長ワード線の冗長構
成、すなわち置換効率を２倍にまで増加できる効果を有
する。
【００４６】なお、本実施形態によると、冗長行選択信
号の配線本数が増加し、チップサイズの増加が懸念され
るが、冗長行アドレス判定回路の出力信号をエンコード
し、配線を走行した後に冗長ワード線ドライバでデコー
ドすることで、チップを走行する配線数を大幅に削減で
きる。
号の配線本数が増加し、チップサイズの増加が懸念され
るが、冗長行アドレス判定回路の出力信号をエンコード
し、配線を走行した後に冗長ワード線ドライバでデコー
ドすることで、チップを走行する配線数を大幅に削減で
きる。
【００４７】本実施形態を、ある２５６ＭビットのＤＲ
ＡＭに適用した場合について、チップ面積の増加分を試
算する。従来のチップサイズは、１３．３ｍｍ×２３．
９６ｍｍであり、冗長ワード線は１本当たり０．６μ
ｍ、冗長行選択信号のための配線は２μｍとすると。行
デコーダに平行な方向の長さは、冗長ワード線がプレー
ト当たり３２組増加するため、０．６％増加する（３２
組×２本×２プレート×０．６μｍ／１３．３ｍｍ）。
また、行デコーダに垂直な方向の長さは、デコードされ
た冗長行選択信号が７本増加するため、０．１％増加す
る（７本×２プレート×２μｍ／２３．９６ｍｍ）。こ
れらの増加は、いずれもほとんど無視できる増加量であ
る。
ＡＭに適用した場合について、チップ面積の増加分を試
算する。従来のチップサイズは、１３．３ｍｍ×２３．
９６ｍｍであり、冗長ワード線は１本当たり０．６μ
ｍ、冗長行選択信号のための配線は２μｍとすると。行
デコーダに平行な方向の長さは、冗長ワード線がプレー
ト当たり３２組増加するため、０．６％増加する（３２
組×２本×２プレート×０．６μｍ／１３．３ｍｍ）。
また、行デコーダに垂直な方向の長さは、デコードされ
た冗長行選択信号が７本増加するため、０．１％増加す
る（７本×２プレート×２μｍ／２３．９６ｍｍ）。こ
れらの増加は、いずれもほとんど無視できる増加量であ
る。
【００４８】上記の実施形態の説明では、ワード線を冗
長目メモリセルアレイにより置換する場合について説明
したが、同様な方法によりビット線を冗長メモリセルア
レイにより置換する場合についても適用することができ
る。
長目メモリセルアレイにより置換する場合について説明
したが、同様な方法によりビット線を冗長メモリセルア
レイにより置換する場合についても適用することができ
る。
【００４９】
【発明の効果】以上説明したように本発明は、下記のよ
うな効果を有する。 （１）あるバンクのワード線を冗長メモリセルアレイに
より置換した場合でも、他のバンクのワード線を不必要
に冗長メモリセルアレイと置換することがない。 （２）異なるバンクにおいて、同じ行アドレスのメモリ
セルが不良の場合に、置換効率を向上することができ
る。
うな効果を有する。 （１）あるバンクのワード線を冗長メモリセルアレイに
より置換した場合でも、他のバンクのワード線を不必要
に冗長メモリセルアレイと置換することがない。 （２）異なるバンクにおいて、同じ行アドレスのメモリ
セルが不良の場合に、置換効率を向上することができ
る。
【図１】本発明の一実施形態の半導体記憶装置の構成を
示したブロック図である。
示したブロック図である。
【図２】図１中の冗長行アドレス判定回路１６1の回路
図である。
図である。
【図３】従来の半導体記憶装置の構成を示したブロック
図である。
図である。
【図４】図３中の冗長行アドレス判定回路１６Ａ1の回
路図である。
路図である。
【図５】従来の他の半導体記憶装置の構成を示したブロ
ック図である。
ック図である。
【図６】従来の他の半導体記憶装置の構成を示したブロ
ック図である。
ック図である。
１１Ａ1〜１１Ａ4 正規メモリセルアレイ １１Ｂ1、１１Ｂ2 正規メモリセルアレイ １２Ａ1〜１２Ａ4 正規行デコーダ １２Ｂ1、１２Ｂ2 正規行デコーダ １３Ａ1〜１３Ａ4 冗長メモリセルアレイ １３Ｂ1、１３Ｂ2 冗長メモリセルアレイ １４Ａ1〜１４Ａ4 冗長ワード線ドライバ １４Ｂ1〜１４Ｂ4 冗長ワード線ドライバ １５Ａ1〜１５Ａ4、１５Ａ8 センスアンプ １５Ｂ1、１５Ｂ2、１５Ｂ9 センスアンプ １６1〜１６4 冗長行アドレス判定回路 １６Ａ1〜１６Ａ4 冗長行アドレス判定回路 ２１ アドレス信号 ２２Ａ1〜２２Ａ4 冗長行選択信号 ２２Ｂ1〜２２Ｂ4 冗長行選択信号 ３１ ＰチャネルＭＯＳＦＥＴ ３２ ＰチャネルＭＯＳＦＥＴ ３３ インバータ ３４Ａ、３４Ｂ ＮチャネルＭＯＳＦＥＴ ３５Ａ、３５Ｂ インバータ ３６Ａ、３６Ｂ インバータ ３７Ａ、３７Ｂ ＰチャネルＭＯＳＦＥＴ ４１1〜４１9 相補アドレス信号 ４２1〜４２9、４２a、４２b ＮチャネルＭＯＳＦＥ
Ｔ ４３1〜４３9、４３a、４３b ヒューズ素子 ４４a、４４b バンク選択信号 ５２Ａ、５２Ｂ 冗長行選択信号ラッチ信号 ５３Ａ、５３Ｂ 冗長行選択信号プリチャージ信号 ５４ 節点
Ｔ ４３1〜４３9、４３a、４３b ヒューズ素子 ４４a、４４b バンク選択信号 ５２Ａ、５２Ｂ 冗長行選択信号ラッチ信号 ５３Ａ、５３Ｂ 冗長行選択信号プリチャージ信号 ５４ 節点
Claims (2)
- 【請求項１】 複数のメモリセルから構成されるメモリ
セルアレイと、前記メモリセルアレイの不良のメモリセ
ルの存在するワード線を置換するための冗長メモリセル
アレイとから構成される複数のバンクと、 アドレス信号により不良のメモリセルの存在するワード
線の行アドレスが指定されると、前記冗長メモリセルア
レイをアクティブとするための冗長行選択信号を前記各
バンク毎に出力することのできる複数の冗長行アドレス
判定回路とから構成される半導体記憶装置。 - 【請求項２】 複数のメモリセルから構成されるメモリ
セルアレイと、前記メモリセルアレイの不良のメモリセ
ルの存在するビット線を置換するための冗長メモリセル
アレイとから構成される複数のバンクと、 アドレス信号により不良のメモリセルの存在するビット
線の列アドレスが指定されると、前記冗長メモリセルア
レイをアクティブとするための冗長列選択信号を前記各
バンク毎に出力することのできる複数の冗長列アドレス
判定回路とから構成される半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9136887A JPH10334690A (ja) | 1997-05-27 | 1997-05-27 | 半導体記憶装置 |
| KR1019980019111A KR100299888B1 (ko) | 1997-05-27 | 1998-05-26 | 용장메모리셀어레이에의해향상된치환효율을가지는반도체장치 |
| US09/084,107 US6055196A (en) | 1997-05-27 | 1998-05-26 | Semiconductor device with increased replacement efficiency by redundant memory cell arrays |
| CN98101892A CN1200544A (zh) | 1997-05-27 | 1998-05-26 | 一种高效替换备用存储单元阵列的半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9136887A JPH10334690A (ja) | 1997-05-27 | 1997-05-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10334690A true JPH10334690A (ja) | 1998-12-18 |
Family
ID=15185879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9136887A Pending JPH10334690A (ja) | 1997-05-27 | 1997-05-27 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6055196A (ja) |
| JP (1) | JPH10334690A (ja) |
| KR (1) | KR100299888B1 (ja) |
| CN (1) | CN1200544A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000077028A (ko) * | 1999-04-15 | 2000-12-26 | 카네코 히사시 | 반도체 메모리 장치용 리던던시 데이터 설정 방법 및 장치 |
| KR100616491B1 (ko) * | 1999-11-12 | 2006-08-28 | 주식회사 하이닉스반도체 | 반도체메모리소자의 컬럼리던던시회로 |
| JP2007102847A (ja) * | 2005-09-30 | 2007-04-19 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2008269761A (ja) * | 2007-04-17 | 2008-11-06 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| JP2009170082A (ja) * | 2008-01-15 | 2009-07-30 | Samsung Electronics Co Ltd | ３次元アレイ構造を備えるメモリ装置及びそのリペア方法 |
| JP2010080057A (ja) * | 1999-04-06 | 2010-04-08 | Thera Consultants Llc | 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置 |
| US7835206B2 (en) | 2006-09-14 | 2010-11-16 | Elpida Memory, Inc. | Semiconductor memory device capable of relieving defective bits found after packaging |
| JP2013012291A (ja) * | 2012-09-10 | 2013-01-17 | Lapis Semiconductor Co Ltd | 半導体記憶装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000285693A (ja) * | 1999-03-31 | 2000-10-13 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2001101890A (ja) * | 1999-09-28 | 2001-04-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE10038664B4 (de) * | 2000-08-08 | 2009-08-27 | Qimonda Ag | Halbleiterspeicher mit Redundanz-Schaltung für Wortleitungen |
| TW546664B (en) * | 2001-01-17 | 2003-08-11 | Toshiba Corp | Semiconductor storage device formed to optimize test technique and redundancy technology |
| KR100481175B1 (ko) * | 2002-08-08 | 2005-04-07 | 삼성전자주식회사 | 시프트 리던던시 회로들을 가지는 반도체 메모리 장치 |
| US6809972B2 (en) * | 2003-03-13 | 2004-10-26 | Infineon Technologies Ag | Circuit technique for column redundancy fuse latches |
| JP4607685B2 (ja) * | 2005-06-30 | 2011-01-05 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| JP5154391B2 (ja) | 2008-12-11 | 2013-02-27 | 三星電子株式会社 | 置換情報記憶素子アレイおよびそれを用いた置換情報読出し装置 |
| KR102204390B1 (ko) * | 2014-09-12 | 2021-01-18 | 삼성전자주식회사 | 빠른 불량 셀 구제 동작의 메모리 장치 |
| JP6896597B2 (ja) * | 2017-12-20 | 2021-06-30 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR102669502B1 (ko) | 2019-07-09 | 2024-05-27 | 삼성전자주식회사 | 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950001837B1 (ko) * | 1992-07-13 | 1995-03-03 | 삼성전자주식회사 | 퓨우즈 박스를 공유하는 로우 리던던시 회로 |
| US5396124A (en) * | 1992-09-30 | 1995-03-07 | Matsushita Electric Industrial Co., Ltd. | Circuit redundancy having a variable impedance circuit |
| JPH07176200A (ja) * | 1993-12-17 | 1995-07-14 | Fujitsu Ltd | 半導体記憶装置 |
| JP2742220B2 (ja) * | 1994-09-09 | 1998-04-22 | 松下電器産業株式会社 | 半導体記憶装置 |
| JPH09167499A (ja) * | 1995-12-18 | 1997-06-24 | Hitachi Ltd | 半導体記憶装置 |
-
1997
- 1997-05-27 JP JP9136887A patent/JPH10334690A/ja active Pending
-
1998
- 1998-05-26 CN CN98101892A patent/CN1200544A/zh active Pending
- 1998-05-26 KR KR1019980019111A patent/KR100299888B1/ko not_active IP Right Cessation
- 1998-05-26 US US09/084,107 patent/US6055196A/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010080057A (ja) * | 1999-04-06 | 2010-04-08 | Thera Consultants Llc | 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置 |
| KR20000077028A (ko) * | 1999-04-15 | 2000-12-26 | 카네코 히사시 | 반도체 메모리 장치용 리던던시 데이터 설정 방법 및 장치 |
| KR100616491B1 (ko) * | 1999-11-12 | 2006-08-28 | 주식회사 하이닉스반도체 | 반도체메모리소자의 컬럼리던던시회로 |
| JP2007102847A (ja) * | 2005-09-30 | 2007-04-19 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US7835206B2 (en) | 2006-09-14 | 2010-11-16 | Elpida Memory, Inc. | Semiconductor memory device capable of relieving defective bits found after packaging |
| JP2008269761A (ja) * | 2007-04-17 | 2008-11-06 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| JP2009170082A (ja) * | 2008-01-15 | 2009-07-30 | Samsung Electronics Co Ltd | ３次元アレイ構造を備えるメモリ装置及びそのリペア方法 |
| JP2013012291A (ja) * | 2012-09-10 | 2013-01-17 | Lapis Semiconductor Co Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980087382A (ko) | 1998-12-05 |
| KR100299888B1 (ko) | 2001-09-06 |
| US6055196A (en) | 2000-04-25 |
| CN1200544A (zh) | 1998-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6834016B2 (en) | Semiconductor memory device having redundancy system | |
| US7079432B2 (en) | Semiconductor storage device formed to optimize test technique and redundancy technology | |
| JPH10334690A (ja) | 半導体記憶装置 | |
| JP3763085B2 (ja) | 半導体メモリ装置の列冗長回路 | |
| JP2575919B2 (ja) | 半導体記憶装置の冗長回路 | |
| JPH0817197A (ja) | 半導体記憶装置 | |
| JPH0574191A (ja) | 半導体記憶装置 | |
| US5907515A (en) | Semiconductor memory device | |
| KR20020071845A (ko) | 메모리 장치내의 멀티플렉스된 중복 계획을 위한 회로 및방법 | |
| JP3361018B2 (ja) | 半導体記憶装置 | |
| JPH1173792A (ja) | 半導体記憶装置 | |
| KR20020011848A (ko) | 반도체 기억 장치 | |
| US6335892B1 (en) | Method to electrically program antifuses | |
| US6262923B1 (en) | Semiconductor memory device with redundancy function | |
| US6545920B2 (en) | Defective address storage scheme for memory device | |
| JP3606567B2 (ja) | Ｓｒａｍ装置 | |
| US6975548B2 (en) | Memory device having redundant memory cell | |
| KR100246182B1 (ko) | 메모리 셀 리페어 회로 | |
| KR100534206B1 (ko) | 반도체 메모리 장치의 리던던시 디코더 | |
| JP3708906B2 (ja) | メモリシステム | |
| JP2976745B2 (ja) | 半導体集積回路 | |
| KR20030094684A (ko) | 플렉서블 리던던시 구조를 갖는 반도체 메모리 장치 | |
| KR100810928B1 (ko) | 메모리 셀들의 결함있는 열들을 수리하는 방법 및 장치 | |
| KR20020002913A (ko) | 반도체 메모리 소자의 리던던시 장치 | |
| JPH09213098A (ja) | 半導体記憶装置 |