JP2007102847A - 半導体記憶装置 - Google Patents

Abstract

【課題】ヒューズセットを用いた冗長セル列の選択の簡易化を図る。
【解決手段】半導体記憶装置は、メモリセルブロック４０−１，・・・と、複数の冗長セル列４１−１１，・・・と、冗長判定信号をそれぞれ出力する複数のアドレス判定回路５０−１１，・・・と、前記冗長判定信号に基づき、アドレス信号をデコードして冗長セル列４１−１１，・・・及びメモリセルブロック内のメモリセル列を選択する複数のデコーダ６０−１１，・・・とを備えている。各アドレス判定回路は、不良メモリセルの位置を示す冗長位置情報を持つヒューズ５１ａ−１〜５１ａ−８と、メモリセルブロックを選択するためのブロック選択情報を持つヒューズ５１ａ−９と、を有するヒューズセット５１Ａを備え、前記冗長位置情報がアドレス信号と一致するか否かを判定し、この判定結果にブロック選択情報を付加した冗長判定信号を出力する。
【選択図】図１

Description

本発明は、欠陥セルを冗長セル（スペアセル）に置き換えて救済するための冗長回路を備えた半導体記憶装置に関するものである。

従来、冗長回路を備えた半導体記憶装置に関する技術としては、例えば、次のような文献に記載されるものがあった。

特開平８−７７７９１号公報

図８（ａ）〜（ｃ）は、特許文献１等に記載された従来の一般的な半導体記憶装置の冗長回路付近を示す概略の構成図であり、同図（ａ）は冗長回路付近の全体の構成図、同図（ｂ）は同図（ａ）の１つのメモリセルブロック付近の構成図、及び同図（ｃ）は同図（ｂ）中のアドレス判定回路内に設けられるヒューズ状態保持回路の構成図である。

図８（ａ）の半導体記憶装置は、複数個（Ｎ）のメモリセルブロック１０−１〜１０−Ｎを有し、これらの各メモリセルブロック１０−１〜１０−Ｎに対して、冗長セルの列（冗長セル列）が複数列（例えば、２列）１１−１１，１１−１２〜１１−Ｎ１，１１−Ｎ２ずつ割り当てられている。各メモリセルブロック１０−１〜１０−Ｎは、複数本（例えば、２^８（＝２５６）×２＝５１２本）のワード線と、これらと直交する複数本（例えば、５１２本）のビット線とを有し、これらのワード線とビット線との交差箇所に、データ格納用のメモリセルがそれぞれ接続されている。各メモリセルブロック１０−１〜１０−Ｎに割り当てられた２列の冗長セル列１１−１１，１１−１２〜１１−Ｎ１，１１−Ｎ２は、例えば、２本の冗長ワード線と、これと直交する５１２本のビット線とを有し、これらの交差箇所に、不良メモリセルである欠陥セルを置き換えるための冗長セルがそれぞれ接続されている。各メモリセルブロック１０−１〜１０−Ｎにおいて、あるワード線に接続されたメモリセル列中の一部に欠陥セルが含まれている場合は、このワード線の選択時に、１本の冗長セル列（例えば、１１−１１〜１１−Ｎ１）に置き換えられる。

各メモリセルブロック１０−１〜１０−Ｎには、ワード線と冗長セル列の冗長ワード線を選択するための各２個のアドレス判定回路２０−１１，２０−１２〜２０−Ｎ１，２０−Ｎ２と、この出力側に接続された各１個のデコーダ３０−１〜３０−Ｎとが、設けられている。

各アドレス判定回路２０−１１，・・・は、例えば、欠陥セルの位置（即ち、欠陥セルが含まれるワード線のアドレス）を記憶するためにレーザで切断されるレーザリペアヒューズ１本とその状態を保持してヒューズ状態表示信号ＦＳをそれぞれ出力する例えば８個のヒューズ状態保持回路２１と、その８本のヒューズ状態表示信号ＦＳとアドレス信号Ａｉ（例えば、ブロック選択用の上位３ビットＡ９〜Ａ１１とブロック内部選択用の下位８ビットＡ１〜Ａ８の合計１１ビットＡ１〜Ａ１１の信号）の内の下位８ビットＡ１〜Ａ８との一致／不一致を判定して冗長判定信号ＲＪを出力する論理回路とにより、構成されている。

各ヒューズ状態保持回路２１は、一方の電極がグランドＧＮＤに接続された冗長アドレス設定用の１本のレーザリペアヒューズ２１ａと、このヒューズ２１ａの他方の電極と電源電圧ＶＣＣノードとの間に並列に接続されたＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）２１ｂ，２１ｃと、このＰＭＯＳ２１ｃのゲート及びドレイン間に接続された信号反転用のインバータ２１ｄとにより、構成されている。この各ヒューズ状態保持回路２１において、ヒューズ２１ａが未切断状態の場合、制御信号ＣＳの電位が低レベル（以下「Ｌ」という。）の時には、ＰＭＯＳ２１ｂがオンし、このＰＭＯＳ２１ｂのドレインの電位が高レベル（以下「Ｈ」という。）になり、これがインバータ２１ｄで反転されてＬ（＝論理“０”）のヒューズ状態表示信号ＦＳが出力される。ヒューズ２１ａが切断状態の場合、ＰＭＯＳ２１ｃのドレインがＬ（＝ＧＮＤ電位）となり、これがインバータ２１ｄで反転されてＨとなり、ヒューズ状態表示信号ＦＳが論理“１”に保持される。

各アドレス判定回路２０−１１，・・・中には８個のヒューズ状態保持回路２１が設けられ、この各ヒューズ状態保持回路２１内に１本のヒューズ２１ａを有しているので、各アドレス判定回路２０−１１，・・・毎にヒューズ８本のセット（ヒューズセット）２１Ａが設けられることになる。

各デコーダ３０−１，・・・は、各２個のアドレス判定回路２０−１１，２０−１２，・・・からそれぞれ出力される２本の冗長判定信号ＲＪを駆動して２本の冗長ワード線を活性化するための２本の冗長Ｘ選択信号ＲＳＬと、アドレス信号Ａｉの下位８ビットＡ１〜Ａ８と２本の冗長判定信号ＲＪをデコードして５１２本のワード線を活性化するための５１２本（＝２^８×２）のＸ選択信号ＳＬとを出力する回路である。

このように、図８の半導体記憶装置では、各々のメモリセルブロック１０−１，・・・に対して２列の冗長セル列１１−１１，１１−１２，・・・が割り当てられ、これらの各冗長セル列１１−１１，１１−１２，・・・は、欠陥セルの位置を記憶するためのヒューズセット２１Ａと１対１に対応している。そして、各ヒューズセット２１Ａは、メモリセルブロック１０−１，・・・中の欠陥セルの含まれるワード線のアドレス（＝２^８＝２５６）を指し示せるように８本のヒューズ２１ａで構成され、このヒューズセット２１Ａが冗長セル列１１−１１，１１−１２，・・・に対応するために２セット設けられている。

例えば、メモリセルブロック１０−１中のあるメモリセルが欠陥セルの場合、この欠陥セルを有するメモリセル列のアドレスに対応するアドレス判定回路２０−１１中の８個のヒューズ状態保持回路２１の内の１個のヒューズ状態保持回路２１中のヒューズ２１ａが切断される。

その欠陥セルに対してデータを書き込む場合、その欠陥セルが接続されたワード線を選択するためのアドレス信号Ａｉが入力されると、このアドレス信号Ａｉとアドレス判定回路２０−１１から出力された冗長判定信号ＲＪとが、デコーダ３０−１でデコードされ、このデコード結果であるＸ選択信号ＳＬ及び冗長Ｘ選択信号ＲＳＬによって、欠陥セルが接続されたワード線が非活性化状態になり、これと置き換わる冗長セル列１１−１１の冗長ワード線が活性化される。そして、欠陥セルが接続されたビット線がアドレス信号Ａｉにより選択され、この選択されたビット線と冗長セル列１１−１１の冗長ワード線との交差箇所に接続された冗長セルに対し、欠陥セルに置き換わってデータが書き込まれることになる。

従来の図８のような半導体記憶装置では、各メモリセルブロック１０−１，・・・中に２個の欠陥セルがあっても、冗長セルに置き換えることによって救済可能である。ところで、このようなメモリセルブロック１０−１，・・・を多数並べたメモリセルを見ると、全てのメモリセルブロック１０−１，・・・に亘って均一に欠陥セルが散らばっている状態、即ち、各メモリセルブロック１０−１，・・・共に欠陥セルが２個ずつ存在する状態は起こり難く、実際には欠陥セルはある箇所に集まっていたり、ある箇所は少なかったりと、濃淡がある。

例えば、２個の隣接したメモリセルブロック１０−１，１０−２があり、各々のメモリセルブロック１０−１，１０−２共に２個の欠陥セルまでは救済可能であったとしても、１番目のメモリセルブロック１０−１に欠陥セルが１個、２番目のメモリセルブロック１０−２に欠陥セルが３個ある場合は、平均的にはメモリセルブロック当たりの欠陥セルは２個であるが、救済は不可能となる。

冗長セル列１１−１１，１１−１２，・・・の数を４つにできれば対応できるが、ヒューズ２１ａのピッチは大きいので、ヒューズセット２１Ａを増やすことは大幅なチップサイズ増となる。

そこで、このような課題を解決するために、例えば、図９のような半導体記憶装置の構成が考えられる。

図９は、従来の課題を説明するための半導体記憶装置の冗長回路付近を示す概略の構成図であり、図８中の要素と共通の要素には共通の符号が付されている。

この半導体記憶装置では、メモリセルブロック１０−１，・・・内に４列の冗長セル列１１−１１〜１１−１４，・・・を設け、２個のメモリセルブロック１０−１，１０−２，・・・でアドレス判定回路２０−１１，２０−１２，・・・内のヒューズセット２１Ａを共用させている。そのため、ヒューズセット２１Ａの数は変わらずに、２つのメモリセルブロック１０−１，１０−２，・・・で４個の欠陥セルを置き換えることが可能となり、上記の例でも救済可能となる。

しかしながら、図９では、８本のヒューズ２１ａからなるヒューズセット２１Ａを単純に各メモリセルブロック１０−１，１０−２，・・・間で共用させる構成であるため、例えば、アドレス判定回路２０−１１内のヒューズセット２１Ａにより選択される冗長セル列１１−１１で、メモリセルブロック１０−１のあるアドレスだけ救済しようとしても、そのヒューズセット２１Ａが隣のメモリセルブロック１０−２の冗長セル列１１−２１にも接続されているので、そのメモリセルブロック１０−２のアドレスも同時に置き換えられてしまうという不都合が生じる。これを解消するためには、ヒューズセット２１Ａを切り替えて使用したり、あるいは、メモリセルブロック１０−１を指示する情報を用いて、ヒューズセット２１Ａにより選択される冗長セル列１１−１１のみを指定する構成にすればよいが、回路構成や制御方法を複雑化することなく、しかも、チップサイズをそれほど増大させることなく、実現することが困難であった。

本発明の半導体記憶装置は、複数のメモリセルを有するメモリセル列がそれぞれ設けられた複数のメモリセルブロックと、前記各メモリセルブロックに対して設けられ、不良メモリセルを置き換えるための冗長セルがそれぞれ複数設けられた複数の冗長セル列と、前記複数のメモリセルブロックに対応して設けられ、冗長判定信号をそれぞれ出力する複数のアドレス判定回路と、前記複数のアドレス判定回路に対応して設けられ、前記冗長判定信号に基づき、前記アドレス信号をデコードして前記冗長セル列及び前記メモリセル列を選択する複数のデコーダとを備えている。

前記各アドレス判定回路は、前記メモリセルブロック内における前記不良メモリセルの位置を示す冗長位置情報を持つ複数の第１のヒューズと、前記不良メモリセルが含まれる前記メモリセルブロックを選択するためのブロック選択情報を持つ第２のヒューズと、を有するヒューズセットを備え、前記冗長位置情報がアドレス信号と一致するか否かを判定し、この判定結果に前記ブロック選択情報を付加した冗長判定信号を出力する回路である。

本発明によれば、ヒューズセットにブロック選択情報を持つ第２のヒューズを設けたので、２つのメモリセルブロックの冗長セル列が同時に選択されることがなくなり、ヒューズセット中の第２のヒューズでプログラムした方のメモリセルブロックの冗長セル列のみ選択される。これにより、冗長セル列に欠陥を含んでいた場合に起きる置き換え不良の確率を下げることができる。更に、冗長判定結果を表す配線の本数を削減でき、チップ面積を変えずに、ヒューズセットの数を増やすことができ、チップ面積を変えずに、より多くの欠陥セルを救済することができる。

半導体記憶装置は、複数のメモリセルを有するメモリセル列がそれぞれ設けられた複数のメモリセルブロックと、前記各メモリセルブロックに対して設けられ、不良メモリセルを置き換えるための冗長セルがそれぞれ複数設けられた複数の冗長セル列と、前記複数のメモリセルブロックに対応して設けられ、冗長判定信号をそれぞれ出力する複数のアドレス判定回路と、前記複数のアドレス判定回路に対応して設けられ、前記冗長判定信号に基づき、前記アドレス信号をデコードして前記冗長セル列及び前記メモリセル列を選択する複数のデコーダとを備えている。

前記各アドレス判定回路は、ヒューズセットを備えている。このヒューズセットは、前記メモリセルブロック内における前記不良メモリセルの位置を示す冗長位置情報を持つ複数の第１のヒューズと、前記不良メモリセルが含まれる前記メモリセルブロックを選択するためのブロック選択情報を持つ第２のヒューズとを有している。そして、前記各アドレス判定回路では、前記冗長位置情報がアドレス信号と一致するか否かを判定し、この判定結果に前記ブロック選択情報を付加した冗長判定信号を出力する。

（実施例１の構成）
図１は、本発明の実施例１における半導体記憶装置の冗長回路付近を示す構成図である。図２（ａ）、（ｂ）は、本発明の実施例１における半導体記憶装置の冗長回路付近を示す概略の構成図であり、同図（ａ）は冗長回路付近の全体の構成図、及び同図（ｂ）は同図（ａ）中のアドレス判定回路内に設けられるヒューズ状態保持回路の構成図である。なお、図２（ａ）には、図１のデコーダの図示が省略されている。

本実施例１の半導体記憶装置は、従来と同様に、複数個（Ｎ）のメモリセルブロック４０−１〜４０−Ｎを有し、これらの各メモリセルブロック４０−１〜４０−Ｎに対して、冗長セル列が複数列（例えば、４列）４１−１１，４１−１２，４１−１３，４１−１４〜４１−Ｎ１，４１−Ｎ２，４１−Ｎ３，４１−Ｎ４ずつ割り当てられている。各メモリセルブロック４０−１〜４０−Ｎは、複数のメモリセル列により構成され、これらのメモリセル列が、複数本（例えば、２^８（＝２５６）×２＝５１２本）のワード線と、これらと直交する複数本（例えば、５１２本）のビット線とを有し、これらのワード線とビット線との交差箇所に、メモリセルがそれぞれ接続されている。

各メモリセルブロック４０−１〜４０−Ｎに割り当てられた４列の冗長セル列４１−１１，４１−１２，４１−１３，４１−１４〜４１−Ｎ１，４１−Ｎ２，４１−Ｎ３，４１−Ｎ４は、例えば、４本の冗長ワード線と、これと直交する５１２本のビット線とを有し、これらの交差箇所に、欠陥セル置換用の冗長セルがそれぞれ接続されている。各メモリセルブロック４０−１〜４０−Ｎにおいて、あるワード線に接続されたメモリセル列中の一部に欠陥セルが含まれている場合は、このワード線の選択時に、１本の冗長セル列（例えば、４１−１１〜４１−Ｎ１）に置き換えられる。

各メモリセルブロック４０−１〜４０−Ｎには、ワード線と冗長セル列の冗長ワード線を選択するための各２個のアドレス判定回路５０−１１，５０−１２〜５０−Ｎ１，５０−Ｎ２と、この出力側に接続された各２個のデコーダ６０−１１，６０−１２〜６０−Ｎ１，６０−Ｎ２とが、設けられている。

図３は、図１中のアドレス判定回路５０−１１の一例を示す構成図である。
図１中の各アドレス判定回路アドレス判定回路５０−１１，５０−１２〜５０−Ｎ１，５０−Ｎ２は、同一の構成である。例えば、図３に示すアドレス判定回路５０−１１は、欠陥セルの位置（即ち、欠陥セルが含まれるワード線のアドレス）を記憶するためにレーザで切断されるレーザリペアヒューズ１本とその状態を保持してヒューズ状態表示信号ＦＳ１〜ＦＳ９をそれぞれ出力する例えば９個のヒューズ状態保持回路５０−１〜５０−９と、その９本のヒューズ状態表示信号ＦＳ１〜ＦＳ９とアドレス信号Ａｉ（例えば、ブロック選択用の上位３ビットＡ９〜Ａ１１とブロック内部選択用の下位８ビットＡ１〜Ａ８の合計１１ビットＡ１〜Ａ１１の信号）の内の下位８ビットＡ１〜Ａ８との一致／不一致を判定して２本の冗長判定信号ＲＪ１，ＲＪ２を出力する論理回路とにより、構成されている。

冗長判定信号ＲＪ１，ＲＪ２を出力する論理回路は、例えば、８本のヒューズ状態表示信号ＦＳ１〜ＦＳ８（ヒューズが切断の時は“１”、ヒューズが未切断の時は“０”）とアドレス信号Ａｉ中の下位８ビットＡ１〜Ａ８とをそれぞれ比較して比較信号ＣＲ１〜ＣＲ８（一致の時には“１”、不一致の時には“０”）をそれぞれ出力する８個の排他的論理和ゲート（以下「ＸＯＲゲート」という。）５２−１〜５２−８と、８本の比較信号ＣＲ１〜ＣＲ８の論理積を求める８入力１出力のアンドゲート（以下「ＡＮＤゲート」という。）５３と、ヒューズ状態表示信号ＦＳ９を反転するインバータ５４と、ＡＮＤゲート５３の出力信号とインバータ５４の出力信号との論理積を求めて冗長判定信号ＲＪ１を出力する２入力１出力のＡＮＤゲート５５−１と、ＡＮＤゲート５３の出力信号とヒューズ状態表示信号ＦＳ９との論理積を求めて冗長判定信号ＲＪ２を出力する２入力１出力のＡＮＤゲート５５−２とにより、構成されている。冗長判定信号ＲＪ１，ＲＪ２は、ヒューズブロックとアドレス信号Ａｉ中の下位８ビットＡ１〜Ａ８とが全て一致した時に“１”、それ以外は“０”となる。

各ヒューズ状態保持回路５１−１〜５１−９は、同一の構成である。例えば、ヒューズ状態保持回路５１−１は、図２（ｂ）に示されるように、従来と同様に、一方の電極がグランドＧＮＤに接続された冗長アドレス設定用の１本のレーザリペアヒューズ５１ａ−１と、このヒューズ５１ａ−１の他方の電極と電源電圧ＶＣＣノードとの間に並列に接続されたＰＭＯＳ５１ｂ，５１ｃと、このＰＭＯＳ５１ｃのゲート及びドレイン間に接続された信号反転用のインバータ５１ｄとにより、構成されている。

このヒューズ状態保持回路５１−１において、ヒューズ５１ａ−１が未切断状態の場合、制御信号ＣＳの電位がＬの時には、ＰＭＯＳ５１ｂがオンし、このＰＭＯＳ５１ｂのドレインの電位がＨになり、これがインバータ５１ｄで反転されてＬ（＝“０”）のヒューズ状態表示信号ＦＳ１が出力される。その後、電力消費削減のために、制御信号ＣＳをＨに立ち上げてＰＭＯＳ５１ｂをオフし、このＰＭＯ５１ｂのソース・ドレイン間を流れる電源電流を遮断しても、ヒューズ状態表示信号ＦＳ１の“０”が保持される。ヒューズ５１ａ−１が切断状態の場合、ＰＭＯＳ５１ｃのドレインがＬ（＝ＧＮＤ電位）となり、これがインバータ５１ｄで反転されてＨとなり、ヒューズ状態表示信号ＦＳ１が“１”に保持される。

各アドレス判定回路５０−１１，５０−１２〜５０−Ｎ１，５０−Ｎ２中には９個のヒューズ状態保持回路５１−１〜５１−９が設けられ、この各ヒューズ状態保持回路５１−１〜５１−９内に各１本のヒューズ２１ａ−１〜５１ａ−９を有しているので、各アドレス判定回路５０−１１，５０−１２〜５０−Ｎ１，５０−Ｎ２毎にヒューズ９本のヒューズセット５１Ａが設けられることになる。このヒューズセット５１Ａの内、８本の第１のヒューズ５１ａ−１〜５１ａ−８は、ブロック内の位置（アドレス）を示す情報用のヒューズ、１本の第２のヒューズ５１ａ−９は、置き換えるブロックを指定するためのブロック情報用のヒューズであり、このブロック選択用のヒューズ５１ａ−９を有することが従来と大きく異なる。

図４は、図１中のデコーダ６０−１１の一例を示す構成図である。
図１中の各デコーダ６０−１１，６０−１２〜６０−Ｎ１，６０−Ｎ２は、同一の構成である。例えば、図４に示すデコーダ６０−１１は、アドレス判定回路５０−１１から出力される２本の冗長判定信号ＲＪ１，ＲＪ１を駆動して２列の冗長セル列４１−１１，４１−２１の冗長ワード線を活性化するための２本の冗長Ｘ選択信号ＲＳＬ１，ＲＳＬ２と、アドレス信号Ａｉの下位８ビットＡ１〜Ａ８と２本の冗長判定信号ＲＪ１，ＲＪ２をデコードして２５６本のワード線を活性化するための２５６本（＝２^８）のＸ選択信号ＳＬ１〜ＳＬＬ２５６とを出力する回路である。

このデコーダ６０−１１は、例えば、アドレス信号Ａｉの下位８ビットＡ１〜Ａ８をプリデコードしてバス信号Ｓ６１−１，Ｓ６１−２，Ｓ６１−３，Ｓ６１−４を出力する４個のプリデコーダ６１−１〜６１−４と、冗長判定信号ＲＪ１を駆動して冗長セル列４１−１１へ与える冗長Ｘ選択信号ＲＳＬ１を出力するバッファ６２−１と、冗長判定信号ＲＪ２を駆動して冗長セル列４１−２１へ与える冗長Ｘ選択信号ＲＳＬ２を出力するバッファ６２−２と、２本の冗長Ｘ選択信号ＲＳＬ１，ＲＳＬ２の否定論理和を求めて冗長使用時に通常のＸ選択信号ＳＬ１〜ＳＬ２５６を停止するための停止信号Ｓ６３を出力する２入力１出力のノアゲート（以下「ＮＯＲゲート」という。）６３と、バス信号Ｓ６１−１〜Ｓ６１−６と停止信号Ｓ６３との論理積を求めて２５６本のＸ選択信号ＳＬ１〜ＳＬ２５６を出力する２５６個のＡＮＤゲート６４−１〜６４−２５６とにより、構成されている。

４個のプリデコーダ６１−１〜６１−４の内、プリデコーダ６１−１は、下位２ビットＡ１，Ａ２をプリデコードし、ビットＡ１，Ａ２の状態によってどれか１つの信号線が“１”となる４ビットのバス信号Ｓ６１−１を出力する回路である。同様に、プリデコーダ６１−２は、下位３ビットＡ３，Ａ４，Ａ５をプリデコードし、ビットＡ３，Ａ４，Ａ５の状態によってどれか１つの信号線が“１”となる８ビットのバス信号Ｓ６１−２を出力する回路、プリデコーダ６１−３は、下位３ビットＡ６，Ａ７，Ａ８をプリデコードし、ビットＡ６，Ａ７，Ａ８の状態によってどれか１つの信号線が“１”となる８ビットのバス信号Ｓ６１−３を出力する回路、プリデコーダ６１−４は、上位３ビットＡ９，Ａ１０，Ａ１１をプリデコードし、ビットＡ９，Ａ１０，Ａ１１の状態によってどれか１つの信号線が“１”となる８ビットのバス信号Ｓ６１−４を出力する回路である。

例えば、デコーダ６０−１１から出力される冗長Ｘ選択信号ＲＳＬ１，ＲＳＬ２の内、信号ＲＳＬ１により冗長セル列４１−１１が選択され、信号ＲＳＬ２により冗長セル列４１−２１が選択される。同様に、デコーダ６０−１２から出力される冗長Ｘ選択信号ＲＳＬ１，ＲＳＬ２の内、信号ＲＳＬ１により冗長セル列４１−１２が選択され、信号ＲＳＬ２により冗長セル列４１−２２が選択され、デコーダ６０−２１から出力される冗長Ｘ選択信号ＲＳＬ１，ＲＳＬ２の内、信号ＲＳＬ１により冗長セル列４１−１３が選択され、信号ＲＳＬ２により冗長セル列４１−２３が選択され、更に、デコーダ６０−２２から出力される冗長Ｘ選択信号ＲＳＬ１，ＲＳＬ２の内、信号ＲＳＬ１により冗長セル列４１−１４が選択され、信号ＲＳＬ２により冗長セル列４１−２４が選択される。

このように本実施例１の冗長回路では、１つのメモリセルブロック４０−１，・・・当たり２セットのヒューズセット５１Ａがあり、２つのメモリセルブロック４０−１，４０−２，・・・で共有している。各ヒューズセット５１Ａ毎に、アドレスの一致を検出するアドレス判定回路５０−１１，・・・があり、検出結果情報を示す冗長判定信号ＲＪ１，ＲＪ２の配線がデコーダ６０−１１，・・・を介して２つのメモリセルブロック４０−１，４０−２，・・・に跨って配線されている。この４本の検出結果情報を持つ配線は、冗長セル列４１−１１，４１−１２，４１−１３，４１−１４，・・・に対応しており、又、どれかのヒューズセット５１Ａがアドレス・ブロック情報と一致した時には、ＮＯＲゲート６３によって通常のメモリセルのデコードを停止できるような機構を備えている。

（実施例１の動作）
例えば、隣接する１番目のメモリセルブロック４０−１と２番目のメモリセルブロック４０−２において、１番目のメモリセルブロック４０−１内のあるメモリセルが欠陥セルの場合の動作を説明する。

１番目のメモリセルブロック４０−１内の欠陥セルを有するメモリセル列を例えば冗長セル列４１−１１に置き換えるために、アドレス判定回路５０−１１を構成する９個のヒューズ状態保持回路５１−１〜５１−９内のヒューズセット５１Ａにおいて、欠陥セルのアドレスに対応してヒューズ５１ａ−１〜５１ａ−８中の所定箇所を切断してプログラムすると共に、ヒューズ５１ａ−９を切断して１番目のメモリセルブロック４０−１を指定する。すると、切断されたヒューズ５１ａ−９を有する図３のヒューズ状態保持回路５１−９から出力されるヒューズ状態表示信号ＦＳ９が“１”となり、これがインバータ５４で反転されてＡＮＤゲート５５−２の出力である冗長判定信号ＲＪ２が“０”となる。ＡＮＤゲート５５−２の出力端子は、図４のデコーダ６０−１１内のバッファ６２−２に接続され、更にこのバッファ６２−２の出力端子が、２番目のメモリセルブロック４０−２側の冗長セル列４１−２１のワード線に接続されているので、冗長判定信号ＲＪ２の“０”によって冗長セル列４１−２１の置き換えが禁止される。

１番目のメモリセルブロック４０−１内の欠陥セルに対してデータの書き込み又は読み出しを行う場合は、その欠陥セルが接続されたワード線を選択するためのアドレス信号Ａｉがアドレス判定回路５０−１１，・・・、及びデコーダ６０−１１，・・・に入力される。１番目のメモリセルブロック４０−１に対応する図３のアドレス判定回路５０−１１では、入力されたアドレスＡｉの下位８ビットＡ１〜Ａ８と、ヒューズ状態保持回路５１−１〜５１−８の出力であるプログラムされたヒューズ状態保持信号ＦＳ１〜ＦＳ８とが、ＸＯＲゲート５２−１〜５２−８により比較され、両者が一致する時には比較信号ＣＲ１〜ＣＲ８が“１”、不一致の時には比較信号ＣＲ１〜ＣＲ８が“０”となる。この場合は欠陥セルを選択するためのアドレスＡｉが入力されているので、両者が一致して比較信号ＣＲ１〜ＣＲ８が“１”となり、ＡＮＤゲート５３の出力信号が“１”となる。この時、ヒューズ状態保持信号ＦＳ９が“１”であるので、ＡＮＤゲート５５−１の出力である冗長判定信号ＲＪ１が“１”となる。

ＡＮＤゲート５５−１の出力端子は、図４のデコーダ６０−１１内のバッファ６２−１に接続され、更にこのバッファ６２−１の出力端子が、１番目のメモリセルブロック４０−１側の冗長セル列４１−１１のワード線に接続されているので、冗長判定信号ＲＪ１の“１”によって冗長セル列４１−１１が選択され、欠陥セルに接続されたワードと置き換えられる。そして、欠陥セルが接続されたビット線がアドレス信号Ａｉにより選択され、この選択されたビット線と冗長セル列４１−１１の冗長ワード線との交差箇所に接続された冗長セルに対し、欠陥セルに置き換わってデータの書き込み又は読み出しが行われる。この冗長使用時においては、デコーダ６０−１内のＮＯＲゲート６３の出力である停止信号Ｓ６３が“０”となって、ＡＮＤゲート６４−１〜６４−２５６の出力信号が“０”となり、通常のメモリセルを選択するためのＸ選択信号ＳＬ１〜ＳＬ２５６が停止される。

このように、本実施例１では、例えば、１番目のメモリセルブロック４０−１に対応するアドレス判定回路５０−１１内のヒューズセット５１Ａの情報とアドレス・ブロック情報とが一致するので、このアドレス判定回路５０−１１から、一致したことを示す“１”の冗長判定信号ＲＪ１が出力され、その他のアドレス判定回路５０−１２，・・・からは、アドレスが一致しないため、“０”の冗長判定信号ＲＪ１，ＲＪ２が出力される。冗長セル列４１−１１のデコーダ６０−１１は、一致したことを示す冗長判定信号ＲＪ１と対応しているので、１番目のメモリセルブロック４０−１の冗長セル列４１−１１が選択される。メモリセルブロック４０−１側の４列の冗長セル列４１−１１〜４１−１４のワード線には、各デコーダ６０−１１，６０−１２，６０−２１，６０−２２からの冗長Ｘ選択信号ＲＳＬ１が与えられる。

（実施例１の効果）
本実施例１では、置き換え可能な冗長セル列４１−１１，・・・の数（置き換えられる数）が、ヒューズセット５１Ａの数よりも多く、ヒューズ５１ａ−１〜５１ａ−８，５１ａ−９を使ってどこの冗長セル列４１−１１，・・・を使用するか指定することができる構成になっている。ここで、ヒューズセット５１Ａをそれぞれ有する複数個のデコーダ５０−１１，・・・から出力する冗長判定信号ＲＪ１，ＲＪ２は、ヒューズセット５１Ａの数よりも少なく、どこかのヒューズセット５１Ａが一致判定したことを示す信号と、どこのヒューズセット５１Ａが一致判定したかを示す位置情報とで構成されている。

このように、本実施例１によれば、ヒューズセット５１Ａ中にブロック情報用のヒューズ５１ａ−９を設けたので、従来のように、例えば、２つのメモリセルブロック４０−１，４０−２の冗長セル列４１−１１，・・・，４１−２１，・・・が同時に選択されることがなくなり、ヒューズセット５１Ａ中のヒューズ５１ａ−９でプログラムした方のメモリセルブロック４０−１の冗長セル列４１−１１，・・・のみ選択される。これにより、冗長セル列４１−１１，・・・に欠陥を含んでいた場合に起きる置き換え不良の確率を下げることができる。

（実施例２の構成）
図５は、本発明の実施例２の半導体記憶装置におけるアドレス判定回路内のヒューズセットと冗長判定信号との関係を示す図である。

図５において、「アドレスが一致したアドレス判定回路」とは、例えば、実施例１の図１、図２に示すヒューズセット５１Ａを有するアドレス判定回路５０−１１，・・・中の冗長セル列のアドレスが一致したものをいう。又、「冗長判定信号ＲＪ１〜ＲＪ４」とは、例えば、各アドレス判定回路５０−１１，・・・からデコーダ６０−１１，・・・を介して４個のメモリセルブロック４０−１〜４０−４へ接続される４本の配線＃１，＃２，＃３，＃４上の信号を意味している。

実施例１の図２に示すように、１つのアドレス判定回路（例えば、５０−１１）により共通化するメモリセルブロックが２つ（例えば、４０−１，４０−２）で、１メモリセルブロック（例えば、４０−１）当たりの２つのアドレス判定回路５０−１１，５０−１２内のヒューズセット５１Ａの数が２の場合にはそれほど問題とならないが、１つのアドレス判定回路５０−１１により共通化するメモリセルブロックが４つ（例えば、４０−１〜４０−４）になると、デコーダ６０−１１，・・・を介して、１つのメモリセルブロック（例えば、４０−１）の冗長セル列を選択するための冗長判定信号ＲＪ１，ＲＪ２，・・・は８本となり、配線領域が大きくなる。

そこで、本実施例２では、図１、図２のようなヒューズセット５１Ａを有するアドレス判定回路５０−１１，・・・と冗長判定信号ＲＪ１〜ＲＪ４との間の関係を、図５のように定めることにより、アドレス判定回路５０−１１，・・・とメモリセルブロック４０−１〜４０−４との間のデコーダ６０−１１，・・・を介した配線＃１〜＃４の本数を、例えば４本に削減する構成にしている。

（実施例２の動作）
冗長判定信号ＲＪＩ〜ＲＪ４の４本の配線＃１〜＃４の内、１本はどのヒューズセット５１Ａが一致判定を検出したときにも動作する。図５によれば、その１本の配線（＃４）をモニタすることによって、冗長判定結果が簡単に分かるようになる。残りの３本の配線＃１〜＃３は、ヒューズセット５１Ａ毎に状態を割り振るので、どの冗長セルを使用するかを簡単に判別できる。

なお、冗長判定結果を使用しない状態（即ち、アイドル状態）の時には、冗長判定信号線をプリチャージして所定のレベルに戻しておけば、動作速度の高速化が図れる。

（実施例２の効果）
共有するメモリセルブロック数が多い時や、メモリセルブロック当たりのヒューズセット５１Ａが多い時には、本実施例２によって、冗長判定結果を表す配線の本数を削減することができる。

（実施例３の構成）
図６は、本発明の実施例３における半導体記憶装置の冗長回路付近を示す概略の構成図であり、実施例１を示す図２（ａ）中の要素と共通の要素には共通の符号が付されている。図７は、図６に設けられるデコーダを示す構成図であり、実施例１を示す図４中の要素と共通の要素には共通の符号が付されている。

本実施例３の図６の半導体記憶装置では、例えば、２つのメモリセルブロック４０−１，４０−２，４０−３，４０−４当たり各６個のアドレス判定回路５０−１１〜５０−１６，５０−２１〜５０−２６が設けられている。各アドレス判定回路５０−１１，・・・内には、図２と同様に、ヒューズセット５１Ａが設けられている。更に、各アドレス判定回路５０−１１，・・・の出力側には、図７のデコーダ６０Ａがそれぞれ接続されている。

図７のデコーダ６０Ａでは、図４のデコーダ６０−１１と異なり、図４の２本の冗長判定信号ＲＪ１，ＲＪ２の伝送線に代えて、冗長用のバス配線ＢＳを設けている。このバス配線ＢＳには、冗長時に必ず“１”になる信号線（バス配線ＢＳの一部）ＢＳａが設けられている。バス配線ＢＳには、図４の２つのバッファ６２−１，６２−２に代えて、４つのデコード部６２−１Ａ〜６２−４Ａが接続され、このデコード部６２−１Ａ〜６２−４Ａから冗長Ｘ選択信号ＲＳＬ１〜ＲＳＬ４がそれぞれ出力されるようになっている。更に、信号線ＢＳａには、図４のＮＯＲゲート６３に代えて、信号反転用のインバータ６３Ａが接続され、このインバータ６３Ａから出力される停止信号Ｓ３６Ａにより、ＡＮＤゲート６４−１〜６４−２５６の出力を“０”にして、冗長使用時に通常のＸ選択信号ＳＬ１〜ＳＬ２５６を停止する構成になっている。その他の構成は、図４と同様である。

従来の図８、図９では、ヒューズ２１ａの位置がメモリセルブロック１０−１，・・・に固定されていたため、メモリセルブロック当たり１セット又は２セットのヒューズセット２１Ａを配置していた。冗長セル列３つは制御が難しいので、３セットは通常考えないが、４セット配置しようとしても、ヒューズピッチの都合上、入らないという大きさの制約がある。

これに対して、実施例１、２では、ヒューズ位置が１つ１つのメモリセルブロック４０−１，・・・には固定されないので、ヒューズセット５１Ａが入るだけ詰め込むことが可能になる場合がある。そして、冗長セル列４１−１１，・・・は、１メモリセルブロック当たり２本組又は４本組にすると、この製作時においてマスクパタンが作成し易く且つ回路の制御も簡単である。

このような観点から、本実施例３では、図６に示すように、ヒューズセット５１Ａをそれぞれ有するアドレス判定回路５０−１１，・・・を２メモリセルブロック当たり６個配置している。このような構成は、ヒューズ５１ａ−１〜５１ａ−９のピッチとメモリセルブロック４０−１，・・・の大きさによっては可能である。この際、図７に示すように、冗長判定信号線の複雑化を回避するために、冗長用のバス配線ＢＳを設けている。

（実施例３の動作）
本実施例３では、１メモリセルブロック当たり６個のアドレス判定回路５０−１１，・・・内にそれぞれ設けられるヒューズセット５１Ａが、各々欠陥セルのアドレスを保持しており、このアドレスと一致したときに、冗長判定信号ＲＪＩ，・・・をバス配線ＢＳへ出力する。すると、冗長判定信号ＲＪＩ，・・・が各デコーダ６０Ａ内のデコード部６２−１Ａ，・・・でデコードされ、この出力である冗長Ｘ選択信号ＲＳＬ１，・・・によって冗長セル列４１−１１，・・・が選択され、実施例１、２と同様に、欠陥セルの置き換えが行われる。

（実施例３の効果）
本実施例３では、ヒューズセット５１Ａをそれぞれ有するアドレス判定回路５０−１１，・・・が、複数個のメモリセルブロック４０−１，・・・に跨って配置されており、１メモリセルブロック当たりの数を計算すると半端な数だが、跨って利用するメモリセルブロック４０−１，・・・の集合に対しては２又は４の倍数等のきりの良い数になっている。

しかも、ヒューズセット５１Ａを置く領域に間隔があいていたところに、更にヒューズセット５１Ａを追加する構成になっているので、ヒューズセット５１Ａを置く領域が広がらない。つまり、チップ面積を変えずに、ヒューズセット５１Ａの数を増やすことができる。正確には冗長セル列４１−１１，・・・が増えているが、メモリセルの大きさは小さく、面積の増加分は小さい。よって、チップ面積を変えずに、より多くの欠陥セルを救済することができる。

なお、本発明は、上記実施例１〜３に限定されず、種々の変形や利用形態が可能である。例えば、メモリセルブロック４０−１１，・・・、冗長セル列４１−１１，・・・、アドレス判定回路５０−１１，・・・、このアドレス判定回路５０−１１，・・・内に設けられるヒューズセット５１Ａのヒューズ５１ａ−１，・・・、及びデコーダ６０−１１，・・・，６０Ａの個数や回路構成等は、図示以外のものに適宜変更が可能である。

本発明の実施例１における半導体記憶装置の冗長回路付近を示す構成図である。 本発明の実施例１における半導体記憶装置の冗長回路付近を示す概略の構成図である。 図１中のアドレス判定回路５０−１１の一例を示す構成図である。 図１中のデコーダ６０−１１の一例を示す構成図である。 本発明の実施例２の半導体記憶装置におけるアドレス判定回路内のヒューズセットと冗長判定信号との関係を示す図である。 本発明の実施例３における半導体記憶装置の冗長回路付近を示す概略の構成図である。 図６に設けられるデコーダ６０Ａを示す構成図である。 従来の一般的な半導体記憶装置の冗長回路付近を示す概略の構成図である。 従来の課題を説明するための半導体記憶装置の冗長回路付近を示す概略の構成図である。

符号の説明

４０−１〜４０−Ｎ メモリセルブロック
４１−１１〜４１−Ｎ４ 冗長セル列
５０−１１〜５０−Ｎ２ アドレス判定回路
５１−１〜５１−９ ヒューズ状態保持回路
５１Ａ ヒューズセット
６０−１１〜６０−Ｎ２，６０Ａ デコーダ

Claims (4)

1. 複数のメモリセルを有するメモリセル列がそれぞれ設けられた複数のメモリセルブロックと、
   前記各メモリセルブロックに対して設けられ、不良メモリセルを置き換えるための冗長セルがそれぞれ複数設けられた複数の冗長セル列と、
   前記複数のメモリセルブロックに対応して設けられた複数のアドレス判定回路であって、前記各アドレス判定回路は、前記メモリセルブロック内における前記不良メモリセルの位置を示す冗長位置情報を持つ複数の第１のヒューズと、前記不良メモリセルが含まれる前記メモリセルブロックを選択するためのブロック選択情報を持つ第２のヒューズと、を有するヒューズセットを備え、前記冗長位置情報がアドレス信号と一致するか否かを判定し、この判定結果に前記ブロック選択情報を付加した冗長判定信号を出力する前記複数のアドレス判定回路と、
   前記複数のアドレス判定回路に対応して設けられ、前記冗長判定信号に基づき、前記アドレス信号をデコードして前記冗長セル列及び前記メモリセル列を選択する複数のデコーダと、
   を備えたことを特徴とする半導体記憶装置。
2. 前記冗長セル列の数が、前記ヒューズセットの数よりも多く、前記第１及び第２のヒューズを使って使用対象となる前記冗長セル列を指定する構成になっていることを特徴とする請求項１記載の半導体記憶装置。
3. 前記各アドレス判定回路から出力される前記冗長判定信号は、前記ヒューズセットの数よりも少なく、いずれかの前記ヒューズセットが一致判定したことを示す信号と、どの前記ヒューズセットが一致判定したかを示す位置情報と、により構成されていることを特徴とする請求項１記載の半導体記憶装置。
4. 前記ヒューズセットは、前記複数のメモリセルブロックに跨って配置され、この配置されたヒューズセットの集合数は、偶数になっていることを特徴とする請求項１記載の半導体記憶装置。

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