KR20080006113A - 노멀 섹션 워드 라인 단위로 결함 셀을 리페어 할 수 있는 리페어 장치 및 방법 - Google Patents

노멀 섹션 워드 라인 단위로 결함 셀을 리페어 할 수 있는 리페어 장치 및 방법 Download PDF

Info

Publication number
KR20080006113A
KR20080006113A KR1020060064856A KR20060064856A KR20080006113A KR 20080006113 A KR20080006113 A KR 20080006113A KR 1020060064856 A KR1020060064856 A KR 1020060064856A KR 20060064856 A KR20060064856 A KR 20060064856A KR 20080006113 A KR20080006113 A KR 20080006113A
Authority
KR
South Korea
Prior art keywords
address
main
section
word line
redundancy
Prior art date
Application number
KR1020060064856A
Other languages
English (en)
Inventor
이승민
박철성
김영승
유병욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060064856A priority Critical patent/KR20080006113A/ko
Priority to US11/750,527 priority patent/US20080072121A1/en
Publication of KR20080006113A publication Critical patent/KR20080006113A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/812—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a reduced amount of fuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/806—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by reducing size of decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

섹션 워드 라인 단위로 결함 셀을 리페어 할 수 있는 리페어 장치 및 방법이개시된다. 본 발명의 실시예에 따른 섹션 워드 라인 단위로 결함 셀을 리페어 할 수 있는 리페어 장치는 어드레스 비교부 및 리페어부를 구비한다. 어드레스 비교부는 결함 셀(fail cell)의 위치를 나타내는 결함 어드레스(fail address)의 메인 어드레스와 외부 어드레스의 메인 어드레스를 비교하여, 상기 메인 어드레스에 대응되는 리던던시 메인 워드 라인(redundancy main word line)의 활성화를 결정한다. 리페어부는 상기 리던던시 메인 워드 라인에 연결되는 리던던시 섹션 워드 라인(redundancy section word line)들 중 상기 외부 어드레스의 섹션 어드레스에 대응되는 리던던시 섹션 워드 라인을 활성화하여, 상기 결함 셀을 리페어(repair)한다. 본 발명의 실시예에 따른 리페어 장치 및 방법은, 리페어 장치의 레이아웃 면적의 증가를 최소화하면서도 섹션 워드 라인 단위로 결함 셀을 리페어함으로써, 랜덤하게 발생하는 결함 셀의 리페어를 효율적으로 수행할 수 있는 장점이 있다.
반도체 메모리 장치, 리페어, 결함 셀, 리던던시

Description

섹션 워드 라인 단위로 결함 셀을 리페어 할 수 있는 리페어 장치 및 방법{Reparir device and method capable of repairing fail cell by the unit section word line)}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 리페어 장치의 일부를 개략적으로 나타내는 도면이다.
도 2는 도 1의 레지스터를 보다 자세하게 나타내는 회로도이다.
도 3은 종래 기술에 따른 섹션 워드 라인 단위로 결함 셀을 리페어하는 리페어 장치의 일부를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 리페어 장치를 개략적으로 나타내는 블럭도이다.
도 5는 도 4의 리페어 장치를 보다 자세히 나타내는 도면이다.
도 6은 도 5의 레지스터 그룹 및 비교 수단을 보다 자세히 나타내는 회로도이다.
도 7은 본 발명의 실시예에 따른 섹션 워드 라인 단위로 결함 셀을 리페어하는 방법을 나타내는 순서도이다.
본 발명은 반도체 메모리 장치(semiconductor memory device)에 관한 것으로서, 특히 섹션 워드 라인(SWL: Section Word Line) 단위로 결함 셀(fail cell)을 리페어(repair) 할 수 있는 리페어 장치 및 방법에 관한 것이다.
에스디램(SDRAM: Synchronous Dynamic Random Access Memory)은 매트릭스 형태로 배열되는 복수개의 메모리 셀(memory cell)들로 구성된다. 그런데 많은 메모리 셀들 중 하나의 메모리 셀에서라도 결함이 발생하면 정상적인 동작을 수행하지 못하므로, 반도체 메모리 장치는 불량 처리된다.
더욱이 반도체 메모리 장치의 고집적화 및 고속화에 따라. 결함 셀의 발생 확률이 높아지는 현 추세에서, 에스디램의 제조비용을 결정하는 전체 칩 수에 대한 양품 칩 수의 비로 나타내는 수율이 낮아지고 있다. 따라서, 반도체 메모리 장치의 고집적화 및 고속화 방안과 더불어 수율을 향상시키기 위해 결함 셀을 효율적으로 리페어하기 위한 연구가 중요시된다.
일반적으로, 반도체 메모리 장치는 여분의 메모리 셀, 즉 리던던시 셀(redundancy cell)을 구비한다. 반도체 메모리 장치는 결함 셀에 대한 데이터의 기입/독출 요청을, 대응되는 리던던시 셀에 대하여 수행함으로써, 결함 셀에 의한 문제를 해결한다.
도 1은 종래 기술에 따른 리페어 장치의 일부를 개략적으로 나타내는 도면이 다.
도 1을 참조하면, 종래 기술에 따른 리페어 장치(10)는 반도체 메모리 장치에 포함되어, 결함 셀에 대한 리페어를 수행한다. 종래 기술에 따른 리페어 장치(10)는 어드레스 비교부(20)를 구비한다. 어드레스 비교부(20)는 외부 어드레스(external address)(EXT_ADDR)와 결함 어드레스를 비교한다.
이때, 상기 결함 어드레스는 결함 셀의 어드레스로서 프로그램(program)된 어드레스를 말한다. 결함 셀에 대한 정보는 모드 레지스터 셋(MRS : Mode Resister Set)(미도시)에 의하여 제공된다. 그리고, 외부 어드레스(EXT_ADDR)는 데이터(data)를 메모리 셀 어레이(memory cell array)(미도시)에 기입 또는 데이터를 메모리 셀 어레이(미도시)로부터 독출하기 위한 어드레스이다.
다만, 종래 기술에 따른 리페어 장치(10)의 어드레스 비교부(20)는 외부 어드레스(EXT_ADDR)의 메인 어드레스(main address)와 상기 결함 어드레스의 메인 어드레스가 동일한 지를 비교한다. 외부 어드레스(EXT_ADDR) 및 상기 결함 어드레스는 메인 워드 라인의 주소를 나타내는 메인 어드레스에 대한 비트(bit)들과 섹션 워드 라인(section word line)의 주소를 나타내는 섹션 어드레스(section address)에 대한 비트들로 이루어진다. 일반적으로 섹션 어드레스는 외부 어드레스(EXT_ADDR) 및 상기 결함 어드레스의 소정수의 최하위 비트들이다.
즉, 종래 기술에 따른 리페어 회로(10)의 어드레스 비교부(20)는 각각, 메인 워드 라인에 포함되는 섹션 워드 라인의 어드레스를 나타내는 소정수의 최하위 비트들(LSB)이 제외된, 외부 어드레스(EXT_ADDR)와 결함 어드레스를 비교한다.
도 2는 도 1의 레지스터를 보다 자세하게 나타내는 회로도이다.
도 1 및 도 2를 참조하면, 어드레스 비교부(20)는 레지스터 그룹들(RS0, RS1, ..., RS(n-1), n은 2 이상의 자연수, 이하 동일)을 구비한다. 레지스터 그룹들(RS0, RS1, ..., RS(n-1))은 각각 대응되는 결함 어드레스를 저장한다. 각각의 레지스터 그룹(RS0, RS1, ..., RS(n-1))은 레지스터(RA0, RA1, ..., RA#, #은 자연수, 이하 동일)들을 구비한다.
각각의 레지스터들(RA0, RA1, ..., RA#)은 퓨징 수단(11) 및 비교 수단(12)을 구비한다. 퓨징 수단(11)은 모드 레지스터 셋(미도시)로부터 제공되는 결함 셀에 대한 정보에 근거하여, 결함 어드레스를 프로그램하고 저장한다. 즉, 퓨징 수단(11)은 퓨즈(fuse)의 컷팅(cutting) 여부에 따라 논리 하이("H") 또는 논리 로우("L") 값을 프로그램하고 저장한다.
비교 수단(12)은 외부 어드레스(EXT_ADDR)와 상기 결함 어드레스의 대응되는 비트 값이 일치하는 경우, 논리 하이("H")를 출력한다. 외부 어드레스(EXT_ADDR)와 상기 결함 어드레스의 대응되는 모든 비트 값들이 일치하면(전술한 바와 같이, 소정수의 최하위 비트들에 대한 비교는 제외된다), 해당 레지스터 그룹(RSa, a는 "0" 이상의 정수, 이하 동일)에 포함되는 모든 레지스터(RA0, RA1, ..., RA#)들의 비교 수단(12)은 논리 하이("H")를 출력(ROUT)한다.
레지스터 그룹(RSa)에 포함되는 모든 레지스터들(RA0, RA1, ..., RA#)들의 출력(ROUT)이 논리 하이("H")인 경우, 레지스터 그룹(RSa)이 저장하고 있는 결함 어드레스에 대응되는 리던던시 메인 워드 라인(RMWL: Redundancy Main Word Line)(RWML(a))이 활성화된다. 즉, 리페어할 결함 셀에 대한 기입/독출 요청(EXT_ADDR)이 있는 경우, 종래 기술에 따른 리페어 장치(10)는 결함 셀이 위치하는 메인 워드 라인에 대응되는 리던던시 메인 워드 라인을 활성화함으로써, 상기 결함 셀을 리던던시 셀로 대체한다. 다시 말해, 종래 기술에 따른 리페어 장치(10)는 메인 워드 라인 단위로 리페어를 수행한다.
이렇게 메인 워드 라인 단위로 결함 셀을 리페어하면, 결함 셀이 군집하여 발생하는 경우에는 리페어 효율성이 좋을 수 있다. 그러나, 트랜지스터 미스매치(transistor mismatch) 등과 같은 이유로, 전체 메모리 셀 어레이에 걸쳐 결함 셀들이 랜덤(random)하게 발생하는 경우에는, 그 효율성이 떨어진다. 반도체 메모리 장치가 고집적화되어 결함 셀 발생의 랜덤성이 증가되는 추세에서, 결함 셀을 메인 워드 라인 단위보다 작은 단위로 리페어할 수 있는 반도체 메모리 장치가 요구된다.
도 3은 종래 기술에 따른 섹션 워드 라인 단위로 결함 셀을 리페어하는 리페어 장치의 일부를 나타내는 도면이다.
도 3을 참조하면, 종래 기술에 따른 섹션 워드 라인 단위로 결함 셀을 리페어하는 리페어 장치(30)는 메인 어드레스용 레지스터(MRGx, x는 "0" 이상의 정수, 이하 동일)와 더불어 섹션 어드레스용 레지스터(SRGb, b는 "0" 이상의 정수, 이하 동일)를 구비한다. 섹션 어드레스용 레지스터(SRGb)는 외부 어드레스(EXT_ADDR) 및 결함 어드레스의 섹션 어드레스를 비교하기 위해 구비된다. 따라서, 도 3의 리페어 장치(30)는 리페어할 결함 셀에 대한 기입/독출 요청(EXT_ADDR)이 있는 경우, 상기 결함 셀이 위치하는 섹션에 대한 섹션 워드 라인을 대응되는 리던던시 섹션 워드 라인(RSWLb)만을 활성화할 수 있다.
다시 말해, 도 3의 리페어 장치(30)는 섹션 워드 라인 단위로 리페어를 수행한다. 그러므로, 도 3의 리페어 장치(30)를 구비하는 반도체 메모리 장치는, 섹션 워드 라인 단위로 결함 셀에 대한 리페어를 수행함으로써, 랜덤하게 발생하는 결함 셀의 리페어에 대한 효율성을 증대시킬 수 있다.
그러나, 도 3의 리페어 장치(30)는, 섹션 워드 라인 단위의 리페어를 수행하기 위하여, 도 1의 리페어 회로(10)에 비하여, 훨씬 많은 수의 레지스터와 버싱(bussing)을 구비하여야 한다. 따라서, 반도체 메모리 장치의 레이아웃(layout) 면적이 증가하는 문제가 발생한다.
본 발명이 이루고자하는 기술적 과제는 섹션 워드 라인 단위로 리페어를 수행함으로써 랜던하게 발생하는 결함 셀에 대한 리페어 효율성을 증대시키면서도, 반도체 메모리 장치의 레이 아웃 면적의 증가를 최소화할 수 있는 리페어 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 섹션 워드 라인 단위로 리페어를 수행함으로써 랜던하게 발생하는 결함 셀에 대한 리페어 효율성을 증대시키면서도, 반도체 메모리 장치의 레이 아웃 면적의 증가를 최소화할 수 있는 결함 셀의 리페어 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 섹션 워드 라인 단위로 결함 셀을 리페어 할 수 있는 리페어 장치는 어드레스 비교부 및 리페어부를 구비한다.
어드레스 비교부는 결함 셀(fail cell)의 위치를 나타내는 결함 어드레스(fail address)의 메인 어드레스와 외부 어드레스의 메인 어드레스를 비교하여, 상기 메인 어드레스에 대응되는 리던던시 메인 워드 라인(redundancy main word line)의 활성화를 결정한다. 리페어부는 상기 리던던시 메인 워드 라인에 연결되는 리던던시 섹션 워드 라인(redundancy section word line)들 중 상기 외부 어드레스의 섹션 어드레스에 대응되는 리던던시 섹션 워드 라인을 활성화하여, 상기 결함 셀을 리페어(repair)한다.
적어도 둘 이상의 상기 리던던시 섹션 워드 라인들은 메모리 셀 어레이의 서로 다른 메인 워드 라인을 상위 워드 라인으로 하는 섹션 워드 라인에 대응된다. 상기 메인 어드레스는 상기 메모리 셀 어레이의 메인 워드 라인에 대한 주소이고, 상기 섹션 어드레스는 상기 메인 워드 라인에 포함되는 섹션 워드 라인에 대한 주소이다.
상기 리페어부는 상기 결함 셀이 위치하는 상기 메모리 셀 어레이의 섹션을, 대응되는 리던던시 셀 어레이의 섹션으로 대체한다. 상기 리페어부는 상기 리던던시 메인 워드 라인과 상기 외부 어드레스의 섹션 어드레스를 결합하여, 상기 리던던시 섹션 워드 라인을 활성화하는 디코더(decoder)이다.
상기 어드레스 비교부는 디코딩 수단, 퓨즈 박스 및 비교 수단을 구비한다. 디코딩 수단은 상기 외부 어드레스의 섹션 어드레스를 디코딩(decoding)하여, 상기 섹션 어드레스에 대응되는 인에이블 신호(enable signal)를 활성화한다. 퓨즈 박스(fuse box)는 복수개의 레지스터 그룹(registor group)들 중 상기 인에이블 신호에 대응되는 레지스터 그룹에 저장되어 있는 결함 어드레스의 메인 어드레스를 출력한다. 비교 수단은 상기 퓨즈 박스에서 출력되는 결함 어드레스의 메인 어드레스와 상기 외부 어드레스의 메인 어드레스가 일치하는 경우, 상기 대응되는 리던던시 메인 워드 라인을 활성화한다.
적어도 둘 이상의 상기 레지스터 그룹들은 각각, 대응되는 결함 어드레스의 메인 어드레스로서, 서로 다른 메인 어드레스를 저장한다. 상기 레지스터 그룹들은 각각, 상기 결함 어드레스의 메인 어드레스를 비트 단위로 저장하는 복수개의 레지스터(registor)들 및 상기 인에이블 신호에 응답하여, 저장하고 있는 비트 값을 상기 비교 수단으로 출력하는 스위치들을 구비한다. 상기 레지스터들은 각각, 대응되는 비트 값에 따라 컷팅(cutting) 여부를 달리하는 퓨즈(fuse)를 구비한다.
상기 외부 어드레스의 섹션 어드레스는 상기 외부 어드레스의 n(n은 자연수, 이하 동일)개의 최하위 비트들이다. 상기 퓨즈 박스는 2n 개의 상기 레지스터 그룹들을 구비한다.
상기 비교 수단은 상기 퓨즈 박스의 복수개의 레지스터 그룹들에 의하여 공유된다. 상기 어드레스 비교부는 복수개의 퓨즈 박스를 구비한다. 상기 리페어부 상기 섹션 어드레스는 동일하되 서로 다른 메인 어드레스를 갖는 결함 셀들을 동시 또는 시분할적으로 리페어할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 섹션 워드 라인 단위로 결함 셀을 리페어 할 수 있는 반도체 메모리 장치는 퓨즈 박스, 비교부 및 리페어부를 구비한다.
퓨즈 박스는 복수개의 레지스터 그룹들 중 인에이블 신호에 대응되는 레지스터 그룹에 저장되어 있는 결함 어드레스를 출력한다. 비교부는 상기 퓨즈 박스에서 출력되는 결함 어드레스와 외부 어드레스가 일치하는 경우, 상기 결함 어드레스에 대응되는 리던던시 워드 라인을 활성화한다. 리페어부는 상기 리던던시 워드 라인의 활성화에 응답하여, 결함 셀을 리페어한다.
상기 비교부는 상기 복수개의 레지스터 그룹들에 의하여 공유된다. 상기 비교부는 상기 결함 어드레스의 메인 어드레스와 상기 외부 어드레스의 메인 어드레스를 비교한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 섹션 워드 라인 단위로 결함 셀을 리페어하는 방법은 결함 셀의 위치를 나타내는 결함 어드레스의 메인 어드레스와 외부 어드레스의 메인 어드레스를 비교하는 단계, 상기 결함 어드레스의 메인 어드레스와 상기 외부 어드레스의 메인 어드레스가 일치하는 경우, 상기 메인 어드레스에 대응되는 리던던시 메인 워드 라인을 활성화하는 단계 및 상기 리던던시 메인 워드 라인에 연결되는 리던던시 섹션 워드 라인들 중 상기 외부 어드레스의 섹션 어드레스에 대응되는 리던던시 섹션 워드 라인을 활성화하여, 상기 결함 셀을 리페어하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 리페어 장치를 개략적으로 나타내는 블럭도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 섹션 워드 라인 단위로 결함 셀을 리페어할 수 있는 리페어 장치(100)는 어드레스 비교부(120) 및 리페어부(140)를 구비한다. 어드레스 비교부(120)는 결함 셀(fail cell)의 위치를 나타내는 결함 어드레스(F_ADDR)의 메인 어드레스(main address)와 외부 어드레스(EXT_ADDR)의 메인 어드레스를 비교한다.
이때, 상기 메인 어드레스란, 반도체 메모리 장치(100)의 메모리 셀 어레이(미도시)의 메인 워드 라인에 대한 주소이다. 또한, 후술하는 섹션 어드레스는 상기 메인 워드 라인에 포함되는 섹션 워드 라인에 대한 주소를 말한다. 이하, 본 발명의 실시예에 따른 결함 어드레스 및 외부 어드레스는, 상기 메인 어드레스를 상위 비트들로 구성하고 상기 섹션 어드레스를 하위 비트들로 구성하는 데이터 구조를 갖는 것을 전제한다.
어드레스 비교부(120)는 비교 결과에 따라 상기 메인 어드레스에 대응되는 리던던시 메인 워드 라인(RMWL)의 활성화를 결정한다. 어드레스 비교부(120)는 상기와 같은 동작을 수행하기 위해, 디코딩 수단(122), 퓨즈 박스(124) 및 비교 수단(126)을 구비한다. 어드레스 비교부(120)의 각 구성 요소에 대한 보다 자세한 설명은 후술한다.
리페어부(140)는 리던던시 섹션 워드 라인(redundancy section word line)들 중 외부 어드레스(EXT_ADDR)의 섹션 어드레스(D[2:0])에 대응되는 리던던시 섹션 워드 라인(RSWLc, c는 "0" 이상의 정수, 이하 동일)을 활성화한다. 이때, 리던던시 섹션 워드 라인(RSWLc)은 리던던시 메인 워드 라인(RMWLc)에 연결되는 섹션 워드 라인들 중 하나이다.
리페어부(140)는 리던던시 섹션 워드 라인(RSWLc)의 활성화를 통해, 상기 결함 셀을 리페어(repair)한다. 즉, 리페어부(140)는 상기 결함 셀이 위치하는 메모리 셀 어레이(미도시)의 섹션에 대응되는 리던던시 섹션 워드 라인을 활성화하여, 상기 메모리 셀 어레이의 섹션을 리던던시 셀 어레이의 섹션으로 대체한다.
도 5는 도 4의 리페어 장치를 보다 자세하게 나타내는 도면이다.
도 4 및 도 5를 참조하면, 어드레스 비교부(120)의 퓨즈 박스(124)는 레지스터 그룹들(RS0, RS1, ..., RS7)을 구비한다. 레지스터 그룹들(RS0, RS1, ..., RS7)은 각각, 대응되는 결함 어드레스(F_ADDR)의 메인 어드레스를 저장한다. 레지스터 그룹들(RS0, RS1, ..., RS7)은 결함 어드레스(F_ADDR)의 메인 어드레스를 비트 단위로 저장할 수 있는 레지스터들(RA0, RA1, ..., RA#)을 구비한다. 레지스터들(RA0, RA1, ..., RA#)은 대응되는 비트 값에 따라 컷팅(cutting) 여부를 달리하 는 퓨즈(fuse)를 이용하여, 대응되는 비트 값을 저장한다.
레지스터 그룹들(RS0, RS1, ..., RS7)은 대응되는 인에이블 신호(XENc)에 의하여 저장하고 있는 어드레스를 출력한다. 인에이블 신호들(XEN0, XEN1, ..., XEN7)은 디코딩 수단(122)으로부터 전송된다. 디코딩 수단(122)은 외부 어드레스(EXT_ADDR)의 섹션 어드레스(D[2:0])를 디코딩하여, 섹션 어드레스(D[2:0])에 대응되는 인에이블 신호(XENc)를 활성화한다.
이렇듯 레지스터 그룹들(RS0, RS1, ..., RS7)이 섹션 어드레스(D[2:0])를 디코딩한 결과에 의하여 활성화되므로, 하나의 퓨즈 박스(124)에 구비되는 레지스터 그룹들(RS0, RS1, ..., RS7)의 개수는 외부 어드레스(EXT_ADDR)의 섹션 어드레스(D[2:0])를 나타내는 비트(bit)의 개수에 의한다. 도 5에서는 섹션 어드레스(D[2:0])가 최하위 3비트임을 전제하므로, 하나의 퓨즈 박스(124)는 8(=23)개의 레지스터 그룹들(RS0, RS1, ..., RS7)을 구비할 수 있다.
이때, 레지스터 그룹들(RS0, RS1, ..., RS7)은 서로 다른 메인 어드레스를 저장할 수 있다. 예를 들어, 레지스터 그룹 RS0와 레지스터 그룹 RS1은 서로 다른 메인 어드레스를 저장할 수 있다. 다만, 전술한 바와 같이, 레지스터 그룹들(RS0, RS1, ..., RS7)은 섹션 어드레스(D[2:0])에 대응되는 인에이블 신호(XENc)에 의하여 활성화되므로, 각각의 섹션 어드레스(D[2:0])는 서로 달라야 한다.
도 6은 도 5의 레지스터 그룹 및 비교 수단을 보다 자세히 나타내는 회로도이다.
도 6을 참조하면, 대응되는 인에이블 신호가 활성화되면, 해당 레지스터 그룹의 스위치들(SW)은 턴-온(turn-on)된다. 도 6은 특히, 각 레지스터 그룹의 #번째 레지스터(RA#) 및 스위치(SW)를 도시한다. 이때, 비교 수단(COM#)은 복수개의 레지스터(RA#) 및 스위치(SW) 쌍들에 의하여 공유된다. 이렇게 비교 수단(COM#)이 공유됨에 따라, 반도체 메모리 장치의 레이 아웃 면적을 감소시킬 수 있다.
스위치(SW)가 턴-온되면, 레지스터(RA#)에 저장되어 있던 비트 값이 비교 수단(COM#)으로 전송된다. 전술한 바와 같이, 레지스터(RA#)는 퓨즈(RS)의 컷팅(cutting) 여부에 따른 비트 값을 저장한다. 비교 수단(COM#)은 레지스터(RA#)로부터 전송된 비트 값과 외부 어드레스(EXT_ADDR)의 비트 값을 비교한다. 비교 수단(COM#)은 두 개의 비트 값이 일치하는 경우, 논리 하이("H")를 출력한다.
다시 도 4 및 도 5를 참조하면, 비교 수단(126)의 모든 출력(DOUT)이 논리 하이("H")인 경우, 리페어 장치(100)는 외부 어드레스(EXT_ADDR)의 메인 어드레스와 결함 어드레스(F_ADDR)의 메인 어드레스가 일치하는 것으로 인식한다. 외부 어드레스(EXT_ADDR)의 메인 어드레스와 결함 어드레스(F_ADDR)의 메인 어드레스가 일치하면, 비교 수단(126)은 대응되는 리던던시 메인 워드 라인(RMWL)을 활성화한다.
리페어부(140)는 리던던시 메인 워드 라인(RMWL)과 외부 어드레스(EXT_ADDR)의 섹션 어드레스(D[2:0])를 결합하여, 리던던시 섹션 워드 라인들(RSWL0, RSWL1, ..., RSWL7) 중 하나를 활성화한다. 이때, 리던던시 섹션 워드 라인들(RSWL0, RSWL1, ..., RSWL7)은 각각, 메모리 셀 어레이(미도시)의 서로 다른 메인 워드 라인을 상위 워드 라인으로 하는 섹션 워드 라인에 대응된다.
즉, 하나의 리던던시 메인 워드 라인(RMWL)에, 각각 서로 다른 메인 어드레스를 상위 어드레스로 갖는 섹션 어드레스에 대응되는 리던던시 섹션 워드 라인들(RSWL0, RSWL1, ..., RSWL7)이 연결된다. 이는, 본 발명의 실시예에 따른 리페어 장치(100)가 섹션 어드레스(D[2:0])를 달리하는 복수개의 메인 어드레스를 하나의 퓨즈 박스(124)에 저장함으로써, 리던던시 메인 워드 라인(RMWL)이 서로 다른 메인 어드레스에 공통으로 대응될 수 있기 때문이다.
따라서, 본 발명의 실시예에 따른 리페어 장치(100)는, 동일한 메인 어드레스에 대응되는 리던던시 메인 워드 라인(RMWL)의 활성화에 의하여 리페어를 수행하는 도 1의 리페어 장치(10)와 달리, 서로 다른 메인 어드레스에 대응되는 8개의 리던던시 섹션 워드 라인들(RSWL0, RSWL1, ..., RSWL7) 중 하나의 리던던시 섹션 워드 라인의 활성화에 의하여 리페어를 수행한다. 즉, 본 발명의 실시예에 따른 리페어 장치(100)는, 메인 워드 라인 단위로 리페어를 수행하는 도 1의 리페어 장치(10)와 달리, 섹션 워드 라인 단위로 리페어를 수행할 수 있다.
나아가, 도 1의 리페어 장치(10)의 레지스터 그룹들(RS0, RS1, ..., RS(n-1))이 개별적으로 비교 수단(도 2의 11)을 구비하는 것과는 달리, 본 발명의 실시예에 따른 리페어 장치(100)는 복수개의 레지스터 그룹들(RS0, RS1, ..., RS7)이 하나의 비교 수단(126)을 공유한다. 또한, 도 2의 리페어 장치(30)가, 도 1의 리페어 장치(10)에 비하여, 훨씬 많은 버싱(bussing)을 구비하여야 하는 반면, 본 발명의 실시예에 따른 리페어 장치(100)는 버싱(bussing) 개수의 증가를 요구하지 아니한다.
결론적으로, 본 발명의 실시예에 따른 리페어 장치(100)는 섹션 워드 라인 단위로 리페어를 수행하면서도, 도 2의 리페어 장치(30)에 비하여, 30% 이상의 면적 감소를 달성할 수 있다.
도 7은 본 발명의 실시예에 따른 섹션 워드 라인 단위로 결함 셀을 리페어하는 방법을 나타내는 순서도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 섹션 워드 라인 단위로 결함 셀을 리페어하는 방법(700)은 결함 셀의 위치를 나타내는 결함 어드레스의 메인 어드레스와 외부 어드레스의 메인 어드레스를 비교하는 S720 단계, 상기 결함 어드레스의 메인 어드레스와 상기 외부 어드레스의 메인 어드레스가 일치하는 경우, 상기 메인 어드레스에 대응되는 리던던시 메인 워드 라인을 활성화하는 S740 단계 및 상기 리던던시 메인 워드 라인에 연결되는 리던던시 섹션 워드 라인들 중 상기 외부 어드레스의 섹션 어드레스에 대응되는 리던던시 섹션 워드 라인을 활성화하여(S760), 상기 결함 셀을 리페어하는 S780 단계를 구비한다.
본 발명의 실시예에 따른 섹션 워드 라인 단위로 결함 셀을 리페어하는 방법은 앞서 설명된 섹션 워드 라인 단위로 결함 셀을 리페어하는 반도체 메모리 장치와 그 기술적 사상이 동일하다. 그러므로 당업자라면 앞서의 설명으로부터 본 발명에 따른 결함 셀을 리페어하는 방법에 대하여 이해할 수 있을 것이므로 이에 대한 자세한 설명은 생략된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
예를 들어, 도 5는 어드레스 비교부(120)가 하나의 퓨즈 박스(124)를 구비하는 것으로 도시되어 있으나, 어드레스 비교부(120)는 M(m은 2 이상의 자연수, 이하 동일)개 퓨즈 박스를 구비할 수도 있다. M개의 퓨즈 박스를 구비하는 경우, 동일한 섹션 어드레스(D[2:0])에 대해 M개만큼의 리페어 어드레스 셋팅이 가능하게 된다. 이때, 리페어부(140)는 섹션 어드레스(D[2:0])는 동일하되 서로 다른 메인 어드레스를 갖는 결함 셀들을 동시 또는 시분할적으로 리페어할 수 있다.
또한, 도 5에 대한 설명에서, 리던던시 섹션 워드 라인들(RSWL0, RSWL1, ..., RSWL7)에 대응되는 메인 어드레스들이 서로 다르다고 기재하였으나, 동일한 메인 어드레스에 대응되는 리던던시 섹션 워드 라인들(RSWL0, RSWL1, ..., RSWL7)이 존재할 수도 있다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 실시예에 따른 리페어 장치 및 방법은, 서로 다른 메인 워드 라인을 상위 워드 라인으로 하는 섹션 워드 라인에 대응되는 리던던시 섹션 워드 라인들에 의하여 결함 셀에 대한 리페어를 수행함으로써, 섹션 워드 라인 단위로 결함 셀을 리페어할 수 있다. 따라서, 본 발명의 실시예에 따른 리페어 장치 및 방법은, 리페어 장치의 레이 아웃 면적 증가를 최소화하면서도 랜덤하게 발생하는 결함 셀의 리페어를 효율적으로 수행할 수 있는 장점이 있다.

Claims (24)

  1. 반도체 메모리 장치에 있어서,
    결함 셀(fail cell)의 위치를 나타내는 결함 어드레스(fail address)의 메인 어드레스와 외부 어드레스의 메인 어드레스를 비교하여, 상기 메인 어드레스에 대응되는 리던던시 메인 워드 라인(redundancy main word line)의 활성화를 결정하는 어드레스 비교부; 및
    상기 리던던시 메인 워드 라인에 연결되는 리던던시 섹션 워드 라인(redundancy section word line)들 중 상기 외부 어드레스의 섹션 어드레스에 대응되는 리던던시 섹션 워드 라인을 활성화하여, 상기 결함 셀을 리페어(repair)하는 리페어부를 구비하고,
    적어도 둘 이상의 상기 리던던시 섹션 워드 라인들은 각각,
    메모리 셀 어레이의 서로 다른 메인 워드 라인을 상위 워드 라인으로 하는 섹션 워드 라인에 대응되는 것을 특징으로 하는 리페어 장치.
  2. 제 1 항에 있어서,
    상기 메인 어드레스는 상기 메모리 셀 어레이의 메인 워드 라인에 대한 주소이고, 상기 섹션 어드레스는 상기 메인 워드 라인에 포함되는 섹션 워드 라인에 대한 주소인 것을 특징으로 하는 리페어 장치.
  3. 제 1 항에 있어서, 상기 리페어부는,
    상기 결함 셀이 위치하는 상기 메모리 셀 어레이의 섹션을, 대응되는 리던던시 셀 어레이의 섹션으로 대체하는 것을 특징으로 하는 리페어 장치.
  4. 제 1 항에 있어서, 상기 리페어부는,
    상기 리던던시 메인 워드 라인과 상기 외부 어드레스의 섹션 어드레스를 결합하여, 상기 리던던시 섹션 워드 라인을 활성화하는 디코더(decoder)인 것을 특징으로 하는 리페어 장치.
  5. 제 1 항에 있어서, 상기 어드레스 비교부는,
    상기 외부 어드레스의 섹션 어드레스를 디코딩(decoding)하여, 상기 섹션 어드레스에 대응되는 인에이블 신호(enable signal)를 활성화하는 디코딩 수단;
    복수개의 레지스터 그룹(registor group)들 중 상기 인에이블 신호에 대응되는 레지스터 그룹에 저장되어 있는 결함 어드레스의 메인 어드레스를 출력하는 퓨즈 박스(fuse box); 및
    상기 퓨즈 박스에서 출력되는 결함 어드레스의 메인 어드레스와 상기 외부 어드레스의 메인 어드레스가 일치하는 경우, 상기 대응되는 리던던시 메인 워드 라인을 활성화하는 비교 수단을 구비하는 것을 특징으로 하는 리페어 장치.
  6. 제 5 항에 있어서, 적어도 둘 이상의 상기 레지스터 그룹들은 각각,
    대응되는 결함 어드레스의 메인 어드레스로서, 서로 다른 메인 어드레스를 저장하는 것을 특징으로 하는 리페어 장치.
  7. 제 5 항에 있어서, 상기 레지스터 그룹들은 각각,
    상기 결함 어드레스의 메인 어드레스를 비트 단위로 저장하는 복수개의 레지스터(registor)들; 및
    상기 인에이블 신호에 응답하여, 저장하고 있는 비트 값을 상기 비교 수단으로 출력하는 스위치들을 구비하는 것을 특징으로 하는 리페어 장치.
  8. 제 7 항에 있어서, 상기 레지스터들은 각각,
    대응되는 비트 값에 따라 컷팅(cutting) 여부를 달리하는 퓨즈(fuse)를 구비하는 것을 특징으로 하는 리페어 장치.
  9. 제 5 항에 있어서, 상기 외부 어드레스의 섹션 어드레스는,
    상기 외부 어드레스의 n(n은 자연수, 이하 동일)개의 최하위 비트들인 것을 특징으로 하는 리페어 장치.
  10. 제 9 항에 있어서, 상기 퓨즈 박스는,
    2n 개의 상기 레지스터 그룹들을 구비하는 것을 특징으로 하는 리페어 장치.
  11. 제 5 항에 있어서, 상기 비교 수단은,
    상기 퓨즈 박스의 복수개의 레지스터 그룹들에 의하여 공유되는 것을 특징으로 하는 리페어 장치.
  12. 제 5 항에 있어서, 상기 어드레스 비교부는,
    복수개의 퓨즈 박스를 구비하는 것을 특징으로 하는 리페어 장치.
  13. 제 12 항에 있어서, 상기 리페어부,
    상기 섹션 어드레스는 동일하되 서로 다른 메인 어드레스를 갖는 결함 셀들을 동시 또는 시분할적으로 리페어하는 것을 특징으로 하는 리페어 장치.
  14. 복수개의 레지스터 그룹들 중 인에이블 신호에 대응되는 레지스터 그룹에 저장되어 있는 결함 어드레스를 출력하는 퓨즈 박스;
    상기 퓨즈 박스에서 출력되는 결함 어드레스와 외부 어드레스가 일치하는 경우, 상기 결함 어드레스에 대응되는 리던던시 워드 라인을 활성화하는 비교부; 및
    상기 리던던시 워드 라인의 활성화에 응답하여, 결함 셀을 리페어하는 리페어부을 구비하고,
    상기 비교부는,
    상기 복수개의 레지스터 그룹들에 의하여 공유되는 것을 특징으로 하는 리페 어 장치.
  15. 제 14 항에 있어서, 상기 비교부는,
    상기 결함 어드레스의 메인 어드레스와 상기 외부 어드레스의 메인 어드레스를 비교하는 것을 특징으로 하는 리페어 장치.
  16. 제 15 항에 있어서, 적어도 둘 이상의 상기 레지스터 그룹들은 각각,
    대응되는 결함 어드레스의 메인 어드레스로서, 서로 다른 메인 어드레스를 저장하는 것을 특징으로 하는 리페어 장치.
  17. 제 14 항에 있어서, 상기 리페어부는,
    상기 리던던시 워드 라인과 상기 외부 어드레스의 섹션 어드레스를 결합하여, 리던던시 섹션 워드 라인들 중 대응되는 리던던시 섹션 워드 라인을 활성화하는 디코더를 구비하는 것을 특징으로 하는 리페어 장치.
  18. 제 17 항에 있어서, 적어도 둘 이상의 상기 리던던시 섹션 워드 라인들은 각각,
    메모리 셀 어레이의 서로 다른 메인 워드 라인을 상위 워드 라인으로 하는 섹션 워드 라인에 대응되는 것을 특징으로 하는 리페어 장치.
  19. 제 18 항에 있어서, 상기 리페어부는,
    상기 결함 셀이 위치하는 상기 메모리 셀 어레이의 섹션을, 대응되는 리던던시 셀 어레이의 섹션으로 대체하는 것을 특징으로 하는 리페어 장치.
  20. 제 14 항에 있어서, 상기 리페어 장치는,
    상기 외부 어드레스의 섹션 어드레스를 디코딩하여, 상기 섹션 어드레스에 대응되는 상기 인에이블 신호를 활성화하는 디코딩부를 더 구비하는 것을 특징으로 하는 리페어 장치.
  21. 반도체 메모리 장치의 결함 셀을 리페어 하는 방법에 있어서,
    상기 결함 셀의 위치를 나타내는 결함 어드레스의 메인 어드레스와 외부 어드레스의 메인 어드레스를 비교하는 단계;
    상기 결함 어드레스의 메인 어드레스와 상기 외부 어드레스의 메인 어드레스가 일치하는 경우, 상기 메인 어드레스에 대응되는 리던던시 메인 워드 라인을 활성화하는 단계; 및
    상기 리던던시 메인 워드 라인에 연결되는 리던던시 섹션 워드 라인들 중 상기 외부 어드레스의 섹션 어드레스에 대응되는 리던던시 섹션 워드 라인을 활성화하여, 상기 결함 셀을 리페어하는 단계를 구비하고,
    적어도 둘 이상의 상기 리던던시 섹션 워드 라인들은 각각,
    메모리 셀 어레이의 서로 다른 메인 워드 라인을 상위 워드 라인으로 하는 섹션 워드 라인에 대응되는 것을 특징으로 하는 리페어 방법.
  22. 제 21 항에 있어서, 상기 결함 셀을 리페어하는 단계는,
    상기 결함 셀이 위치하는 상기 메모리 셀 어레이의 섹션을, 대응되는 리던던시 셀 어레이의 섹션으로 대체하는 것을 특징으로 하는 리페어 방법.
  23. 제 21 항에 있어서, 상기 리페어 방법은,
    상기 외부 어드레스의 섹션 어드레스를 디코딩하여, 상기 섹션 어드레스에 대응되는 인에이블 신호를 활성화하는 단계; 및
    복수개의 레지스터 그룹(registor group)들 중 상기 인에이블 신호에 대응되는 레지스터 그룹에 저장되어 있는 결함 어드레스의 메인 어드레스를 출력하는 단계를 더 구비하는 것을 특징으로 하는 리페어 방법.
  24. 제 23 항에 있어서, 적어도 둘 이상의 상기 레지스터 그룹들은 각각,
    대응되는 결함 어드레스의 메인 어드레스로서, 서로 다른 메인 어드레스를 저장하는 것을 특징으로 하는 리페어 방법.
KR1020060064856A 2006-07-11 2006-07-11 노멀 섹션 워드 라인 단위로 결함 셀을 리페어 할 수 있는 리페어 장치 및 방법 KR20080006113A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060064856A KR20080006113A (ko) 2006-07-11 2006-07-11 노멀 섹션 워드 라인 단위로 결함 셀을 리페어 할 수 있는 리페어 장치 및 방법
US11/750,527 US20080072121A1 (en) 2006-07-11 2007-05-18 Method and Apparatus For Repairing Defective Cell for Each Cell Section Word Line

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060064856A KR20080006113A (ko) 2006-07-11 2006-07-11 노멀 섹션 워드 라인 단위로 결함 셀을 리페어 할 수 있는 리페어 장치 및 방법

Publications (1)

Publication Number Publication Date
KR20080006113A true KR20080006113A (ko) 2008-01-16

Family

ID=39190107

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060064856A KR20080006113A (ko) 2006-07-11 2006-07-11 노멀 섹션 워드 라인 단위로 결함 셀을 리페어 할 수 있는 리페어 장치 및 방법

Country Status (2)

Country Link
US (1) US20080072121A1 (ko)
KR (1) KR20080006113A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190073807A (ko) * 2017-12-19 2019-06-27 에스케이하이닉스 주식회사 반도체 장치

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8127184B2 (en) * 2008-11-26 2012-02-28 Qualcomm Incorporated System and method including built-in self test (BIST) circuit to test cache memory
KR101033491B1 (ko) * 2010-03-31 2011-05-09 주식회사 하이닉스반도체 반도체 장치
KR102479496B1 (ko) * 2016-09-19 2022-12-20 에스케이하이닉스 주식회사 반도체 장치
KR20190060527A (ko) * 2017-11-24 2019-06-03 삼성전자주식회사 반도체 메모리 장치 및 그 동작 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920010347B1 (ko) * 1989-12-30 1992-11-27 삼성전자주식회사 분할된 워드라인을 가지는 메모리장치의 리던던시 구조
JPH08227597A (ja) * 1995-02-21 1996-09-03 Mitsubishi Electric Corp 半導体記憶装置
JP3398686B2 (ja) * 1999-06-14 2003-04-21 エヌイーシーマイクロシステム株式会社 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190073807A (ko) * 2017-12-19 2019-06-27 에스케이하이닉스 주식회사 반도체 장치
US11551780B2 (en) 2017-12-19 2023-01-10 SK Hynix Inc. Semiconductor apparatus
US11972829B2 (en) 2017-12-19 2024-04-30 SK Hynix Inc. Semiconductor apparatus

Also Published As

Publication number Publication date
US20080072121A1 (en) 2008-03-20

Similar Documents

Publication Publication Date Title
US7505357B2 (en) Column/row redundancy architecture using latches programmed from a look up table
US7159141B2 (en) Repairable block redundancy scheme
US7376025B2 (en) Method and apparatus for semiconductor device repair with reduced number of programmable elements
US10403387B2 (en) Repair circuit used in a memory device for performing error correction code operation and redundancy repair operation
JP4062247B2 (ja) 半導体記憶装置
JP2008033995A (ja) メモリシステム
EP1447813B9 (en) Memory built-in self repair (MBISR) circuits / devices and method for repairing a memory comprising a memory built-in self repair (MBISR) structure
US20030214865A1 (en) Semiconductor memory having multiple redundant columns with offset segmentation boundaries
JP4353329B2 (ja) 半導体記憶装置及びそのテスト方法
JP2010027192A (ja) メモリの補修回路とそれを使用する疑似デュアルポートｓｒａｍ
JPH0822698A (ja) 冗長レジスタプログラミング方法及び列冗長集積回路
JP2741824B2 (ja) 半導体記憶装置
JP4260247B2 (ja) 半導体記憶装置
US7218561B2 (en) Apparatus and method for semiconductor device repair with reduced number of programmable elements
US7359260B2 (en) Repair of memory cells
KR20080006113A (ko) 노멀 섹션 워드 라인 단위로 결함 셀을 리페어 할 수 있는 리페어 장치 및 방법
US6552937B2 (en) Memory device having programmable column segmentation to increase flexibility in bit repair
KR100352910B1 (ko) 메모리의결함위치를작동위치로대체하기위한메모리관리장치
JP4891748B2 (ja) 半導体集積回路およびそのテスト方法
US6535436B2 (en) Redundant circuit and method for replacing defective memory cells in a memory device
JP2009099165A (ja) 半導体記憶装置
US20040184328A1 (en) Semiconductor integrated circuit capable of testing with small scale circuit configuration
KR102468764B1 (ko) 반도체 장치
US20050270862A1 (en) Apparatus and method for semiconductor device repair with reduced number of programmable elements
JP2000285695A (ja) 半導体記憶装置およびそれを用いたシステム

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B601 Maintenance of original decision after re-examination before a trial
E801 Decision on dismissal of amendment
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20080215

Effective date: 20081021