KR102479496B1 - 반도체 장치 - Google Patents
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Abstract
퓨즈셋의 초기 결함을 검출할 수 있는 반도체 장치가 제공된다.
본 발명에 반도체 장치는, 테스트모드 신호에 기초하여 의사(pseudo) 초기 데이터를 생성하는 의사 초기 데이터 생성부; 및 퓨즈셋 어드레스에 기초하여 퓨즈셋의 초기 데이터 또는 상기 의사 초기 데이터를 기준값과 비교하여 퓨즈셋의 초기 결함을 검출하는 퓨즈셋 결함 검출부;를 포함한다.
본 발명에 반도체 장치는, 테스트모드 신호에 기초하여 의사(pseudo) 초기 데이터를 생성하는 의사 초기 데이터 생성부; 및 퓨즈셋 어드레스에 기초하여 퓨즈셋의 초기 데이터 또는 상기 의사 초기 데이터를 기준값과 비교하여 퓨즈셋의 초기 결함을 검출하는 퓨즈셋 결함 검출부;를 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 퓨즈의 초기 상태의 결함을 검출하는 기술에 관한 것이다.
디램과 같은 반도체 장치에는 초기 설정 값을 저장하기 위해 퓨즈가 이용된다. 이러한 퓨즈에는 레이저를 이용하여 메탈을 커팅함으로써 정보를 저장하는 메탈 퓨즈와, 트랜지스터에 고전압을 인가하여 산화막을 브레이크다운시킴으로써 정보를 저장하는 이퓨즈(electrical fuse) 등이 있다. 이퓨즈의 경우 통상의 반도체 소자와 같이 트랜지스터로 구성되며 별도의 레이저를 이용할 필요 없이 고전압을 인가함으로써 정보를 저장할 수 있기 때문에, 최근에는 이퓨즈의 사용이 증가하고 있다.
퓨즈는 퓨즈 셀이 매트릭스 형태로 배열된 퓨즈 어레이의 형태로 이용된다. 그리고, 퓨즈에 정보를 저장하고자 할 때에는 퓨즈의 초기 값 중 그 값이 변경되는 경우에만 메탈 또는 산화막를 커팅한다.
퓨즈의 초기 상태에는 메탈 또는 산화막이 모두 커팅되어 있지 않아야 한다. 그러나, 제조 과정상 결함이 발생하여 퓨즈 어레이 중 일부의 퓨즈 셀의 메탈 또는 산화막이 커팅되어 버릴 수 있다. 이 경우 정보가 잘못 저장될 수 있다.
예를 들어, 퓨즈 어레이의 초기 값이 모두 "0"이어야 하는데, 일부 퓨즈 셀의 초기 값이 "1"이 되어 있는 경우가 있을 수 있다. 이 경우, 결함이 있는 퓨즈 셀에 "0"의 정보를 저장하고자 할 때, 초기 값이 "0"인 것으로 판단하여 결함이 있는 퓨즈 셀을 커팅하는 동작을 수행하지 않게 된다. 그러면, 결함이 있는 퓨즈 셀에는 "0"이 아니라 "1"이 저장되어 있기 때문에 결과적으로 잘못된 정보가 저장되게 된다.
종래에는 퓨즈 어레이에 결함이 있는 것으로 판명되면 퓨즈 어레이 전체를 사용하지 않고 폐기하였다. 그러나, 일반적으로 퓨즈 어레이의 일부에만 결함이 발생하기 때문에 퓨즈 어레이 전체를 사용하지 못하는 것은 제조 효율이나 비용면에서 바람직하지 못하다.
본 발명은 퓨즈 어레이에 있어서 결함이 발생한 퓨즈 셀의 위치를 알 수 있는 반도체 장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 반도체 장치는, 테스트모드 신호에 기초하여 의사(pseudo) 초기 데이터를 생성하는 의사 초기 데이터 생성부; 및 퓨즈셋 어드레스에 기초하여 퓨즈셋의 초기 데이터 또는 상기 의사 초기 데이터를 기준값과 비교하여 퓨즈셋의 초기 결함을 검출하는 퓨즈셋 결함 검출부;를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 테스트모드 신호에 응답하여 의사 초기 데이터를 생성하는 의사 초기 데이터 생성부; 퓨즈셋 어드레스에 기초하여 복수의 비트의 퓨즈셋 선택 신호를 생성하는 퓨즈셋 선택부; 제1 퓨즈셋에 대응하는 상기 퓨즈셋 선택 신호의 비트 값에 기초하여 제1 퓨즈셋의 초기 데이터와 상기 의사 초기 데이터 중 어느 하나를 제1 데이터로서 선택하고, 상기 제1 데이터와 기준값을 비교하여 제1 퓨즈셋의 결함을 검출하는 제1 퓨즈셋 결함 검출부; 및 제2 퓨즈셋에 대응하는 상기 퓨즈셋 선택 신호의 비트 값에 기초하여 제2 퓨즈셋의 초기 데이터와 상기 의사 초기 데이터 중 어느 하나를 제2 데이터로서 선택하고, 상기 제2 데이터와 기준값을 비교하여 제2 퓨즈셋의 결함을 검출하는 제2 퓨즈셋 결함 검출부;를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치에 의하면, 초기 상태에 결함이 발생한 퓨즈 셀의 위치를 알 수 있다. 이에 따라, 결함이 발생한 퓨즈 셀을 제외한 나머지 퓨즈 셀을 이용할 수 있기 때문에 퓨즈 어레이를 효율적으로 사용할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 퓨즈셀 결함 검출부의 상세 구성도.
도 3은 도 2의 퓨즈셋 인에이블 신호 생성부의 구체 회로도.
도 4는 도 2의 비교기의 구체 회로도.
도 5는 도 1의 퓨즈셋 결함 검출부의 상세 회로도.
도 6은 도 1의 퓨즈셋 선택부의 상세 회로도.
도 7은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 8은 도 7의 결함 판정부의 구체 회로도.
도 9는 도 7의 반도체 장치에 있어서 정보 처리의 흐름도.
도 2는 도 1의 퓨즈셀 결함 검출부의 상세 구성도.
도 3은 도 2의 퓨즈셋 인에이블 신호 생성부의 구체 회로도.
도 4는 도 2의 비교기의 구체 회로도.
도 5는 도 1의 퓨즈셋 결함 검출부의 상세 회로도.
도 6은 도 1의 퓨즈셋 선택부의 상세 회로도.
도 7은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 8은 도 7의 결함 판정부의 구체 회로도.
도 9는 도 7의 반도체 장치에 있어서 정보 처리의 흐름도.
이하, 본 발명의 바람직한 실시예에 대하여 도면을 참조하여 설명한다.
본 명세서에서 퓨즈 어레이는 복수의 퓨즈셋으로 구성되고, 각 퓨즈셋은 복수의 퓨즈셀로 구성된다고 정의한다. 그리고, 퓨즈셀에는 1비트의 퓨즈셀 정보가 저장되고, 퓨즈셋에는 퓨즈셋을 구성하는 퓨즈셀의 개수에 해당하는 비트 수만큼의 퓨즈셋 정보가 저장된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치(1)의 구성도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는, 퓨즈셋 정보 래치부(100), 퓨즈셋 결함 검출부(10) 및 퓨즈셋 선택부(400)를 포함한다.
퓨즈셋 정보 래치부(100)는 퓨즈셋에 연결되어 퓨즈셋 정보(RA)를 래치하는 구성이다. 퓨즈셋 정보(RA)는 퓨즈셋 정보 래치부(100)에 래치되어 퓨즈셋 결함 검출부(10)로 출력된다.
예를 들어, 퓨즈셋은 12개의 퓨즈셀로 구성되어 12비트의 퓨즈셋 정보(RA)가 저장될 수 있다. 퓨즈셋의 초기 상태에 결함이 없는 경우 퓨즈셋 정보(RA)는 예를 들면 로우 레벨, 즉 "000000000000"일 수 있다. 이러한 퓨즈셋 정보(RA)가 퓨즈셋 정보 래치부(100)에 저장(래치)되어 퓨즈셋 결함 검출부(10)로 출력된다.
퓨즈셋 결함 검출부(10)는 퓨즈셀 결함 신호 생성부(200)와 퓨즈셋 결함 신호 생성부(300)를 포함한다.
퓨즈셀 결함 신호 생성부(200)는 퓨즈셋 정보(RA) 또는 의사 초기 정보(BXAR)와, 미리 설정된 기준값을 비교하여 퓨즈셀 결함 신호(HIT)를 생성한다.
구체적으로, 퓨즈셀 결함 신호 생성부(200)는 퓨즈셋 선택 신호(LAX)가 인에이블된 경우에는 퓨즈셋 정보(RA)의 각 비트(퓨즈셀 정보)와 미리 설정된 기준값을 비교한다. 퓨즈셀 결함 신호 생성부(200)는 퓨즈셋 선택 신호(LAX)가 디스에이블된 경우에는 의사 초기 정보(BXAR)와 미리 설정된 기준값을 비교한다.
이때, 기준값은 퓨즈셋의 초기 상태에 결함이 없는 경우 퓨즈셀 정보와 동일한 값으로 설정될 수 있다. 예를 들어, 퓨즈셋의 초기 상태에 결함이 없는 경우 퓨즈셀 정보가 "0"이면 기준값도 "0"으로 설정될 수 있다.
또한, 의사 초기 정보(BXAR)는 후술하는 퓨즈셋 선택부(400)에서 생성되는 값이다. 의사 초기 정보(BXAR)는 퓨즈셋 정보(RA)와 동일한 비트 수를 가지며, 퓨즈셋의 초기 상태에 결함이 없는 경우 퓨즈셋 정보(RA)와 동일한 값으로 설정될 수 있다.
그리고, 퓨즈셀 결함 신호 생성부(200)는 비교 결과에 기초하여 퓨즈셀 결함 신호(HIT)를 생성한다. 구체적으로, 퓨즈셀 결함 신호 생성부(200)는 퓨즈셋 정보(RA)의 각 비트 또는, 퓨즈셋 정보(RA)와 동일한 비트 수를 갖는 의사 초기 정보(BXAR)의 각 비트와 기준값을 비교하여, 퓨즈셋 정보(RA)와 동일한 비트 수의 퓨즈셀 결함 신호(HIT)를 생성한다.
예를 들어, 퓨즈셀 결함 신호 생성부(200)는, 퓨즈셋 선택 신호(LAX)가 인에이블된 경우, 퓨즈셋 정보(RA)의 각 비트(퓨즈셀 정보)와 기준값이 동일하면 퓨즈셀 결함 신호(HIT)를 인에이블하고, 상이하면 퓨즈셀 결함 신호(HIT)를 디스에이블한다. 전술한 바와 같이, 기준값은 퓨즈셋의 초기 상태에 결함이 없는 경우의 퓨즈셀 정보로 미리 설정되어 있다. 따라서, 퓨즈셋의 초기 상태에 결함이 없다면 퓨즈셋 정보(RA)의 각 비트와 기준값은 동일하게 되어 퓨즈셀 결함 신호(HIT)의 각 비트는 모두 인에이블된다. 그러나, 퓨즈셋의 초기 상태에 결함이 있는 경우에는 퓨즈셀 정보와 기준값이 상이한 경우가 발생하게 된다. 따라서, 퓨즈셀 결함 신호(HIT)가 디스에이블될 수 있다.
퓨즈셋 선택 신호(LAX)가 디스에이블된 경우, 퓨즈셀 결함 신호 생성부(200)는, 의사 초기 정보(BXAR)의 각 비트와 기준값이 동일하면 퓨즈셀 결함 신호(HIT)를 인에이블하고, 상이하면 퓨즈셀 결함 신호(HIT)를 디스에이블한다. 이때, 의사 초기 정보(BXAR)는 퓨즈셋의 초기 상태에 결함이 없는 경우의 퓨즈셋 정보(RA)와 동일하게 설정되고, 기준값은 퓨즈셋의 초기 상태에 결함이 없는 경우의 퓨즈셀 정보와 동일하게 설정된다. 따라서, 의사 초기 정보(BXAR)의 각 비트와 기준값은 동일하게 되어 퓨즈셀 결함 신호(HIT)의 각 비트는 모두 인에이블된다.
퓨즈셀 결함 신호 생성부(200)는 또한 테스트모드 신호(TPRE_RCALL)에 기초하여 퓨즈셋 인에이블 신호(FSEN)을 생성한다. 그 구체적인 구성에 대해서는 이후 도 2 및 도 3과 관련하여 구체적으로 설명하겠다.
퓨즈셋 결함 신호 생성부(300)는 퓨즈셀 결함 신호(HIT)에 기초하여 퓨즈셋의 결함 여부를 검출한다.
구체적으로, 퓨즈셋 결함 신호 생성부(300)는 퓨즈셀 결함 신호 생성부(200)로부터 입력된 복수의 비트의 퓨즈셀 결함 신호(HIT) 중 어느 하나라도 디스에이블되어 있으면 퓨즈셋에 결함이 있는 것으로 판정하여 퓨즈셋 결함 신호(HITB)를 인에이블한다.
예를 들어, 퓨즈셀의 초기 상태에 결함이 없는 경우 퓨즈셀 결함 신호(HIT)의 각 비트는 모두 하이 인에이블될 수 있다. 이 경우, 퓨즈셋 결함 신호 생성(300)는 퓨즈셋 결함 신호(HITB)를 로우 디스에이블한다.
그리고, 퓨즈셋을 구성하는 퓨즈셀 중 어느 하나라도 초기 상태에 결함이 있는 경우 퓨즈셀 결함 신호(HIT) 중 적어도 하나의 비트는 로우 디스에이블 될 수 있다. 이 경우, 퓨즈셋 결함 신호 생성부(300)는 퓨즈셋 결함 신호(HITB)를 하이 인에이블시킨다.
이러한 방식으로, 퓨즈셋 결함 신호(HITB)의 인에이블 여부에 따라 퓨즈셋의 결함 여부를 판정할 수 있다.
한편, 퓨즈셀 선택 신호(LAX)가 디스에이블된 경우에는 퓨즈셀 결함 신호(HIT)의 각 비트가 모두 인에이블되므로, 퓨즈셋 결함 신호(HITB)는 디스에이블된다.
퓨즈셋 선택부(400)는 퓨즈셋 어드레스(ADD)와 테스트모드 신호(TPRE_RCALL)에 기초하여 퓨즈셋 선택 신호(LAX) 및 의사 초기 정보(BXAR)를 생성한다.
구체적으로, 퓨즈셋 선택부(400)는 외부로부터 입력된 퓨즈셋 어드레스(ADD)를 디코딩하여 퓨즈셋 어드레스(ADD)에 해당하는 퓨즈셋 결함 검출부(10)에 대해 퓨즈셋 선택 신호(LAX)를 인에이블한다.
또한, 퓨즈셋 선택부(400)는 테스트모드 신호(TPRE_RCALL)에 기초하여 의사 초기 정보(BXAR)를 생성한다. 이때, 의사 초기 정보(BXAR)는 퓨즈셋 정보(RA)와 동일한 비트 수를 갖고, 의사 초기 정보(BXAR)의 각 비트는 퓨즈셀의 초기 상태에 결함이 없는 경우 퓨즈셀 정보와 동일한 레벨을 갖도록 생성될 수 있다.
예를 들어, 퓨즈셀의 초기 상태에 결함이 없는 경우 퓨즈셀 정보가 로우 레벨의 값을 갖는다면, 의사 초기 정보(BXAR)의 각 비트도 로우 레벨을 갖도록 설정된다. 또는, 퓨즈셀에 결함이 없는 경우의 퓨즈셀 정보가 하이 레벨인 경우도 있을 수 있으며, 이 경우 의사 초기 정보(BXAR)의 각 비트도 하이 레벨이 되도록 설정된다.
도 2는 도 1의 퓨즈셀 결함 신호 생성부(200)의 상세 구성도이다.
도 2를 참조하면, 퓨즈셀 결함 신호 생성부(200)는 퓨즈셋 인에이블 신호 생성부(210) 및 복수의 비교기(220_1~220_12)를 포함한다.
퓨즈셋 인에이블 신호 생성부(210)는 퓨즈셋 선택 신호(LAX)와 테스트모드 신호(TPRE_RCALL)에 기초하여 퓨즈셋 인에이블 신호(FSEN)를 생성한다.
도 3은 도 2의 퓨즈셋 인에이블 신호 생성부(210)의 구체 회로도이다.
도 3을 참조하면, 퓨즈셋 인에이블 신호 생성부(210)는 테스트모드 신호(TPRE_RCALL)에 기초하여 퓨즈셋 인에이블 신호(FSEN)를 생성한다.
구체적으로, 테스트모드 신호(TPRE_RCALL)가 하이 인에이블되면, 롤콜 신호(RCALLB)는 퓨즈 선택 신호(LAX)의 값에 관계없이 로우 레벨이 된다. 도 3의 레지스터는 미리 설정된 기준값을 나타내며, 기준값은 퓨즈셋에 초기 상태의 결함이 없는 경우의 퓨즈셀 정보와 동일한 값을 갖도록 설정될 수 있다. 예를 들어, 기준값은 로우 레벨이며, 이에 따라 퓨즈셋 인에이블 신호(FSEN)는 하이 인에이블된다.
즉, 퓨즈셋 인에이블 신호 생성부(210)는 테스트모드 신호(TPRE_RCALL)가 인에이블되면, 퓨즈 선택 신호(LAX)의 값에 무관하게 퓨즈셋 인에이블 신호(FSEN)를 인에이블한다.
도 2로 돌아가서, 비교기(220_1~220_12)에는 퓨즈셀 정보(RA<1>~RA<12>) 또는 의사 초기 정보(BXAR) 중 어느 하나가 선택되어 입력된다. 구체적으로, 퓨즈셋 선택 신호(LAX)가 인에이블되면 퓨즈셀 정보(RA<1>~RA<12>)가 선택된다. 퓨즈셋 선택 신호(LAX)가 디스에이블되면 의사 초기 정보(BXAR)가 선택된다.
비교기(220_1~220_12)는 퓨즈셀 정보(RA<1>~RA<12>) 또는 의사 초기 정보(BXAR) 중 선택된 값과 기준값을 비교하여 일치 여부를 나타내는 퓨즈셀 결함 신호(HIT<1>~HIT<12>)를 생성한다. 비교기(220_1~220_12)는 퓨즈셀 정보(RA<1>~RA<12>)의 개수, 즉 퓨즈셋 정보(RA)의 비트 수만큼 구비된다. 본 실시예에서는 12개의 비교기(220_1~220_12)가 구비되어, 각 퓨즈셀 정보(RA<1>~RA<12>)와 기준 정보(BXAR)의 일치 여부를 판단하여 각 퓨즈셀에 대해 퓨즈셀 결함 정보(HIT<1>~HIT<12>)를 생성한다.
도 4는 도 2의 비교기(220_1~220_12; 220으로 대표하여 나타냄)의 구체 회로도이다. 여기서, 퓨즈셀 결함 신호(HIT)는 퓨즈셀 결함 신호(HIT<1>~HIT<12>)를 대표하여 나타낸 것이다.
도 4를 참조하면, 비교기(220)는 퓨즈셀 정보(RA<1>~RA<12>) 및 의사 초기 정보(BXAR) 중에서 선택된 값과, 기준값(도 4에서 레지스터로 도시됨)의 부정 익스클루시브 오어 연산으로 구현될 수 있다.
따라서, 예를 들어 퓨즈셀 정보(RA<1>~RA<12>)가 선택된 경우, 퓨즈셀의 초기 상태에 결함이 있어 퓨즈셀 정보(RA<1>~RA<12>)와 기준값이 상이하면 퓨즈셀 결함 신호(HIT)는 로우 디스에이블된다. 그리고, 퓨즈셀의 초기 상태에 결함이 없으면 퓨즈셀 정보(RA<1>~RA<12>)와 기준값이 동일하게 되므로, 퓨즈셀 결함 신호(HIT)는 하이 인에이블된다.
한편, 의사 초기 신호(BXAR)가 선택된 경우에는, 의사 초기 신호(BXAR)와 기준값은 동일하게 설정되므로, 퓨즈셀 결함 신호(HIT)는 하이 인에이블된다.
도 5는 도 1의 퓨즈셋 결함 신호 생성부(300)의 상세 회로도이다.
도 5를 참조하면, 퓨즈셋 결함 신호 생성부(300)는 퓨즈셀 결함 신호(HIT<1>~HIT<12>)와 퓨즈셋 인에이블 신호(FSEN)가 모두 동일한 레벨을 갖는 경우 퓨즈셋 결함 신호를 디스에이블한다. 그리고, 퓨즈셋 결함 신호 생성부(300)는 퓨즈셀 결함 신호(HIT<1>~HIT<12>)와 퓨즈셋 인에이블 신호(FSEN) 중 상이한 레벨을 갖는 신호가 하나라도 있는 경우 퓨즈셋 결함 신호를 인에이블한다.
이때, 퓨즈셋 인에이블 신호(FSEN)는 테스트모드 신호(TPRE_RCALL)가 인에이블되면 인에이블되도록 설정된다. 즉, 퓨즈셋 인에이블 신호(FSEN)는 퓨즈셀에 결함이 없는 경우 퓨즈셀 결함 신호(HIT<1>~HIT<12>)와 동일한 레벨을 갖도록 설정된다.
즉, 퓨즈셋 결함 신호 생성부(300)는 당해 퓨즈셋이 선택된 경우, 퓨즈셋에 속하는 퓨즈셀의 적어도 하나가 초기 상태에 결함이 있는 것으로 판명되면, 당해 퓨즈셋에 대해 퓨즈셋 결함 신호(HITB)를 인에이블시킨다.
퓨즈셋이 선택되지 않은 경우(퓨즈셋 선택 신호(LAX)가 디스에이블된 경우)에는 퓨즈셀 결함 신호(HIT<1>~HIT<12>)가 모두 인에이블되고 퓨즈셋 인에이블 신호(FSEN)도 인에이블된다. 따라서, 퓨즈셋 결함 신호 생성부(300)는 퓨즈셋 결함 신호(HITB)를 디스에이블한다.
도 6은 도 1의 퓨즈셋 선택부(400)의 상세 회로도이다.
도 6을 참조하면, 퓨즈셋 선택부(400)는 퓨즈셋 어드레스 처리부(410), 의사 초기 신호 생성부(420) 및 퓨즈셋 선택 신호 생성부(430)를 포함한다.
퓨즈셋 어드레스 처리부(410)는 퓨즈셋 어드레스(ADD)를 처리하여 의사 초기 신호 생성부(420) 및 퓨즈셋 선택 신호 생성부(430)에 공급하기 위한 처리 신호(BXAB)를 생성한다.
의사 초기 신호 생성부(420)는 테스트모드 신호(TPRE_RCALL)에 기초하여 의사 초기 정보(BXAR)를 생성한다.
구체적으로, 의사 초기 신호 생성부(420)는 테스트모드 신호(TPRE_RCALL)가 인에이블되면 의사 초기 정보(BXAR)를 생성한다. 의사 초기 정보(BXAR)는 퓨즈셋 정보(RA)와 동일한 비트 수를 가지며, 각 비트는 퓨즈셋의 초기 상태에 결함이 없는 경우 퓨즈셀의 정보와 동일한 레벨을 갖도록 설정된다. 이러한 의사 초기 정보(BXAR)는 이후 퓨즈셀 결함 신호 생성부(200)의 비교기(220)에 퓨즈셀 정보(RA<1>~RA<12>)와 선택적으로 입력된다.
퓨즈셋 선택 신호 생성부(430)는 퓨즈셋 어드레스(ADD)를 디코딩하여 퓨즈셋이 퓨즈셋 어드레스(ADD)에 대응하면 퓨즈셋 선택 신호(LAX)를 인에이블한다.
구체적으로, 퓨즈셋 선택 신호 생성부(430)는 퓨즈셋 어드레스 처리부로부터 출력된 처리 신호(BXAB)의 반전 신호를 디코딩하여 퓨즈셋 선택 신호(LAX)를 생성한다.
이상 1개의 퓨즈셋에 본 발명의 일 실시예에 따른 반도체 장치(1)가 연결된 경우에 대하여 설명하였다. 그러나, 다른 실시예에 의하면 복수의 퓨즈셋에 연결될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치(2)의 구성도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 반도체 장치(2)는 N개의 퓨즈셋 각각에 대응하는 퓨즈셋 정보 래치부(100_1~100_N) 및 퓨즈셋 결함 검출부(10_1~10_N)와, 퓨즈셋 선택부(400a)와, 결함 판정부(500)와, 결함 퓨즈셋 어드레스 래치부(600)를 포함한다.
구체적으로, 1번째 퓨즈셋에는 퓨즈셋 정보 래치부(100_1) 및 퓨즈셋 결함 검출부(10_1)가 연결되고, 2번째 퓨즈셋에는 퓨즈셋 정보 래치부(100_2) 및 퓨즈셋 결함 검출부(10_2)가 연결되고, N번째 퓨즈셋에는 퓨즈셋 정보 래치부(100_N) 및 퓨즈셋 결함 검출부(10_N)가 연결되어 있다. 도 7에는 퓨즈셋 대신에, 각 퓨즈셋의 초기 상태의 정보를 나타내는 퓨즈셋 정보(RA_1~RA_N)가 도시되어 있다.
퓨즈셋 선택부(400a)는 각 퓨즈셋, 즉 퓨즈셋 결함 검출부(10_1~10_N)에 공통으로 연결되어 있다.
결함 판정부(500)는 복수의 퓨즈셋 결함 검출부(10_1~10_N)에 공통으로 연결되어 있다.
반도체 장치(2)의 퓨즈셋 정보 래치부(100_1~100_N)의 각각은 반도체 장치(1)의 퓨즈셋 정보 래치부(100)과 동일하다. 또한, 반도체 장치(2)의 퓨즈셋 결함 검출부(10_1~10_N)의 각각은 반도체 장치(1)의 퓨즈셋 결함 검출부(10)과 동일하다. 즉, 반도체 장치(2)의 퓨즈셀 결함 신호 생성부(200_1~200_N)의 각각은 반도체 장치(1)의 퓨즈셀 결함 신호 생성부(200)와 동일하고, 반도체 장치(2)의 퓨즈셋 결함 신호 생성부(300_1~300_N)의 각각은 반도체 장치(1)의 퓨즈셋 결함 신호 생성부(300)와 동일하다.
퓨즈셋 선택부(400a)는 기본적으로 반도체 장치(1)의 퓨즈셋 선택부(400)와 동일하다. 다만, 반도체 장치(1)의 퓨즈셋 선택부(400)는 하나의 퓨즈셋에 연결되고, 그 하나의 퓨즈셋이 퓨즈셋 어드레스(ADD)에 대응하면 1비트의 퓨즈셋 선택 신호(LAX)를 활성화하였다. 그러나, 반도체 장치(2)의 퓨즈셋 선택부(400a)는 복수의 퓨즈셋에 연결된다. 그리고, 퓨즈셋 선택부(400a)는 퓨즈셋 어드레스(ADD)를 디코딩하여 퓨즈셋 어드레스(ADD)에 대응하는 특정 퓨즈셋에 대해서만 퓨즈셋 선택 신호(LAX)를 인에이블하고, 나머지 퓨즈셋에 대해서는 퓨즈셋 선택 신호(LAX)를 디스에이블한다. 즉, 반도체 장치(2)의 퓨즈셋 선택부(400a)가 생성하는 퓨즈셋 선택 신호(LAX)는 퓨즈셋의 개수만큼의 비트 수를 가지며, 퓨즈셋 어드레스(ADD)에 대응하여 복수의 비트의 퓨즈셋 선택 신호(LAX) 중 어느 하나의 비트가 인에이블된다.
예를 들어, 128개의 퓨즈셋이 있을 때, 즉 도 7에서 N이 128일 때, 7비트의 퓨즈셋 어드레스(ADD)가 입력될 수 있다. 이때, 퓨즈셋 선택부(400a)는, "0000010"의 퓨즈셋 어드레스가 입력되면, 두번째 퓨즈셋에 대해서만 퓨즈셋 선택 신호(LAX)를 인에이블하고, 나머지 127개의 퓨즈셋에 대해서는 퓨즈셋 선택 신호(LAX)를 디스에이블하는 방식으로 동작할 수 있다.
또한, 퓨즈셋 선택부(400a)는, 퓨즈셋 선택부(400)와 마찬가지로, 테스트모드 신호(TPRE_RCALL) 및 퓨즈셋 어드레스(ADD)에 기초하여 퓨즈 선택 신호(LAX) 및 의사 초기 정보(BXAR)를 출력한다. 다만, 반도체 장치(2)에서 의사 초기 정보(BXAR)는 복수의 퓨즈셋, 즉 퓨즈셋 결함 검출부(10_1~10_N)에 입력된다.
결함 판정부(500)는 본 실시예에 따른 반도체 장치(2)에 추가로 구비되는 구성으로, 퓨즈셋 결함 신호(HITB_1~HITB_N)에 기초하여 결함 신호(NXEB)를 생성한다.
구체적으로, 결함 판정부(500)는 퓨즈셋 결함 신호(HITB_1~HITB_N)가 모두 디스에이블되어 있으면 결함 신호(NXEB)를 디스에이블한다. 그리고, 결함 판정부(500)는 퓨즈셋 결함 신호(HITB_1~HITB_N) 중 적어도 하나가 인에이블되어 있으면 결함 신호(NXEB)를 인에이블한다. 즉, 결함 판정부(500)는 복수의 퓨즈셋, 즉 퓨즈 어레이에 결함이 있는지 여부를 판정한다.
결함 퓨즈셋 어드레스 래치부(600)는 결함 신호(NXEB)에 응답하여 퓨즈셋 어드레스(ADD)를 저장(래치)한다. 이러한 구성에 의해, 퓨즈 어레이의 초기 상태에 결함이 발생한 경우 어느 퓨즈셋에서 결함이 발생하였는지를 알 수 있다.
이하, 전술한 구성을 갖는 반도체 장치(2)의 동작에 대해 설명한다.
각 퓨즈셋 래치부(100_1~100_N)에는 퓨즈셋 정보(RA_0~RA_N)가 각각 저장되어 있다. 반도체 장치(2)를 동작시키기 위해 테스트모드 신호(TPRE_RCALL)를 인에이블한다. 그리고, 결함을 검출하고자 하는 퓨즈셋의 퓨즈셋 어드레스(ADD)를 입력한다.
퓨즈셋 선택부(400a)는 테스트모드 신호(TPRE_RCALL)에 기초하여 의사 초기 정보(BXAR)를 생성한다. 그리고, 퓨즈셋 선택부(400a)는 퓨즈셋 어드레스(ADD)를 디코딩하여 복수의 비트로 구성된 퓨즈셋 선택 신호(LAX)를 생성한다. 이때, 복수의 퓨즈셋 중, 퓨즈셋 어드레스(ADD)에 대응하는 어느 하나의 퓨즈셋에 대해서만 퓨즈셋 선택 신호(LAX)가 인에이블되고, 나머지 퓨즈셋에 대해서는 퓨즈셋 선택 신호(LAX)가 디스에이블된다.
인에이블된 퓨즈셋 선택 신호(LAX)가 입력되는, 퓨즈셀 결함 신호 생성부(200_1~200_N 중 하나)는, 대응하는 퓨즈셋 정보 래치부(100_1~100_N 중 하나)로부터 출력된 퓨즈셋 정보(RA_1~RA_N 중 하나)를 미리 설정된 기준값와 비교하여 퓨즈셀 결함 신호(HIT_1~HIT_N 중 하나)를 생성한다.
디스에이블된 퓨즈셋 선택 신호(LAX)가 입력되는, 나머지 N-1개의 퓨즈셀 결함 신호 생성부(200_1~200_N 중 N-1개) 각각은, 의사 초기 정보(BXAR)와 미리 설정된 기준값을 비교하여 퓨즈셀 결함 신호(HIT_1~HIT_N 중 N-1개)를 생성한다. 이때, 의사 초기 정보(BXAR)와 기준값은 동일한 값을 갖도록 설정되므로 N-1개의 퓨즈셀 결함 신호(HIT_1~HIT_N 중 N-1개)는 모두 인에이블된다.
또한, 각 퓨즈셀 결함 신호 생성부(200_1~200_N)는 테스트모드 신호(TPRE_RCALL)에 기초하여 퓨즈셋 인에이블 신호(FSEN_1~FSEN_N)를 생성한다. 퓨즈셋 인에이블 신호(FSEN_1~FSEN_N)는 본래 퓨즈셋에 정보가 저장(프로그램)되었는지 여부를 표시하기 위한 값이다. 그러나, 본 실시예는 퓨즈셋에 정보를 저장하기 이전의 초기 상태에 퓨즈셋에 결함이 있는지를 검출하기 위한 것이므로, 테스트모드 신호(TPRE_RCALL)가 인에이블되면 퓨즈셋 인에이블 신호(FSEN_1~FSEN_N)를 인에이블한다.
퓨즈셋 결함 신호 생성부(300_1~300_N)는 퓨즈셀 결함 신호(HIT_1~HIT_N) 및 퓨즈셋 인에이블 신호(FSEN_1~FSEN_N)에 기초하여 퓨즈셋 결함 신호(HITB_1~HITB_N)를 생성한다.
구체적으로, 퓨즈셋 결함 신호 생성부(300_1~300_N) 각각은 복수의 비트의 퓨즈셀 결함 신호(HIT_1~HIT_N) 중 적어도 한 비트가 디스에이블되어 있으면, 대응하는 퓨즈셋 결함 신호(HITB_1~HITB_N)를 인에이블한다. 이때, 퓨즈셋 선택 신호(LAX)가 디스에이블된 N-1개의 퓨즈셀 결함 신호 생성부(200_1~200_N 중 N-1개)에서 생성되는 퓨즈셀 결함 신호(HIT_1~HIT_N)는 모두 인에이블되므로, 상기 N-1개의 퓨즈셀 결함 신호 생성부(200_1~200_N 중 N-1개)에 대응하는 퓨즈셋 결함 신호 생성부(300_1~300_N 중 N-1개)는 퓨즈셋 결함 신호(HITB_1~HITB_N 중 N-1개)를 디스에이블한다. 그리고, 퓨즈셋 선택 신호(LAX)가 인에이블된 1개의 퓨즈셀 결함 신호 생성부(200_1~200_N 중 하나)는 퓨즈셀의 초기 상태에 결함이 있는 경우에는 퓨즈셀 결함 신호(HIT_1~HIT_N 중 하나)를 구성하는 적어도 하나의 비트가 디스에이블된다. 따라서, 대응하는 퓨즈셋 결함 신호 생성부(300_1~300_N 중 하나)는 퓨즈셋 결함 신호(HITB_1~HITB_N 중 하나)를 인에이블한다. 퓨즈셋 선택 신호(LAX)가 인에이블된 1개의 퓨즈셀 결함 신호 생성부(200_1~200_N 중 하나)는 퓨즈셀의 초기 상태에 결함이 없는 경우에는 퓨즈셀 결함 신호(HIT_1~HIT_N 중 하나)를 구성하는 모든 비트가 인에이블된다. 따라서, 대응하는 퓨즈셋 결함 신호(HITB_1~HITB_N 중 하나)는 디스에이블된다.
결함 판정부(500)는 복수의 퓨즈셋 중 적어도 하나에 결함이 있으면 퓨즈 어레이에 결함이 있는 것으로 판정한다.
구체적으로, 결함 판정부(500)는 퓨즈셋 결함 신호(HITB_1~HITB_N) 중 적어도 하나가 디스에이블되어 있으면 결함 신호(NXEB)를 인에이블한다.
그리고, 결함 퓨즈셋 어드레스 래치부(600)는 결함 신호(NXEB)가 인에이블되면 퓨즈셋 어드레스(ADD)를 저장하여 추후 상기 퓨즈셋 어드레스(ADD)는 사용하지 않도록 한다.
도 8은 도 7의 결함 판정부(500)의 구체 회로도이다.
도 8을 참조하면, 결함 판정부(500)는 4개의 퓨즈셋 결함 신호(HITB)를 기초로 중간 신호(XHITB)를 생성한다. 그리고, 4개의 중간 신호(XHITB)를 부정 논리곱 연산한 결과에 기초하여 최종적으로 결함 신호(NXEB)를 생성한다.
도 8에서는 4개의 신호를 묶어서 처리하는 방식으로 결함 판정부(500)를 구현하였다. 그러나, 본 발명은 이에 한하지 않으며, 복수의 퓨즈셋 결함 신호(HITB_1~HITB_N) 중 적어도 하나가 인에이블되면 결함 신호(NXEB)가 인에이블되도록 기능하면 족하다.
도 9는 도 7의 반도체 장치(2)에 있어서 정보 처리의 흐름도이다.
도 9를 참조하면, 반도체 장치(2)를 구동시키기 위해 테스트모드 신호(TPRE_RCALL)가 인에이블된다(S910).
테스트모드 신호(TPRE_RCALL)가 인에이블되면 퓨즈셋 선택부(400a)는 퓨즈셋 어드레스(ADD)를 생성한다(S920). 전술한 실시예에서는 특정 퓨즈셋 어드레스(ADD)를 외부에서 입력하는 것으로 설명하였지만, 본 실시예에서는 순차적으로 증가하는 퓨즈셋 어드레스(ADD)가 생성된다.
다음으로 특정 퓨즈셋 어드레스(ADD)에서 결함 신호(NXEB)가 인에이블되는지를 판단한다(S930).
결함 신호(NXEB)가 인에이블되었다면(S930, Y), 현재의 퓨즈셋 어드레스(ADD)에 해당하는 퓨즈셋에 결함이 있는 것이므로, 현재의 퓨즈셋 어드레스(ADD)를 저장한다(S950).
그리고, 현재의 퓨즈셋 어드레스(ADD)에 해당하는 퓨즈셋에는 정보를 프로그램하지 않도록 한다(S960).
그리고, 현재의 퓨즈셋이 최종 퓨즈셋이 아니라면(S940, N), 퓨즈셋 어드레스(ADD)를 증가시킨다(S920).
이러한 방식으로, 퓨즈셋 어드레스(ADD)를 순차적으로 증가시키면서 결함 신호(NXEB)의 인에이블 여부를 살핀다. 결함 신호(NXEB)가 인에이블되면(S930, Y) 현재의 퓨즈셋 어드레스(ADD)를 래치해 두고(S950), 추후 래치된 퓨즈셋 어드레스(ADD)에 대응하는 퓨즈셋은 사용하지 않도록 한다(S960). 결함 신호(NXEB)가 디스에이블되어 잇으면, 최종 퓨즈셋에 도달할 때까지 퓨즈셋 어드레스(ADD)를 순차적으로 증가시킨다.
본 실시예는 이러한 구성에 의해 퓨즈 어레이를 구성하는 복수의 퓨즈셋 중 어느 퓨즈셋에서 초기 결함이 발생하였는지 테스트할 수 있다. 이에 따라, 결함이 발생한 퓨즈셋을 제외한 나머지 퓨즈셋만을 사용하도록 함으로써 퓨즈 어레이를 효율적으로 사용할 수 있다.
이상 본 발명을 특정 실시예에 기초하여 설명하였지만 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (17)
- 테스트모드 신호에 기초하여 의사(pseudo) 초기 정보를 생성하는 의사 초기 신호 생성부; 및
퓨즈셋의 초기 상태를 나타내는 퓨즈셋 정보와 퓨즈셋 어드레스에 따른 상기 의사 초기 정보 중 선택된 하나를 기준값과 비교하여 퓨즈셋의 초기 결함을 검출하는 퓨즈셋 결함 검출부를 포함하고;
상기 기준값과 상기 의사 초기 정보는 상기 퓨즈셋의 초기 상태에 결함이 없는 경우의 퓨즈셋 정보와 동일한 값으로 기 설정되는 반도체 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 퓨즈셋 결함 검출부는, 상기 퓨즈셋 어드레스가 상기 퓨즈셋을 가리키는 경우에는 상기 퓨즈셋 정보와 상기 기준값을 비교하고, 상기 퓨즈셋 어드레스가 상기 퓨즈셋을 가리키지 않는 경우에는 상기 의사 초기 정보와 상기 기준값을 비교하는 것을 특징으로 하는 반도체 장치. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제2항에 있어서,
상기 퓨즈셋 어드레스를 디코딩하여 퓨즈셋 선택 신호를 생성하는 퓨즈셋 선택신호 생성부
를 더 포함하고,
상기 퓨즈셋 결함 검출부는, 상기 퓨즈셋 선택 신호가 인에이블되면 상기 퓨즈셋 정보와 상기 기준값을 비교하고, 상기 퓨즈셋 선택 신호가 디스에이블되면 상기 의사 초기 정보와 상기 기준값을 비교하는 것을 특징으로 하는 반도체 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 퓨즈셋 정보는 복수의 비트로 구성되고,
상기 의사 초기 정보는 상기 퓨즈셋 정보와 동일한 비트수를 갖는 것을 특징으로 하는 반도체 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제4항에 있어서,
상기 퓨즈셋 결함 검출부는,
상기 퓨즈셋 정보의 각 비트 또는 상기 의사 초기 정보의 각 비트와 상기 기준값을 비교하여 복수의 비트의 퓨즈셀 결함 신호를 생성하는 퓨즈셀 결함 신호 생성부와,
상기 복수의 비트의 퓨즈셀 결함 신호에 기초하여 퓨즈셋 결함 신호를 생성하는 퓨즈셋 결함 신호 생성부
를 포함하는 것을 특징으로 하는 반도체 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서, 상기 퓨즈셀 결함 신호 생성부는
상기 테스트모드 신호에 기초하여 퓨즈셋 인에이블 신호를 생성하는 퓨즈셋 인에이블 신호 생성부
를 더 포함하는 것을 특징으로 하는 반도체 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제6항에 있어서,
상기 퓨즈셋 결함 신호 생성부는 상기 복수의 비트의 퓨즈셀 결함 신호 및 상기 퓨즈셋 인에이블 신호에 기초하여 상기 퓨즈셋 결함 신호를 생성하는 것을 특징으로 하는 반도체 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 퓨즈셋 정보를 저장하는 퓨즈셋 정보 래치부
를 더 포함하는 것을 특징으로 하는 반도체 장치. - 테스트모드 신호에 응답하여 의사 초기 정보를 생성하는 의사 초기 신호 생성부;
퓨즈셋 어드레스에 기초하여 복수의 비트의 퓨즈셋 선택 신호를 생성하는 퓨즈셋 선택 신호 생성부;
제1 퓨즈셋에 대응하는 상기 퓨즈셋 선택 신호의 비트 값에 기초하여 제1 퓨즈셋 정보와 상기 의사 초기 정보 중 어느 하나를 제1 데이터로서 선택하고, 상기 제1 데이터와 기준값을 비교하여 제1 퓨즈셋의 결함을 검출하는 제1 퓨즈셋 결함 검출부; 및
제2 퓨즈셋에 대응하는 상기 퓨즈셋 선택 신호의 비트 값에 기초하여 제2 퓨즈셋 정보와 상기 의사 초기 정보 중 어느 하나를 제2 데이터로서 선택하고, 상기 제2 데이터와 기준값을 비교하여 제2 퓨즈셋의 결함을 검출하는 제2 퓨즈셋 결함 검출부;
를 포함하는 반도체 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제9항에 있어서,
상기 제1 퓨즈셋 정보, 상기 제2 퓨즈셋 정보, 상기 의사 초기 정보는 각각 복수의 비트로 구성되고 동일한 비트수를 가지며,
상기 제1 퓨즈셋 결함 검출부는,
상기 제1 퓨즈셋 정보의 각 비트 또는 상기 의사 초기 정보의 각 비트와 상기 기준값을 비교하여 복수의 비트의 제1 퓨즈셀 결함 신호를 생성하는 제1 퓨즈셀 결함 신호 생성부와,
상기 복수의 비트의 제1 퓨즈셀 결함 신호에 기초하여 제1 퓨즈셋 결함 신호를 생성하는 제1 퓨즈셋 결함 신호 생성부
를 포함하고,
상기 제2 퓨즈셋 결함 검출부는,
상기 제2 퓨즈셋 정보의 각 비트 또는 상기 의사 초기 정보의 각 비트와 상기 기준값을 비교하여 복수의 비트의 제2 퓨즈셀 결함 신호를 생성하는 제2 퓨즈셀 결함 신호 생성부와,
상기 복수의 비트의 제2 퓨즈셀 결함 신호에 기초하여 제2 퓨즈셋 결함 신호를 생성하는 제2 퓨즈셋 결함 신호 생성부
를 포함하는 것을 특징으로 하는 반도체 장치. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 제1 퓨즈셀 결함 신호 생성부는 상기 복수의 비트의 제1 퓨즈셀 결함 신호 중 적어도 하나가 인에이블되면 상기 제1 퓨즈셀 결함 신호를 인에이블하고,
상기 제2 퓨즈셀 결함 신호 생성부는 상기 복수의 비트의 제2 퓨즈셀 결함 신호 중 적어도 하나가 인에이블되면 상기 제2 퓨즈셀 결함 신호를 인에이블하는 것을 특징으로 하는 반도체 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 제1 퓨즈셋 결함 신호와 상기 제2 퓨즈셋 결함 신호에 기초하여 결함 신호를 생성하는 결함 판정부
를 더 포함하는 것을 특징으로 하는 반도체 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 결함 판정부는 상기 제1 퓨즈셋 결함 신호와 상기 제2 퓨즈셋 결함 신호 중 적어도 하나가 인에이블되면 상기 결함 신호를 인에이블하는 것을 특징으로 하는 반도체 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 결함 신호에 응답하여 상기 퓨즈셋 어드레스를 저장하는 결함 퓨즈셋 어드레스 래치부
를 더 포함하는 것을 특징으로 하는 반도체 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서, 상기 제1 퓨즈셀 결함신호 생성부 및 상기 제2 퓨즈셀 결함 신호 생성부 각각은
상기 테스트모드 신호에 응답하여 퓨즈셋 인에이블 신호를 생성화는 퓨즈셋 인에이블 신호 생성부
를 더 포함하고,
상기 제1 퓨즈셋 결함 신호 생성부는 상기 복수의 비트의 제1 퓨즈셀 결함 신호 및 상기 퓨즈셋 인에이블 신호에 기초하여 상기 제1 퓨즈셋 결함 신호를 생성하고,
상기 제2 퓨즈셋 결함 신호 생성부는 상기 복수의 비트의 제2 퓨즈셀 결함 신호 및 상기 퓨즈셋 인에이블 신호에 기초하여 상기 제2 퓨즈셋 결함 신호를 생성하는 것을 특징으로 하는 반도체 장치. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제9항에 있어서,
상기 퓨즈셋 선택 신호 생성부는 순차적으로 증가하는 상기 퓨즈셋 어드레스를 외부로부터 입력받거나 내부적으로 생성하는 것을 특징으로 하는 반도체 장치. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제9항에 있어서,
상기 제1 퓨즈셋 정보를 저장하는 제1 퓨즈셋 정보 래치부; 및
상기 제2 퓨즈셋 정보를 저장하는 제2 퓨즈셋 정보 래치부
를 더 포함하는 것을 특징으로 하는 반도체 장치.
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