JP3884374B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、不良部を救済するための救済回路を有する半導体装置に関するものであり、特にヒューズ素子による救済措置で使用されるものである。
【０００２】
【従来の技術】
従来より、半導体装置には救済回路が設けられており、半導体装置内に不良が存在した場合、その不良部を救済部で置き換えるという手段がとられている。
【０００３】
従来の救済回路の構成を図１４に示す。救済対象１０１を救済するための救済部１０２が設けられ、さらにこの救済部１０２に対応するヒューズ素子１０３が設けられている。ヒューズ素子１０３には、救済対象１０１を救済部１０２で置き換えたとき、救済部１０２が置き換えに使用されていることを示す情報、及び置き換えられた救済対象１０１を特定する情報が記憶される。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来は１つの救済部１０２に対して、１つのヒューズ素子１０３しか対応しておらず、そのヒューズ素子１０３が持つ救済方法を用いることででしか、救済対象１０１内の不良部を救済部１０２に置き換えることができない。このため、複数ある評価工程の中で１つの工程中でしか不良部を救済部１０２に置き換えることができないという問題がある。
【０００５】
また、従来ではヒューズ素子１０３によって不良部が救済部１０２に置き換えられているか否かを、評価機器（テスタ）から確認することができない。すなわち、評価結果に従って評価工程で救済部１０２への置き換えを行う前に、救済部１０２がすでに使用されているか否かを評価機器から直接確認することができない。したがって、一度、不良部を救済部１０２に置き換えた半導体装置に対して、再度、評価結果に従って、不良部を救済部１０２に置き換えることが必要な場合であっても、一度目の救済部１０２への置き換えで使用されたヒューズ素子１０３を確認することができないため、再度、不良部を救済部１０２に置き換えることが困難であるという問題がある（図１５参照）。
【０００６】
そこでこの発明は、前記課題に鑑みてなされたものであり、救済部を複数のヒューズ素子で共有することにより、評価時おける不良部の救済部への置き換えが容易となり、さらに不良部の救済率を向上させることができる半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
前記目的を達成するために、この発明の第１の実施態様の半導体装置は、所定の機能を実現する救済対象回路と、前記救済対象回路を救済するために設けられ、前記所定の機能を実現する救済回路と、前記救済対象回路を前記救済回路に置き換えるために前記救済回路に対応して設けられ、前記救済対象回路を前記救済回路に置き換え可能か否かを示す情報と、前記救済対象回路を前記救済回路に置き換える際に、前記救済対象回路を特定するための情報を記録する複数のヒューズ素子と、前記ヒューズ素子に記録された情報に基づいて、前記救済対象回路を前記救済回路に置き換えが可能か否かを判定する判定回路と、を具備し、前記複数のヒューズ素子の各々は、情報を記録するための複数のビットを有し、前記複数のビットの中には、前記救済回路が不良であることを示すビットが含まれていることを特徴とする。
この発明の第２の実施態様の半導体装置は、所定の機能を実現する救済対象回路と、前記救済対象回路を特定するための情報を、第１の方法によって記憶する第１のヒューズ素子と、前記救済対象回路を特定するための情報を、第２の方法によって記憶する第２のヒューズ素子と、前記第１のヒューズ素子及び第２のヒューズ素子に共有され、前記第１のヒューズ素子及び第２のヒューズ素子のいずれかに記録された情報により特定される前記救済対象回路に換わって、前記所定の機能を実現する救済回路と、前記救済対象回路を前記救済回路に置き換えが可能か否かを判定する判定回路とを具備し、前記第１のヒューズ素子及び第２のヒューズ素子は前記救済対象回路を前記救済回路に置き換え可能か否かを示す情報を記憶し、前記判定回路は前記第１のヒューズ素子及び第２のヒューズ素子のいずれかに記録された前記情報に基づいて、前記救済対象回路を前記救済回路に置き換えが可能か否かを判定し、前記第１、第２のヒューズ素子は、情報を記録するための複数のビットを有し、前記複数のビットの中には、前記救済回路が不良であることを示すビットが含まれていることを特徴とする。
この発明の第３の実施態様の半導体装置は、所定の機能を実現する複数の救済対象回路と、前記複数の救済対象回路のうち不良の救済対象回路を救済するために設けられ、前記所定の機能を実現する第１、第２の救済回路と、前記第１の救済回路に対応して設けられ、前記不良の救済対象回路を前記第１の救済回路に置き換え可能か否かを示す情報と、前記不良の救済対象回路を前記第１の救済回路に置き換える際に、前記不良の救済対象回路を特定するための情報を記録する第１のヒューズ素子と、前記第２の救済回路に対応して設けられ、前記不良の他の救済対象回路を前記第２の救済回路に置き換え可能か否かを示す情報と、前記不良の他の救済対象回路を前記第２の救済回路に置き換える際に、前記不良の他の救済対象回路を特定するための情報を記録する第２のヒューズ素子と、前記第１のヒューズ素子に記録された情報に基づいて、前記不良の救済対象回路を前記第１の救済回路に置き換えが可能か否か、及び前記第２のヒューズ素子に記録された情報に基づいて、前記不良の他の救済対象回路を前記第２の救済回路に置き換えが可能か否かを判定する判定回路とを具備し、前記第１、第２のヒューズ素子は、情報を記録するための複数のビットを有し、前記複数のビットの中には、前記救済回路が不良であることを示すビットが含まれていることを特徴とする。
【０００８】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［第１の実施の形態］
まず、この発明の第１の実施の形態の半導体装置について説明する。
【００１０】
図１は、第１の実施の形態の半導体装置の構成と評価機器を示す概略図である。
【００１１】
図１に示すように、半導体装置（チップ）１は、救済対象１１、救済部１２、ヒューズ回路１３、判定回路１４、及びテスト回路１５から構成されている。救済対象１１は、所定の機能を実現するための回路、例えばＤＲＡＭを構成するメモリセル、またはワード線、カラム選択線などを含んでいる。救済部１２は、救済対象１１に不良部が存在した場合に、不良部と置き換えられる回路部分である。ヒューズ回路１３は、救済対象１１内の不良部を救済部１２で置き換えたとき、救済部１２が置き換えに使用されていることを示す情報、及び置き換えられた救済対象１１内の不良部を特定する情報が記憶される。判定回路１４は、救済部１２及びこれに対応するヒューズ回路１３が置き換えに使用されているか、あるいは救済部１２を置き換えに使用できるかを判定する。テスト回路１５は、判定回路１４にて判定を行うヒューズ素子を選択するための選択信号を出力する。そして、判定回路１４による判定結果は、評価機器（テスタ）２に出力される。
【００１２】
図２は、第１の実施の形態の半導体装置における救済対象１１、救済部１２、及びヒューズ回路１３の構成を示す図である。
【００１３】
図２に示すように、救済対象１１を救済するための救済部１２には、この救済部１２に対応するヒューズ回路１３が設けられている。ヒューズ回路１３は、複数のヒューズ素子１３−１、１３−２、…、１３−Ｍ（Ｍ＝２、３、…、Ｍ）から構成されている。すなわち、救済部１２は、複数のヒューズ素子１３−１〜１３−Ｍを共有している。複数のヒューズ素子１３−１〜１３−Ｍの各々は、救済対象１１内の不良部を救済部１２で置き換えたとき、救済部１２が置き換えに使用されていることを示す情報を記憶する１ビットのヒューズ（イネーブルビット）と、置き換えられた救済対象１１内の不良部を特定するための情報を記憶するｎ＋１ビットのヒューズ（Ｆｕｓｅ＜０：Ｎ＞）を有している。
【００１４】
次に、第１の実施の形態の半導体装置における救済方法のフローを図３、図４に示す。
【００１５】
図３に示すように、ウェハ上の半導体装置には、救済対象１１、救済部１２、ヒューズ素子１３−１〜１３−Ｍ、及び判定回路１４が形成される。その後、半導体装置の製造工程では、評価工程（１）、評価工程（２）、及び評価工程（３）の順序で救済対象１１の評価が行われる。
【００１６】
まず、評価工程（１）にて救済対象１１の評価が行われる。この評価工程（１）において、救済対象１１内に不良部が存在する場合、その不良部は救済部１２に置き換えられる。これに伴って、救済部１２に対応するヒューズ素子１３−１には、救済部１２が置き換えに使用されていることを示す情報と、置き換えられた救済対象１１の不良部を特定するための情報が記憶される。
【００１７】
その後、評価工程（２）を経て評価工程（３）において、再度、救済対象１１の評価が行われる。この評価工程（３）において、救済対象１１内に不良部が存在する場合、ヒューズ素子１３−１を用いた救済部１２はすでに置き換えに使用されているため、不良部を救済部１２に置き換えることはできない。この実施の形態では、ヒューズ素子１３−１に記憶された情報（イネーブルビット）を基に、判定回路１４により救済部１２がすでに置き換えに使用されているか否かが判定され、判定結果がテスタ２に出力される。
【００１８】
これにより、評価工程（１）にて置き換えに使用された救済部１２を確認できるため、評価工程（３）では救済対象１１内の不良部を、使用されていない救済部に効率よく置き換えることができる。
【００１９】
図４は、前記評価工程１にて救済対象１１内に不良部が存在せず、救済部１２への置き換えを行わない場合を示す。この場合は、その後の評価工程（３）にて救済部１２が置き換えに使用されていないことが判定回路１４により判定できる。これにより、評価工程（３）では救済対象１１内の不良部を、使用されていない救済部に効率よく置き換えることができる。
【００２０】
以上説明したようにこの第１の実施の形態では、救済部に複数のヒューズ素子を共有させることにより、複数の救済方法により救済対象内に存在する不良部を救済することができる。これにより、評価時において発見した不良部を救済できる割合（救済率）を向上させることができる。
【００２１】
さらに、救済部を複数のヒューズ素子で共有しているため、救済部を複数持つ必要がなく、半導体装置（チップ）の面積の増大を抑制することができる。
【００２２】
また、複数の評価工程を有する場合、すなわち２回以上、不良部を救済部に置き換える工程がある場合に、２回目の置き換え工程において、１回目の置き換え工程でどの救済部が使用されたかを判定回路の出力からテスタにより確認できる。これにより、２回目の置き換えが可能か否かを容易に判断することができる。この結果、２回目以降の置き換えに要する時間を短縮することができる。
【００２３】
さらに、救済対象内の不良部を救済部に置き換えるために使用しているヒューズ素子を判定回路により判定できるため、評価工程において、どのヒューズ素子で置き換えているかを容易にテスタから確認することができる。これにより、救済部に不良があった場合でも、評価時の解析時間を短縮することができる。
【００２４】
［第２の実施の形態］
次に、この発明の第２の実施の形態の半導体装置について説明する。ここでは、前記第１の実施の形態の半導体装置における救済対象１１をワード線とした具体例を詳細に述べる。
【００２５】
図５は、第２の実施の形態の半導体装置における救済対象１１、救済部１２、及びヒューズ回路１３の構成を示す図である。
【００２６】
図５に示すように、救済対象部１１をワード線ＷＬ０、ＷＬ１、…、ＷＬ５１１（以下、ＷＬ＜０：５１１＞と記す）とし、ワード線ＷＬ＜０：５１１＞を救済するための救済部１２をスペアワード線ＳＷＬ０、ＳＷＬ１、…、ＳＷＬ７（以下、ＳＷＬ＜０：７＞と記す）とする。スペアワード線ＳＷＬ＜０：６＞の各々には、ヒューズ素子ＦＵ０、ＦＵ１、…、ＦＵ６（以下、ＦＵ＜０：６＞と記す）がそれぞれ設けられている。
【００２７】
ヒューズ素子ＦＵ＜０：６＞の各々は、メタル材により形成された９ビットのメタルヒューズＭＦ０、ＭＦ１、…、ＭＦ９（以下、ＭＦ＜０：９＞と記す）を有している。メタルヒューズＭＦ＜０：９＞のうちのメタルヒューズＭＦ＜０：８＞は、ワード線ＷＬ＜０：５１１＞の中で、不良であるワード線のアドレスを記憶し、またメタルヒューズＭＦ＜９＞は、これらのヒューズ素子ＦＵ＜０：６＞に対応したスペアワード線ＳＷＬ＜０：６＞が使用されているか否かを示す情報を記憶するイネーブルビットである。
【００２８】
スペアワード線ＳＷＬ＜７＞には、ヒューズ素子ＦＵ＜７＞とヒューズ素子ＦＵ＜８＞が設けられている。すなわち、スペアワード線ＳＷＬ＜７＞は、ヒューズ素子ＦＵ＜７＞とヒューズ素子ＦＵ＜８＞を共有している。
【００２９】
ヒューズ素子ＦＵ＜７＞は、メタル材により形成された９ビットのメタルヒューズＭＦ＜０：９＞を有している。メタルヒューズＭＦ＜０：９＞のうちのメタルヒューズＭＦ＜０：８＞は、ワード線ＷＬ＜０：５１１＞の中で、不良であるワード線のアドレスを記憶する。メタルヒューズＭＦ＜９＞は、このヒューズ素子ＦＵ＜７＞に対応したスペアワード線ＳＷＬ＜７＞が使用されているか否かを示す情報を記憶するイネーブルビットである。
【００３０】
ヒューズ素子ＦＵ＜８＞は、１０ビットの電気ヒューズＥＦ０、ＥＦ１、…、ＥＦ１０（以下、ＥＦ＜０：１０＞と記す）を有している。電気ヒューズＥＦ＜０：１０＞のうちの電気ヒューズＥＦ＜０：８＞は、ワード線ＷＬ＜０：５１１＞の中で、不良であるワード線のアドレスを記憶する。電気ヒューズＥＦ＜９＞は、このヒューズ素子ＦＵ＜８＞に対応したスペアワード線ＳＷＬ＜７＞が使用されているか否かを示す情報を記憶するイネーブルビットである。さらに、電気ヒューズＥＦ＜１０＞は、スペアワード線ＳＷＬ＜７＞自体に不良がないか否かを示す情報を記憶するディセイブルビットである。
【００３１】
また、スペアワード線ＳＷＬ＜７＞では、メタルヒューズから構成されたヒューズ素子ＦＵ＜７＞と電気ヒューズから構成されたヒューズ素子ＦＵ＜８＞のうち、どちらのヒューズ素子を用いて置き換えが行われているかを示すために、ヒューズ素子ＦＵ＜７＞、ＦＵ＜８＞のそれぞれのイネーブルビットを利用する。
【００３２】
前記メタルヒューズは、チップ内の配線と同様の材質を用いて形成されている。このメタルヒューズには、レーザによって前記配線が切断されることにより、情報が記録される。このため、ウェハ上では配線を切断し情報を記録することができるが、パッケージ化した後（アセンブリ後）では配線を切断できないため、情報を記録することができない。電気ヒューズは、電気的に切断できる素子、あるいは電気的に短絡できる素子を用いて作成されている。この電気ヒューズには、外部からの高電圧の印加によって素子が切断あるいは短絡されることにより、情報が記録される。よって、ウェハ上でも、パッケージ化した後でも、素子を切断あるいは短絡して、情報を記録することができる。
【００３３】
前記構成を有する半導体装置では、ワード線ＷＬ＜０：５１１＞の中に不良が存在した場合、７本の不良までは、メタルヒューズから構成されたヒューズ素子ＦＵ＜０：６＞を用いてスペアワード線ＳＷＬ＜０：６＞に置き換えることができる。スペアワード線ＳＷＬ＜７＞は、メタルヒューズから構成されたヒューズ素子ＦＵ＜７＞、または電気ヒューズから構成されたヒューズ素子ＦＵ＜８＞を用いて、不良のワード線ＷＬと置き換えることができる。
【００３４】
次に、第２の実施の形態の半導体装置が備える判定回路１４について説明する。
【００３５】
図６は、前記半導体装置が備える判定回路の構成を示す回路図である。この判定回路１４は、ヒューズ素子ＦＵ＜７＞またはＦＵ＜８＞が使用されているか、または使用可能か否かを判定する。なお、同等の構成により、ヒューズ素子ＦＵ＜０：６＞が使用されているか否かを判定することも可能である。
【００３６】
図６に示すように、ＯＲ回路Ｒ１及びＮＡＮＤ回路Ｎ１の各々の第１入力端には、ヒューズ素子ＦＵ＜７＞のイネーブルビットに記憶された情報が入力される。ＯＲ回路Ｒ１の第２入力端及びＮＡＮＤ回路Ｎ２の第１入力端には、ヒューズ素子ＦＵ＜８＞のイネーブルビットに記憶された情報が入力される。ＯＲ回路Ｒ１の第３入力端及びＮＡＮＤ回路Ｎ３の第１入力端には、ヒューズ素子ＦＵ＜８＞のディセイブルビットに記憶された情報が入力される。さらに、ＯＲ回路Ｒ１の出力信号が、ＮＡＮＤ回路Ｎ４の第１入力端に入力される。
【００３７】
前記ＮＡＮＤ回路Ｎ１、Ｎ２の出力信号は、ＡＮＤ回路Ａ１の第１、第２入力端にそれぞれ入力される。前記ＮＡＮＤ回路Ｎ３、Ｎ４の出力信号は、ＡＮＤ回路Ａ２の第１、第２入力端にそれぞれ入力される。さらに、ＡＮＤ回路Ａ１、Ａ２の出力信号は、ＮＡＮＤ回路Ｎ５の第１、第２入力端にそれぞれ入力される。そして、ＮＡＮＤ回路Ｎ５の出力信号は、テスタ２に入力される。
【００３８】
前記ＮＡＮＤ回路Ｎ１〜Ｎ４の各々の第２入力端には、テスト回路１５から出力される選択信号Ｓ１が入力され、ＮＡＮＤ回路Ｎ１〜Ｎ４の各々の第３入力端にはテスト回路１５から出力される選択信号Ｓ２が入力される。
【００３９】
このように構成された判定回路１４では、選択信号（Ｓ１、Ｓ２）が（１、１）のとき、ヒューズ素子ＦＵ＜７＞のイネーブルビットが“１”か“０”かが判定される。ここで、イネーブルビットが“１”のとき、ヒューズ素子ＦＵ＜７＞を用いてスペアワード線ＳＷＬ＜７＞が使用されていることを示し、イネーブルビットが“０”のとき、ヒューズ素子ＦＵ＜７＞が使用されていないことを示すものとする。ヒューズ素子ＦＵ＜７＞のイネーブルビットが“１”で、選択信号（Ｓ１、Ｓ２）が（１、１）のとき、ＮＡＮＤ回路Ｎ５の出力端子から“１”がテスタ２へ出力される。これにより、テスタ２へ“１”が出力された場合、ヒューズ素子ＦＵ＜７＞を用いてスペアワード線ＳＷＬ＜７＞が使用されていることが判定できる。
【００４０】
また、選択信号（Ｓ１、Ｓ２）が（１、０）のとき、ヒューズ素子ＦＵ＜８＞のイネーブルビットが“１”か“０”かが判定される。ここで、イネーブルビットが“１”のとき、ヒューズ素子ＦＵ＜８＞を用いてスペアワード線ＳＷＬ＜７＞が使用されていることを示し、イネーブルビットが“０”のとき、ヒューズ素子ＦＵ＜８＞が使用されていないことを示すものとする。ヒューズ素子ＦＵ＜８＞のイネーブルビットが“１”で、選択信号（Ｓ１、Ｓ２）が（１、０）のとき、ＮＡＮＤ回路Ｎ５の出力端子から“１”がテスタ２へ出力される。これにより、テスタ２へ“１”が出力された場合、ヒューズ素子ＦＵ＜８＞を用いてスペアワード線ＳＷＬ＜７＞が使用されていることが判定できる。
【００４１】
また、選択信号（Ｓ１、Ｓ２）が（０、１）のとき、ヒューズ素子ＦＵ＜８＞のディセイブルビットが“１”か“０”かが判定される。ここで、ディセイブルビットが“１”のとき、スペアワード線ＳＷＬ＜７＞自体に不良が存在することを示し、ディセイブルビットが“０”のとき、スペアワード線ＳＷＬ＜７＞自体に不良が存在しないことを示すものとする。ヒューズ素子ＦＵ＜８＞のディセイブルビットが“１”で、選択信号（Ｓ１、Ｓ２）が（０、１）のとき、ＮＡＮＤ回路Ｎ５の出力端子から“１”がテスタ２へ出力される。これにより、テスタ２へ“１”が出力された場合、スペアワード線ＳＷＬ＜７＞自体に不良が存在することが判定できる。
【００４２】
また、選択信号（Ｓ１、Ｓ２）が（０、０）のとき、ヒューズ素子ＦＵ＜７＞のイネーブルビット、ヒューズ素子ＦＵ＜８＞のイネーブルビット、またはヒューズ素子ＦＵ＜８＞のディセイブルビットのうち、少なくともいずれかが“１”か否かが判定される。これらのうち少なくともいずれかが“１”で、選択信号（Ｓ１、Ｓ２）が（０、０）のとき、ＮＡＮＤ回路Ｎ５の出力端子から“１”がテスタ２へ出力される。これにより、テスタ２へ“１”が出力された場合、スペアワード線ＳＷＬ＜７＞が置き換えに使用できないことが判定できる。
【００４３】
前述したように、前記判定回路１４を用いれば、評価工程において不良部を救済部に置き換える際に、ヒューズ素子により不良部が救済部に置き換えられているか否かの確認、複数のヒューズ素子の中でどのヒューズ素子により不良部が救済部に置き換えられているか否かの確認、救済部自体が使用できるか否かの確認を行うことができる。
【００４４】
次に、図７、図８、及び図９を用いて、第２の実施の形態の半導体装置の動作について説明する。
【００４５】
図７、図８、及び図９は、前記半導体装置における救済方法のフローを示す図である。
【００４６】
図７に示すように、ウェハ上の半導体装置には、救済対象１１としてのワード線ＷＬ＜０：５１１＞、救済部１２としてのスペアワード線ＳＷＬ＜７＞、ヒューズ素子ＦＵ＜７＞、ＦＵ＜８＞、及び判定回路１４が形成される。その後、半導体装置の製造工程では、第１評価工程であるダイソート及び救済工程（Pre-D/S R/D）Ｐ１、アセンブリ工程Ｐ２、第２評価工程であるダイソート及び救済工程（Final D/S R/D）Ｐ３の順序で工程が進められる。
【００４７】
まず、第１評価工程Ｐ１にて、ワード線ＷＬ＜０：５１１＞の評価が行われる。この第１評価工程Ｐ１において、ワード線ＷＬ＜０：５１１＞内に不良のワード線が存在する場合、不良のワード線はスペアワード線ＳＷＬに置き換えられる。このとき、スペアワード線ＳＷＬは、スペアワード線ＳＷＬ＜０＞からＳＷＬ＜７＞へと昇順に置き換えに使用されていく。例えば、不良のワード線が８本存在する場合、その不良のワード線の７本はスペアワード線ＳＷＬ＜０：６＞に置き換えられ、不良のワード線の８本目はスペアワード線ＳＷＬ＜７＞に置き換えられる。これに伴って、スペアワード線ＳＷＬ＜０：７＞に対応するヒューズ素子ＦＵ＜０：７＞には、スペアワード線ＳＷＬ＜０：７＞が置き換えに使用されていることを示す情報と、置き換えられた不良のワード線を特定するための情報が記憶される。
【００４８】
その後、アセンブリ工程Ｐ２を経て第２評価工程Ｐ３において、再度、ワード線ＷＬ＜０：５１１＞の評価が行われる。この第２評価工程Ｐ３において、ワード線ＷＬ＜０：５１１＞内に、再度、不良のワード線が存在する場合、ヒューズ素子ＦＵ＜０：７＞を用いたスペアワード線ＳＷＬ＜０：７＞はすでに置き換えに使用されているため、不良のワード線をスペアワード線ＳＷＬ＜７＞に置き換えることはできない。なお、アセンブリ工程後の第２評価工程Ｐ３では、不良のワード線を、電気ヒューズから構成されたヒューズ素子ＦＵ＜８＞を用いてスペアワード線ＳＷＬ＜７＞に置き換えることしかできない。
【００４９】
第２評価工程Ｐ３では、ヒューズ素子ＦＵ＜７＞、ＦＵ＜８＞に記憶された情報（イネーブルビット及びディセイブルビット）を基に、判定回路１４によりスペアワード線ＳＷＬ＜７＞がすでに置き換えに使用されているか否か、またスペアワード線ＳＷＬ＜７＞自体に不良がないか否かが判定され、判定結果がテスタ２に出力される。これにより、第１評価工程Ｐ１にてスペアワード線ＳＷＬ＜７＞がすでに置き換えに使用されていることが確認できるため、第２評価工程Ｐ３ではワード線ＷＬ＜０：５１１＞内の不良のワード線を、スペアワード線ＳＷＬ＜７＞に置き換えできないことがわかる。
【００５０】
図８は、前記第１評価工程Ｐ１にて、ワード線ＷＬ＜０：５１１＞内に不良のワード線が７本以下しか存在せず、スペアワード線ＳＷＬ＜７＞が置き換えに使用されていない場合を示す。この場合は、その後の第２評価工程Ｐ３にて、スペアワード線ＳＷＬ＜７＞が置き換えに使用されていないこと、及びスペアワード線ＳＷＬ＜７＞自体に不良がないか否かが判定回路１４により判定できる。これにより、第２評価工程Ｐ３ではワード線ＷＬ＜０：５１１＞内の不良のワード線を、使用されていないスペアワード線ＳＷＬ＜７＞に効率よく置き換えることができる。
【００５１】
図９は、前記第１評価工程Ｐ１にて、ワード線ＷＬ＜０：５１１＞内に不良のワード線が８本以上存在するが、スペアワード線ＳＷＬ＜７＞自体に不良があるため、スペアワード線ＳＷＬ＜７＞を置き換えに使用できない場合を示す。
【００５２】
第１評価工程Ｐ１において、スペアワード線ＳＷＬ＜７＞自体に不良があることがわっかた場合、ヒューズ素子ＦＵ＜８＞のディセイブルビットに“１”を記録しておく。具体的には、ディセイブルビットに相当する配線をレーザにより切断する。
【００５３】
このようにしておけば、その後の第２評価工程Ｐ３にて、ディセイブルビットに記録された情報に基づいて判定回路１４により、スペアワード線ＳＷＬ＜７＞自体に不良があることが判定できる。これにより、第２評価工程Ｐ３ではワード線ＷＬ＜０：５１１＞内の不良のワード線を、スペアワード線ＳＷＬ＜７＞に置き換えできないことがわかる。
【００５４】
以上により、アセンブリ工程前後の２つの評価工程で、ワード線ＷＬ＜０：５１１＞内の不良のワード線を、スペアワード線ＳＷＬ＜７＞に置き換える救済手段が効率よく実行できる。
【００５５】
また、図１０、図１１、及び図１２に、ウェハ上の半導体装置に対して第１、第２評価工程を行う場合、すなわちアセンブリを行ってパッケージ化する前に、不良のワード線をスペアワード線に置き換える救済工程を２回行う例を示す。
【００５６】
すなわち、図７〜図９には、ウェハ上の半導体装置に対して第１評価工程を行い、その後、アセンブリを行ってパッケージ化した後、さらに第２評価工程を行う例を示したが、図１０〜図１２に示す例は、ウェハ上の半導体装置に対して１回目の第１評価工程を行い、その後、バーンイン(burn-in)試験などを行った後、アセンブリを行う前（パッケージ化する前）に、さらに２回目の第２評価工程を行う場合である。
【００５７】
図１０〜図１２は、前記半導体装置における他の救済方法のフローを示す図である。
【００５８】
図１０に示すように、ウェハ上の半導体装置には、救済対象１１としてのワード線ＷＬ＜０：５１１＞、救済部１２としてのスペアワード線ＳＷＬ＜７＞、ヒューズ素子ＦＵ＜７＞、ＦＵ＜８＞、及び判定回路１４が形成される。その後、半導体装置の製造工程では、第１評価工程であるダイソート及び救済工程（1st D/S R/D）Ｐ１１、バーンイン試験Ｐ１２、第２評価工程であるダイソート及び救済工程（2nd D/S R/D）Ｐ１３、アセンブリ工程Ｐ１４の順序で工程が進められる。
【００５９】
まず、第１評価工程Ｐ１１にて、ワード線ＷＬ＜０：５１１＞の評価が行われる。この第１評価工程Ｐ１１において、ワード線ＷＬ＜０：５１１＞内に不良のワード線が存在する場合、その不良のワード線はスペアワード線ＳＷＬに置き換えられる。このとき、例えば不良のワード線が８本存在する場合、その不良のワード線の７本はスペアワード線ＳＷＬ＜０：６＞に置き換えられ、不良のワード線の８本目はスペアワード線ＳＷＬ＜７＞に置き換えられる。これに伴って、スペアワード線ＳＷＬ＜０：７＞に対応するヒューズ素子ＦＵ＜０：７＞には、スペアワード線ＳＷＬ＜０：７＞が置き換えに使用されていることを示す情報と、置き換えられた不良のワード線を特定するための情報が記憶される。
【００６０】
その後、バーンイン試験Ｐ１２が行われた後、第２評価工程Ｐ１３において、再度、ワード線ＷＬ＜０：５１１＞の評価が行われる。この第２評価工程Ｐ１３において、ワード線ＷＬ＜０：５１１＞内に、再度、不良のワード線が存在する場合、ヒューズ素子ＦＵ＜０：６＞を用いたスペアワード線ＳＷＬ＜０：６＞、及びヒューズ素子ＦＵ＜７＞を用いたスペアワード線ＳＷＬ＜７＞はすでに置き換えに使用されているため、不良のワード線をスペアワード線ＳＷＬ＜７＞に置き換えることはできない。
【００６１】
第２評価工程Ｐ１３では、ヒューズ素子ＦＵ＜７＞、ＦＵ＜８＞に記憶された情報（イネーブルビット及びディセイブルビット）を基に、判定回路１４によりスペアワード線ＳＷＬ＜７＞がすでに置き換えに使用されているか否か、またスペアワード線ＳＷＬ＜７＞自体に不良がないか否かが判定され、判定結果がテスタ２に出力される。これにより、第１評価工程Ｐ１１にてスペアワード線ＳＷＬ＜７＞がすでに置き換えに使用されていることが確認できるため、第２評価工程Ｐ１３ではワード線ＷＬ＜０：５１１＞内の不良のワード線を、スペアワード線ＳＷＬ＜７＞に置き換えできないことがわかる。
【００６２】
図１１は、前記第１評価工程Ｐ１１にてワード線ＷＬ＜０：５１１＞内に不良のワード線が７本以下しか存在せず、スペアワード線ＳＷＬ＜７＞が置き換えに使用されていない場合を示す。この場合は、その後の第２評価工程Ｐ１３にて、スペアワード線ＳＷＬ＜７＞が置き換えに使用されていないこと、及びスペアワード線ＳＷＬ＜７＞自体に不良がないか否かが判定回路１４により判定できる。これにより、第２評価工程Ｐ１３ではワード線ＷＬ＜０：５１１＞内の不良のワード線を、使用されていないスペアワード線ＳＷＬ＜７＞に効率よく置き換えることができる。
【００６３】
なお、アセンブリ工程前の第２評価工程Ｐ１３では、メタルヒューズから構成されたヒューズ素子ＦＵ＜７＞、または電気ヒューズから構成されたヒューズ素子ＦＵ＜８＞のいずれを用いても、不良のワード線をスペアワード線ＳＷＬ＜７＞に置き換えることが可能である。
【００６４】
図１２は、前記第１評価工程Ｐ１１にてワード線ＷＬ＜０：５１１＞内に不良のワード線が８本以上存在するが、スペアワード線ＳＷＬ＜７＞自体に不良があるため、スペアワード線ＳＷＬ＜７＞を置き換えに使用できない場合を示す。
【００６５】
この場合は、第１評価工程Ｐ１１において、ヒューズ素子ＦＵ＜８＞のディセイブルビットに“１”を記録しておく。
【００６６】
こうしておけば、その後の第２評価工程Ｐ１３にて、ディセイブルビットに記録された情報に基づいて判定回路１４により、スペアワード線ＳＷＬ＜７＞自体に不良があることが判定できる。これにより、第２評価工程Ｐ１３ではワード線ＷＬ＜０：５１１＞内の不良のワード線を、スペアワード線ＳＷＬ＜７＞に置き換えできないことがわかる。
【００６７】
以上により、アセンブリ工程前の２つの評価工程で、ワード線ＷＬ＜０：５１１＞内の不良のワード線を、スペアワード線ＳＷＬ＜７＞に置き換える救済手段が効率よく実行できる。
【００６８】
この第２の実施の形態では、スペアワード線に、メタルヒューズから構成されたヒューズ素子と、電気ヒューズから構成されたヒューズ素子を共有させることにより、レーザ照射による配線切断、または高電圧印加による素子切断の複数の救済方法により、不良のワード線を救済することができる。これにより、評価時において発見した不良のワード線を救済できる割合（救済率）を向上させることができる。
【００６９】
さらに、スペアワード線を、メタルヒューズから構成されたヒューズ素子と電気ヒューズから構成されたヒューズ素子で共有しているため、スペアワード線を複数持つ必要がなく、半導体装置（チップ）の面積の増大を抑制することができる。
【００７０】
また、複数の評価工程が存在し、２回以上、不良のワード線をスペアワード線に置き換える工程がある場合に、２回目の置き換え工程において、１回目の置き換え工程でどのスペアワード線が使用されたかを判定回路の出力からテスタにより確認できる。これにより、２回目の置き換えが可能か否かを容易に判断することができる。この結果、２回目以降の置き換えに要する時間を短縮することができる。
【００７１】
さらに、不良のワード線をスペアワード線に置き換えるために使用しているヒューズ素子を判定できるため、評価工程において、どのヒューズ素子で置き換えを行っているかを容易にテスタから確認することができる。これにより、スペアワード線に不良があった場合でも、評価時の解析時間を短縮することができる。
【００７２】
［第３の実施の形態］
次に、この発明の第３の実施の形態の半導体装置について説明する。図５に示した前記第２の実施の形態では、１つの救済部（スペアワード線ＳＷＬ＜７＞）１２に、メタルヒューズから構成されたヒューズ素子ＦＵ＜７＞と、電気ヒューズから構成されたヒューズ素子ＦＵ＜８＞を設けた例を示したが、この第３の実施の形態では、１つの救済部にメタルヒューズから構成されたヒューズ素子を設け、他の救済部に電気ヒューズから構成されたヒューズ素子を設けた例を示す。
【００７３】
図１３は、第３の実施の形態の半導体装置における救済対象、救済部、ヒューズ回路、及び判定回路の構成を示す図である。
【００７４】
図１３に示すように、救済対象１１内の不良部を救済するための救済部１２には、この救済部１２に対応する、メタルヒューズから構成されたヒューズ素子１６が設けられている。また、救済対象１１内の不良部を救済するための救済部１７には、この救済部１７に対応する、電気ヒューズから構成されたヒューズ素子１８が設けられている。さらに、救済部１２、１７が置き換えに使用されているか否かを判定する判定回路１４を備えている。
【００７５】
前記ヒューズ素子１６は、９ビットのメタルヒューズＭＦ＜０：９＞を有している。メタルヒューズＭＦ＜０：９＞のうちのメタルヒューズＭＦ＜０：８＞は、救済対象１１内の不良部を特定するための情報を記憶する。メタルヒューズＭＦ＜９＞は、このヒューズ素子１６に対応した救済部１２が置き換えに使用されているか否かを示す情報を記憶するイネーブルビットである。
【００７６】
前記ヒューズ素子１８は、１０ビットの電気ヒューズＥＦ＜０：１０＞を有している。電気ヒューズＥＦ＜０：１０＞のうちの電気ヒューズＥＦ＜０：８＞は、救済対象１１内の不良部を特定するための情報を記憶する。電気ヒューズＥＦ＜９＞は、このヒューズ素子１８に対応した救済部１７が置き換えに使用されているか否かを示す情報を記憶するイネーブルビットである。また、電気ヒューズＥＦ＜１０＞は、救済部１７自体に不良が存在しないか否かを示す情報を記憶するディセイブルビットである。
【００７７】
なお、図１３にはメタルヒューズから構成されたヒューズ素子を設けた救済部と、電気ヒューズから構成されたヒューズ素子を設けた救済部とを１つずつ示したが、メタルヒューズから構成されたヒューズ素子を設けた救済部を複数個備えていてもよいし、電気ヒューズから構成されたヒューズ素子を設けた救済部を複数個備えていてもよい。さらに、双方の救済部を複数個ずつ備えていてもよい。
【００７８】
この第３の実施の形態では、メタルヒューズから構成されたヒューズ素子を設けた救済部の他に、電気ヒューズから構成されたヒューズ素子を設けた救済部を有している。このため、アセンブリを行った後（パッケージ化した後）においても、救済対象１１内の不良部を、電気ヒューズから構成されたヒューズ素子を設けた救済部によって置き換えることができる。これにより、評価時における不良部の救済率が向上する。
【００７９】
また、救済部が置き換えに使用されているか否かを判定する判定回路を備えているため、２回目以降の評価工程において、救済対象中に存在する不良部を救済部へ置き換えるという救済作業を効率よく実行することが可能である。
【００８０】
なお、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。
【００８１】
さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００８２】
【発明の効果】
以上述べたようにこの発明によれば、救済部を複数のヒューズ素子で共有することにより、評価時おいて不良部の救済部への置き換えが容易となり、さらに不良部の救済率を向上させることができる半導体装置を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体装置の構成と評価機器を示す概略図である。
【図２】前記第１の実施の形態の半導体装置における主要部の構成を示す概略図である。
【図３】前記第１の実施の形態の半導体装置における救済方法のフローを示す図である。
【図４】前記第１の実施の形態の半導体装置における他の救済方法のフローを示す図である。
【図５】この発明の第２の実施の形態の半導体装置における主要部の構成を示す概略図である。
【図６】前記第２の実施の形態の半導体装置が備える判定回路の構成を示す回路図である。
【図７】前記第２の実施の形態の半導体装置における第１の救済方法のフローを示す図である。
【図８】前記第２の実施の形態の半導体装置における第２の救済方法のフローを示す図である。
【図９】前記第２の実施の形態の半導体装置における第３の救済方法のフローを示す図である。
【図１０】前記第２の実施の形態の半導体装置における第４の救済方法のフローを示す図である。
【図１１】前記第２の実施の形態の半導体装置における第５の救済方法のフローを示す図である。
【図１２】前記第２の実施の形態の半導体装置における第６の救済方法のフローを示す図である。
【図１３】この発明の第３の実施の形態の半導体装置における主要部の構成を示す概略図である。
【図１４】従来の救済回路の構成を示す概略図である。
【図１５】従来の救済回路おける救済方法のフローを示す図である。
【符号の説明】
１…半導体装置（チップ）、２…評価機器（テスタ）、１１…救済対象、１２…救済部、１３…ヒューズ回路、１３−１、１３−２、…、１３−Ｍ…ヒューズ素子、１４…判定回路、１５…テスト回路、１６…ヒューズ素子、１７…救済部、１８…ヒューズ素子、Ｐ１…第１評価工程、Ｐ２…アセンブリ工程、Ｐ３…第２評価工程、Ｐ１１…第１評価工程、Ｐ１２…バーンイン試験、Ｐ１３…第２評価工程、Ｐ１４…アセンブリ工程

Claims (16)

1. 所定の機能を実現する救済対象回路と、
   前記救済対象回路を救済するために設けられ、前記所定の機能を実現する救済回路と、
   前記救済対象回路を前記救済回路に置き換えるために前記救済回路に対応して設けられ、前記救済対象回路を前記救済回路に置き換え可能か否かを示す情報と、前記救済対象回路を前記救済回路に置き換える際に、前記救済対象回路を特定するための情報を記録する複数のヒューズ素子と、
   前記ヒューズ素子に記録された情報に基づいて、前記救済対象回路を前記救済回路に置き換えが可能か否かを判定する判定回路と、
   を具備し、前記複数のヒューズ素子の各々は、情報を記録するための複数のビットを有し、前記複数のビットの中には、前記救済回路が不良であることを示すビットが含まれていることを特徴とする半導体装置。
2. 前記複数のビットの中には、前記救済対象回路が前記救済回路に置き換えられていることを示すビットが含まれていることを特徴とする請求項１に記載の半導体装置。
3. 前記救済回路が不良であることを示すビットは、前記複数のヒューズ素子の中のいずれか１つのヒューズ素子に含まれていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記判定回路は、さらに前記救済対象回路が前記救済回路に置き換えられているか否かを判定することを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
5. 前記判定回路は、さらに前記救済対象回路の前記救済回路への置き換えが、前記複数のヒューズ素子の中のいずれのヒューズ素子を使用して行われているかを判定することを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
6. 前記判定回路は、さらに前記救済回路が不良であるか否かを判定することを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
7. 前記複数のヒューズ素子は、レーザにより切断されることで情報を記録するメタルヒューズから構成されたヒューズ素子を含むことを特徴とする請求項１乃至６のいずれか１つに記載の半導体装置。
8. 前記複数のヒューズ素子は、電圧印加により電気的に切断されることで情報を記録する電気ヒューズから構成されたヒューズ素子を含むことを特徴とする請求項１乃至７のいずれか１つに記載の半導体装置。
9. 所定の機能を実現する救済対象回路と、
   前記救済対象回路を特定するための情報を、第１の方法によって記憶する第１のヒューズ素子と、
   前記救済対象回路を特定するための情報を、第２の方法によって記憶する第２のヒューズ素子と、
   前記第１のヒューズ素子及び第２のヒューズ素子に共有され、前記第１のヒューズ素子及び第２のヒューズ素子のいずれかに記録された情報により特定される前記救済対象回路に換わって、前記所定の機能を実現する救済回路と、
   前記救済対象回路を前記救済回路に置き換えが可能か否かを判定する判定回路とを具備し、
   前記第１のヒューズ素子及び第２のヒューズ素子は前記救済対象回路を前記救済回路に置き換え可能か否かを示す情報を記憶し、前記判定回路は前記第１のヒューズ素子及び第２のヒューズ素子のいずれかに記録された前記情報に基づいて、前記救済対象回路を前記救済回路に置き換えが可能か否かを判定し、
   前記第１、第２のヒューズ素子は、情報を記録するための複数のビットを有し、前記複数のビットの中には、前記救済回路が不良であることを示すビットが含まれていることを特徴とする半導体装置。
10. 所定の機能を実現する複数の救済対象回路と、
    前記複数の救済対象回路のうち不良の救済対象回路を救済するために設けられ、前記所定の機能を実現する第１、第２の救済回路と、
    前記第１の救済回路に対応して設けられ、前記不良の救済対象回路を前記第１の救済回路に置き換え可能か否かを示す情報と、前記不良の救済対象回路を前記第１の救済回路に置き換える際に、前記不良の救済対象回路を特定するための情報を記録する第１のヒューズ素子と、
    前記第２の救済回路に対応して設けられ、前記不良の他の救済対象回路を前記第２の救済回路に置き換え可能か否かを示す情報と、前記不良の他の救済対象回路を前記第２の救済回路に置き換える際に、前記不良の他の救済対象回路を特定するための情報を記録する第２のヒューズ素子と、
    前記第１のヒューズ素子に記録された情報に基づいて、前記不良の救済対象回路を前記第１の救済回路に置き換えが可能か否か、及び前記第２のヒューズ素子に記録された情報に基づいて、前記不良の他の救済対象回路を前記第２の救済回路に置き換えが可能か否かを判定する判定回路と、
    を具備し、前記第１、第２のヒューズ素子は、情報を記録するための複数のビットを有し、前記複数のビットの中には、前記救済回路が不良であることを示すビットが含まれていることを特徴とする半導体装置。
11. 前記第１のヒューズ素子は、レーザにより切断されることで情報を記録するメタルヒューズから構成されたヒューズ素子を含み、
    前記第２のヒューズ素子は、電圧印加により電気的に切断されることで情報を記録する電気ヒューズから構成されたヒューズ素子を含むことを特徴とする請求項９または１０に記載の半導体装置。
12. 前記複数のビットの中には、前記救済対象回路が前記救済回路に置き換えられていることを示すビットが含まれていることを特徴とする請求項９乃至１１のいずれか１つに記載の半導体装置。
13. 前記救済回路が不良であることを示すビットは、前記第１、第２のヒューズ素子のうちいずれか１つのヒューズ素子に含まれていることを特徴とする請求項９乃至１２のいずれか１つに記載の半導体装置。
14. 前記判定回路は、さらに前記救済対象回路が前記救済回路に置き換えられているか否かを判定することを特徴とする請求項９乃至１３のいずれか１つに記載の半導体装置。
15. 前記判定回路は、さらに前記救済対象回路の前記救済回路への置き換えが、前記第１、第２のヒューズ素子のいずれのヒューズ素子を使用して行われているか否かを判定することを特徴とする請求項９乃至１３のいずれか１つに記載の半導体装置。
16. 前記判定回路は、さらに前記救済回路が不良であるか否かを判定することを特徴とする請求項９乃至１３のいずれか１つに記載の半導体装置。

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