JP2005149667A - 半導体記憶装置および不良セルの救済方法 - Google Patents

Abstract

【課題】 アドレス指定に基づいて特定アドレスのメモリセルを複数回救済できるようにする。
【解決手段】 ロウデコーダ４の前段にロウアドレスに基づいてワード線を選択するプリロウデコーダ４ａを配置するとともに、プリロウデコーダ４ａの前段にロウアドレスに基づいてワード線を選択するプリロウデコーダ４ｂを配置し、メモリセルアレイ１のメモリセルに不良が発生した場合、プリロウデコーダ４ａにロウスペアセル２ａを選択させ、ロウスペアセル２ａに不良が発生した場合、プリロウデコーダ４ｂにロウスペアセル２ｂを選択させる。
【選択図】 図１

Description

本発明は半導体記憶装置および不良セルの救済方法に関し、特に、半導体記憶装置の冗長回路に適用して好適なものである。

従来の半導体記憶装置では、ウェハレベルバーンインなどによる信頼性試験や温度特性試験などでメモリセルに不良が発生した場合、その不良メモリセルを冗長メモリセル（スペアセルとも言う。）に切り替えることにより、その不良メモリセルの救済が行なわれている。
また、例えば、特許文献１には、救済既ビットに隣接する未救済ビットの救済を可能とするために、欠陥ワード線または欠陥ビット線を含む複数のワード線または複数のビット線単位で冗長ワード線または冗長ビット線に切り替えるようにした第１欠陥救済回路に加え、それらの複数のワード線または複数のビット線に物理的に隣接して配置された第１ワード線または第１ビット線の選択信号を、変更信号によりそれらの複数のワード線または複数のビット線のうた第１ワード線または第１ビット線とは物理的に隣接しないいずれか１つのワード線またはビット線に伝えるようにする第２欠陥救済回路を設ける方法が開示されている。
特開２００２−４２４８７号公報

しかしながら、従来の半導体記憶装置では、冗長ラインは複数設けられているが、主セルと冗長セルとの切り替えが行なわれるため、冗長セルに不良が発生しても、冗長セルを再置換することができなかった。また、一度ヒューズカットして主セルが冗長セルに置換された場合、その後の試験で不良が発生すると、未使用の冗長セルが残っている場合においても、救済解の計算が複雑になるため、不良セルの救済が難しかった。

また、特許文献１に開示された方法では、救済既ビットに隣接する未救済ビットに不良が発生した場合、その未救済ビットを救済することができるが、救済既ビットに再び不良が発生した場合、その救済既ビットを再救済することができないという問題があった。
そこで、本発明の目的は、アドレス指定に基づいて特定アドレスのメモリセルを複数回救済することが可能な半導体記憶装置および不良セルの救済方法を提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体記憶装置によれば、メモリセルが配列されたメモリセルアレイと、アドレス入力に基づいて前記メモリセルを選択するデコーダと、前記メモリセルと置換可能な第１スペアセルと、前記メモリセルまたは前記第１スペアセルと置換可能な第２スペアセルと、前記デコーダの前段に配置され、前記アドレス入力で選択されるメモリセルに代えて前記第１スペアセルを選択する第１プリデコーダと、前記第１プリデコーダの前段に配置され、前記アドレス入力で選択されるメモリセルまたは第１スペアセルに代えて前記第２スペアセルを選択する第２プリデコーダとを備えることを特徴とする。

これにより、第１プリデコーダに第１スペアセルを選択させることで、不良メモリセルを第１スペアセルに置換することが可能となるとともに、第２プリデコーダに第２スペアセルを選択させることで、不良が発生した第１スペアセルを第２スペアセルに置換することが可能となり、特定アドレスのメモリセルを複数回救済することが可能となる。
また、本発明の一態様に係る半導体記憶装置によれば、指定されたアドレスに対応する前記メモリセルの選択を禁止させるとともに、前記第１スペアセルを前記第１プリデコーダに選択させる第１切替回路と、指定されたアドレスに対応する前記メモリセルまたは前記第１スペアセルの選択を禁止させるとともに、前記第２スペアセルを前記第２プリデコーダに選択させる第２切替回路とを備えることを特徴とする。

これにより、アドレス指定に基づいて、不良メモリセルを第１スペアセルに置換することが可能となるとともに、不良が発生した第１スペアセルを第２スペアセルに置換することが可能となり、救済解の計算を複雑化させることなく、特定アドレスのメモリセルを複数回救済することが可能となる。
また、本発明の一態様に係る不良セルの救済方法によれば、不良メモリセルを第１冗長メモリセルに切り替えるステップと、不良が発生した第１冗長メモリセルを第２冗長メモリセルに切り替えるステップとを備えることを特徴とする。

これにより、１回目の試験で発生した不良メモリセルを冗長メモリセルに置換した後、２回目の試験において、不良メモリセルの救済に用いられた冗長メモリセルの不良が発生した場合においても、その冗長メモリセルを救済することができ、複数回の試験が行なわれる場合においても、メモリセルの歩留まりを向上させることができる。
また、本発明の一態様に係る不良セルの救済方法によれば、前記不良メモリセルを第１冗長メモリセルに切り替えるステップは、前記不良メモリセルを選択するアドレスをプログラムすることにより、前記不良メモリセルの選択を禁止するとともに、前記第１冗長メモリセルを選択するステップを備え、前記不良が発生した第１冗長メモリセルを第２冗長メモリセルに切り替えるステップは、前記第１冗長メモリセルを選択するアドレスをプログラムすることにより、前記第１冗長メモリセルの選択を禁止するとともに、前記第２冗長メモリセルを選択するステップを備えることを特徴とする。

これにより、アドレス指定に基づいて、不良メモリセルを第１冗長メモリセルに置換することが可能となるとともに、不良が発生した第１冗長メモリセルを第２冗長メモリセルに置換することが可能となり、救済解の計算を複雑化させることなく、特定アドレスのメモリセルを複数回救済することが可能となる。

以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、メモリセルアレイ１には、メモリセルがマトリックス状に配列されている。ここで、各メモリセルには、ロウ方向のメモリセルを選択するワード線およびカラム方向のメモリセルを選択するビット線を設けることができる。なお、メモリセルとしては、例えば、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ、あるいはＥＥＰＲＯＭなどを用いることができる。

そして、メモリセルアレイ１の周囲には、ロウアドレスに基づいてワード線を選択するロウデコーダ４が配置されるとともに、カラムアドレスに基づいてビット線を選択するカラムデコーダ７が配置されている。
また、メモリセルアレイ１を間に挟んでカラムデコーダ７の反対側には、メモリセルアレイ１に設けられたロウ方向のメモリセルを置換可能なロウスペアセル２ａが配置されるとともに、メモリセルアレイ１に設けられたロウ方向のメモリセルまたはロウスペアセル２ａを置換可能なロウスペアセル２ｂが配置されている。ここで、各ロウスペアセル２ａ、２ｂには、ロウ方向のロウスペアセル２ａ、２ｂをそれぞれ選択するワード線およびカラム方向のロウスペアセル２ａ、２ｂをそれぞれ選択するビット線を設けることができる。

そして、ロウアドレスに基づいてロウスペアセル２ａのワード線を選択するスペアデコーダ６ａが設けられるとともに、ロウアドレスに基づいてロウスペアセル２ｂのワード線を選択するスペアデコーダ６ｂが設けられている。
一方、メモリセルアレイ１を間に挟んでロウデコーダ４の反対側には、メモリセルアレイ１に設けられたカラム方向のメモリセルを置換可能なカラムスペアセル３ａが配置されるとともに、メモリセルアレイ１に設けられたカラム方向のメモリセルまたはカラムスペアセル３ａを置換可能なカラムスペアセル３ｂが配置されている。ここで、各カラムスペアセル３ａ、３ｂには、ロウ方向のカラムスペアセル３ａ、３ｂをそれぞれ選択するワード線およびカラム方向のカラムスペアセル３ａ、３ｂをそれぞれ選択するビット線を設けることができる。

そして、カラムアドレスに基づいてカラムスペアセル３ａのビット線を選択するスペアデコーダ９ａが設けられるとともに、カラムアドレスに基づいてカラムスペアセル３ｂのビット線を選択するスペアデコーダ９ｂが設けられている。
また、ロウデコーダ４の前段には、ロウアドレスに基づいて、メモリセルアレイ１またはロウスペアセル２ａのワード線を選択するプリロウデコーダ４ａが配置され、さらに、プリロウデコーダ４ａの前段には、ロウアドレスに基づいて、メモリセルアレイ１またはロウスペアセル２ｂのワード線を選択するプリロウデコーダ４ｂが配置されている。

そして、プリロウデコーダ４ａには冗長切替回路５ａが設けられ、プリロウデコーダ４ａは冗長切替回路５ａを介してスペアデコーダ６ａに接続されている。ここで、冗長切替回路５ａは、メモリセルアレイ１に発生した不良セルが含まれるロウアドレスをプログラムすることができる。なお、不良セルが含まれるロウアドレスをプログラムする方法としては、例えば、冗長切替回路５ａに設けられたヒューズを切断する方法や、ＥＰＲＯＭやＥＥＰＲＯＭなどの不揮発性記憶素子にそのロウアドレスを書き込む方法などを用いることができる。

そして、冗長切替回路５ａにはアドレスを比較する比較回路が設けられ、冗長切替回路５ａは、アドレスバッファ１０を介して入力されたロウアドレスと冗長切替回路５ａにプログラムされたロウアドレスとを比較することができる。そして、アドレスバッファ１０を介して入力されたロウアドレスと冗長切替回路５ａにプログラムされたロウアドレスとが一致する場合、冗長切替回路５ａにプログラムされたロウアドレスに対応するメモリセルアレイ１のメモリセルの選択を禁止させるとともに、ロウスペアセル２ａをプリロウデコーダ４ａに選択させることができる。

また、プリロウデコーダ４ｂには冗長切替回路５ｂが設けられ、プリロウデコーダ４ｂは冗長切替回路５ｂを介してスペアデコーダ６ｂに接続されている。ここで、冗長切替回路５ｂは、メモリセルアレイ１に発生した不良セルが含まれるロウアドレスまたはロウスペアセル２ａに切り替えられたロウアドレスをプログラムすることができる。
そして、冗長切替回路５ｂにはアドレスを比較する比較回路が設けられ、冗長切替回路５ｂは、アドレスバッファ１０を介して入力されたロウアドレスと冗長切替回路５ｂにプログラムされたロウアドレスとを比較することができる。そして、アドレスバッファ１０を介して入力されたロウアドレスと冗長切替回路５ｂにプログラムされたロウアドレスとが一致する場合、冗長切替回路５ｂにプログラムされたロウアドレスに対応するメモリセルアレイ１のメモリセルまたはロウスペアセル２ａの選択を禁止させるとともに、ロウスペアセル２ｂをプリロウデコーダ４ｂに選択させることができる。

一方、カラムデコーダ７の前段には、カラムアドレスに基づいて、メモリセルアレイ１またはカラムスペアセル３ａのビット線を選択するプリカラムデコーダ７ａが配置され、さらに、プリカラムデコーダ７ａの前段には、カラムアドレスに基づいて、メモリセルアレイ１またはカラムスペアセル３ｂのビット線を選択するプリカラムデコーダ７ｂが配置されている。

そして、プリカラムデコーダ７ａには冗長切替回路８ａが設けられ、プリカラムデコーダ７ａは冗長切替回路８ａを介してスペアデコーダ９ａに接続されている。ここで、冗長切替回路８ａは、メモリセルアレイ１に発生した不良セルが含まれるカラムアドレスをプログラムすることができる。
そして、冗長切替回路８ａにはアドレスを比較する比較回路が設けられ、冗長切替回路８ａは、アドレスバッファ１０を介して入力されたカラムアドレスと冗長切替回路８ａにプログラムされたカラムアドレスとを比較することができる。そして、アドレスバッファ１０を介して入力されたカラムアドレスと冗長切替回路８ａにプログラムされたカラムアドレスとが一致する場合、冗長切替回路８ａにプログラムされたカラムアドレスに対応するメモリセルアレイ１のメモリセルの選択を禁止させるとともに、カラムスペアセル３ａをプリカラムデコーダ７ａに選択させることができる。

また、プリカラムデコーダ７ｂには冗長切替回路８ｂが設けられ、プリカラムデコーダ７ｂは冗長切替回路８ｂを介してスペアデコーダ９ｂに接続されている。ここで、冗長切替回路８ｂは、メモリセルアレイ１に発生した不良セルが含まれるカラムアドレスまたはカラムスペアセル３ａに切り替えられたカラムアドレスをプログラムすることができる。
そして、冗長切替回路８ｂにはアドレスを比較する比較回路が設けられ、冗長切替回路８ｂは、アドレスバッファ１０を介して入力されたカラムアドレスと冗長切替回路８ｂにプログラムされたカラムアドレスとを比較することができる。そして、アドレスバッファ１０を介して入力されたカラムアドレスと冗長切替回路８ｂにプログラムされたカラムアドレスとが一致する場合、冗長切替回路８ｂにプログラムされたカラムアドレスに対応するメモリセルアレイ１のメモリセルまたはカラムスペアセル３ａの選択を禁止させるとともに、カラムスペアセル３ｂをプリカラムデコーダ７ｂに選択させることができる。

そして、プリロウデコーダ４ｂおよびプリカラムデコーダ７ｂの前段には、プリロウデコーダ４ｂ、４ａを介してロウデコーダ４にロウアドレスを供給するとともに、プリカラムデコーダ７ｂ、７ａを介してカラムデコーダ７にカラムアドレスを供給するアドレスバッファ１０が配置されている。
ここで、ロウデコーダ４の前段にプリロウデコーダ４ａを配置することにより、メモリセルアレイ１のメモリセルに不良が発生した場合においても、プリロウデコーダ４ａにロウスペアセル２ａを選択させることが可能となり、メモリセルアレイ１の不良セルをロウスペアセル２ａに置換することを可能として、メモリセルアレイ１の不良セルを救済することができる。

また、プリロウデコーダ４ａの前段にプリロウデコーダ４ｂを配置することにより、メモリセルアレイ１の不良セルを救済した後に、ロウスペアセル２ａに不良が発生した場合においても、プリロウデコーダ４ｂにロウスペアセル２ｂを選択させることが可能となり、不良が発生したロウスペアセル２ａをロウスペアセル２ｂに置換することを可能として、特定アドレスのメモリセルを複数回救済することが可能となる。

また、カラムデコーダ７の前段にプリカラムデコーダ７ａを配置することにより、メモリセルアレイ１のメモリセルに不良が発生した場合においても、プリカラムデコーダ７ａにカラムスペアセル３ａを選択させることが可能となり、メモリセルアレイ１の不良セルをカラムスペアセル３ａに置換することを可能として、メモリセルアレイ１の不良セルを救済することができる。

また、プリカラムデコーダ７ａの前段にプリカラムデコーダ７ｂを配置することにより、メモリセルアレイ１の不良セルを救済した後に、カラムスペアセル３ａに不良が発生した場合においても、プリカラムデコーダ７ｂにカラムスペアセル３ｂを選択させることが可能となり、不良が発生したカラムスペアセル３ａをカラムスペアセル３ｂに置換することを可能として、特定アドレスのメモリセルを複数回救済することが可能となる。

この結果、例えば、高温測定で発生した不良セルを救済した後、低温測定で救済セルに不良が発生した場合においても、その不良セルを再び救済することができ、複数回の試験が行なわれる場合においても、メモリセルの歩留まりを向上させることができる。
図２は、本発明の一実施形態に係る不良セルの救済方法を示すブロック図である。
図２（ａ）において、特定のロウアドレスに対応したメモリセルアレイ１のメモリセルに不良が発生した場合、そのロウアドレスを冗長切替回路５ａにプログラムすることにより、そのロウアドレスで選択されるメモリセルアレイ１のワード線Ｌ１の選択を禁止させるとともに、ロウスペアセル２ａのワード線Ｌ２をプリロウデコーダ４ａに選択させる。

例えば、ロウアドレスが８ビットデータＡ０〜Ａ７から構成され、（Ａ０〜Ａ７）＝（００００１０１０）というロウアドレスで指定されるメモリセルアレイ１のメモリセルに不良が発生した場合、例えば、ヒューズカットにより、（Ａ０〜Ａ７）＝（００００１０１０）というロウアドレスを冗長切替回路５ａにプログラムする。
そして、アドレスバッファ１０およびプリロウデコーダ４ｂを介し、（Ａ０〜Ａ７）＝（００００１０１０）というロウアドレスがプリロウデコーダ４ａに入力されると、冗長切替回路５ａは、（Ａ０〜Ａ７）＝（００００１０１０）というロウアドレスで選択されるメモリセルアレイ１のワード線Ｌ１の選択を禁止させるとともに、ロウスペアセル２ａのワード線Ｌ２をプリロウデコーダ４ａに選択させる。

これにより、高温測定などにより、メモリセルアレイ１のメモリセルに不良が発生した場合においても、メモリセルアレイ１の不良セルをロウスペアセル２ａに置換することが可能となり、メモリセルアレイ１の不良セルを救済することができる。
次に、図２（ｂ）に示すように、ワード線Ｌ２に接続されたロウスペアセル２ａに不良が発生した場合、そのロウアドレスを冗長切替回路５ｂにプログラムすることにより、そのロウアドレスで選択されるロウスペアセル２ａのワード線Ｌ２の選択を禁止させるとともに、ロウスペアセル２ｂのワード線Ｌ３をプリロウデコーダ４ｂに選択させる。

例えば、ロウアドレスが８ビットデータＡ０〜Ａ７から構成され、（Ａ０〜Ａ７）＝（００００１０１０）のロウアドレスで指定されるロウスペアセル２ａに不良が発生した場合、例えば、ヒューズカットにより、（Ａ０〜Ａ７）＝（００００１０１０）というロウアドレスを冗長切替回路５ｂにプログラムする。
そして、アドレスバッファ１０を介し、（Ａ０〜Ａ７）＝（００００１０１０）というロウアドレスがプリロウデコーダ４ｂに入力されると、冗長切替回路５ｂは、（Ａ０〜Ａ７）＝（００００１０１０）というロウアドレスで選択されるロウスペアセル２ａのワード線Ｌ２の選択を禁止させるとともに、ロウスペアセル２ｂのワード線Ｌ３をプリロウデコーダ４ｂに選択させる。

これにより、高温測定後の低温測定などにより、ロウスペアセル２ａに不良が発生した場合においても、不良が発生したロウスペアセル２ａをロウスペアセル２ｂに置換することが可能となり、（Ａ０〜Ａ７）＝（００００１０１０）というロウアドレスで指定されるメモリセルアレイ１の不良セルを複数回救済することができる。
また、ワード線Ｌ１に接続されたメモリセルアレイ１のメモリセルに不良が発生した後、ワード線Ｌ４に接続されたメモリセルアレイ１のメモリセルに不良が発生した場合、そのロウアドレスを冗長切替回路５ｂにプログラムすることにより、そのロウアドレスで選択されるメモリセルアレイ１のワード線Ｌ４の選択を禁止させるとともに、ロウスペアセル２ｂのワード線Ｌ５をプリロウデコーダ４ｂに選択させることができる。

例えば、ロウアドレスが８ビットデータＡ０〜Ａ７から構成され、（Ａ０〜Ａ７）＝（００００１０１０）というロウアドレスで指定されるメモリセルアレイ１の不良セルをロウスペアセル２ａにて救済した後、（Ａ０〜Ａ７）＝（０１０１００００）のロウアドレスで指定されるメモリセルアレイ１のメモリセルに不良が発生した場合、例えば、ヒューズカットにより、（Ａ０〜Ａ７）＝（０１０１００００）というロウアドレスを冗長切替回路５ｂにプログラムする。

そして、プリロウデコーダ４ａには、（Ａ０〜Ａ７）＝（００００１０１０）というロウアドレスで選択されるメモリセルアレイ１のワード線Ｌ１の選択を禁止させるとともに、ロウスペアセル２ａのワード線Ｌ２を選択させ、プリロウデコーダ４ｂには、（Ａ０〜Ａ７）＝（０１０１００００）というロウアドレスで選択されるメモリセルアレイ１のワード線Ｌ４の選択を禁止させるとともに、ロウスペアセル２ｂのワード線Ｌ５を選択させることができる。

これにより、メモリセルアレイ１のメモリセルを救済した後に、メモリセルアレイ１の別のメモリセルに不良が発生した場合においても、救済解の計算を複雑化させることなく、メモリセルアレイ１の別のメモリセルを救済することができる。
なお、上述した実施形態では、カラムとロウの双方にスペアセルを設ける方法について説明したが、カラムとロウのいずらか一方にのみスペアセルを設けるようにしてもよい。

また、上述した実施形態では、プリロウデコーダ４ａ、４ｂおよびプリカラムデコーダ７ａ、７ｂをそれぞれ２段ずつ設ける方法について説明したが、プリロウデコーダおよびプリカラムデコーダをそれぞれ３段以上設けてもよい。

本発明の一実施形態に係る半導体記憶装置の概略構成を示すブロック図。 本発明の一実施形態に係る不良セルの救済方法を示すブロック図。

符号の説明

１ メモリセルアレイ、２ａ、２ｂ ロウスペアセル、３ａ、３ｂ カラムスペアセル、４ ロウデコーダ、４ａ、４ｂ プリロウデコーダ、５ａ、５ｂ、８ａ、８ｂ 冗長切替回路、６ａ、６ｂ、９ａ、９ｂ スペアデコーダ、７ カラムデコーダ、７ａ、７ｂ プリカラムデコーダ、１０ アドレスバッファ、Ｌ１〜Ｌ５ ワード線

Claims (4)

1. メモリセルが配列されたメモリセルアレイと、
   アドレス入力に基づいて前記メモリセルを選択するデコーダと、
   前記メモリセルと置換可能な第１スペアセルと、
   前記メモリセルまたは前記第１スペアセルと置換可能な第２スペアセルと、
   前記デコーダの前段に配置され、前記アドレス入力で選択されるメモリセルに代えて前記第１スペアセルを選択する第１プリデコーダと、
   前記第１プリデコーダの前段に配置され、前記アドレス入力で選択されるメモリセルまたは第１スペアセルに代えて前記第２スペアセルを選択する第２プリデコーダとを備えることを特徴とする半導体記憶装置。
2. 指定されたアドレスに対応する前記メモリセルの選択を禁止させるとともに、前記第１スペアセルを前記第１プリデコーダに選択させる第１切替回路と、
   指定されたアドレスに対応する前記メモリセルまたは前記第１スペアセルの選択を禁止させるとともに、前記第２スペアセルを前記第２プリデコーダに選択させる第２切替回路とを備えることを特徴とする請求項１記載の半導体記憶装置。
3. 不良メモリセルを第１冗長メモリセルに切り替えるステップと、
   不良が発生した第１冗長メモリセルを第２冗長メモリセルに切り替えるステップとを備えることを特徴とする不良セルの救済方法。
4. 前記不良メモリセルを第１冗長メモリセルに切り替えるステップは、
   前記不良メモリセルを選択するアドレスをプログラムすることにより、前記不良メモリセルの選択を禁止するとともに、前記第１冗長メモリセルを選択するステップを備え、
   前記不良が発生した第１冗長メモリセルを第２冗長メモリセルに切り替えるステップは、
   前記第１冗長メモリセルを選択するアドレスをプログラムすることにより、前記第１冗長メモリセルの選択を禁止するとともに、前記第２冗長メモリセルを選択するステップを備えることを特徴とする請求項３記載の不良セルの救済方法。

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