JPH0748314B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0748314B2 JPH0748314B2 JP2454889A JP2454889A JPH0748314B2 JP H0748314 B2 JPH0748314 B2 JP H0748314B2 JP 2454889 A JP2454889 A JP 2454889A JP 2454889 A JP2454889 A JP 2454889A JP H0748314 B2 JPH0748314 B2 JP H0748314B2
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- JP
- Japan
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- memory
- spare
- check data
- main
- memory cells
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はメモリ（半導体記憶部）をもつ半導体装置に関
するもので、不良素子がある半導体装置を救済し、良品
半導体装置に変えられるものである。
するもので、不良素子がある半導体装置を救済し、良品
半導体装置に変えられるものである。
（従来の技術） この種の半導体装置におけるメモリの冗長回路では、メ
モリの読み書きにより素子の故障個所を外部テスタで捜
し、前記故障個所の別回路へのつなぎ換えを、電気的に
回路の配線を切断するか、外部からのレーザ照射などに
より切断するか、あるいは補助記憶部において、不良部
の記憶をするか、検査用素子を設け、アドレス比較によ
り誤り部を検出する方法を用いて、ワードライン、ビッ
トライン、デコード部の置き換えを行なっていた。
モリの読み書きにより素子の故障個所を外部テスタで捜
し、前記故障個所の別回路へのつなぎ換えを、電気的に
回路の配線を切断するか、外部からのレーザ照射などに
より切断するか、あるいは補助記憶部において、不良部
の記憶をするか、検査用素子を設け、アドレス比較によ
り誤り部を検出する方法を用いて、ワードライン、ビッ
トライン、デコード部の置き換えを行なっていた。
第７図はこの種の従来装置で、１は半導体装置（チッ
プ）、A0〜Anはアドレス入力信号、２はローアドレスバ
ッファ、３はカラムアドレスバッファ、４はローデコー
ダ、５はローアドレス変更を行なうロースペアデコー
ダ、６はカラムデコーダ、７はカラムアドレス変更を行
なうカラムスペアデコーダ、81,82は切断用ヒューズま
たはFET構成ROM、９はI/O（入／出力）ゲート（ワード
線とI/Oを選ぶ）、10はスペアワード線セレクタ、11は
ワード線、12はビット線、13はスペアビット線セレク
タ、14はテスタ、15は電気ヒューズ、レーザヒューズ切
断装置、16は主記憶素子、17は予備記憶素子である。
プ）、A0〜Anはアドレス入力信号、２はローアドレスバ
ッファ、３はカラムアドレスバッファ、４はローデコー
ダ、５はローアドレス変更を行なうロースペアデコー
ダ、６はカラムデコーダ、７はカラムアドレス変更を行
なうカラムスペアデコーダ、81,82は切断用ヒューズま
たはFET構成ROM、９はI/O（入／出力）ゲート（ワード
線とI/Oを選ぶ）、10はスペアワード線セレクタ、11は
ワード線、12はビット線、13はスペアビット線セレク
タ、14はテスタ、15は電気ヒューズ、レーザヒューズ切
断装置、16は主記憶素子、17は予備記憶素子である。
（発明が解決しようとする課題） しかしながら上記従来技術では、半導体装置の高集積化
が益々なされる上でのメモリ救済回路の縮小化に伴な
い、デコーダの一部のヒューズの切断による不良セルの
予備セルへの接続は、現在ヒューズ切断装置15の限界に
なっている。しかもそれは、半導体装置の多層配線構造
によるヒューズ切断の信頼性、切断時のレーザ光のスポ
ットの縮小化の問題、半導体装置の保護膜の影響による
位置出し精度の限界、またウェハテストによる不良セル
データの転送、ロットの移動等による工程数の増加など
で、生産に多くの手間を要する問題ともなっている。
が益々なされる上でのメモリ救済回路の縮小化に伴な
い、デコーダの一部のヒューズの切断による不良セルの
予備セルへの接続は、現在ヒューズ切断装置15の限界に
なっている。しかもそれは、半導体装置の多層配線構造
によるヒューズ切断の信頼性、切断時のレーザ光のスポ
ットの縮小化の問題、半導体装置の保護膜の影響による
位置出し精度の限界、またウェハテストによる不良セル
データの転送、ロットの移動等による工程数の増加など
で、生産に多くの手間を要する問題ともなっている。
そこで本発明の目的は、従来の配線切断装置などを用い
ることなく、自動的に不良個所を修復し救済できる半導
体記憶装置を提供することにある。
ることなく、自動的に不良個所を修復し救済できる半導
体記憶装置を提供することにある。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、主記憶部、予備記憶部、一時記憶部を有し、
記憶部へのチェックデータ書き込み、読み出し時に主記
憶部と一時記憶部のデータ比較を行なってデータ一致か
否かをチェックし、主記憶部に不良があった場合該主記
憶部の不良個所を前記予備記憶部へ切り換える手段を有
し、他のチェックにおいて、物理的に決定される主記憶
部のアドレスの予備記憶部に対応する予備のアドレス選
択部を有し、該アドレス選択部を介した記憶部へのチェ
ックデータ書き込み、読み出し時に、少くとも前記物理
的に決定されるアドレスの主記憶部と一時記憶部のデー
タ比較を行なってデータ一致か否かをチェックする構成
としたことを特徴とする半導体記憶装置である。
記憶部へのチェックデータ書き込み、読み出し時に主記
憶部と一時記憶部のデータ比較を行なってデータ一致か
否かをチェックし、主記憶部に不良があった場合該主記
憶部の不良個所を前記予備記憶部へ切り換える手段を有
し、他のチェックにおいて、物理的に決定される主記憶
部のアドレスの予備記憶部に対応する予備のアドレス選
択部を有し、該アドレス選択部を介した記憶部へのチェ
ックデータ書き込み、読み出し時に、少くとも前記物理
的に決定されるアドレスの主記憶部と一時記憶部のデー
タ比較を行なってデータ一致か否かをチェックする構成
としたことを特徴とする半導体記憶装置である。
即ち本発明は、主記憶部にチェックデータとして与えた
データ、あるいはアドレス選択部（デコーダ等）を介し
て与えたチェックデータと一時記憶部に与えたデータと
を比較することにより、不良部を自動的に修復し、救済
するものである。
データ、あるいはアドレス選択部（デコーダ等）を介し
て与えたチェックデータと一時記憶部に与えたデータと
を比較することにより、不良部を自動的に修復し、救済
するものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の構成図であるが、これは第７図のものと
対応させた場合の例であるから、対応個所には同一符号
を用い、特徴とする点の説明を行なう。ここで18はロー
バッファスペアレジスタで、これはローアドレスバッフ
ァ２の特定出力を検出し、ローデコーダ４の一部とロー
スペアデコーダ５の置き換えを行なう。19,20はシフト
レジスタによる切り換え回路、21はローアドレススペア
レジスタ、22はI/Oゲートスペアレジスタで、スペアレ
ジスタ21はその格納データで、ローデコーダ４からI/O
ゲート９へのデータを比較検出し、切り換え回路20によ
りI/Oゲート９とスペアレジスタ22間の切り換えを行な
う。23はカラムバッファスペアレジスタ、24はシフトレ
ジスタによる切り換え回路、25はカラムアドレススペア
レジスタであり、これらはロー系と対応した構成であ
る。I/Oゲートの出力R0…Rnのワード線11,…はそれぞれ
対応しており、カラムデコーダの出力とビットラインC0
…Cnはそれぞれ対応している。171,172は比較用一時記
憶素子、261,262はパリティツリー、271はロースペアシ
フトレジスタ、272はカラムスペアシフトレジスタ、28
はシフトレジスタ、291,292は予備用主記憶セルであ
る。
図は同実施例の構成図であるが、これは第７図のものと
対応させた場合の例であるから、対応個所には同一符号
を用い、特徴とする点の説明を行なう。ここで18はロー
バッファスペアレジスタで、これはローアドレスバッフ
ァ２の特定出力を検出し、ローデコーダ４の一部とロー
スペアデコーダ５の置き換えを行なう。19,20はシフト
レジスタによる切り換え回路、21はローアドレススペア
レジスタ、22はI/Oゲートスペアレジスタで、スペアレ
ジスタ21はその格納データで、ローデコーダ４からI/O
ゲート９へのデータを比較検出し、切り換え回路20によ
りI/Oゲート９とスペアレジスタ22間の切り換えを行な
う。23はカラムバッファスペアレジスタ、24はシフトレ
ジスタによる切り換え回路、25はカラムアドレススペア
レジスタであり、これらはロー系と対応した構成であ
る。I/Oゲートの出力R0…Rnのワード線11,…はそれぞれ
対応しており、カラムデコーダの出力とビットラインC0
…Cnはそれぞれ対応している。171,172は比較用一時記
憶素子、261,262はパリティツリー、271はロースペアシ
フトレジスタ、272はカラムスペアシフトレジスタ、28
はシフトレジスタ、291,292は予備用主記憶セルであ
る。
第２図は第１図のアドレスバッファ2,3付近を詳細化し
たもので、31〜34は反転信号を得るためのインバータで
ある。
たもので、31〜34は反転信号を得るためのインバータで
ある。
第３図はデコーダ４付近を詳細化したものである。ｎ＋
１個までのノア回路入力はデコーダ４への入力に対応
し、同ノア回路の出力は第１図のメモリセルアレイ（主
記憶部）のワード線に対応している。
１個までのノア回路入力はデコーダ４への入力に対応
し、同ノア回路の出力は第１図のメモリセルアレイ（主
記憶部）のワード線に対応している。
第５図は予備記憶素子291,292の物理アドレスを得る回
路で、アンド回路入力oR,aoR〜nR,anR＝１やoR,a
oR〜nR,anR＝０の入力は第４図で得られる。
路で、アンド回路入力oR,aoR〜nR,anR＝１やoR,a
oR〜nR,anR＝０の入力は第４図で得られる。
第６図はパリティツリー（例えば261）の詳細図で、各
１〜ｘ＋２は主記憶部の縦線（ビット線）と一時記憶部
171の縦線に対応する。これらの排他的オア回路41,42の
排他的オア43の出力を見れば、主記憶部16と一時記憶部
171のセルにそれぞれ１か０が記憶されているか否かが
判別でき、つまり両者の比較で不良セルの有無を判別で
きる。
１〜ｘ＋２は主記憶部の縦線（ビット線）と一時記憶部
171の縦線に対応する。これらの排他的オア回路41,42の
排他的オア43の出力を見れば、主記憶部16と一時記憶部
171のセルにそれぞれ１か０が記憶されているか否かが
判別でき、つまり両者の比較で不良セルの有無を判別で
きる。
以上のような構成において、アドレス信号A0〜Anはロー
アドレスバッファ2,カラムアドレスバッファ３に分割さ
れ、そのバッファ内で、ロー、カラムアドレスの信号を
インバータにより信号anR,nR,anC,nCに分割する。
この詳細図は第２図に示される。更に信号anR,nRはロ
ーデコーダ４へ行き、ロジカルなアドレスを形成する。
ここでローデコーダ４と並行して配置された切り換え回
路19によりｘラインずつ、ローデコーダにより信号を主
記憶部16と一時記憶部171へ分ける。その後パリティツ
リー261でデータが一致すれば、レジスタ19で記憶され
ている部分をクリアする。データが一致しない場合、不
良としてロースペアデコーダ５に対応するレジスタ271
へ記憶される。これにより主記憶部16に不良がある場
合、予備記憶セル291または292へ切り換える。
アドレスバッファ2,カラムアドレスバッファ３に分割さ
れ、そのバッファ内で、ロー、カラムアドレスの信号を
インバータにより信号anR,nR,anC,nCに分割する。
この詳細図は第２図に示される。更に信号anR,nRはロ
ーデコーダ４へ行き、ロジカルなアドレスを形成する。
ここでローデコーダ４と並行して配置された切り換え回
路19によりｘラインずつ、ローデコーダにより信号を主
記憶部16と一時記憶部171へ分ける。その後パリティツ
リー261でデータが一致すれば、レジスタ19で記憶され
ている部分をクリアする。データが一致しない場合、不
良としてロースペアデコーダ５に対応するレジスタ271
へ記憶される。これにより主記憶部16に不良がある場
合、予備記憶セル291または292へ切り換える。
更にI/Oゲート９についても同じく、カラムスペアデコ
ーダ７に対応する予備へ切り換わった後も、パリティツ
リーでデータ一致、不一致を判定し、予備に対してI/O
ゲートスペアレジスタ20を選択する。それでも一致しな
い場合、ローバッファスペアレジスタ18で、レジスタ18
のoR,aoR〜nR,anR＝1,oR,aoR〜nR,anR＝０の信
号をつくる。この信号から出力される予備記憶素子の物
理的なアドレスを、素子291,292のようにチェック用記
憶素子として使用し、この素子の出力によりデータの比
較をパリティチェックツリー261で行なう。ここで一致
しない場合、ローバッファスペアレジスタ18によりロー
スペアデコーダ５を選択し、ローデコーダ４の出力か
ら、デコーダ５に対応する予備記憶素子291または292が
選択されるようにし、修復させる。
ーダ７に対応する予備へ切り換わった後も、パリティツ
リーでデータ一致、不一致を判定し、予備に対してI/O
ゲートスペアレジスタ20を選択する。それでも一致しな
い場合、ローバッファスペアレジスタ18で、レジスタ18
のoR,aoR〜nR,anR＝1,oR,aoR〜nR,anR＝０の信
号をつくる。この信号から出力される予備記憶素子の物
理的なアドレスを、素子291,292のようにチェック用記
憶素子として使用し、この素子の出力によりデータの比
較をパリティチェックツリー261で行なう。ここで一致
しない場合、ローバッファスペアレジスタ18によりロー
スペアデコーダ５を選択し、ローデコーダ４の出力か
ら、デコーダ５に対応する予備記憶素子291または292が
選択されるようにし、修復させる。
I/Oゲート次段、カラム方向の修復も、上記と同様の方
式を使用する。
式を使用する。
第３図はローデコーダ部を示し、ローアドレスバッファ
２によりaoR,oR〜anR,nRに分割された信号を、ロー
デコーダ４により物理的なアドレスラインに分割し、そ
れぞれｎビット分とシフトレジスタ19でチェックする分
を予備回路271で使用する。また予備切り換えによるロ
ーバッファスペアレジスタ18は例としてシフトレジスタ
19のように、予備回路261＋２の分を予備にもってお
り、またスペアレジスタ18の前段は第５図のようにな
る。
２によりaoR,oR〜anR,nRに分割された信号を、ロー
デコーダ４により物理的なアドレスラインに分割し、そ
れぞれｎビット分とシフトレジスタ19でチェックする分
を予備回路271で使用する。また予備切り換えによるロ
ーバッファスペアレジスタ18は例としてシフトレジスタ
19のように、予備回路261＋２の分を予備にもってお
り、またスペアレジスタ18の前段は第５図のようにな
る。
このように自動修復が可能となることにより、従来立上
げ時間に要するテスト時間の短縮、工程数の簡略化が行
なえ、また従来からあるPROM（プログラマブルROM）等
にも利用でき、信頼性の高い半導体記憶装置となるもの
である。
げ時間に要するテスト時間の短縮、工程数の簡略化が行
なえ、また従来からあるPROM（プログラマブルROM）等
にも利用でき、信頼性の高い半導体記憶装置となるもの
である。
［発明の効果］ 以上説明した如く本発明によれば、従来のように完全に
ラインの置き換えを行なう必要なく修復でき、また外部
からの影響、電流方式のヒューズ切断、レーザ切断によ
る近隣素子への影響がなく、またパリティチェックによ
るデコーダ自体の救済も行なえる。また現在開発中であ
る高集積化によるメモリ・ロジックの合体形などの出現
による複雑化するプロセスからの不良発生も低くおさえ
られる。またユーザ側から見ても、信頼性低下による不
良発生の心配がなく、また半導体記憶装置の不良も自動
的に修復できるため、高信頼を要求される宇宙機器、安
全機器にも、安心して使用することができるものであ
る。
ラインの置き換えを行なう必要なく修復でき、また外部
からの影響、電流方式のヒューズ切断、レーザ切断によ
る近隣素子への影響がなく、またパリティチェックによ
るデコーダ自体の救済も行なえる。また現在開発中であ
る高集積化によるメモリ・ロジックの合体形などの出現
による複雑化するプロセスからの不良発生も低くおさえ
られる。またユーザ側から見ても、信頼性低下による不
良発生の心配がなく、また半導体記憶装置の不良も自動
的に修復できるため、高信頼を要求される宇宙機器、安
全機器にも、安心して使用することができるものであ
る。
第１図は本発明の一実施例の構成図、第２図ないし第６
図は同構成の一部詳細図、第７図は従来装置の詳細図で
ある。 １……半導体装置、２……ローアドレスバッファ、３…
…カラムアドレスバッファ、４……ローデコーダ、５…
…ロースペアデコーダ、６……カラムデコーダ、７……
カラムスペアデコーダ、９……I/Oゲート、11……ワー
ド線、12……ビット線、16……主記憶部（メモリセルア
レイ）、171,172……一時記憶セル、18……ローバッフ
ァスペアレジスタ、19,20……シフトレジスタによる切
り換え回路、21……ローアドレススペアレジスタ、22…
…I/Oゲートスペアレジスタ、23……カラムバッファス
ペアレジスタ、24……シフトレジスタによる切り換え回
路、25……カラムアドレススペアレジスタ、261,262…
…パリティツリー、271……ロースペアシフトレジス
タ、272……カラムスペアシフトレジスタ、28……シフ
トレジスタ、291,292……予備記憶セル。
図は同構成の一部詳細図、第７図は従来装置の詳細図で
ある。 １……半導体装置、２……ローアドレスバッファ、３…
…カラムアドレスバッファ、４……ローデコーダ、５…
…ロースペアデコーダ、６……カラムデコーダ、７……
カラムスペアデコーダ、９……I/Oゲート、11……ワー
ド線、12……ビット線、16……主記憶部（メモリセルア
レイ）、171,172……一時記憶セル、18……ローバッフ
ァスペアレジスタ、19,20……シフトレジスタによる切
り換え回路、21……ローアドレススペアレジスタ、22…
…I/Oゲートスペアレジスタ、23……カラムバッファス
ペアレジスタ、24……シフトレジスタによる切り換え回
路、25……カラムアドレススペアレジスタ、261,262…
…パリティツリー、271……ロースペアシフトレジス
タ、272……カラムスペアシフトレジスタ、28……シフ
トレジスタ、291,292……予備記憶セル。
Claims (1)
- 【請求項１】行列状に配置された複数のメモリセルを有
する主記憶部と、 前記主記憶部の１本のワード線に接続される各メモリセ
ルの不良を検査する複数のメモリセルを有する第１の一
時記憶部と、 前記主記憶部の１本のビット線に接続される各メモリセ
ルの不良を検査する複数のメモリセルを有する第２の一
時記憶部と、 前記主記憶部の不良のメモリセルに置き替わる複数の冗
長メモリセルを有する予備記憶部と、 前記主記憶部の１本のワード線に接続される各メモリセ
ルに第１のチェックデータを書き込み、かつ、前記第１
の一時記憶部の１本のワード線に接続される各メモリセ
ルに前記第１のチェックデータと同一の第２のチェック
データを書き込む第１の書き込み手段と、 前記主記憶部の１本のワード線に接続される各メモリセ
ルに書き込まれた第１のチェックデータと前記第１の一
時記憶部の１本のワード線に接続される各メモリセルに
書き込まれた第２のチェックデータとを比較し、両者が
一致しているか否かをチェックする第１のチェック手段
と、 前記主記憶部の１本のビット線に接続される各メモリセ
ルに第３のチェックデータを書き込み、かつ、前記第２
の一時記憶部の１本のビット線に接続される各メモリセ
ルに前記第３のチェックデータと同一の第４のチェック
データを書き込む第２の書き込み手段と、 前記主記憶部の１本のビット線に接続される各メモリセ
ルに書き込まれた第３のチェックデータと前記第２の一
時記憶部の１本のビット線に接続される各メモリセルに
書き込まれた第４のチェックデータとを比較し、両者が
一致しているか否かをチェックする第２のチェック手段
と、 前記第１のチェック手段による比較結果の少なくとも１
つが不一致である場合に、前記主記憶部の１本のワード
線に接続される全てのメモリセル又は前記主記憶部の１
本のワード線に接続されるメモリセルのうち不良のメモ
リセルのみを前記予備記憶部の冗長メモリセルに取り替
える冗長手段と、 前記第２のチェック手段による比較結果の少なくとも１
つが不一致である場合に、前記主記憶部の１本のビット
線に接続される全てのメモリセル又は前記主記憶部の１
本のビット線に接続されるメモリセルのうち不良のメモ
リセルのみを前記予備記憶部の冗長メモリセルに取り替
える冗長手段と を具備したことを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2454889A JPH0748314B2 (ja) | 1989-02-02 | 1989-02-02 | 半導体記憶装置 |
| US07/468,880 US5025418A (en) | 1989-02-02 | 1990-01-23 | Semiconductor device for performing automatic replacement of defective cells |
| KR1019900001271A KR930001929B1 (ko) | 1989-02-02 | 1990-02-02 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2454889A JPH0748314B2 (ja) | 1989-02-02 | 1989-02-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02203499A JPH02203499A (ja) | 1990-08-13 |
| JPH0748314B2 true JPH0748314B2 (ja) | 1995-05-24 |
Family
ID=12141207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2454889A Expired - Fee Related JPH0748314B2 (ja) | 1989-02-02 | 1989-02-02 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5025418A (ja) |
| JP (1) | JPH0748314B2 (ja) |
| KR (1) | KR930001929B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5297086A (en) * | 1990-07-31 | 1994-03-22 | Texas Instruments Incorporated | Method for initializing redundant circuitry |
| JPH04103099A (ja) * | 1990-08-23 | 1992-04-06 | Toshiba Corp | 半導体記憶装置 |
| US5177744A (en) * | 1990-09-04 | 1993-01-05 | International Business Machines Corporation | Method and apparatus for error recovery in arrays |
| US5208775A (en) * | 1990-09-07 | 1993-05-04 | Samsung Electronics Co., Ltd. | Dual-port memory device |
| US5276834A (en) * | 1990-12-04 | 1994-01-04 | Micron Technology, Inc. | Spare memory arrangement |
| JPH04248198A (ja) * | 1991-01-24 | 1992-09-03 | Mitsubishi Electric Corp | 携帯形半導体記憶装置 |
| US5255227A (en) * | 1991-02-06 | 1993-10-19 | Hewlett-Packard Company | Switched row/column memory redundancy |
| US5303244A (en) * | 1991-03-01 | 1994-04-12 | Teradata | Fault tolerant disk drive matrix |
| US6781895B1 (en) * | 1991-12-19 | 2004-08-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
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