JPH08147995A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH08147995A
JPH08147995A JP6287728A JP28772894A JPH08147995A JP H08147995 A JPH08147995 A JP H08147995A JP 6287728 A JP6287728 A JP 6287728A JP 28772894 A JP28772894 A JP 28772894A JP H08147995 A JPH08147995 A JP H08147995A
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【目的】同一動作モードで通常のメモリセルアレイ及び
冗長メモリセルアレイのテストができ、テスト時間の短
縮、チップ面積の縮減、テストパターンの自由度の向上
をはかる。 【構成】冗長ワード線選択回路４を、行アドレス信号の
ビットＸ（ｍ＋１）が“１”レベルのときには行アドレ
ス信号ＡＤｒ（Ｘ０〜Ｘｍ）の所定のビットに従って複
数の冗長ワード線ＲＷＬのうちの所定のワード線を選択
レベルとすると共に冗長回路活性化信号ＲＣＡを活性化
レベルとする回路とする。通常のメモリセルアレイ１の
ワード線ＷＬは冗長回路活性化信号ＲＣＡが非活性化レ
ベルのとき行アドレス信号ＡＤｒ（Ｘ０〜Ｘｍ）によっ
て選択レベルとなる。従ってヒューズ回路４１に不良ア
ドレス設定前に、同一動作モードで通常のメモリセルア
レイ１及び冗長メモリセルアレイ２ｒを同時にテストで
きる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に不良ビット救済用の冗長メモリセルを備えた半導体
記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置は極度の清浄環境化にお
いて拡散工程が行われるが、それでもミクロン単位の塵
等に起因する不良メモリセル、不良ワード線（行）、不
良ビット線（列）等が発生する。そのため、多くの半導
体記憶装置において、チップ内部に発生した不良メモリ
セル等の救済のために、冗長メモリセル行（又は列）
と、ヒューズ溶断等の不良アドレス設定処理を経て通常
アクセスされるべきアドレスのメモリセル（以降、通常
メモリセルと記す）に代わって冗長メモリセルを選択す
るデコーダ（冗長デコーダ）とを有している。冗長メモ
リセル行（列）は、冗長ワード線または冗長ビット線に
接続されており、多くの半導体記憶装置において冗長ワ
ード線及び冗長ビット線の両方を備えている。次に、冗
長メモリセル行（列）への置き換え作業工程の例につい
て説明する。
【０００３】拡散工程終了後、ウェハの状態において探
針を使ったメモリテスタによって電気的テスト（以降、
ウェハテストと記す）を行い通常メモリセルアレイ内の
不良ビットを検出する。不良ビットは、１ビット単位の
不良や、ワード線に添って不良となるパターンや、ビッ
ト線に沿って不良となるパターンなどがあり、冗長ワー
ド線または冗長ビット線への置き換えにおいて、それら
不良パターンに対し最も効率よく不良ビットを冗長メモ
リセル行（列）に置き換え，救済できるようにメモリテ
スタで計算され溶断するヒューズ等の決定、または救済
不能の判断が行われ、その後救済可能なチップについて
はヒューズの溶断等の置換処理が行われる。
【０００４】ヒューズの溶断等の置換処理が行われたチ
ップについては、通常メモリセルアレイ内の不良ビット
に対応するアドレスの選択時には冗長メモリセルに切り
換わるので、これを良品とすることが可能である。しか
しながら、置き換えた冗長メモリセルにもし不良ビット
があると、このチップは不良品となってしまい良品率を
下げる原因となる。一般的に、冗長ワード線や冗長ビッ
ト線は複数本または複数セット用意されており、１つの
不良に対してそのうちの１本または１セットが置き換え
られる。従ってウェハテスト時に冗長メモリセルの不良
ビットの検出も行うことができれば、不良となっている
冗長ワード線や冗長ビット線を避けて置換え処理が行え
るので、良品率を上げることができるようになる。
【０００５】図５はウェハテスト時に冗長メモリセルの
不良ビットの検出ができる従来の半導体記憶装置の一例
（例えば特開平１−２７３２９８号公報参照）を示すブ
ロック図である。
【０００６】この半導体記憶装置は、複数の通常メモリ
セルを行方向，列方向に配置した通常のメモリセルアレ
イ１と、選択レベルのときこのメモリセルアレイ１の通
常メモリセルを行単位で選択する複数のワード線ＷＬ
と、冗長メモリセルを複数行配置しメモリセルアレイ１
に不良メモリセルが存在するとき行単位で置換するため
の冗長メモリセルアレイ２ｒと、選択レベルのときこの
冗長メモリセルアレイ２ｒの冗長メモリセルを行単位で
選択する複数の冗長ワード線ＲＷＬと、冗長回路活性化
信号ＲＣＡが非活性レベルのとき行アドレス信号ＡＤｒ
（構成ビットＸ０〜Ｘｍ）に従って、複数のワード線Ｗ
Ｌのうちの１本を選択レベルとし活性化レベルのとき複
数のワード線ＷＬ全てを非選択レベルとするワード線選
択回路３と、不良メモリセルのアドレス（以下、不良ア
ドレスという）を設定する不良アドレス設定回路のヒュ
ーズ回路４１を含みこのヒューズ回路４１に不良アドレ
スが設定されていて行アドレス信号ＡＤｒがこの不良ア
ドレスを指定したときにはこの不良アドレスと対応する
冗長行線を選択レベルとすると共に冗長回路活性化信号
ＲＣＡ１を活性化レベルとし、行アドレス信号ＡＤｒの
指定アドレスがこの不良アドレス以外のとき及び不良ア
ドレスが設定されていないときには複数の冗長ワード線
ＲＷＬ全てを非選択レベルとする冗長ワード線選択回路
４ｘと、論理ゲートＧ１１，Ｇ１２及びポインタＰ１１
を備えテストモード信号ＴＳＴがアクティブレベルのテ
ストモードのときクロック信号ＣＫに同期して順次更新
されるアドレスに従って複数の冗長ワード線ＲＷＬのう
ち１本を選択レベルとすると共に冗長回路活性化信号Ｒ
ＣＡを活性化レベルとしテストモード信号ＴＳＴがイン
アクティブレベルのときは冗長ワード線ＲＷＬと切離さ
れると共に冗長回路活性化信号ＲＣＡのレベルをＲＣＡ
１に追従させる冗長メモリセルテスト回路１１と、図５
には示されていないが、メモリセルアレイ１及び冗長メ
モリセルアレイ２ｒに対するデータの書込み回路、読出
し回路及び列選択回路とを有する構成となっている。
【０００７】すなわち、この半導体記憶装置は、テスト
モード信号ＴＳＴをアクティブレベルとすることにより
ワード線選択回路３を非活性化、冗長メモリセルテスト
回路１１を活性化し、冗長メモリセルテスト回路１１か
ら、クロック信号ＣＫに同期してアドレスが変化する信
号によって冗長ワード線ＲＷＬを順次選択レベルとする
ことにより、冗長メモリセルアレイ２ｒの冗長メモリセ
ルを順次選択してデータの書込み，読出しを行い、これ
ら冗長メモリセルのテストが、ヒューズ回路４１への不
良メモリセルのアドレス設定前に行えるようにしたもの
である。なお、テストモード信号ＴＳＴがアクティブレ
ベルのテストモードは、外部からの所定の制御信号が予
め設定された条件となったときエントリーされる。
【０００８】一方、４Ｍビット以上の大容量のＤＲＡＭ
などの半導体記憶装置においては、その入出力データの
言語構成及びアドレス構成に例えば１６Ｍビットでは１
×１６Ｍビット，４×４Ｍビット，８×２Ｍビットなど
の種類があり、またリフレッシュサイクルにも２Ｋ，４
Ｋなどの規格がある。これらの種類をそれぞれ異るチッ
プで製造すると、そのための開発コストがかさむため、
一般的には、同一チップで複数種類に対応できるような
構成としておき、ボンディング工程で所望の種類のもの
を得るようにしている。
【０００９】このような半導体記憶装置の一例を図６及
び図７に示す。図６は行アドレス信号のビット構成が
（Ｘ０〜Ｘｍ），（Ｘ０〜Ｘ（ｍ＋１））の２種類に対
応できるようにしたものであり、図７は列アドレス信号
のビット構成及び入出力の言語構成を（Ｙ０〜Ｙｎ）×
２Ｎ，（Ｙ０〜Ｙ（ｍ＋１））×Ｎの２種類に対応でき
るようにしたものである。
【００１０】図６において、アドレス構成切換信号ＡＳ
Ｘの入力用パッド（又は端子、以下同じ）を高レベルと
することにより、アドレス構成切換回路５はメモリブロ
ック１００ｘ，１００ｙの両方を活性化し、行アドレス
信号のＸ（ｍ＋１）ビットは無効化され、行アドレス信
号のビット構成は（Ｘ０〜Ｘｍ）となる。また、上記入
力用パッドを低レベルとすることにより、アドレス構成
切換回路５はメモリブロック１００ｘ，１００ｙのうち
の一方を行アドレス信号のＸ（ｍ＋１）ビットによって
選択することにより、行アドレス信号ＡＤｒの実質的な
ビット構成は（Ｘ０〜Ｘ（ｍ＋１））となる。
【００１１】また、図７においては、言語構成切換信号
ＷＳＸの入力用パッドを高レベル，低レベルのうちの一
方とすることにより、言語構成切換回路１０ａはメモリ
ブロック１００ｅ，１００ｆのリード／ライト制御回路
７を同時に活性化すると共に、列アドレス信号のＹ（ｎ
＋１）ビットを無効化して列アドレス信号のビット構成
を（Ｙ０〜Ｙｎ）、言語構成を２Ｎとし、上記入力用パ
ッドを高レベル，低レベルのうちの他方とすることによ
り、メモリブロック１００ｅ，１００ｆのリード／ライ
ト制御回路７を列アドレス信号のＹ（ｎ＋１）ビットに
従って別々に活性化し、列アドレス信号の実質的なビッ
ト構成を（Ｙ０〜Ｙ（ｎ＋１））、言語構成をＮとす
る。
【００１２】なお、図６においてはメモリブロック１０
０ｘ，１００ｙそれぞれに複数行の冗長メモリセルアレ
イ２ｒを備えている場合もあり、また、図７においては
メモリブロック１００ｅ，１００ｆそれぞれに複数列の
冗長メモリセルアレイ２ｃを備えている場合もある。
【００１３】そして、これら冗長メモリセルアレイ２
ｒ，２ｃの冗長メモリセルに対するテストは、図５に示
された冗長メモリセルテスト回路１１と同様の回路によ
り行うことができる。
【００１４】
【発明が解決しようとする課題】図５に示された従来の
半導体記憶装置では、冗長メモリセルのテストを行う場
合、テストモードにエントリーすることにより、冗長ワ
ード線選択回路４ｘ及び冗長メモリセルテスト回路１１
を活性化すると共に通常のワード線選択回路３を非活性
化し、クロック信号ＣＫと同期して順次更新されるアド
レスの冗長アドレス信号に従って複数の冗長ワード線Ｒ
ＷＬのうちの一本を選択してデータの書込み，読出しを
行う構成となっているので、次のような問題がある。
【００１５】まず第１に、テストモードにエントリーす
ることにより冗長メモリセルはテストできるものの、通
常メモリセルはこのテストモードではテストできない。
従って、テスト時間の大部分を費やすデータホールドテ
ストを、モードを切換えて冗長メモリセルと通常メモリ
セルとに対してそれぞれ行う必要があるため、通常メモ
リセルのみのテストの場合に比べてほぼ２倍の時間がか
かる。また、冗長メモリセルアレイが行方向，列方向の
両方に配置されている場合には、行方向，列方向別々に
テストモードにエントリーする必要があるため、テスト
モードエントリーの条件を換えなければならず、テスト
モードエントリーのための回路が複雑になり、またテス
ト用のパッドや端子が増加してチップ面積が増大し、か
つ冗長メモリセルアレイが増加した分、通常メモリセル
のみのテスト時間とほぼ等しい時間が増加する。
【００１６】第２に、通常のメモリセルアレイ１及び冗
長メモリセルアレイ２ｒは通常同一平面上に形成してい
るにもかかわらず、別々にテストされるので、通常のメ
モリセルアレイ１と冗長メモリセルアレイ２ｒとが隣接
する部分のデータホールドに対する厳しい条件でのテス
ト（ホールド）ができない。
【００１７】第３に、冗長メモリセルアレイ２ｒの冗長
ワード線ＲＷＬは冗長メモリセルテスト回路１１から出
力される、クロック信号ＣＫと同期して順次更新される
冗長アドレス信号ＲＡＤで順次選択されるため、ホール
ドテスト等のためのテストパターンの自由度が低くな
る。
【００１８】図６，図７に示された半導体記憶装置に対
し、図５に示された半導体記憶装置のテスト方法を採用
した場合には、これら半導体記憶装置についても、当
然、上述のような問題点がある。
【００１９】これまで、良品率の向上、テストコストの
増大、チップ面増大によるコストの増大等を含めたトー
タルなコストパーフォーマンスを考慮すると冗長メモリ
セルのテストは不利と考えられていた。しかし、大容量
化が進むにつれ、冗長メモリセルは一般的にメモリセル
アレイ全体の端に作られ、レイアウト上規則的に並んだ
メモリセルの端はリソグラフィーでの干渉や段差等の影
響によりメモリセルの形状が崩れやすく、そのため不良
ビットになる確率が高くなる、チップ自身の単価が上が
るため、ウェハテストにおける冗長メモリセルをテスト
する時に増大するコストの割合が相対的に小さくなる、
などの点を考慮し、冗長メモリセルのテストが重要視さ
れるようになってきた。
【００２０】本発明の目的は、同一動作モードで通常の
メモリセルアレイ及び冗長メモリセルアレイのテストが
できてテスト時間の短縮、チップ面積の縮減、及び通常
のメモリセルアレイ，冗長メモリセルアレイの隣接部分
のテストができ、かつこの部分を含めたテストパターン
の自由度を向上させることができる半導体記憶装置を提
供することにある。
【００２１】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数の通常メモリセルを行方向，列方向に配置した
通常のメモリセルアレイと、選択レベルのとき前記メモ
リセルアレイの通常メモリセルを行単位で選択する複数
の行線と、冗長メモリセルを複数行配置し前記メモリセ
ルアレイに不良メモリセルが存在するとき行単位で置換
するための冗長メモリセルアレイと、選択レベルのとき
前記冗長メモリセルアレイの冗長メモリセルを行単位で
選択する複数の冗長行線と、冗長回路活性化信号が非活
性化レベルのとき行アドレス信号に従って前記複数の行
線のうちの所定の行線を選択レベルとし前記冗長回路活
性化信号が活性化レベルのときは前記複数の行線全てを
非選択レベルとする行線選択回路と、不良アドレス設定
回路を含み予め定められた信号のレベルが第１のレベル
のとき前記不良アドレス設定回路に不良アドレスが設定
されていて前記行アドレス信号がこの不良アドレスを指
定したときにはこの不良アドレスと対応する冗長行線を
選択レベルとすると共に前記冗長回路活性化信号を活性
化レベルとし前記行アドレス信号の指定アドレスが前記
不良アドレス以外のとき及び不良アドレスが設定されて
いないときには前記複数の冗長行線全てを非選択レベル
とすると共に前記冗長回路活性化信号を非活性化レベル
とし、前記予め定められた信号のレベルが第２のレベル
のとき前記不良アドレス設定回路の出力を無効化して前
記行アドレス信号の指定アドレスに従って、前記複数の
冗長行線のうちの所定の冗長行線を選択レベルとすると
共に前記冗長回路活性化信号を活性化レベルとする冗長
行線選択回路とを有している。また行と列とを置換して
構成され、予め定められた信号及びその入力端子を、設
定された１つの動作モードで不要となった信号及びその
入力端子として構成される。
【００２２】また、通常のメモリセルアレイ，複数の行
線，冗長メモリセルアレイ，複数の行線，行線選択回
路，及び冗長行線選択回路をそれぞれ含み対応するブロ
ック選択信号がアクティブレベルのとき所定の動作を行
う第１及び第２のメモリブロックと、アドレス構成切換
信号が第１のレベルのときは前記第１及び第２のメモリ
ブロックと対応するブロック選択信号を共にアクティブ
レベルとし第２のレベルのときはこれらブロック選択信
号のうちの一方を前記複数の行線及び冗長行線選択用の
行アドレス信号とは異なる第２の行アドレス信号のレベ
ルに従ってアクティブレベルとするアドレス構成切換回
路と、前記アドレス構成切換信号が第１のレベルのとき
に前記第２のアドレス信号を取込み予め定められた信号
として出力する冗長メモリセル部制御回路とを備えて構
成され、アドレス構成切換信号を言語構成切換信号と
し、アドレス構成切換回路を言語構成切換信号として構
成され、更に、冗長行線選択回路に、所定の制御信号が
活性化レベルのときに、不良アドレス設定回路の出力を
無効化し、予め定められた信号のレベルが第１のレベル
であれば、冗長回路活性化信号を非活性化レベルとする
回路を付加して構成される。
【００２３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００２４】図１は本発明の第１の実施例を示すブロッ
ク図である。
【００２５】この実施例が図５に示された従来の半導体
記憶装置と相違する点は、冗長ワード線選択回路４ｘ及
び冗長メモリセルテスト回路１１に代えて、不良メモリ
セルのアドレスを設定する不良アドレス設定回路のヒュ
ーズ回路４１を含み予め定められた信号、この実施例で
は複数のワード線ＷＬ及び冗長ワード線選択用の行アド
レス信号ＡＤｒ（構成ビットＸ０〜Ｘｍ）とは異なる行
アドレス信号のビットＸ（ｍ＋１）のレベルが低レベル
（“０”レベル）のときヒューズ回路４１に不良アドレ
スが設定されていて行アドレス信号ＡＤｒ（Ｘ０〜Ｘ
ｍ）がこの不良アドレスを指定したときにはこの不良ア
ドレスと対応する冗長ワード線ＲＷＬを選択レベルとす
ると共にワード線選択回路３への冗長回路活性化信号Ｒ
ＣＡを活性化レベルとし行アドレス信号ＡＤｒの指定ア
ドレスが上記不良アドレス以外のとき及び不良アドレス
が設定されていないときには複数の冗長ワード線ＲＷＬ
全てを非選択レベルとすると共に冗長回路活性化信号Ｒ
ＣＡを非活性化レベルとし、行アドレス信号のビットＸ
（ｍ＋１）が高レベル（“１”レベル）のときヒューズ
回路４１の出力を無効化して行アドレス信号ＡＤｒ（Ｘ
０〜Ｘｍ）の指定アドレスに従って複数の冗長ワード線
ＲＷＬのうちの一本を選択レベルとすると共に冗長回路
活性化信号ＲＣＡを活性化レベルとする冗長ワード線選
択回路４を設けた点にある。
【００２６】次にこの実施例の動作について説明する。
【００２７】まずはじめに、行アドレス信号のビットＸ
（ｍ＋１）が低レベルのときは、図５，図６に示された
従来の半導体記憶装置の冗長ワード線選択回路４ｘ，４
ｙと同様に、ヒューズ回路４１に不良アドレスが設定さ
れていて行アドレス信号ＡＤｒ（Ｘ０〜Ｘｍ）がこの不
良アドレスを指定すればこの不良アドレスと対応する冗
長ワード線ＲＷＬを選択レベルとしてその冗長ワード線
と対応する冗長メモリセルを選択してデータの書込み，
読打しが行なわれ、同時に冗長回路活性化信号ＲＣＡが
活性化レベルとなってワード線選択回路３は非活性化し
メモリセルアレイ１に対するデータの書込み，読出しは
行なわれない。すなわち、不良メモリセルに対する置換
が行なわれる。また、ヒューズ回路４１に不良アドレス
が設定されていないときには、メモリセルアレイ１に不
良メモリセルが存在しないことを意味するので、複数の
冗長ワード線ＲＷＬ全てが非選択レベル、冗長回路活性
化信号ＲＣＡが非活性化レベルとなり、ワード線選択回
路３によって複数のワード線ＷＲのうちの行アドレス信
号ＡＤｒ（Ｘ０〜Ｘｍ）の指定アドレスのワード線が選
択レベルとなりそのワード線と対応する通常メモリセル
に対してデータの書込み，読出しが行なわれる。
【００２８】次に、行アドレス信号のビットＸ（ｍ＋
１）が高レベルのときは、ヒューズ回路４１の出力は無
効化されて行アドレス信号ＡＤｒ（Ｘ０〜Ｘｍ）の所定
のビットで指定されたアドレスの冗長ワード線ＲＷＬが
選択レベルとなり、この冗長ワード線ＲＷＬと対応する
冗長メモリセルが選択されてデータの書込み，読出しが
行なわれる。また冗長回路活性化信号ＲＣＡが活性化レ
ベルとなるのでメモリセルアレイ１の通常メモリセルは
選択されない。
【００２９】すなわち、ヒューズ回路４１に不良アドレ
スを設定する前に、行アドレス信号のビットＸ（ｍ＋
１）を低レベル（“０”レベル）にしてメモリセルアレ
イ１の通常メモリセルを行アドレス信号ＡＤｒ（Ｘ０〜
Ｘｍ）によって選択し、ビットＸ（ｍ＋１）を高レベル
（“１”レベル）にして冗長メモリセルアレイ２ｒの冗
長メモリセルを行アドレス信号ＡＤｒ（Ｘ０〜Ｘｍ）の
所定のビットによって選択してデータの書込み，読出し
を行うことができる。
【００３０】そしてこのデータの書込み，読出しは設定
された同一の動作モードで行うことができるので、通常
のメモリセルアレイ１及び冗長メモリセルアレイ２ｒに
対するデータホールドテストを含むテストを同時に１回
で行うことができ、従ってテスト時間を大幅に短縮する
ことができる。また、通常のメモリセルアレイ１及び冗
長メモリセルアレイ２ｒの隣接部分を含めたホールドテ
ストができ、更にそのテストパターンを行アドレス信号
ＡＤｒ（Ｘ０〜Ｘｍ）及びビットＸ（ｍ＋１）に従って
任意に設定することができ、テストパターンの自由度を
向上させることができる。
【００３１】図２は本発明の第２の実施例を示すブロッ
ク図である。
【００３２】この実施例は図６に示された従来の半導体
記憶装置に本発明を適用したものであり、冗長メモリセ
ルアレイ２ｒの冗長メモリセルを選択する冗長ワード線
選択回路４は図１に示された第１の実施例のそれと同一
機能，同一構成となっており、また、これら冗長ワード
線選択回路４への行アドレス信号のビットＸ（ｍ＋１）
（従来、このビットの入力端子は、アドレス構成切換信
号ＡＳＸが高レベルのときは不要であったものである）
は、冗長メモリセル部制御回路６を経由して供給される
構成となっている。そして、冗長メモリセル部制御回路
６は、アドレス構成切換信号ＡＳＸが高レベル（“１”
レベル）のときに行アドレス信号のビットＸ（ｍ＋１）
を取込んでこれを冗長ワード線選択回路４に供給し、低
レベル（“０”レベル）のときは低レベル（“０”レベ
ル）を供給する。
【００３３】この実施例では、アドレス構成切換信号Ａ
ＳＸが低レベルであれば冗長メモリセル部制御回路６の
出力は低レベルとなり、冗長ワード線選択回路４は図６
に示された従来の半導体記憶回路の冗長ワード線選択回
路４ｙと同一機能となるので、基本的にはこの従来の半
導体記憶装置と全く同じである。また、アドレス構成切
換信号ＡＳＸが高レベルのときは、メモリブロック１０
０ｃ，１００ｄは共に活性化状態となり、ヒューズ回路
４１に不良アドレスが設定されていないとき、行アドレ
ス信号のビットＸ（ｍ＋１）が低レベル（“０”レベ
ル）であればメモリブロック１００ｃ，１００ｄの通常
メモリセルアレイ１の通常メモリセルが選択され、高レ
ベル（“１”レベル）であればメモリブロック１００
ｃ，１００ｄの冗長メモリセルアレイ２ｒの冗長メモリ
セルが選択される。すなわち、メモリブロック１００
ｃ，１００ｄそれぞれは、図１に示された第１の実施例
と同様に動作する。従って、この第２の実施例は、第１
の実施例と同様の作用効果を持っている。
【００３４】また、図６に示された従来の半導体記憶装
置に図５に示された冗長メモリセルテスト回路１１を適
用した従来の半導体記憶装置の場合には、冗長メモリセ
ルのテストのためのテストモード信号ＴＳＴ及びクロッ
ク信号、その入力用のパッド（端子）が必要となるが、
この実施例では既存の信号やテストを行う際にその動作
モードの動作には関与しない不要となった信号及びその
入力用のパッド（端子）等を使用し、かつ冗長メモリセ
ル部制御回路６も冗長メモリセルテスト回路１１に比べ
て極めて単純な回路（例えば論理ゲート１個）となるの
で、その分チップ面積を小さくすることができる。
【００３５】図３は本発明の第３の実施例を示すブロッ
ク図である。
【００３６】図１，図２に示された第１，第２の実施例
では、冗長ワード線選択回路４への行アドレス信号のビ
ットＸ（ｍ＋１）を低レベル（“０”レベル）にして通
常メモリセルを選択しようとする場合、ヒューズ回路４
１に不良アドレスが設定されているとその不良アドレス
と対応する冗長メモリセルが選択されて通常メモリセル
は選択できなくなる。すなわち、不良アドレスの設定前
には通常メモリセル及び冗長メモリセルの全てがテスト
できるが、設定後では不良アドレスと対応する通常メモ
リセルのテストができない。この実施例は、不良アドレ
ス設定後でもその不良アドレスと対応する通常メモリセ
ルのテストができるようにしたものである。
【００３７】この実施例において、テストモード信号Ｔ
ＳＴが低レベルの通常の動作モードでは、冗長メモリセ
ル部制御回路６ａは第２の実施例の冗長メモリセル部制
御回路６と同一機能，動作をはたし、冗長ワード線選択
回路４ａは第１，第２の実施例の冗長ワード線選択回路
４と同一機能，動作をはたす。また、テストモード信号
ＴＳＴが高レベルのテストモードのときは、冗長メモリ
セル部制御回路６ａ及び冗長ワード線選択回路４ａは、
ヒューズ回路４１に不良アドレスが設定されていてもそ
の出力を無効化し、行アドレス信号のビットＸ（ｍ＋
１）が“０”レベルであれば冗長回路活性化信号ＲＣＡ
を非活性化レベルとして行アドレス信号ＡＤｒ（Ｘ０〜
Ｘｍ）に従って通常のワード線選択回路３で通常メモリ
セルを選択し、“１”レベルであれば行アドレス信号Ａ
Ｄｒ（Ｘ０〜Ｘｍ）の所定のビットにより冗長メモリセ
ルを選択すると共に冗長回路活性化信号ＲＣＡを活性化
レベルとする。すなわち、ヒューズ回路４１に不良アド
レスを設定後でも行アドレス信号のビットＸ（ｍ＋１）
のレベルによって通常メモリセル，冗長メモリセルの何
れか一方を選択してテストすることができる。その他の
作用効果は第２の実施例と同様である。
【００３８】図４は本発明の第４の実施例を示すブロッ
ク図である。
【００３９】この実施例は、メモリセルアレイ１の不良
メモリセルに対し、列単位で置換が行なわれる図７に示
された従来の半導体記憶装置に本発明を適用したもので
ある。
【００４０】冗長メモリセル部制御回路６ｂは、言語構
成切換信号ＷＳＸが高レベル（“１”レベル）のときに
列アドレス信号のビットＹ（ｎ＋１）を取込んでこれを
冗長セル列選択回路９に供給し、低レベル（“０”レベ
ル）のときは低レベル（“０”レベル）を供給する。冗
長セル列選択回路９は、冗長メモリセル部制御回路６ｂ
の出力が高レベル（“１”）のとき、及び低レベル
（“０”）のときでもヒューズ回路９１に不良アドレス
が設定されていて列アドレス信号ＡＤｃ（Ｙ０〜Ｙｎ）
がその不良アドレスを指定したときには冗長メモリセル
アレイ２ｃの冗長メモリセルを選択し、それ以外のとき
は列アドレス信号ＡＤｃ（Ｙ０〜Ｙｎ）の指定するメモ
リセルアレイ１の通常メモリセルを選択する。
【００４１】従って、図１，図２に示された第１，第２
の実施例と同様に、不良アドレス設定前に、同一動作モ
ードで通常メモリセルアレイ１の通常メモリセル及び冗
長メモリセルアレイ２ｃの冗長メモリセルを同時にテス
トすることができ、これら第１，第２の実施例と同様の
作用効果が得られる。
【００４２】この第４の実施例においても、第１，第２
の実施例と同様に不良アドレス設定後はその不良アドレ
スと対応する通常メモリセルのテストができない。不良
アドレス設定後でもその不良アドレスと対応する通常メ
モリセルのテストができるようにするには、図３に示さ
れた第３の実施例と同様に、冗長セル列選択回路９に、
テストモード信号ＴＳＴが高レベル（“１”レベル）の
とき、ヒューズ回路９１の出力を無効化し、列アドレス
信号のビットＹ（ｎ＋１）が“０”レベルであれば冗長
回路活性化信号ＲＣＡｃを非活性化レベルとし、ビット
Ｙ（ｎ＋１）が“１”レベルであれば冗長回路活性化信
号ＲＣＡｃを活性化レベルとして冗長メモリセルを選択
する機能（回路）を付加すればよい。
【００４３】これら実施例においては、冗長メモリセル
による置換が行単位又は列単位の一方のみに行える場合
について記載したが、行単位及び列単位の両方に置換が
可能な半導体記憶装置についても、これら両方に本発明
を適用することができる。この場合、従来では、通常の
メモリセルアレイ１、行単位で置換可能な冗長メモリセ
ルアレイ２ｒ、及び列単位で置換可能な冗長メモリセル
アレイ２ｃそれぞれのテストにそれぞれの動作モードを
設定する必要があり、動作モードの制御回路が複雑にな
ったが、本発明ではこれらが同一動作モードで同時にテ
ストできる。従ってこの場合でも、ホールドテストを含
むテスト時間及び動作モードの制御回路は第１〜第４の
実施例と殆んど変わらない。
【００４４】
【発明の効果】以上説明したように本発明は、通常のメ
モリセルアレイ及び冗長メモリセルアレイのテストが同
一動作モードで同時にできるので、テスト時間の短縮、
チップ面積の縮減、通常のメモリセルアレイ，冗長メモ
リセルアレイの隣接部分のテストができ、かつこの部分
を含めたテストパターンの自由度を向上させることがで
きる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図であ
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
【図３】本発明の第３の実施例を示すブロック図であ
る。
【図４】本発明の第４の実施例を示すブロック図であ
る。
【図５】従来の半導体記憶装置の第１の例を示すブロッ
ク図である。
【図６】従来の半導体記憶装置の第２の例を示すブロッ
ク図である。
【図７】従来の半導体記憶装置の第３の例を示すブロッ
ク図である。
【符号の説明】
１ メモリセルアレイ ２ｃ，２ｒ 冗長メモリセルアレイ ３ ワード線選択回路 ４，４ａ，４ｘ，４ｙ 冗長ワード線選択回路 ５ アドレス構成切換回路 ６，６ａ，６ｂ 冗長メモリセル部制御回路 ７ リード／ライト制御回路 ８ 列選択回路 ９，９ｘ 冗長セル列選択回路 １０ 言語構成切換回路 １１ 冗長メモリセルテスト回路 ４１，９１ ヒューズ回路 １００ａ〜１００ｆ，１００ｘ，１００ｙ メモリブ
ロック ＲＷＬ 冗長ワード線 ＷＬ ワード線

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 複数の通常メモリセルを行方向，列方向
    に配置した通常のメモリセルアレイと、選択レベルのと
    き前記メモリセルアレイの通常メモリセルを行単位で選
    択する複数の行線と、冗長メモリセルを複数行配置し前
    記メモリセルアレイに不良メモリセルが存在するとき行
    単位で置換するための冗長メモリセルアレイと、選択レ
    ベルのとき前記冗長メモリセルアレイの冗長メモリセル
    を行単位で選択する複数の冗長行線と、冗長回路活性化
    信号が非活性化レベルのとき行アドレス信号に従って前
    記複数の行線のうちの所定の行線を選択レベルとし前記
    冗長回路活性化信号が活性化レベルのときは前記複数の
    行線全てを非選択レベルとする行線選択回路と、不良ア
    ドレス設定回路を含み予め定められた信号のレベルが第
    １のレベルのとき前記不良アドレス設定回路に不良アド
    レスが設定されていて前記行アドレス信号がこの不良ア
    ドレスを指定したときにはこの不良アドレスと対応する
    冗長行線を選択レベルとすると共に前記冗長回路活性化
    信号を活性化レベルとし前記行アドレス信号の指定アド
    レスが前記不良アドレス以外のとき及び不良アドレスが
    設定されていないときには前記複数の冗長行線全てを非
    選択レベルとすると共に前記冗長回路活性化信号を非活
    性化レベルとし、前記予め定められた信号のレベルが第
    ２のレベルのとき前記不良アドレス設定回路の出力を無
    効化して前記行アドレス信号の指定アドレスに従って、
    前記複数の冗長行線のうちの所定の冗長行線を選択レベ
    ルとすると共に前記冗長回路活性化信号を活性化レベル
    とする冗長行線選択回路とを有することを特徴とする半
    導体記憶装置。
  2. 【請求項２】 行と列とを置換した請求項１記載の半導
    体記憶装置。
  3. 【請求項３】 予め定められた信号及びその入力端子
    を、設定された１つの動作モードで不要となった信号及
    びその入力端子とした請求項１記載の半導体記憶装置。
  4. 【請求項４】 通常のメモリセルアレイ，複数の行線，
    冗長メモリセルアレイ，複数の行線，行線選択回路，及
    び冗長行線選択回路をそれぞれ含み対応するブロック選
    択信号がアクティブレベルのとき所定の動作を行う第１
    及び第２のメモリブロックと、アドレス構成切換信号が
    第１のレベルのときは前記第１及び第２のメモリブロッ
    クと対応するブロック選択信号を共にアクティブレベル
    とし第２のレベルのときはこれらブロック選択信号のう
    ちの一方を前記複数の行線及び冗長行線選択用の行アド
    レス信号とは異なる第２の行アドレス信号のレベルに従
    ってアクティブレベルとするアドレス構成切換回路と、
    前記アドレス構成切換信号が第１のレベルのときに前記
    第２のアドレス信号を取込み予め定められた信号として
    出力する冗長メモリセル部制御回路とを備えた請求項１
    記載の半導体記憶装置。
  5. 【請求項５】 アドレス構成切換信号を言語構成切換信
    号とし、アドレス構成切換回路を言語構成切換信号とし
    た請求項４記載の半導体記憶装置。
  6. 【請求項６】 冗長行線選択回路に、所定の制御信号が
    活性化レベルのときに、不良アドレス設定回路の出力を
    無効化し、予め定められた信号のレベルが第１のレベル
    であれば、冗長回路活性化信号を非活性化レベルとする
    回路を付加した請求項１記載の半導体記憶装置。
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