JPH01224999A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に、不良メモリ
セルを置換するための冗長回路手段を有する半導体記憶
装置に関する。

［従来の技術］ 第５図は、従来の冗長回路を有するスタティック型半導
体記憶装置の一例を示すブロック図である。

第５図を参照して、この半導体記憶装置は、スペアカラ
ムセルフ１Ｓを含むメモリセルアレイ７と、外部アドレ
ス信号を受けて内部アドレス信号ＡｏないしＡ。を出力
するアドレスバッファ６１と、これらの内部アドレス信
号を受けて特定のメモリセルを指定するため信号を出力
するロウデコーダ６およびカラムデコーダ８と、メモリ
セルアレイ７からの信号を増幅するセンスアンプ９と、
不良のメモリセルを含むカラムを使えなくするためのヒ
ユーズ回路６２と、不良のメモリセルを含むカラムをプ
ログラムするための不良セルプログラム回路６７とを含
む。

カラムデコーダ８はスペアカラムセルフ１Ｓに接続され
たスペアカラムデコーダ８Ｓを含む。また、センスアン
プ９はスペアカラムセルフ１Ｓからの信号を増幅するた
めのスペアセンスアンプ９Ｓを含む。人力データＤｉは
人力バッファ６３を介してメモリセルアレイ７に与えら
れる。センスアンプ９により読出された信号は、リード
データバス５および出力バッファ６４を介して出力デー
タＤｏとして出力される。

第６図は、第５図に示された半導体記憶装置のうち、冗
長回路に関する部分を示す回路図である。

第６図を参照して、内部アドレス信号Ａ。ないしＡｍが
ロウデコーダ６に与えられ、残りの内部アドレス信号Ａ
ｌＴｌ＋ＩないしＡｎがカラムデコーダ８に与えられる
。ロウデコーダ６およびカラムデコーダ８は共にＮＡＮ
Ｄゲートおよびインバータを含む。不良セルプログラム
回路６７は内部アドレス信号Ａｍ＋１ないしＡｎを受け
るように接続され、その出力がカラムデコーダ８の中に
あるスペアカラムセルの使用を決定するためのＮＡＮＤ
ゲート（スペアデコーダ）８１に接続される。また、Ｎ
ＡＮＤゲート８１を活性化するための活性化回路８２が
ＮＡＮＤゲート８１の１つの入力に接続される。活性化
回路８２はイネーブルヒユーズＦ１を含み、これはその
切断によりＮＡＮＤゲート８１を活性化して、すべての
冗長回路を活性化するためのものである。

カラムデコーダ８の出力はヒユーズ回路６２を介してス
ペアカラムセルを除くメモリセルアレイ７の各カラムに
接続される。ヒユーズ回路６２は各カラムに対応してヒ
ユーズを有する。不良セルプログラム回路６７は不良の
メモリセルのアドレスをプログラムするためのアドレス
切替回路ＡＣを含む。

第７図は、アドレス切替回路の一例を示す回路図である
。

このアドレス切替回路ＡＣは不良のメモリセルが存在す
るアドレスをプログラムするためのヒユーズＦＳ２を含
む。入力信号Ｘがこの回路に与えられた場合、ヒユーズ
ＦＳ２が切断されているとき反転されていない出力信号
Ｘが出力され、ヒユーズＦＳ２が切断されているとき反
転された出力信号Ｘが出力される。

次に、第６図の動作について説明する。

不良のメモリセルが存在しないとき、スペアカラムセル
フ１Ｓは使用されない。このとき、不良セルプログラム
回路６７、ヒユーズ回路６２および活性化回路８２は動
作しない。したがって、スペアトランスファゲート７３
が開かれることはない。この場合、これら冗長回路を使
用しない通常のアクセス動作が行なわれる。

次に、不良のメモリセルが存在するとき、スペアカラム
セルフ１Ｓが使用される。そのために、予め以下の準備
をする必要がある。まず、活性化回路８２のイネーブル
ヒユーズＦ１の溶断を行なう。これによりＮＡＮＤゲー
ト８１が活性化され、冗長回路が活性化されたことにな
る。次に、ヒユーズ回路６２の中で、不良のメモリセル
が存在するカラムに接続されているヒユーズの溶断を行
なう。さらに、不良セルプログラム回路６７の中にある
アドレス切替回路ＡＣのヒユーズを適当に溶断すること
により不良のメモリセルが存在するアドレスがプログラ
ムされる。

以上の３種類のヒユーズの溶断を行なうことにより、不
良のメモリセルを含むカラムがカラムデコーダ８により
選択されたとき、そのカラムに代わってスペアカラムセ
ルフ１Ｓがアクセスされる。

第８図は、半導体記憶装置がスペアロウセルを有する場
合の冗長回路を示す回路図である。

第８図を参照して、この半導体記憶装置はスペアロウセ
ルフ２Ｓを含む。ロウデコーダ６ｂがＮＡＮＤゲート（
スペアデコーダ）６１を含み、これに不良セルプログラ
ム回路６８が接続される。

不良セルプログラム回路６８は、前述と同様にアドレス
切替回路ＡＣを含む。活性化回路８２はＮＡＮＤゲート
６１の１つの人力に接続される。ＮＡＮＤゲート６１の
出力信号がこのロウデコーダ６ｂの他のＮＡＮＤゲート
のそれぞれの入力に与えられる。これにより、第８図の
半導体記憶装置は、第６図に示されたようなヒユーズ回
路６２を必要としない。

次に、動作について説明する。

不良のメモリセルが存在しないとき、スペアロウセルフ
２Ｓは使用されない。このとき不良セルプログラム回路
６８および活性化回路８２は動作しないので、これらの
冗長回路がない場合と同様のアクセス動作が行なわれる
。

次に、不良のメモリセルが存在するとき、スペアロウセ
ルフ２Ｓが使用される。まず、活性化回路８２のイネー
ブルヒユーズＦ１の溶断を行なう。

これにより、ＮＡＮＤゲート６１が活性化され、冗長回
路が活性化される。次に、不良セルプログラム回路６８
にあるアドレス切替回路ＡＣのヒユーズを適当に溶断し
、不良のメモリセルが存在するアドレスのプログラムが
行なわれる。

以上の２種類のヒユーズを溶断することにより、不良の
メモリセルを含むロウが選択されたとき、このロウの代
わりにスペアロウセルフ２Ｓがアクセスされる。

この発明にとって特に興味のある先行技術の例は、特公
昭６０−３１０３８に見られ、それは第９図に示される
。

第９図は、冗長回路を有するダイナミック型半導体記憶
装置を示す回路図である。

第９図を参照して、この半導体記憶装置はスタティック
型メモリセルＳＭで構成されるスペアロウセルを含む。

不良のメモリセルが存在する場合、そのセルを含むロウ
の代わりにスペアロウセルがアクセスされる点で、第８
図に示された場合と同様である。しかし、このスペアロ
ウセルがスタティック型メモリセルＳＭにより構成され
ているので、センスアンプを必要とせず、したがってセ
ンスアンプによる遅延を防ぐことができる。

この他に、この発明にとって興味のある先行技術の例は
、特開昭５３−３２６３３、特開昭５３−８４６３４、
および特開昭５２−６１９３３などにも見られる。これ
らは、いずれも第６図または第８図に示されたようなカ
ラムまたはロウ単位で置換が行なわれる冗長回路に関す
るものである。

［発明が解決しようとする課題］ 従来の半導体記憶装置は、以上のように構成されている
ので、以下のような課題がある。

まず、スペアカラムセルフ１５が使用される場合、ヒユ
ーズ回路６２が必要とされる。このヒユーズ回路６２は
各カラムごとに接続された数多くのヒユーズを含む。半
導体記憶装置の高集積化の進行に伴ない、このヒユーズ
のピッチがより狭くなってヒユーズの、さらには半導体
記憶装置の過密化をもたらすという課題が・ある。また
、狭いピッチを有するヒユーズを溶断することが、レー
ザブロー装置の精度上困難であるという課題もある（第
６図に示される場合）。

次に、スペアカラムセルフ１Ｓまたはスペアロウセルフ
２３をメモリセルアレイ７の中に設けることにより、マ
スクパターンの複雑化がもたらされるという課題がある
（第６図、第８図および第９図に示される場合）。

さらに、内部アドレス信号がアドレス切替回路ＡＣを介
してカラムデコーダまたはロウデコーダに与えられるの
で、この回路ＡＣにより引き起こされる、この半導体記
憶装置のアクセス遅延をもたらすという課題がある（第
６図、第８図および第９図に示される場合）。

また、第８図に示されるように、ロウデコーダ６ｂ内に
おいて、ＮＡＮＤゲート６１の出力信号が他のＮＡＮＤ
ゲートの入力に与えられることによりアクセス遅延が生
じる。すなわち、スペアロウセルフ２８が選択されたと
き、ＮＡＮＤゲート６１は不良のメモリセルが含まれる
ロウの使用を禁止する信号を出力する。この禁止信号は
ロウデコーダ６ｂ内の他のＮＡＮＤゲートの入力に与え
られる。したがって、この禁止信号が伝達される経路が
長くなり、アクセス遅延がもたらされるという課題があ
る。

また、半導体記憶装置において不良箇所が存在する場合
、その不良箇所がビット不良であることが多い。したが
って、従来のカラムまたはロウ単位で冗長メモリセルに
より置換える方法は効率が悪いという課題がある（第６
図、第８図および第９図に示される場合）。

さらにまた、従来のマスクＲＯＭにおいて、プログラム
用のヒユーズがメモリセルと比較して大きいために、冗
長回路を適用することが不可能であるという課題がある
。

この発明は、上記のような課題を解決するためになされ
たもので、マスクパターンの過密化および複雑化を防ぎ
、また、冗長回路手段を適用したことによるアクセス遅
延を防ぐことのできる半導体記憶装置を得ることを目的
とする。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、メモリセルアレイと
は別に設けられ、メモリセルアレイ中の不良メモリセル
を置換するための冗長レジスタを有する冗長回路手段と
、不良のメモリセルの位置を指定するアドレスがプログ
ラムされるプログラム手段と、プログラムされたアドレ
スと一致するアドレス信号が与えられたとき、不良のメ
モリセルが冗長レジスタと機能上置換されるように制御
する置換制御手段とを含む。

［作用コ この発明における半導体記憶装置は、プログラム手段に
プログラムされたアドレスと一致するアドレス信号が置
換制御手段に与えられたとき、メモリセルアレイ中の不
良のメモリセルは冗長回路手段中の冗長レジスタと機能
上置換される。

メモリセルアレイと別に設けられたプログラム手段にお
いて、不良メモリセルの位置を指定するアドレスがプロ
グラムされる。各ロウまたは各カラムごとにプログラム
のためのヒユーズを設ける必要がないので、ヒユーズに
よるマスクパターンの過密化を防ぐことができる。また
、冗長メモリセルをメモリセルアレイの中に設ける必要
がないので、マスクパターンの複雑化を防ぐことができ
る。

さらに、不良のメモリセルと置換するために冗長レジス
タが使用されるので、この冗長レジスタの出力信号を増
幅するための増幅手段を必要としない。これにより、増
幅手段が存在することによりもたらされるアクセス遅延
がなくなる。

［発明の実施例コ 第１図は、この発明の一実施例を示すスタティック型半
導体記憶装置を示すブロック図である。

第１図を参照して、この半導体記憶装置は、入力バッフ
ァ６３およびリードデータバス５に接続され、不良のメ
モリセルを置換するためのメモリセルを有する置換メモ
リセル回路２と、センスアンプ６５およびリードデータ
バス５の間に接続された切替回路３と、置換メモリセル
回路２の出力およびリードデータバス５の間に接続され
た切替回路４と、アドレスバッファ６１および入力バッ
ファ６３に接続され、切替回路３および４の動作を制御
するための切替制御回路１とを含む。

第５図に示された従来の回路と比較して、メモリセルア
レイ７はスペアカラムセルを含まず、同様に、センスア
ンプ９およびカラムデコーダ８についても、スペアの回
路が含まれない。

第２図は、第１図に示された半導体記憶装置のうち、冗
長回路を構成する回路の一例を示す回路図である。

第２図を参照して、この冗長回路は、スペアメモリセル
２１を含む置換メモリセル回路２と、不良のメモリセル
が存在するアドレスがプログラムされるプログラム回路
１１を有する切替制御回路１と、切替回路３および４と
を含む。

置換メモリセル回路２は、書込回路２２を有し、入力バ
ッファ６３からの入力データＤｉを受けるように接続さ
れている。書込回路２２の出力はトランスミッションゲ
ー）ＴＧｌを介してスペアメモリセル２１の一方入力に
接続され、かつ、インバータ接続Ｗ３およびトランスミ
ッションゲートＴＧ３を介してメモリセル２１の他方人
力に接続される。スペアメモリセル２１は２つのインバ
ータ接続Ｍ１およびＭ２により構成されるフリップフロ
ップである。このフリップフロップは、また、データを
一時記憶するためのレジスタであるといえる。

切替制御回路１において、内部アドレス信号Ａ。ないし
Ａ。はプログラム回路１１のアドレス切替回路ＡＣを介
してスペアデコーダ１３に与えられる。また、スペアデ
コーダ１３の１つの入力に、これを活性化するための活
性化回路１２が接続される。活性化回路１２は、冗長回
路を活性化するためのイネーブルヒユーズＦＳ３を含む
。スペアデコーダ１３の出力信号および入力バッファ６
３からの書込信号Ｗは、２つのインバータＩ５およびＩ
６と２つのＮＡＮＤゲートＮ１およびＮ２とからなる論
理回路に入力される。この論理回路から２つの切替回路
３および４を制御するための切替制御信号φ１と、スペ
アメモリセル２１の書込みを制御するための書込制御信
号φ２とが出力される。

切替回路３はセンスアンプ９とリードデータバス５の間
に接続されるトランスミッションゲートＴＧ４と、２つ
のインバータ１３および■４とを含む。一方、切替回路
４は、スペアメモリセル２１の出力（他方入力でもある
）とリードデータバスラとの間に接続されたトランスミ
ッションゲートＴＧ２と、インバータＩ２とを含む。

次に、動作について説明する。

まず、不良のメモリセルが存在しない場合、これらの冗
長回路は動作しない。すなわち、切替制御回路１にある
イネーブルヒユーズＦＳ３が切断されないので、スペア
デコーダ１３は活性化されず、したがって、トランスミ
ッションゲートＴＧＬ　ＴＧ２およびＴＧ３は閉じられ
ている。一方、トランスミッションゲー）ＴＧ４は開い
ており、センスアンプ９からの信号はこれを介してリー
ドデータバス５に伝えられる。この場合、スペアメモリ
セル２１は使用されない。

次に、不良のメモリセルが存在する場合、スペアメモリ
セル２１が使用される。そのために、活性化回路１２に
あるイネーブルヒユーズＦＳ３が切断される。これによ
り、スペアデコーダ１３が活性化され、冗長回路が活性
化される。次に、プログラム回路１１の中にあるアドレ
ス切替回路ＡＣのしユーズを適当に溶断することにより
、不良のメモリセルが存在するアドレスがプログラムさ
れる。

これら２種類のヒユーズを前もって溶断することにより
、スペアメモリセル２１を不良のメモリセルの代わりに
動作させることができる。以下に、読出動作および書込
動作のそれぞれについて説明する。

読出動作において、切替制御回路１は、不良のメモリセ
ルのアドレスを示すアドレス信号および書込信号Ｗを受
けて、高レベルの切替制御信号φ、と低レベルの書込制
御信号φ２とを出力する。

これらの信号に応答して、トランスミッションゲートＴ
Ｇ２がオンし、他のトランスミッションゲ−）ＴＧｌ、
ＴＧ３およびＴＧ４がオフする。したがって、リードデ
ータバス５はセンスアンプ９の代わりにスペアメモリセ
ル２１の出力に接続され、スペアメモリセル２１のデー
タがリードデータバス５に出力される。これらの動作に
おい□て、ワード線を立上げたり、また、センスアンプ
によりメモリセルアレイからの信号を増幅する必要がな
い。

この切替制御回路１は内部アドレス信号Ａ０ないしＡ。

をアドレス切替回路ＡＣを介して受けて動作するので、
アドレス切替回路ＡＣによる遅延がある。しかし、スペ
アメモリセル２１が直接リードデータバス５を駆動する
ことができるので、この遅延を考慮に入れても全体のア
クセス時間は短縮される。

次に、書込動作において、切替制御回路１は不良のメモ
リセルのアドレスを示すアドレス信号および書込信号Ｗ
を受けて、低レベルの信号φ、と高レベルの信号φ２と
を出力する。この信号φ２に応答して、トランスミッシ
ョンゲートＴＧＩおよびＴＧ３がオンする。一方、信号
φ２に応答して、トランスミッションゲートＴＧ２およ
びＴＧ４はオフしている。このとき、入力データＤｉが
書込面路２２に与えられる。このデータＤｉはトランス
ミッションゲートＴＧ１ならびにインバータ接続Ｗ３お
よびトランスミッションゲートＴＧ３を介してスペアメ
モリセル２１に与えられる。

これにより、スペアメモリセル２１のフリップフロップ
が動作し、データＤｉの書込が行なわれる。

第３Ａ図は、第２図に示される回路の読出動作における
各信号の変化を示すタイミングチャートである。また、
第３Ｂ図は、比較のために、従来の半導体記憶装置の読
出動作における各信号の時間変化を示すタイミングチャ
ートである。

第３Ａ図および第３Ｂ図を参照して、記号Ａが付された
変化は内部アドレス信号の変化を示す。

記号ＡＣが付された変化はアドレス切替回路ＡＣの出力
信号の変化を示す。記号ＳＤが付された変化はスペアデ
コーダ１３の出力信号の変化を示す。

記号ＲＤが付された変化はスペアメモリセル２１から読
出されたデータの信号の変化を示す。

また、記号ＸＤが付された変化は第６図に示されるロウ
デコーダ６の出力信号の変化を示す。記号ＷＬが付され
た変化はカラムデコーダ８の出力信号の変化を示す。記
号ｂｉｔおよびｂｉｔが付された変化はビット線の電圧
変化を示す。記号ＳＡはセンスアンプ９の出力信号の変
化を示す。

この発明による半導体記憶装置の場合、第３Ａ図に示さ
れるように、読出されたデータの変化が確定されるまで
に、時間Ｔ１を要する。これに対し、従来の半導体記憶
装置では、第３Ｂ図に示されるように、時間Ｔ２を要す
る。したがって、これらの図かられかるように、第１図
に示された半導体記憶装置は従来よりも短い読出時間で
データを読出すことができる。

書込動作においても、同様のことが言えることから、第
１図に示されたこの発明による半導体記憶装置は冗長回
路が使用されても短いアクセス時間で動作することがで
きる。

加えて、各ロウまたは各カラムごとにヒユーズを設ける
必要がないので、ヒユーズによるマスクパターンの過密
化を防ぐことができる。また、ロウまたはカラム単位で
冗長メモリセルをメモリセルアレイの中に設ける必要が
ないので、マスクパターンの複雑化を防ぐことができる
。

以上の実施例において、スタティック型半導体記憶装置
の一例について説明がなされたが、ダイナミック型半導
体記憶装置についても、同様にこの発明を適用すること
ができる。

第４図は、この発明による他の実施例を示すマスクＲＯ
Ｍの冗長回路を示す回路図である。

第４図を参照して、このマスクＲＯＭは、切替制御回路
１ａと、切替回路３および４と、切替回路４を介してデ
ータバス５に接続されたスペアメモリセル２３と、切替
回路３を介してデータバス５ａに接続された本来のアク
セス系６８とを含む。

動作において、前述の場合と同様に、切替回路３および
４は、切替制御回路１ａからの制御信号φ、に応答して
動作する。不良のメモリセルに記憶されるべきデータは
、スペアメモリセル２３のヒユーズＦＳ４の切断の有無
により記憶される。

このスペアメモリセル２３は増幅のためのインバータ接
続Ｗ４を含むので、特にセンスアンプを必要としない。

したがって、前述の場合と同様に、これらの冗長回路を
使用したことによるアクセス遅延はない。

［発明の効果コ 以上のように、この発明によれば、メモリセルアレイ中
の不良メモリセルを置換するための冗長レジスタを有す
る冗長回路手段と、不良のメモリセルの位置を指定する
ためのアドレスがプログラムされるプログラム手段とを
含むので、マスクパターンの過密化および複雑化を防ぐ
ことができ、また、冗長回路手段を適用したことによる
アクセス遅延を防ぐことのできる半導体記憶装置がもた
らされる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すスタティック型半
導体記憶装置のブロック図である。第２図は、第１図の
中の冗長回路の一例を示す回路図である。第３Ａ図は、
第２図における各信号の変化を示すタイミングチャート
である。ｆＡ　Ｂ　Ｂ図は、第６図の回路における各信
号の変化を示すタイミングチャートである。第４図は、
この発明の他の実施例を示すマスクＲＯＭの冗長回路を
示す回路図である。第５図は、従来のスタティック型半
導体記憶装置を示すブロック図である。第６図は、第５
図の中の冗長回路の一例を示す回路図である。 第７図は、従来のアドレス切替回路の一例を示す回路図
である。第８図は、従来の冗長回路の他の例を示す回路
図である。第９図は、従来の冗長回路のさらに他の例を
示す回路図である。 図において、１は切替制御回路、２は置換メモリセル回
路、３および４は切替回路、５はリードデータバス、６
はロウデコーダ、７はメモリセルアレイ、８はカラムデ
コーダ、９はセンスアンプ、１１はプログラム回路、１
２は活性化回路、１３はスペアデコーダ、２１はスペア
メモリセル、２２は書込回路、２３はスペアメモリセル
である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 複数のメモリセルを有するメモリセルアレイと、前記メ
   モリセルアレイ中のメモリセルを指定するためのアドレ
   ス信号を出力するアドレス手段と、前記メモリセルアレ
   イと別に設けられ、前記メモリセルアレイ中の不良メモ
   リセルを置換するための冗長レジスタを有する冗長回路
   手段と、予め前記メモリセルアレイ中の不良メモリセル
   の位置を指定するアドレスがプログラムされるプログラ
   ム手段と、 前記アドレス手段と前記プログラム手段とに接続され、
   前記不良メモリセルのアドレスに一致するアドレス信号
   が前記アドレス手段から与えられたとき、前記メモリセ
   ルアレイの不良メモリセルが前記冗長レジスタと機能上
   置換されるように制御する置換制御手段とを含む、半導
   体記憶装置。