JPS60151895A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS60151895A JPS60151895A JP59008842A JP884284A JPS60151895A JP S60151895 A JPS60151895 A JP S60151895A JP 59008842 A JP59008842 A JP 59008842A JP 884284 A JP884284 A JP 884284A JP S60151895 A JPS60151895 A JP S60151895A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- memory cell
- line
- spare
- standby
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野の説明〕
本発明は、半導体メモリに関し、さらに詳しくは予備の
ワード線を有する冗長構成の半導体メモリに関する。
ワード線を有する冗長構成の半導体メモリに関する。
増々大容量化の一途をたどる半導体メモリにおりて、最
近高歩留りを得る手段として、冗長構成を半導体メモリ
に組み込むことが注目されている。
近高歩留りを得る手段として、冗長構成を半導体メモリ
に組み込むことが注目されている。
一般に冗長構成半導体メモリでは予備のデコーダ、予備
のワード線、予備のセンスアンプ、予備のビット線を付
加し、本体の故障のあるワード線（行）やビット線（列
）を予備のワード線（予備行）や予備のビット線（予備
列）と置き換えて欠陥を救済している。しかし、このよ
うな従来の冗長構成半導体メモリによるときには予備の
ワード線がアクセスされた時、本体のデコーダを不活性
にしだ後に予備のワード線を立ち上げ、予備セルの読み
出しを行なうために予備ワード線によるロウ系の欠陥救
済時にアクセス時間が増加するという問題があった・ 〔発明の目的〕 本発明の目的は上記の欠点を改善し、予備ワード線選択
時にもアクセス時間の遅れが生じない冗長構成半導体メ
モリを提供することにある。
のワード線、予備のセンスアンプ、予備のビット線を付
加し、本体の故障のあるワード線（行）やビット線（列
）を予備のワード線（予備行）や予備のビット線（予備
列）と置き換えて欠陥を救済している。しかし、このよ
うな従来の冗長構成半導体メモリによるときには予備の
ワード線がアクセスされた時、本体のデコーダを不活性
にしだ後に予備のワード線を立ち上げ、予備セルの読み
出しを行なうために予備ワード線によるロウ系の欠陥救
済時にアクセス時間が増加するという問題があった・ 〔発明の目的〕 本発明の目的は上記の欠点を改善し、予備ワード線選択
時にもアクセス時間の遅れが生じない冗長構成半導体メ
モリを提供することにある。
本発明は予備ワード線を有する冗長構成半導体メモリに
おいて、本体のワード線に接続されるメモリセルのセル
容量よりも大きいセルＷ４ｔに設定して予備ワード線に
接続されたメモリセルと、前記予備ワード線選択時にの
みビット線の電位を一定量シフトさせるレベルシフト回
路とを有することを特徴とする半導体メモリである。
おいて、本体のワード線に接続されるメモリセルのセル
容量よりも大きいセルＷ４ｔに設定して予備ワード線に
接続されたメモリセルと、前記予備ワード線選択時にの
みビット線の電位を一定量シフトさせるレベルシフト回
路とを有することを特徴とする半導体メモリである。
以下に本発明の実施例を図によって詳細に説明する、本
発明は従来の冗長構成半導体メモリにおける予備ワード
線選択時のアクセスの増加が、置き換えられた本体のワ
ード線を不活性にするというステップのために生じてい
ることに鑑み、置き換えられた本体のワー ド線を不活
性にすることなく、つまり本体のワード線と予備のワー
ド線との２本のワード線を同時に立ち上げることにより
アクセスの遅れを無くすものである。即ちマルチ選択状
態において予備ワード線に接続されたメモリセルの内容
がセンスアンプの動作に反映されるようにする必要があ
り、これは予備のワード線に接続されたメモリセルのセ
ル容量を本体のワード線に接続されたメモリセルのセル
容量よりも大きくすることにより可能となることに基づ
いている。
発明は従来の冗長構成半導体メモリにおける予備ワード
線選択時のアクセスの増加が、置き換えられた本体のワ
ード線を不活性にするというステップのために生じてい
ることに鑑み、置き換えられた本体のワー ド線を不活
性にすることなく、つまり本体のワード線と予備のワー
ド線との２本のワード線を同時に立ち上げることにより
アクセスの遅れを無くすものである。即ちマルチ選択状
態において予備ワード線に接続されたメモリセルの内容
がセンスアンプの動作に反映されるようにする必要があ
り、これは予備のワード線に接続されたメモリセルのセ
ル容量を本体のワード線に接続されたメモリセルのセル
容量よりも大きくすることにより可能となることに基づ
いている。
第１図に本発明の典型的な一実施例を示す。第１図はオ
ープンビット線構造の半導体メモリに適用した場合の例
で、センスアンプの片側に１本の予備ワード線を設けた
場合のセンスアンプ部と片側のビット線を示している。
ープンビット線構造の半導体メモリに適用した場合の例
で、センスアンプの片側に１本の予備ワード線を設けた
場合のセンスアンプ部と片側のビット線を示している。
なお、本実施例ではオープンビット線構造の半導体メモ
リに適用した場合を示しているが、折り返しビット線構
造の半導体メモリにも全く同様に適用できることはいう
までもない。第１図において、１は本体部のｒｏｗデコ
ーダ、２は予備のｒｏｗデコーダである。１２はビット
線で、レベルシフト回路１７ヲ介してセンスアンプ部１
１に接続されている。１３〜１５は本体の各アドレスＯ
９〜ｎに対するワード線であり、１６は予備のアドレス
ｉに対するワード線を示している。４゜６．８は本体の
ワード線１３ 、１４ 、１５に対するメモリセル、１
０は予備のワード線１６に対するメモリセルである。各
メモリセルは各々スイッチングトランジスタ３，５，７
．９を介して各ワード線とビット線に接続されている。
リに適用した場合を示しているが、折り返しビット線構
造の半導体メモリにも全く同様に適用できることはいう
までもない。第１図において、１は本体部のｒｏｗデコ
ーダ、２は予備のｒｏｗデコーダである。１２はビット
線で、レベルシフト回路１７ヲ介してセンスアンプ部１
１に接続されている。１３〜１５は本体の各アドレスＯ
９〜ｎに対するワード線であり、１６は予備のアドレス
ｉに対するワード線を示している。４゜６．８は本体の
ワード線１３ 、１４ 、１５に対するメモリセル、１
０は予備のワード線１６に対するメモリセルである。各
メモリセルは各々スイッチングトランジスタ３，５，７
．９を介して各ワード線とビット線に接続されている。
さて、第１図において、アドレスｉのワード線１４に故
障があり、予備のワード線１６と置き換えた場合を考え
る。これは予備のｒｏｗデコーダ２にアドレスｉを書き
込むことにより行なわれ、従来知られている冗長構成半
導体メモリの場合と同様にして行なわれる。この状態で
アドレスｉが入力されると、本体のアドレスｉに相当す
るワード線１４及び予備のワード線１６の両方が活性化
され、ビット線１２上に、本体のワード線１４に接続さ
れたメモリセル６の情報及び予備のワード線１６に接続
されたメモリセル１０の情報の両方が現われる。ここで
、ビット線容量をｃＤ、本体のワード線１４に接続され
たメモリセル６のセル容量をＣＢ、予備のワード線１６
に接続されたメモリセルｌＯのセル容量をＣＡＲとする
。Ｃ８及びＣＩＩＲには電源レベルＶＤＤあるいは接地
レベルＯのどちらかの電位が記憶保持され、また、ビッ
ト線１２は読み出し時にはＶＤＤにプリチャージされて
いるものとする。本体のワード線１４と、予備のワード
線１６とがマルチ選択された時にビット線１２に生じる
電位変化は以下の４通りである。
障があり、予備のワード線１６と置き換えた場合を考え
る。これは予備のｒｏｗデコーダ２にアドレスｉを書き
込むことにより行なわれ、従来知られている冗長構成半
導体メモリの場合と同様にして行なわれる。この状態で
アドレスｉが入力されると、本体のアドレスｉに相当す
るワード線１４及び予備のワード線１６の両方が活性化
され、ビット線１２上に、本体のワード線１４に接続さ
れたメモリセル６の情報及び予備のワード線１６に接続
されたメモリセル１０の情報の両方が現われる。ここで
、ビット線容量をｃＤ、本体のワード線１４に接続され
たメモリセル６のセル容量をＣＢ、予備のワード線１６
に接続されたメモリセルｌＯのセル容量をＣＡＲとする
。Ｃ８及びＣＩＩＲには電源レベルＶＤＤあるいは接地
レベルＯのどちらかの電位が記憶保持され、また、ビッ
ト線１２は読み出し時にはＶＤＤにプリチャージされて
いるものとする。本体のワード線１４と、予備のワード
線１６とがマルチ選択された時にビット線１２に生じる
電位変化は以下の４通りである。
１） ＣＢ＋ ＣＡＲ共に１ＶＤＤＩが記憶されている
場合ｉｉ） Ｃｓ１Ｃ’０’、 Ｃ８Ｒに’Ｖｌ）Ｉ）
“が記憶されている＋＋ｉ） Ｃｓに’ＶＤＤ’、 Ｃ
５ｕｉＣ’０’力Ｍ己ｆ、（ｆすｈテｌ、ｎル！Ｖ）
Ｃｓ、 Ｃｓｎ共に′θ′が記憶されている場合ここで
、レベルシフト回路１７は予備ワード線１６だけ持ち上
げるように設計すれば上記の１）〜＋Ｖ）の電位は以下
のようになる。
場合ｉｉ） Ｃｓ１Ｃ’０’、 Ｃ８Ｒに’Ｖｌ）Ｉ）
“が記憶されている＋＋ｉ） Ｃｓに’ＶＤＤ’、 Ｃ
５ｕｉＣ’０’力Ｍ己ｆ、（ｆすｈテｌ、ｎル！Ｖ）
Ｃｓ、 Ｃｓｎ共に′θ′が記憶されている場合ここで
、レベルシフト回路１７は予備ワード線１６だけ持ち上
げるように設計すれば上記の１）〜＋Ｖ）の電位は以下
のようになる。
１１）０
本体のワード線のみが選択された時に生じるビット線の
電位変化は ａ） ＣＢＩＩＣ’ＶＤＤ ’が記憶されている場合
０６） Ｃ５ｆＣ’０’力ｅ憶サレテイル場合−ＶｎＤ
−”’Ｃ８＋ＣＤ であり、ダミーセルが接続されているビット線の電位変
化は（α） 、 （６）のほぼ中間の値となるように設
定される。１記のレベルシフトした後のビット線の電位
変化を見ればわかるようにＣ８Ｈの値を適当な大きさに
設定することにより、Ｃ８ＲとＣ８に異なる情報が記憶
されている場合でも本体のワード線のみが選択された時
に生じる電位変化と同等の電位変化を得ることが可能で
ある０例えばＣＤ／Ｃ８＝ １０とすると、Ｃｓ Ｒ＝
２．２ＣＢにすればレベルシフトした後の１１１）でも
ｂ）でもビット線電位変化分は−ＶＤＤ・１１ となり、本体のワード線のみが選択された場合と全く同
じだけのビット線の電位変化が得られｓ Ｃ８Ｒをさら
に大きくすればさらに大きなビット線の電位変化が得ら
れる。つまり、本発明の冗長構成中導体メモリ装置では
本体のワード線のみが選択された時でも、本体のワード
線と予備のワード線との両方がマルチ選択された時でも
ビット線の電位変化を同一の値にすることが可能で、セ
ンスアンプの感度に何らしわよせをすることがない。
電位変化は ａ） ＣＢＩＩＣ’ＶＤＤ ’が記憶されている場合
０６） Ｃ５ｆＣ’０’力ｅ憶サレテイル場合−ＶｎＤ
−”’Ｃ８＋ＣＤ であり、ダミーセルが接続されているビット線の電位変
化は（α） 、 （６）のほぼ中間の値となるように設
定される。１記のレベルシフトした後のビット線の電位
変化を見ればわかるようにＣ８Ｈの値を適当な大きさに
設定することにより、Ｃ８ＲとＣ８に異なる情報が記憶
されている場合でも本体のワード線のみが選択された時
に生じる電位変化と同等の電位変化を得ることが可能で
ある０例えばＣＤ／Ｃ８＝ １０とすると、Ｃｓ Ｒ＝
２．２ＣＢにすればレベルシフトした後の１１１）でも
ｂ）でもビット線電位変化分は−ＶＤＤ・１１ となり、本体のワード線のみが選択された場合と全く同
じだけのビット線の電位変化が得られｓ Ｃ８Ｒをさら
に大きくすればさらに大きなビット線の電位変化が得ら
れる。つまり、本発明の冗長構成中導体メモリ装置では
本体のワード線のみが選択された時でも、本体のワード
線と予備のワード線との両方がマルチ選択された時でも
ビット線の電位変化を同一の値にすることが可能で、セ
ンスアンプの感度に何らしわよせをすることがない。
以上述べたように本発明によれば、予備のワード線アク
セス時にもアクセス時間の遅れのない冗長構成半導体メ
モリが得られ、しかもセンスアンプの感度に悪影響を与
えることがなく極めて有用である。
セス時にもアクセス時間の遅れのない冗長構成半導体メ
モリが得られ、しかもセンスアンプの感度に悪影響を与
えることがなく極めて有用である。
第１図は本発明の典型的な一実施例について、オープン
ビット線構成によりセンスアンプ片側に１本の予備ワー
ド線を有する場合について概念的に示した配線図である
。 １１１１本体部のｒｏ１ｇデコーダ、２・・・予備のｒ
ｏｗデコーダ、４．６．８・・・本体部のワード線に接
続さη、るメモリセル、１０・・・予備のワード線に接
続されるメモリセル、 １１・・・センスアンプ部、１
２・・・ビット線、１３゜１４ 、１５・・・本体部の
ワード線、１６・・・予備のワード線、１７・・・レベ
ルシフト回路、ＣＢ・・・本体のワード線に接続された
メモリセルのセル容量、ＣＥｉＲ・・・予備（Ｄ ’７
−ド線に接続されたメモリセルのセル容量特許出願人
日本電気株式会社
ビット線構成によりセンスアンプ片側に１本の予備ワー
ド線を有する場合について概念的に示した配線図である
。 １１１１本体部のｒｏ１ｇデコーダ、２・・・予備のｒ
ｏｗデコーダ、４．６．８・・・本体部のワード線に接
続さη、るメモリセル、１０・・・予備のワード線に接
続されるメモリセル、 １１・・・センスアンプ部、１
２・・・ビット線、１３゜１４ 、１５・・・本体部の
ワード線、１６・・・予備のワード線、１７・・・レベ
ルシフト回路、ＣＢ・・・本体のワード線に接続された
メモリセルのセル容量、ＣＥｉＲ・・・予備（Ｄ ’７
−ド線に接続されたメモリセルのセル容量特許出願人
日本電気株式会社
Claims (1)
- （１）予備ワード線を有する冗長構成半導体メモリにお
いて、本体のワード線に接続されるメモリセルのセル容
量よりも大きいセル容量に設定して予備ワード線に接続
されたメモリセルと、前記予備ワード線選択時にのみビ
ット線の電位を一定量シフトさせるレベルシフト回路と
を備えたことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59008842A JPS60151895A (ja) | 1984-01-20 | 1984-01-20 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59008842A JPS60151895A (ja) | 1984-01-20 | 1984-01-20 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60151895A true JPS60151895A (ja) | 1985-08-09 |
Family
ID=11704017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59008842A Pending JPS60151895A (ja) | 1984-01-20 | 1984-01-20 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60151895A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3906897A1 (de) * | 1988-03-04 | 1989-09-07 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung mit verbesserter redundanzschaltung |
| JP2001036033A (ja) * | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6603688B2 (en) | 2000-03-29 | 2003-08-05 | Hitachi, Ltd. | Semiconductor memory device having improved arrangement for replacing failed bit lines |
| CN117727356A (zh) * | 2024-02-18 | 2024-03-19 | 悦芯科技股份有限公司 | 一种基于测试设备的存储芯片的修复方法 |
-
1984
- 1984-01-20 JP JP59008842A patent/JPS60151895A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3906897A1 (de) * | 1988-03-04 | 1989-09-07 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung mit verbesserter redundanzschaltung |
| US5122987A (en) * | 1988-03-04 | 1992-06-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with individually addressable space cells capable of driving a data bus |
| JP2001036033A (ja) * | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6333530B1 (en) | 1999-07-16 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundancy function |
| US6459632B1 (en) | 1999-07-16 | 2002-10-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundancy function |
| US6603688B2 (en) | 2000-03-29 | 2003-08-05 | Hitachi, Ltd. | Semiconductor memory device having improved arrangement for replacing failed bit lines |
| US6909646B2 (en) | 2000-03-29 | 2005-06-21 | Hitachi, Ltd. | Semiconductor memory device having improved arrangement for replacing failed bit lines |
| US7269087B2 (en) | 2000-03-29 | 2007-09-11 | Elpida Memory, Inc. | Semiconductor memory device |
| US7495978B2 (en) | 2000-03-29 | 2009-02-24 | Elpida Memory, Inc. | Semiconductor device and memory circuit including a redundancy arrangement |
| CN117727356A (zh) * | 2024-02-18 | 2024-03-19 | 悦芯科技股份有限公司 | 一种基于测试设备的存储芯片的修复方法 |
| CN117727356B (zh) * | 2024-02-18 | 2024-05-07 | 悦芯科技股份有限公司 | 一种基于测试设备的存储芯片的修复方法 |
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