JPH0676596A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0676596A JPH0676596A JP4230148A JP23014892A JPH0676596A JP H0676596 A JPH0676596 A JP H0676596A JP 4230148 A JP4230148 A JP 4230148A JP 23014892 A JP23014892 A JP 23014892A JP H0676596 A JPH0676596 A JP H0676596A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 変則的なメモリセルアレイ配置を有する半導
体記憶装置において、１種類の冗長コラムで不良コラム
の置換を可能にすることである。 【構成】 この半導体記憶装置は、通常のメモリセルブ
ロック４−１１の各々におけるコラムデコーダアドレス
と、追加のメモリセルブロック３５におけるコラムデコ
ーダアドレスとが共通になるように、各メモリセルブロ
ックにおけるビット線対とコラム選択線との関係を設定
しているので、１種類の冗長コラムによって、いずれの
メモリセルブロックにおける不良コラムをも置換するこ
とが可能となる。
体記憶装置において、１種類の冗長コラムで不良コラム
の置換を可能にすることである。 【構成】 この半導体記憶装置は、通常のメモリセルブ
ロック４−１１の各々におけるコラムデコーダアドレス
と、追加のメモリセルブロック３５におけるコラムデコ
ーダアドレスとが共通になるように、各メモリセルブロ
ックにおけるビット線対とコラム選択線との関係を設定
しているので、１種類の冗長コラムによって、いずれの
メモリセルブロックにおける不良コラムをも置換するこ
とが可能となる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、パリティビットを保持するための追加のメモ
リセルブロックを有するダイナミックランダムアクセス
メモリ（ＤＲＡＭ）のメモリセルアレイ配置に関する。
し、特に、パリティビットを保持するための追加のメモ
リセルブロックを有するダイナミックランダムアクセス
メモリ（ＤＲＡＭ）のメモリセルアレイ配置に関する。
【０００２】
【従来の技術】従来、たとえばＤＲＡＭのような半導体
記憶装置においては、不良メモリセルが発生したとき
に、当該メモリセルを含むコラムを検出して、そのコラ
ムを別途設けられた予備の冗長コラムで置換えて不良メ
モリセルを救済するように構成されている。
記憶装置においては、不良メモリセルが発生したとき
に、当該メモリセルを含むコラムを検出して、そのコラ
ムを別途設けられた予備の冗長コラムで置換えて不良メ
モリセルを救済するように構成されている。
【０００３】図４は、このような冗長コラムが設けられ
たＤＲＡＭの一例を示す概略ブロック図である。図４を
参照すると、チップ１の外部のアドレス信号源（図示せ
ず）から、ロウアドレスおよびコラムアドレス信号
Ａ0 ，Ａ1 ，…，Ａ7 ，Ａ8 がチップ１上のロウアドレ
スおよびコラムアドレスバッファ２に与えられ、一方外
部の制御信号源（図示せず）からは、各種の制御信号と
して、ロウアドレスストローブ信号（／ＲＡＳ）、コラ
ムアドレスストローブ信号（／ＣＡＳ）、書込可能信号
（／ＷＥ）および出力可能信号（／ＯＥ）がチップ１上
のコントロールクロック発生回路３に与えられる。
たＤＲＡＭの一例を示す概略ブロック図である。図４を
参照すると、チップ１の外部のアドレス信号源（図示せ
ず）から、ロウアドレスおよびコラムアドレス信号
Ａ0 ，Ａ1 ，…，Ａ7 ，Ａ8 がチップ１上のロウアドレ
スおよびコラムアドレスバッファ２に与えられ、一方外
部の制御信号源（図示せず）からは、各種の制御信号と
して、ロウアドレスストローブ信号（／ＲＡＳ）、コラ
ムアドレスストローブ信号（／ＣＡＳ）、書込可能信号
（／ＷＥ）および出力可能信号（／ＯＥ）がチップ１上
のコントロールクロック発生回路３に与えられる。
【０００４】チップ１上には、８つのブロック４−１１
に分割されたメモリセルアレイが設けられている。図４
の左側の４つのメモリセルブロック４−７を貫くワード
線ＷＬ０−ＷＬ５１２のいずれかの選択は、上述のアド
レスバッファ２からのロウアドレス信号に基づいてロウ
デコーダ１２によって行なわれ、右側の４つのメモリセ
ルブロック８−１１を貫くワード線ＷＬ０−ＷＬ５１２
のいずれかの選択は、アドレスバッファ２からのロウア
ドレス信号に基づいてロウデコーダグ１３によって行な
われる。
に分割されたメモリセルアレイが設けられている。図４
の左側の４つのメモリセルブロック４−７を貫くワード
線ＷＬ０−ＷＬ５１２のいずれかの選択は、上述のアド
レスバッファ２からのロウアドレス信号に基づいてロウ
デコーダ１２によって行なわれ、右側の４つのメモリセ
ルブロック８−１１を貫くワード線ＷＬ０−ＷＬ５１２
のいずれかの選択は、アドレスバッファ２からのロウア
ドレス信号に基づいてロウデコーダグ１３によって行な
われる。
【０００５】一方、図４の最上段の２つのメモリセルブ
ロック４および８を貫くコラム選択線ＣＳＬ０−ＣＳＬ
１２７のいずれかの選択は、上述のアドレスバッファ２
からのコラムアドレス信号に基づいてコラムデコーダ１
４によって行なわれ、２段目の２つのメモリセルブロッ
ク５および９を貫くコラム選択線ＣＳＬ０−ＣＳＬ１２
７のいずれかの選択は、アドレスバッファ２からのコラ
ムアドレス信号に基づいてコラムデコーダ１５によって
行なわれ、３段目の２つのメモリセルブロック６および
１０を貫くコラム選択線ＣＳＬ０−ＣＳＬ１２７のいず
れかの選択は、アドレスバッファ２からのコラムアドレ
ス信号に基づいてコラムデコーダ１６によって行なわ
れ、４段目の２つのメモリセルブロック７および１１を
貫くコラム選択線ＣＳＬ０−ＣＳＬ１２７のいずれかの
選択は、アドレスバッファ２からのコラムアドレス信号
に基づいてコラムデコーダ１７によって行なわれる。な
お、上述のロウデコーダ１２，１３およびコラムデコー
ダ１４−１７の動作のタイミングは、コントロールクロ
ック発生回路３から発生するクロック信号によって制御
される。
ロック４および８を貫くコラム選択線ＣＳＬ０−ＣＳＬ
１２７のいずれかの選択は、上述のアドレスバッファ２
からのコラムアドレス信号に基づいてコラムデコーダ１
４によって行なわれ、２段目の２つのメモリセルブロッ
ク５および９を貫くコラム選択線ＣＳＬ０−ＣＳＬ１２
７のいずれかの選択は、アドレスバッファ２からのコラ
ムアドレス信号に基づいてコラムデコーダ１５によって
行なわれ、３段目の２つのメモリセルブロック６および
１０を貫くコラム選択線ＣＳＬ０−ＣＳＬ１２７のいず
れかの選択は、アドレスバッファ２からのコラムアドレ
ス信号に基づいてコラムデコーダ１６によって行なわ
れ、４段目の２つのメモリセルブロック７および１１を
貫くコラム選択線ＣＳＬ０−ＣＳＬ１２７のいずれかの
選択は、アドレスバッファ２からのコラムアドレス信号
に基づいてコラムデコーダ１７によって行なわれる。な
お、上述のロウデコーダ１２，１３およびコラムデコー
ダ１４−１７の動作のタイミングは、コントロールクロ
ック発生回路３から発生するクロック信号によって制御
される。
【０００６】このようにしてロウアドレス信号およびコ
ラムアドレス信号によって選択されたメモリセルへのデ
ータの書込およびそこからのデータの読出は、後述する
Ｉ／Ｏスイッチ１８または１９を介して行なわれる。ま
た、各メモリセルブロックの中央部には、各メモリセル
から読出されたデータを増幅するためのセンスアンプＳ
Ａが設けられている。
ラムアドレス信号によって選択されたメモリセルへのデ
ータの書込およびそこからのデータの読出は、後述する
Ｉ／Ｏスイッチ１８または１９を介して行なわれる。ま
た、各メモリセルブロックの中央部には、各メモリセル
から読出されたデータを増幅するためのセンスアンプＳ
Ａが設けられている。
【０００７】また、チップ外部との書込／読出データの
授受は、８個の入出力端子２０および入出力バッファ２
１を介して８ビット並列に行なわれ、入出力バッファ２
１と、上述のＩ／Ｏスイッチ１８および１９との間のデ
ータ転送ならびに入出力端子２０との間のデータ転送の
タイミングは、コントロールクロック発生回路３から発
生するクロック信号によって制御される。
授受は、８個の入出力端子２０および入出力バッファ２
１を介して８ビット並列に行なわれ、入出力バッファ２
１と、上述のＩ／Ｏスイッチ１８および１９との間のデ
ータ転送ならびに入出力端子２０との間のデータ転送の
タイミングは、コントロールクロック発生回路３から発
生するクロック信号によって制御される。
【０００８】ここで、図４のＤＲＡＭでは、上述の８個
のメモリセルブロックに加えて、冗長コラム用メモリセ
ルブロック２２ａおよび２２ｂが設けられている。この
冗長メモリセルブロックの左半分２２ａを貫くワード線
ＷＬ０−ＷＬ５１２のいずれかの選択は、ロウアドレス
信号に基づいてロウデコーダ１２によって行なわれ、右
半分２２ｂを貫くワード線ＷＬ０−ＷＬ５１２のいずれ
かの選択は、ロウアドレス信号に基づいてロウデコーダ
１３によって行なわれる。また、この冗長メモリセルブ
ロック２２ａおよび２２ｂを貫くコラム選択線ＣＳＬ０
または１のいずれかの選択は、コラムアドレス信号に基
づいて冗長コラムデコーダ２３によって行なわれる。冗
長メモリセルブロック２２ａおよび２２ｂおよび冗長コ
ラムデコーダ２３の動作については後で詳細に説明す
る。
のメモリセルブロックに加えて、冗長コラム用メモリセ
ルブロック２２ａおよび２２ｂが設けられている。この
冗長メモリセルブロックの左半分２２ａを貫くワード線
ＷＬ０−ＷＬ５１２のいずれかの選択は、ロウアドレス
信号に基づいてロウデコーダ１２によって行なわれ、右
半分２２ｂを貫くワード線ＷＬ０−ＷＬ５１２のいずれ
かの選択は、ロウアドレス信号に基づいてロウデコーダ
１３によって行なわれる。また、この冗長メモリセルブ
ロック２２ａおよび２２ｂを貫くコラム選択線ＣＳＬ０
または１のいずれかの選択は、コラムアドレス信号に基
づいて冗長コラムデコーダ２３によって行なわれる。冗
長メモリセルブロック２２ａおよび２２ｂおよび冗長コ
ラムデコーダ２３の動作については後で詳細に説明す
る。
【０００９】次に、図５は、図４のＤＲＡＭの要部を詳
細に示す回路図である。この図５は、図４のメモリセル
ブロック１１を構成する複数のビット線対のうち、コラ
ムデコーダ１７から延びるある１本のコラム選択線ＣＳ
Ｌに接続された２組のビット線対の要部およびそれに関
連する要素と、図４の冗長メモリセルブロック２２ｂを
構成する４組のビット線対のうち、冗長コラムデコーダ
２３から延びる１本のコラム選択線ＣＳＬ１に接続され
た２組のビット線対の要部およびそれに関連する要素と
を示している。図５に示すように、通常のメモリセルブ
ロック１１においては、１本のコラム選択線ＣＳＬに２
組のビット線対が接続されており、また冗長メモリセル
ブロック２２ｂにおいても同様に１本の冗長コラム選択
線ＣＳＬに２組のビット線対が接続されている。
細に示す回路図である。この図５は、図４のメモリセル
ブロック１１を構成する複数のビット線対のうち、コラ
ムデコーダ１７から延びるある１本のコラム選択線ＣＳ
Ｌに接続された２組のビット線対の要部およびそれに関
連する要素と、図４の冗長メモリセルブロック２２ｂを
構成する４組のビット線対のうち、冗長コラムデコーダ
２３から延びる１本のコラム選択線ＣＳＬ１に接続され
た２組のビット線対の要部およびそれに関連する要素と
を示している。図５に示すように、通常のメモリセルブ
ロック１１においては、１本のコラム選択線ＣＳＬに２
組のビット線対が接続されており、また冗長メモリセル
ブロック２２ｂにおいても同様に１本の冗長コラム選択
線ＣＳＬに２組のビット線対が接続されている。
【００１０】メモリセルブロック１１においては、デー
タの書込・読出時に、対応するコラムデコーダによって
１つのコラム選択線ＣＳＬが選択されてそのコラム選択
線に接続された２組のビット線対のＩ／Ｏゲートトラン
ジスタ３０がオンし、２組のビット線対がＩ／Ｏ線３１
に接続される。Ｉ／Ｏ線３１は、Ｉ／Ｏスイッチ１９を
介して、入出力バッファ２１（図４）に接続される。通
常のメモリセルブロックのデータの書込および読出動作
は周知であるので、さらに詳細な説明は省略する。
タの書込・読出時に、対応するコラムデコーダによって
１つのコラム選択線ＣＳＬが選択されてそのコラム選択
線に接続された２組のビット線対のＩ／Ｏゲートトラン
ジスタ３０がオンし、２組のビット線対がＩ／Ｏ線３１
に接続される。Ｉ／Ｏ線３１は、Ｉ／Ｏスイッチ１９を
介して、入出力バッファ２１（図４）に接続される。通
常のメモリセルブロックのデータの書込および読出動作
は周知であるので、さらに詳細な説明は省略する。
【００１１】次に、冗長メモリセルブロック２２ｂおよ
び冗長コラムデコーダ２３の動作について説明する。こ
れらの冗長コラム用のメモリセルは、通常のメモリセル
ブロックに含まれるメモリセルに不良が発生したとき
に、当該不良セルを含む不良コラムを救済するために設
けられている。より詳細に説明すると、通常のメモリセ
ルブロックにおいていずれかのメモリセルの不良が検出
されたときに、そのコラムアドレスが外部入力によって
アドレス指定されると、冗長コラムデコーダ２３は、こ
れに応じて２つの冗長コラム選択線ＣＳＬ０またはＣＳ
Ｌ１のいずれかを活性化し、これに接続された２組のビ
ット線対で上述の不良コラムに対応するビット線対を置
換えるように各デコーダはプログラムされている。冗長
メモリセルブロック２２ｂにおいては、活性化された冗
長コラム選択線ＣＳＬに接続された２組のビット線対の
Ｉ／Ｏゲートトランジスタ４０がオンし、２組のビット
線対がＩ／Ｏ線４１に接続される。
び冗長コラムデコーダ２３の動作について説明する。こ
れらの冗長コラム用のメモリセルは、通常のメモリセル
ブロックに含まれるメモリセルに不良が発生したとき
に、当該不良セルを含む不良コラムを救済するために設
けられている。より詳細に説明すると、通常のメモリセ
ルブロックにおいていずれかのメモリセルの不良が検出
されたときに、そのコラムアドレスが外部入力によって
アドレス指定されると、冗長コラムデコーダ２３は、こ
れに応じて２つの冗長コラム選択線ＣＳＬ０またはＣＳ
Ｌ１のいずれかを活性化し、これに接続された２組のビ
ット線対で上述の不良コラムに対応するビット線対を置
換えるように各デコーダはプログラムされている。冗長
メモリセルブロック２２ｂにおいては、活性化された冗
長コラム選択線ＣＳＬに接続された２組のビット線対の
Ｉ／Ｏゲートトランジスタ４０がオンし、２組のビット
線対がＩ／Ｏ線４１に接続される。
【００１２】通常のメモリセルブロック１１からのＩ／
Ｏ線３１および冗長メモリセルブロック２２ｂからのＩ
／Ｏ線対４１と、入出力バッファ２１（図４）との間に
は、Ｉ／Ｏスイッチ１９が設けられている。このＩ／Ｏ
スイッチ１９は、冗長コラムデコーダが冗長コラムを用
いるべくいずれかのＣＳＬ線を活性化したときには、冗
長コラムデコーダ２３からの信号に応じて、Ｉ／Ｏ線４
１を選択し、入出力バッファ２１に接続するように機能
する。以上のようにして、通常のメモリセルブロック内
の不良メモリセルが冗長メモリセルによって置換えられ
る。
Ｏ線３１および冗長メモリセルブロック２２ｂからのＩ
／Ｏ線対４１と、入出力バッファ２１（図４）との間に
は、Ｉ／Ｏスイッチ１９が設けられている。このＩ／Ｏ
スイッチ１９は、冗長コラムデコーダが冗長コラムを用
いるべくいずれかのＣＳＬ線を活性化したときには、冗
長コラムデコーダ２３からの信号に応じて、Ｉ／Ｏ線４
１を選択し、入出力バッファ２１に接続するように機能
する。以上のようにして、通常のメモリセルブロック内
の不良メモリセルが冗長メモリセルによって置換えられ
る。
【００１３】上述の図４に示す例では、通常のメモリセ
ルブロックおよびそれぞれのコラムデコーダはすべて互
いに同じ構成（同じコラムデコーダアドレス）を有して
おり、したがって、いずれのメモリセルブロックに発生
した不良メモリセルに対しても、１種類の冗長コラム
（すなわち冗長メモリセルブロック２２ａ，２２ｂおよ
び冗長コラムデコーダ２３）で対処（救済）することが
できた。
ルブロックおよびそれぞれのコラムデコーダはすべて互
いに同じ構成（同じコラムデコーダアドレス）を有して
おり、したがって、いずれのメモリセルブロックに発生
した不良メモリセルに対しても、１種類の冗長コラム
（すなわち冗長メモリセルブロック２２ａ，２２ｂおよ
び冗長コラムデコーダ２３）で対処（救済）することが
できた。
【００１４】
【発明が解決しようとする課題】ところで、一般的にＤ
ＲＡＭでは、書込・読出されるデータ（たとえば８ビッ
ト）は、誤り訂正のための周知のパリティビット（たと
えば１ビット）を伴うことがあり、このパリティビット
を伴う場合には、図４のメモリセルアレイ配置に対し
て、さらにパリティビット用のメモリセルブロックを追
加しなければならない。図６は、このようなパリティビ
ット用の追加メモリセルブロックおよびそのための追加
コラムデコーダを有するＤＲＡＭの構成を模式的に示す
図である。
ＲＡＭでは、書込・読出されるデータ（たとえば８ビッ
ト）は、誤り訂正のための周知のパリティビット（たと
えば１ビット）を伴うことがあり、このパリティビット
を伴う場合には、図４のメモリセルアレイ配置に対し
て、さらにパリティビット用のメモリセルブロックを追
加しなければならない。図６は、このようなパリティビ
ット用の追加メモリセルブロックおよびそのための追加
コラムデコーダを有するＤＲＡＭの構成を模式的に示す
図である。
【００１５】図６において、ＤＲＡＭのメモリセルアレ
イ配置は、図４の構成に加えて、パリティビット用の追
加メモリセルブロック３５および追加コラムデコーダ３
６を有しており、この追加メモリセルブロック３５は、
メモリセルアレイ全体のレイアウト上の見地から、通常
のメモリセルブロック４−１１の各々とは異なる長方形
の構成（メモリセルの配列）を有することになる。
イ配置は、図４の構成に加えて、パリティビット用の追
加メモリセルブロック３５および追加コラムデコーダ３
６を有しており、この追加メモリセルブロック３５は、
メモリセルアレイ全体のレイアウト上の見地から、通常
のメモリセルブロック４−１１の各々とは異なる長方形
の構成（メモリセルの配列）を有することになる。
【００１６】ここで、上述の通常のメモリセルブロック
４−１１はすべて同じ構成（メモリセルの配列）を有
し、したがってコラムデコーダアドレスが共通であるた
め、１種類の冗長コラム（冗長メモリセルブロック２２
ａ，２２ｂおよび冗長コラムデコーダ２３）で、どのメ
モリセルブロックにおける不良メモリセルの発生に対し
ても対処することができたが、図６に示すように異なる
構成のメモリセルブロック３５が加わると、この追加メ
モリセルブロック３５内の不良コラムに対してはもはや
従来の１種類の冗長コラムでは対処（救済）できなくな
るという問題が生じる。
４−１１はすべて同じ構成（メモリセルの配列）を有
し、したがってコラムデコーダアドレスが共通であるた
め、１種類の冗長コラム（冗長メモリセルブロック２２
ａ，２２ｂおよび冗長コラムデコーダ２３）で、どのメ
モリセルブロックにおける不良メモリセルの発生に対し
ても対処することができたが、図６に示すように異なる
構成のメモリセルブロック３５が加わると、この追加メ
モリセルブロック３５内の不良コラムに対してはもはや
従来の１種類の冗長コラムでは対処（救済）できなくな
るという問題が生じる。
【００１７】そこで、図６に示すような２種類のメモリ
セルブロックを含むメモリセルアレイに対しては、不良
メモリセルの救済のために、メモリセルブロックの各種
類ごとに専用の冗長コラムを設ける必要性が生じてくる
が、そのような場合には、チップ１そのものの面積が増
大してしまうという問題点があった。
セルブロックを含むメモリセルアレイに対しては、不良
メモリセルの救済のために、メモリセルブロックの各種
類ごとに専用の冗長コラムを設ける必要性が生じてくる
が、そのような場合には、チップ１そのものの面積が増
大してしまうという問題点があった。
【００１８】この発明の目的は、構成の異なる複数種類
のメモリセルブロックを含む変則的なメモリセルアレイ
配置において、チップ面積の増大を招来することなく、
不良メモリセルの救済が可能な半導体記憶装置を提供す
ることである。
のメモリセルブロックを含む変則的なメモリセルアレイ
配置において、チップ面積の増大を招来することなく、
不良メモリセルの救済が可能な半導体記憶装置を提供す
ることである。
【００１９】この発明の他の目的は、パリティビット用
の追加のメモリセルブロックを含むメモリセルアレイ配
置において、１種類の冗長コラムで通常のメモリセルブ
ロックおよび追加メモリセルブロックのいずれにおける
不良メモリセルをも救済することができる半導体記憶装
置を提供することである。
の追加のメモリセルブロックを含むメモリセルアレイ配
置において、１種類の冗長コラムで通常のメモリセルブ
ロックおよび追加メモリセルブロックのいずれにおける
不良メモリセルをも救済することができる半導体記憶装
置を提供することである。
【００２０】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、第１のメモリセル配列を有する少なくとも１
つの第１のメモリセルブロックと、第１のメモリセル配
列とは異なる第２のメモリセル配列を有する少なくとも
１種類の第２のメモリセルブロックと、第１のメモリセ
ルブロックの複数のコラム選択線のいずれかを選択する
ための第１のコラムデコーダと、第２のメモリセルブロ
ックの複数のコラム選択線のいずれかを選択するための
第２のコラムデコーダと、第１および第２のメモリセル
ブロックのいずれかの不良コラムを救済するための冗長
コラムと、不良コラムのコラムデコーダアドレスを検出
して冗長コラムで当該不良コラムを置換する手段とを備
え、第１のメモリセルブロックおよび第２のメモリセル
ブロックの双方のコラムデコーダアドレスは共通となる
ように設定されている。
憶装置は、第１のメモリセル配列を有する少なくとも１
つの第１のメモリセルブロックと、第１のメモリセル配
列とは異なる第２のメモリセル配列を有する少なくとも
１種類の第２のメモリセルブロックと、第１のメモリセ
ルブロックの複数のコラム選択線のいずれかを選択する
ための第１のコラムデコーダと、第２のメモリセルブロ
ックの複数のコラム選択線のいずれかを選択するための
第２のコラムデコーダと、第１および第２のメモリセル
ブロックのいずれかの不良コラムを救済するための冗長
コラムと、不良コラムのコラムデコーダアドレスを検出
して冗長コラムで当該不良コラムを置換する手段とを備
え、第１のメモリセルブロックおよび第２のメモリセル
ブロックの双方のコラムデコーダアドレスは共通となる
ように設定されている。
【００２１】この発明の他の局面に従うと、第１のメモ
リセルブロックおよび第２のメモリセルブロックの双方
のコラムデコーダアドレスが共通となるように、それぞ
れのメモリセルブロックにおいてコラム選択線とビット
線対との関係が設定されている。
リセルブロックおよび第２のメモリセルブロックの双方
のコラムデコーダアドレスが共通となるように、それぞ
れのメモリセルブロックにおいてコラム選択線とビット
線対との関係が設定されている。
【００２２】
【作用】この発明に係る半導体記憶装置においては、互
いにメモリセル配列の異なる第１および第２のメモリセ
ルブロックのコラムデコーダアドレスを共通にすること
により、１種類の冗長コラムによっていずれのメモリセ
ルブロックの不良セルをも救済することが可能となる。
いにメモリセル配列の異なる第１および第２のメモリセ
ルブロックのコラムデコーダアドレスを共通にすること
により、１種類の冗長コラムによっていずれのメモリセ
ルブロックの不良セルをも救済することが可能となる。
【００２３】さらに、この発明に係る半導体記憶装置に
おいては、互いにメモリセル配列の異なる第１および第
２のメモリセルブロックのコラムデコーダアドレスが共
通となるように、各メモリセルブロックにおけるコラム
選択線とビット線対との関係を設定しているので、チッ
プ面積の増大を招来することなく、変則的なメモリセル
アレイ配置における不良コラムの救済が可能となる。
おいては、互いにメモリセル配列の異なる第１および第
２のメモリセルブロックのコラムデコーダアドレスが共
通となるように、各メモリセルブロックにおけるコラム
選択線とビット線対との関係を設定しているので、チッ
プ面積の増大を招来することなく、変則的なメモリセル
アレイ配置における不良コラムの救済が可能となる。
【００２４】
【実施例】図１は、この発明の一実施例によるＤＲＡＭ
のメモリセルアレイ配置を模式的に示す図である。図１
において、メモリセルアレイブロック４−１１は、図４
ないし図６に示した従来例のメモリセルブロック４−１
１と同じものであり、すべて同一の構成（メモリセル配
列）を有している。なお、図示の便宜上、メモリセルブ
ロック７および１１についてのみ、ビット線対ＢＬＰと
コラム選択線ＣＳＬとの関係を示すものとする。
のメモリセルアレイ配置を模式的に示す図である。図１
において、メモリセルアレイブロック４−１１は、図４
ないし図６に示した従来例のメモリセルブロック４−１
１と同じものであり、すべて同一の構成（メモリセル配
列）を有している。なお、図示の便宜上、メモリセルブ
ロック７および１１についてのみ、ビット線対ＢＬＰと
コラム選択線ＣＳＬとの関係を示すものとする。
【００２５】これらのメモリセルブロック７および１１
の各々においては、１２８本のコラム選択線ＣＳＬの各
々に２組のビット線対が接続されており、対応するコラ
ムデコーダ１７によって活性化されたコラム選択線に接
続されている２組のビット線対の情報が図示しないＩ／
Ｏ線に読出される。
の各々においては、１２８本のコラム選択線ＣＳＬの各
々に２組のビット線対が接続されており、対応するコラ
ムデコーダ１７によって活性化されたコラム選択線に接
続されている２組のビット線対の情報が図示しないＩ／
Ｏ線に読出される。
【００２６】一方、冗長メモリセルブロック２２ａおよ
び２２ｂもまた、図４ないし図６に示した従来例のメモ
リセルブロック２２ａおよび２２ｂと同じものであり、
各ブロックにおいて、２本のコラム選択線ＣＳＬ０およ
びＣＳＬ１の各々に、２組のビット線対ＢＬＰが接続さ
れている。そして、従来例に関して先に説明したよう
に、通常のメモリセルブロックに含まれるメモリセルに
不良が発生したとき、当該不良セルを含むコラム全体
が、冗長メモリセルブロックの２つの予備のコラムのい
ずれかで置換えられ、不良メモリセルの救済がなされ
る。
び２２ｂもまた、図４ないし図６に示した従来例のメモ
リセルブロック２２ａおよび２２ｂと同じものであり、
各ブロックにおいて、２本のコラム選択線ＣＳＬ０およ
びＣＳＬ１の各々に、２組のビット線対ＢＬＰが接続さ
れている。そして、従来例に関して先に説明したよう
に、通常のメモリセルブロックに含まれるメモリセルに
不良が発生したとき、当該不良セルを含むコラム全体
が、冗長メモリセルブロックの２つの予備のコラムのい
ずれかで置換えられ、不良メモリセルの救済がなされ
る。
【００２７】さらに、図１のメモリセルブロック３５
は、前述の図６に示したパリティビット用の追加のメモ
リセルブロックであり、ロウデコーダ１２に対応する左
半分において、１２８本のコラム選択線ＣＳＬの各々に
１組のビット線対が接続されており、ロウデコーダ１３
に対応する右半分において、１２８本のコラム選択線Ｃ
ＳＬの各々に１組のビット線対が接続されている。
は、前述の図６に示したパリティビット用の追加のメモ
リセルブロックであり、ロウデコーダ１２に対応する左
半分において、１２８本のコラム選択線ＣＳＬの各々に
１組のビット線対が接続されており、ロウデコーダ１３
に対応する右半分において、１２８本のコラム選択線Ｃ
ＳＬの各々に１組のビット線対が接続されている。
【００２８】したがって、図１に示す配置のように、通
常のメモリセルブロック４−１１の各々において、２組
のビット線対ＢＬＰが１つのコラムを構成する一方で、
追加のメモリセルブロック３５においては１組のビット
線対ＢＬＰが１つのコラムを構成するように配置する
と、いずれのメモリセルブロックにおいてもコラム選択
線の数は１２８本となる。この結果、図１の構成では、
追加のメモリセルブロック３５のコラムデコーダアドレ
スも、他のメモリセルブロックのコラムデコーダアドレ
スと共通であるとみなすことができるようになる。
常のメモリセルブロック４−１１の各々において、２組
のビット線対ＢＬＰが１つのコラムを構成する一方で、
追加のメモリセルブロック３５においては１組のビット
線対ＢＬＰが１つのコラムを構成するように配置する
と、いずれのメモリセルブロックにおいてもコラム選択
線の数は１２８本となる。この結果、図１の構成では、
追加のメモリセルブロック３５のコラムデコーダアドレ
スも、他のメモリセルブロックのコラムデコーダアドレ
スと共通であるとみなすことができるようになる。
【００２９】この結果、従来と同じく１種類の冗長コラ
ム（冗長メモリセルブロック２２ａおよび２２ｂと冗長
コラムデコーダ２３）によって、パリティビットのため
の追加のメモリセルブロック３５における不良メモリセ
ルを含むコラムの検出および置換を、他の通常のメモリ
セルブロックの場合と同様に行なうことが可能となる。
ム（冗長メモリセルブロック２２ａおよび２２ｂと冗長
コラムデコーダ２３）によって、パリティビットのため
の追加のメモリセルブロック３５における不良メモリセ
ルを含むコラムの検出および置換を、他の通常のメモリ
セルブロックの場合と同様に行なうことが可能となる。
【００３０】次に、図２には、図１のＤＲＡＭの要部を
詳細に示す回路図である。この図２は、図１のメモリセ
ルブロック１１を構成する２５６組のビット線対のう
ち、コラムデコーダ１７から延びるある１本のコラム選
択線ＣＳＬに接続された２組のビット線対およびそれに
関連する要素と、図１のパリティビット用の追加のメモ
リセルブロック３５の右半分を構成する１２８組のビッ
ト線対のうち、コラムデコーダ３６から延びる２本のコ
ラム選択線ＣＳＬに接続された２組のビット線対および
それに関連する要素と、図１の冗長メモリセルブロック
２２ｂを構成する４組のビット線対のうち、冗長コラム
デコーダ２３から延びる１本のコラム選択線ＣＳＬ１に
接続された２組のビット線対およびそれに関連する要素
とを示している。
詳細に示す回路図である。この図２は、図１のメモリセ
ルブロック１１を構成する２５６組のビット線対のう
ち、コラムデコーダ１７から延びるある１本のコラム選
択線ＣＳＬに接続された２組のビット線対およびそれに
関連する要素と、図１のパリティビット用の追加のメモ
リセルブロック３５の右半分を構成する１２８組のビッ
ト線対のうち、コラムデコーダ３６から延びる２本のコ
ラム選択線ＣＳＬに接続された２組のビット線対および
それに関連する要素と、図１の冗長メモリセルブロック
２２ｂを構成する４組のビット線対のうち、冗長コラム
デコーダ２３から延びる１本のコラム選択線ＣＳＬ１に
接続された２組のビット線対およびそれに関連する要素
とを示している。
【００３１】図２に示すように、通常のメモリセルブロ
ック１１および冗長メモリセルブロック２２ｂにおいて
は、１本のコラム選択線ＣＳＬに２組のビット線対が接
続されているのに対し、追加のメモリセルブロック３５
においては、１本のコラム選択線ＣＳＬに１組のビット
線対が接続されている。メモリセルブロック１１におい
ては、データの書込・読出時に、対応するコラムデコー
ダ１７によって１つのコラム選択線ＣＳＬが選択される
と、そのコラム選択線に接続された２組のビット線対の
Ｉ／Ｏゲートトランジスタ３０がオンし、２組のビット
線対がＩ／Ｏ線３１に接続される。Ｉ／Ｏ線３１は、図
示省略したＩ／Ｏスイッチ１９を介して、入出力バッフ
ァ２１（図４）と接続される。
ック１１および冗長メモリセルブロック２２ｂにおいて
は、１本のコラム選択線ＣＳＬに２組のビット線対が接
続されているのに対し、追加のメモリセルブロック３５
においては、１本のコラム選択線ＣＳＬに１組のビット
線対が接続されている。メモリセルブロック１１におい
ては、データの書込・読出時に、対応するコラムデコー
ダ１７によって１つのコラム選択線ＣＳＬが選択される
と、そのコラム選択線に接続された２組のビット線対の
Ｉ／Ｏゲートトランジスタ３０がオンし、２組のビット
線対がＩ／Ｏ線３１に接続される。Ｉ／Ｏ線３１は、図
示省略したＩ／Ｏスイッチ１９を介して、入出力バッフ
ァ２１（図４）と接続される。
【００３２】一方、追加のメモリセルブロック３５にお
いては、パリティビットの書込・読出時に、コラムデコ
ーダ３６によって１つのコラム選択線ＣＳＬが選択され
ると、このコラム選択線に接続された１組のビット線対
のＩ／Ｏゲートトランジスタ５０がオンし、１組のビッ
ト線対がＩ／Ｏ線５１に接続される。Ｉ／Ｏ線５１は、
図示しないＩ／Ｏスイッチ１９を介して、入出力バッフ
ァ２１（図４）と接続される。
いては、パリティビットの書込・読出時に、コラムデコ
ーダ３６によって１つのコラム選択線ＣＳＬが選択され
ると、このコラム選択線に接続された１組のビット線対
のＩ／Ｏゲートトランジスタ５０がオンし、１組のビッ
ト線対がＩ／Ｏ線５１に接続される。Ｉ／Ｏ線５１は、
図示しないＩ／Ｏスイッチ１９を介して、入出力バッフ
ァ２１（図４）と接続される。
【００３３】これに対して、冗長メモリセルブロック２
２ｂにおいては、通常のメモリセルブロックまたは追加
のメモリセルブロックのいずれかのコラムが不良である
ことが検出されかつ当該コラムがアドレス指定されたと
きに、コラム選択線ＣＳＬ０またはＣＳＬ１のいずれか
に接続されたビット線対が選択されて、不良のコラムの
代わりに動作する。そして、図１に関連して説明したよ
うに、通常のメモリセルブロックと追加のメモリセルブ
ロックとはコラムデコーダアドレスが共通となるよう
に、各メモリセルブロックにおけるビット線対とコラム
選択線との接続関係が設定されているため、１種類の冗
長コラムによって上述のような不良コラムの置換が可能
となり、チップ面積の増大を防止することができる。
２ｂにおいては、通常のメモリセルブロックまたは追加
のメモリセルブロックのいずれかのコラムが不良である
ことが検出されかつ当該コラムがアドレス指定されたと
きに、コラム選択線ＣＳＬ０またはＣＳＬ１のいずれか
に接続されたビット線対が選択されて、不良のコラムの
代わりに動作する。そして、図１に関連して説明したよ
うに、通常のメモリセルブロックと追加のメモリセルブ
ロックとはコラムデコーダアドレスが共通となるよう
に、各メモリセルブロックにおけるビット線対とコラム
選択線との接続関係が設定されているため、１種類の冗
長コラムによって上述のような不良コラムの置換が可能
となり、チップ面積の増大を防止することができる。
【００３４】なお、この発明は、図１に示すようなメモ
リセルアレイ配置に限定されるものではない。図３は、
この発明の他の実施例によるＤＲＡＭのメモリセルアレ
イ配置を模式的に示す図であり、図１に示した実施例を
横方向に２つ結合したものである。この図３の例におけ
る通常のメモリセルブロック、追加のメモリセルブロッ
ク、冗長メモリセルブロックなどの構成要素の各々は、
図１および図２に示した実施例のものと同じであり、こ
のようなより大規模なメモリセルアレイ配置のＤＲＡＭ
においても、同様にチップ面積の増大を招来することな
く、１種類の冗長コラムで不良コラムを救済することが
できるという効果を奏することができる。
リセルアレイ配置に限定されるものではない。図３は、
この発明の他の実施例によるＤＲＡＭのメモリセルアレ
イ配置を模式的に示す図であり、図１に示した実施例を
横方向に２つ結合したものである。この図３の例におけ
る通常のメモリセルブロック、追加のメモリセルブロッ
ク、冗長メモリセルブロックなどの構成要素の各々は、
図１および図２に示した実施例のものと同じであり、こ
のようなより大規模なメモリセルアレイ配置のＤＲＡＭ
においても、同様にチップ面積の増大を招来することな
く、１種類の冗長コラムで不良コラムを救済することが
できるという効果を奏することができる。
【００３５】
【発明の効果】以上のように、この発明による半導体記
憶装置は、第１のメモリセル配列を有する少なくとも１
つの第１のメモリセルブロックと、第１のメモリセル配
列とは異なる第２のメモリセル配列を有する少なくとも
１つの第２のメモリセルブロックと、第１のメモリセル
ブロックの複数のコラム選択線のいずれかを選択するた
めの第１のコラムデコーダと、第２のメモリセルブロッ
クの複数のコラム選択線のいずれかを選択するための第
２のコラムデコーダと、第１および第２のメモリセルブ
ロックのいずれかの不良コラムを救済するための冗長コ
ラムと、不良コラムのコラムデコーダアドレスを検出し
て冗長コラムで当該不良コラムを置換する手段とを備
え、第１のメモリセルブロックおよび第２のメモリセル
ブロックの双方のコラムデコーダアドレスが共通である
ように構成したので、１種類の冗長コラムによっていず
れのメモリセルブロックの不良セルをも救済することが
可能となる。
憶装置は、第１のメモリセル配列を有する少なくとも１
つの第１のメモリセルブロックと、第１のメモリセル配
列とは異なる第２のメモリセル配列を有する少なくとも
１つの第２のメモリセルブロックと、第１のメモリセル
ブロックの複数のコラム選択線のいずれかを選択するた
めの第１のコラムデコーダと、第２のメモリセルブロッ
クの複数のコラム選択線のいずれかを選択するための第
２のコラムデコーダと、第１および第２のメモリセルブ
ロックのいずれかの不良コラムを救済するための冗長コ
ラムと、不良コラムのコラムデコーダアドレスを検出し
て冗長コラムで当該不良コラムを置換する手段とを備
え、第１のメモリセルブロックおよび第２のメモリセル
ブロックの双方のコラムデコーダアドレスが共通である
ように構成したので、１種類の冗長コラムによっていず
れのメモリセルブロックの不良セルをも救済することが
可能となる。
【００３６】さらに、この発明による半導体記憶装置で
は、第１および第２のメモリセルブロックのコラムデコ
ーダアドレスが共通となるように、各メモリセルブロッ
クにおけるコラム選択線とビット線対との関係を設定し
ているので、チップ面積の増大を招来することなく、変
則的なメモリセルアレイ配置における不良コラムの救済
が可能となる。
は、第１および第２のメモリセルブロックのコラムデコ
ーダアドレスが共通となるように、各メモリセルブロッ
クにおけるコラム選択線とビット線対との関係を設定し
ているので、チップ面積の増大を招来することなく、変
則的なメモリセルアレイ配置における不良コラムの救済
が可能となる。
【図１】この発明の一実施例によるＤＲＡＭのメモリセ
ルアレイ配置を示す模式図である。
ルアレイ配置を示す模式図である。
【図２】図１に示したＤＲＡＭの要部を詳細に示す回路
図である。
図である。
【図３】この発明の他の実施例によるＤＲＡＭのメモリ
セルアレイ配置を示す模式図である。
セルアレイ配置を示す模式図である。
【図４】従来のＤＲＡＭの一例を示す概略ブロック図で
ある。
ある。
【図５】図４に示した従来のＤＲＡＭの要部を詳細に示
す回路図である。
す回路図である。
【図６】従来のＤＲＡＭの変則的なメモリセルアレイ配
置を示す模式図である。
置を示す模式図である。
１ 半導体チップ ２ ロウアドレスおよびコラムアドレスバッファ ３ コントロールクロック発生回路 ４−１１ 通常のメモリセルブロック １２，１３ ロウデコーダ １４−１７ コラムデコーダ １８，１９ Ｉ／Ｏスイッチ ２０ 入出力端子 ２１ 入出力バッファ ２２ａ，２２ｂ 冗長メモリセルブロック ２３ 冗長コラムデコーダ ３５ 追加メモリセルブロック ３６ 追加コラムデコーダ なお、各図中、同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】 第１のメモリセル配列を有する少なくと
も１つの第１のメモリセルブロックと、 前記第１のメモリセル配列とは異なる第２のメモリセル
配列を有する少なくとも１つの第２のメモリセルブロッ
クと、 前記第１のメモリセルブロックの複数のコラム選択線の
いずれかを選択するための第１のコラムデコーダと、 前記第２のメモリセルブロックの複数のコラム選択線の
いずれかを選択するための第２のコラムデコーダと、 前記第１および第２のメモリセルブロックのいずれかの
不良コラムを救済するための冗長コラムと、 前記不良コラムのコラムデコーダアドレスを検出して前
記冗長コラムで当該不良コラムを置換する手段とを備
え、 前記第１のメモリセルブロックおよび前記第２のメモリ
セルブロックの双方のコラムデコーダアドレスが共通で
ある、半導体記憶装置。 - 【請求項２】 前記第１のメモリセルブロックおよび前
記第２のメモリセルブロックの双方のコラムデコーダア
ドレスが共通となるように、それぞれのメモリセルブロ
ックにおいてコラム選択線とビット線対との関係が設定
される、請求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230148A JPH0676596A (ja) | 1992-08-28 | 1992-08-28 | 半導体記憶装置 |
| US08/111,818 US5386387A (en) | 1992-08-28 | 1993-08-25 | Semiconductor memory device including additional memory cell block having irregular memory cell arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230148A JPH0676596A (ja) | 1992-08-28 | 1992-08-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0676596A true JPH0676596A (ja) | 1994-03-18 |
Family
ID=16903346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4230148A Pending JPH0676596A (ja) | 1992-08-28 | 1992-08-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5386387A (ja) |
| JP (1) | JPH0676596A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067260A (en) * | 1998-06-22 | 2000-05-23 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device having redundant circuit of high repair efficiency and allowing high speed access |
| US6084818A (en) * | 1998-10-30 | 2000-07-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of efficient memory cell select operation with reduced element count |
| US6542428B2 (en) | 1998-12-24 | 2003-04-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device allowing increase in capacity and operation speed with a suppressed layout area |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5898636A (en) * | 1993-06-21 | 1999-04-27 | Hitachi, Ltd. | Semiconductor integrated circuit device with interleaved memory and logic blocks |
| JPH07130163A (ja) * | 1993-11-01 | 1995-05-19 | Matsushita Electron Corp | 半導体メモリ |
| US5546349A (en) * | 1995-03-13 | 1996-08-13 | Kabushiki Kaisha Toshiba | Exchangeable hierarchical data line structure |
| KR0167678B1 (ko) * | 1995-08-22 | 1999-02-01 | 김광호 | 컬럼 리던던시 회로를 가지는 반도체 메모리 장치 |
| US5699307A (en) * | 1996-06-28 | 1997-12-16 | Intel Corporation | Method and apparatus for providing redundant memory in an integrated circuit utilizing a subarray shuffle replacement scheme |
| US5973986A (en) * | 1998-02-05 | 1999-10-26 | Lsi Logic Corporation | Memory device including a column decoder for decoding five columns |
| DE19825012A1 (de) * | 1998-06-04 | 1999-08-12 | Siemens Ag | Integrierte Halbleiter-Speichervorrichtung |
| US6493855B1 (en) * | 2000-02-18 | 2002-12-10 | Hewlett-Packard Company | Flexible cache architecture using modular arrays |
| US6931606B1 (en) * | 2001-10-15 | 2005-08-16 | Lsi Logic Corporation | Automatic method and system for instantiating built-in-test (BIST) modules in ASIC memory designs |
| KR100487529B1 (ko) * | 2002-07-12 | 2005-05-03 | 삼성전자주식회사 | 리던던시 디코더를 갖는 반도체 메모리 장치 및 리던던시디코더를 사용한 반도체 메모리 장치의 불량 셀 구제 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0428098A (ja) * | 1990-05-23 | 1992-01-30 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1992
- 1992-08-28 JP JP4230148A patent/JPH0676596A/ja active Pending
-
1993
- 1993-08-25 US US08/111,818 patent/US5386387A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0428098A (ja) * | 1990-05-23 | 1992-01-30 | Mitsubishi Electric Corp | 半導体メモリ装置 |
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| US6331956B1 (en) | 1998-06-22 | 2001-12-18 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device having redundant circuit of high repair efficiency and allowing high speed access |
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| US6307804B1 (en) | 1998-10-30 | 2001-10-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of efficient memory cell select operation with reduced element count |
| US6438064B2 (en) | 1998-10-30 | 2002-08-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of efficient memory cell select operation with reduced element count |
| US6542428B2 (en) | 1998-12-24 | 2003-04-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device allowing increase in capacity and operation speed with a suppressed layout area |
| US7006391B2 (en) | 1998-12-24 | 2006-02-28 | Renesas Technology Corp. | Semiconductor memory device allowing increase in capacity and operation speed with a suppressed layout area |
Also Published As
| Publication number | Publication date |
|---|---|
| US5386387A (en) | 1995-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990330 |