KR19990083157A - 반도체 메모리 장치와 불량 메모리 셀 구제 방법 - Google Patents

반도체 메모리 장치와 불량 메모리 셀 구제 방법 Download PDF

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KR19990083157A
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Abstract

반도체 메모리 장치는 다수의 메모리 셀로 구성되며, 상기 다수의 메모리 셀 그룹에 대한 데이터는 서로 다른 버스를 통하여 전송되며 리던던시 메모리 셀 그룹은 상기 다수의 메모리 셀 그룹에 공통이다. 반도체 메모리 장치는 상기 다수의 메모리 셀 그룹중 하나 이상의 불량 셀에 대한 데이터를 대신하여 상기 리던던시 메모리 셀 그룹중 하나 이상의 메모리 셀에 대한 데이터를 전송하는 제어 회로부를 포함한다. 상기 다수의 메모리 셀 그룹의 각각은 해당하는 메모리 장치의 모든 다른 입력/출력 단자에 제공되고, 상기 다수의 메모리 셀 그룹은 해당하는 메모리 디바이스의 공통 입력/출력 단자에 제공된다.

Description

반도체 메모리 장치와 불량 메모리 셀 구제 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR RELIEVING DEFECTIVE MEMORY CELLS}
본 발명은 반도체 메모리 장치와 반도체 메모리 장치내의 불량 메모리 셀을 구제하는 방법에 관한 것이다. 특히, 본 발명은 다수의 메모리 셀에 대하여 공통으로 제공된 리던던시 메모리 셀 어레이를 사용하여 다수의 메모리 셀내의 불량 메모리 셀을 구제하는 것에 관한 것이다.
반도체 메모리 장치를 포함한 반도체 집적 회로 장치의 제조 공정이 미세화됨에 따라서, 메모리 장치내의 불량 메모리 셀은 종종 리던던시 메모리 셀로 대치되므로 리던던시 메모리 셀의 수를 증가하는 것이 필요하다. 그러나, 리던던시 메모리 셀의 수가 증가하면, 칩 면적 역시 증가한다. 그러므로, 리던던시 메모리 셀로 불량 메모리 셀을 효과적으로 대치하는 방법을 고안하는 것과 효율을 증가시키는 것이 중요하다. 종래 기술에 따르면, 리던던시 메모리 셀 그룹은 각각 다른 버스를 통하여, 판독 또는 기록되는 각각의 메모리 셀 그룹에 개별적으로 할당된다.
도 6 은 종래 기술에 따른 반도체 메모리 장치의 구조를 도시하는 블록도이다. 도 6 에서, 반도체 메모리 장치는 DQ1 정상 셀 어레이 (100), DQ2 정상 셀 어레이 (200), DQ1 리던던시 셀 어레이 (110), 및 DQ2 리던던시 셀 어레이 (210)를 포함한다. 이 경우, 부호 (DQ1,DQ2)는 입력/출력 단자를 지정한다. DQ1 정상 셀 (100)과 DQ1 리던던시 셀 어레이 (110)는 입력/출력 단자 (DQ1)에 대응한다. 또한, DQ2 정상 셀 어레이 (200)와 DQ2 리던던시 셀 어레이 (210)는 입력/출력 단자 (DQ2)에 대응한다. 종래 기술에 따른 반도체 메모리 장치에 있어서, 하나의 리던던시 셀 어레이가 각 정상 셀 어레이에 제공된다.
도 6 의 반도체 메모리 장치는 입력/출력 회로 (41), 데이터 증폭기 (33), 기록 증폭기 (35), 컬럼 디코더 (37), 입력/출력 회로 (42), 데이터 증폭기 (34), 기록 증폭기 (36), 리던던시 컬럼 디코더 (40), 컬럼 디코더 (38), 및 리던던시 제어 회로 (43)를 더 포함한다.
도 7 은 도 6 에 도시된 종래 반도체 메모리 장치의 동작을 설명하는 타이밍도이다. 각 클록 주기가 외부 클록 신호로부터 생성된 내부 클록 신호 (ICLK)에 의하여 결정되는 제 1 클록 주기 내지 제 4 클록 주기에서, 도 7 에 도시된 바와 같이, 컬럼 스위치 선 (YSW11 내지 YSW1n)과 컬럼 스위치 선 (YSW21 내지 YSW2n)의 전위 레벨은 입력된 컬럼 주소 (YADD)에 따라서 변화한다. 각 주기에서, DQ1 정상 셀 어레이 (100)와 DQ2 정상 셀 어레이 (200)에 각각 입력되는 다수의 컬럼 스위치 선중 하나의 전위 레벨이 각각 활성화된다. 활성화된 컬럼 스위치 선에 접속된 센스 증폭기에서는, 데이터가 지역 입력/출력 버스 (LIOBUS11 내지 LIOBUS1m)사이에서 센스 증폭기에 의하여 증폭된 데이터 신호에 따라서 전송된다.
제 2 주기에 제공되는 컬럼 주소 (YADD)가 DQ1 정상 셀 어레이의 하나 이상의 불량 셀을 포함하는 컬럼의 컬럼 주소라고 가정하면, DQ1 컬럼 리던던시 선택 신호 (YREDDQ1)는 활성 레벨 (H)이 된다. 또한, 제 4 주기에 제공된 컬럼 주소 (YADD)가 DQ2 정상 셀 어레이의 하나 이상의 불량 셀을 포함하는 컬럼의 컬럼 주소라고 가정하면, DQ2 컬럼 리던던시 선택 신호 (YREDDQ2)는 활성 레벨 (H)이 된다.
이 경우, 제 2 주기에서, 리던던시 컬럼 스위치 선 (RYSW1)은 DQ1 컬럼 리던던시 선택 신호 (YREDDQ1)에 응답하여 선택되고, 데이터는 리던던시 컬럼 스위치 선 (RYSW1)에 접속된 센스 증폭기의 리던던시 지역 입력/출력 버스 (LIOBUS11 내지 LIOBUS1m)사이에서 센스 증폭기에 의하여 증폭되는 데이터 신호에 따라서 전송된다. 제 4 주기에서, 리던던시 컬럼 스위치 선 (RYSW2)은 DQ2 컬럼 리던던시 선택 신호 (YREDDQ2)에 응답하여 선택되고, 데이터는 리던던시 컬럼 스위치 선 (RYSW2)에 접속된 센스 증폭기의 리던던시 지역 입력/출력 버스 (LIOBUS21 내지 LIOBUS2m)사이에서 센스 증폭기에 의하여 증폭되는 데이터 신호에 따라서 전송된다.
그러므로, 전체 입력/출력 버스 (GIOBUS1과 GIOBUS2)의 데이터는 제 1 주기에서 판독/기록 버스 (RWBUS1과 RWBUS2)에 각각 전송되고, 리던던시 전체 입력/출력 버스 (RGIOBUS1)의 데이터와 전체 입력/출력 버스 (GIOBUS2)의 데이터는 제 2 주기에서 판독/기록 버스 (RWBUS1과 RWBUS2)에 각각 전송되고, 전체 입력/출력 버스 (GIOBUS1,GIOBUS2)의 데이터는 제 3 주기에서 판독/기록 버스 (RWBUS1과 RWBUS2)에 각각 전송되고, 전체 입력/출력 버스 (GIBUS1)의 데이터와 리던던시 입력/출력 버스 (RGIBUS2)의 데이터는 제 4 주기에서 판독/기록 버스 (RWBUS1과 RWBUS2)에 각각 전송된다.
종래 기술에 따르면, 다른 리던던시 메모리 셀 그룹은 각각 다른 버스를 통하여 판독 또는 기록될 메모리 셀 그룹에 할당된다. 이로 인하여, 종래 기술은 불량 메모리 셀의 수가 메모리 셀 그룹중 적어도 어느 하나에서 증가하게 되면 구제의 확률이 크게 감소하는 단점이 있다.
이런 조건에서, 본 발명은 고안되었다. 그러므로, 본 발명의 목적은 반도체 메모리 장치의 수율을 증가시키는 것이다.
본 발명의 다른 목적은 불량 메모리 셀의 대치 확률을 증가 시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 리던던시 메모리 셀이 불량 메모리 셀을 대치하는데 효율적으로 사용되는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 다수의 불량 메모리 셀이 소수의 리던던시 메모리 셀을 사용하여 대치될 수 있는 반도체 메모리 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 리던던시 메모리 셀이 집적 회로 메모리 칩상에 큰 면적을 차지하지 않아 칩 면적이 효율적으로 사용될 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일태양에 따르면, 다수의 메모리 셀 그룹으로서, 상기 다수의 메모리 셀 그룹에 대한 데이터가 서로 다른 버스를 통하여 전송되는 상기 다수의 메모리 셀 그룹, 및 상기 다수의 메모리 셀 그룹에 공통인 리던던시 메모리 셀 그룹을 포함하는 반도체 메모리 장치가 제공된다. 이 반도체 메모리 장치는 상기 다수의 메모리 셀 그룹중 어떤 것 중의 하나 이상의 불량 메모리 셀에 대한 데이터를 대신하여 상기 리던던시 메모리 셀 그룹중 하나 이상의 메모리 셀에 대한 데이터를 전송하는 제어 회로부를 더 포함한다.
본 발명의 다른 태양에 따르면, 상술된 반도체 메모리 장치에 있어서, 상기 다수의 메모리 셀 그룹에 대한 데이터는, 상기 다수의 메모리 그룹의 판독 또는 기록 경로의 일부분인 제 1 부분에서 서로 다른 버스를 통하여 전송되고, 그리고 상기 제어 회로부는 상기 다수의 메모리 셀 그룹의 각각에 대한 데이터와 상기 리던던시 메모리 셀 그룹에 대한 데이터를, 상기 다수의 메모리 셀 그룹의 판독 또는 기록 경로의 다른 부분인 제 2 부분에서 공통 버스를 통하여 전송한다.
본 발명의 또 다른 태양에 따르면, 다수의 메모리 셀 어레이에 대응하는 리던던시 메모리 셀 어레이로서, 상기 다수의 메모리 셀 어레이에 대한 데이터가 서로 다른 버스를 통하여 전송되는 상기 리던던시 메모리 셀 어레이를 제공하는 단계, 및 상기 다수의 메모리 셀 어레이중 어떤 것의 하나 이상의 불량 메모리 셀에 대한 데이터를 대신하여 상기 리던던시 메모리 셀 어레이의 하나 이상의 메모리 셀에 대한 데이터를 전송하는 단계를 포함하는 반도체 메모리 장치내의 불량 메모리 셀을 구제하는 방법이 제공된다.
본 발명의 또 다른 태양에 따르면, 상술된 반도체 메모리 장치내의 불량 메모리 셀을 구제하는 방법에 있어서, 상기 다수의 메모리 셀 어레이에 대한 데이터는, 상기 다수 메모리 셀 어레이의 판독 또는 기록 경로의 일부분인 제 1 부분에서 서로 다른 버스를 통하여 전송되고, 상기 방법은 입력 컬럼 주소가 상기 다수의 메모리 셀 어레이중 하나의 불량 컬럼의 컬럼 주소와 동일한지를 결정하는 단계를 더 포함하며, 상기 입력 컬럼이 상기 다수의 메모리 셀 어레이중 하나의 불량 컬럼의 컬럼 주소와 일치할 경우, 상기 다수의 메모리 셀 어레이중 하나의 상기 불량 컬럼의 데이터를 대신하여 상기 리던던시 메모리 셀 어레이의 데이터를, 상기 다수의 메모리 셀 어레이의 판독 또는 기록 경로의 다른 부분인 제 2 부분에서 상기 다수의 메모리 셀 어레이중 상기 하나에 공통한 버스를 통하여 전송한다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치의 일반적인 구조를 도시하는 블록도.
도 2 는 도 1 의 반도체 메모리 장치의 상세한 구조를 도시하는 부분 블록도.
도 3 은 도 2 의 반도체 메모리 장치에 사용되는 리던던시 제어 회로 (43)의 구조의 예를 도시하는 부분 블록 회로도.
도 4 는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하는 타이밍도.
도 5 는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 상세한 구조를 도시하는 부분 블록도.
도 6 은 종래 기술에 따른 반도체 메모리 장치의 구조를 도시하는 블록도.
도 7 은 도 6 에 도시된 종래 기술의 반도체 메모리 장치의 동작을 설명하는 타이밍 챠트.
본 발명의 실시예가 첨부 도면을 참조로 설명된다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치의 일반적인 구조를 도시하는 블록도이다. 도 1 에 도시된 바와 같이, 반도체 메모리 장치는 DQ1 정상 셀 어레이 (100), DQ2 정상 셀 어레이 (200), 및 DQ1/2 리던던시 셀 어레이 (300)로 구성된다. DQ1과 DQ2는 반도체 메모리 장치의 입력/출력 단자를 지정한다. DQ1 정상 셀 어레이 (100)는 입력/출력 단자 (DQ1)에 대응한다. DQ2 정상 셀 어레이 (200)는 입력/출력 단자 (DQ2)에 대응한다. DQ1/2 리던던시 셀 어레이 (300)는 입력/출력 단자 (DQ1,DQ2)에 대응한다.
또한, 반도체 메모리 장치는 주변 회로 (51), 로우 디코더 (52), 기판 선택 신호 생성 회로 (53), 주소 생성 회로 (54), 및 내부 클록 생성 회로 (ICG)(55)로 구성된다. 주변 회로 (51)는 로우 주소 스트로브 신호 (RASB), 컬럼 주소 스트로브 신호 (CASB), 기록 인에이블 신호 (WEB), 및 칩 선택 신호 (CSB)등의 여러 제어 신호를 수신하는 인터페이스 회로이고, 로우 시스템 제어 신호 (RSYSC)와 컬럼 시스템 제어 신호 (CSYSC)등의 내부 제어 신호를 생성한다. 주변 회로 (51)의 동작, 구조, 및 기능은 당업자들에게는 쉽게 이해된다. 주소 생성 회로 (54)는 외부 주소 신호 (ADD)를 수신하고, 컬럼 주소 신호 (YADD)와 로우 주소 신호 (XADD)를 생성한다. 기판 선택 신호 생성 회로 (53)는 주소 생성 회로 (54)로부터의 로우 주소 신호 (XADD)의 하나 이상의 상부 비트를 수신하여 기판 선택 신호 (PSEL1 내지 PSELm)를 생성한다. 로우 디코더 (52)는 주소 생성 회로 (54)로부터의 로우 주소 신호 (XADD)의 하부 비트를 수신하여, 워드 신 (WL)에 공급되는 워드 선 선택 신호를 생성한다. 내부 클록 생성 회로 (55)는 외부 클록 신호 (CLK)를 수신하고, 버퍼링, 타이밍 조정등을 수로하여 내부 클록 신호 (ICLK)를 생성한다. 내부 클록 신호 (ICLK)는 외부 회로 (51)와 주소 생성 회로 (54)에 공급된다.
반도체 메모리 디바이스는 입력/출력 회로 (41), 데이터 증폭기 (33), 기록 증폭기 (35), 컬럼 디코더 (37), 입력/출력 회로 (42), 데이터 증폭기 (34), 기록 증폭기 (36), 컬럼 디코더 (38), 리던던시 컬럼 디코더 (39), 및 리던던시 제어 회로 (43)를 더 포함한다.
도 2 는 도 1 에 도시된 반도체 메모리 디바이스의 상세한 구조를 도시하는 부분 블록도이다. 도 2 에 도시된 바와 같이, DQ1 정상 셀 어레이 (100)는 컬럼 디코더 (37)에 접속된 다수의 (n) 컬럼 스위치 선 (YSW11 내지 YSW1n), 데이터 증폭기 (33)와 기록 증폭기 (35)에 접속된 전체 입력/출력 버스 (GIOBUS1), 및 기판 선택 신호 생성 회로 (53) (도 1)에 접속된 다수의 (m) 선택 신호 선 (PSEL1 내지 PSELm)으로 구성된다. DQ1 정상 셀 어레이 (100)는 해당 컬럼의 컬럼 스위치 선 (YSW11 내지 YSW1n)에 각각 접속된 다수의 센스 증폭기 (SA) (13,14,15,16), 비트 선 (BL)(도 1)을 통하여 센스 증폭기 (SA)중 해당하는 하나에 각각 접속된 다수의 메모리 셀 그룹 (1,2,3,4), 다수의 (m) 스위치 회로 (25,26) 및 다수의 (m) 지역 입력/출력 버스 (LIOBUS11 내지 LIOBUS1m)를 더 포함한다. 스위치 회로 (25,26) 각각은 전체 입력/출력 버스 (GIOBUS1)와 지역 입력/출력 버스 (LIOBUS11 내지 BIOBUS1m)중 해당하는 하나 사이에 접속되어 있다. 또한, 스위치 회로 (25,26)의 각각은 기판 선택 선 (PSELm 내지 PSEL1)중 해당하는 하나에 접속되고, 기판 선택 선 (PSELm 내지 PSEL1)중 해당하는 하나로부터 공급되는 기판 선택 신호에 의하여 온/오프 제어된다.
DQ2 정상 셀 어레이 (200)는 컬럼 디코더 (38)에 접속된 다수의 (n) 컬럼 스위치 선 (YSW21 내지 YSW2n), 데이터 증폭기 (34)와 기록 증폭기 (36)에 접속된 전체 입력/출력 버스 (GIOBUS2), 및 기판 선택 신호 생성 회로 (53) (도 1)에 접속된 다수의 (m) 기판 선택 신호 (PSEL1 내지 PSELm)로 구성된다. DQ2 정상 셀 어레이 (200)는 해당 컬럼의 컬럼 스위치 선 (YSW21 내지 YSW2n)에 각각 접속된 다수의 센스 증폭기 (SA)(19,20,21,22), 비트 선 (BL) (도 1)을 통하여 센스 증폭기 (SA)중 해당하는 하나에 각각 접속된 다수의 메모리 셀 그룹 (7,8,9,10), 다수의 (m) 스위치 회로 (29,30), 및 다수의 (m) 지역 입력/출력 버스 (LIOBUS21 내지 LIOBUS2m)를 더 포함한다. 스위치 회로 (29,30) 각각은 전체 입력/출력 버스 (GIOBUS2)와 지역 입력/출력 버스 (LIOBUS21 내지 LIOBUS2m)중 해당하는 하나 사이에 접속된다. 또한, 스위치 회로 (29,30)의 각각은 기판 선택 선 (PSELm 내지 PSEL1)중 해당하는 하나에 접속되고, 기판 선택 선 (PSELm 내지 PSEL1)중 해당하는 하나로부터 공급되는 기판 선택 신호에 의하여 온/오프 제어된다.
DQ1/2 리던던시 셀 어레이 (300)는, 예를들어, 리던던시 컬럼 디코더 (39)에 접속된 두 개의 리던던시 컬럼 스위치 선 (RYSW1,RYSW2), 데이터 증폭기 (33)와 기록 증폭기 (35)에 접속되고, 더욱이 데이터 증폭기 (34)와 기록 증폭기 (36)에도 접속된 공통 리던던시 전체 입력/출력 버스 (RGIOBUS), 및 기판 선택 신호 생성 회로(53) (도 1)에 접속된 다수의 (m) 기판 선택 신호 선 (PSEL1 내지 PSELm)을 포함한다. 편의상 2 개의 리던던시 컬럼 스위치 선이 도 2 에 도시되어 있지만, 리던던시 컬럼 스위치 선의 수, 즉 리던던시 컬럼의 수는 요구되는 대치 확률등에 따라서 어떤 수라도 될 수 있다. DQ1/2 리던던시 셀 어레이 (300)는 해당 컬럼의 리던던시 컬럼 스위치 선 (RYSW1,RYSW2)에 각각 접속된 다수의 센스 증폭기 (17,18,23,24), 비트 선 (BL) (도 1)을 통하여 해당하는 센스 증폭기 (SA)중 하나에 각각 접속되는 다수의 리던던시 메모리 셀 그룹 (5,6,11,12), 다수의 (m) 스위치 회로 (27,28), 및 다수의 (m) 리던던시 지역 입력/출력 버스 (RLIOBUS11 내지 RLIOBUS1m)를 더 포함한다. 스위치 회로 (27,28)의 각각은 리던던시 전체 입력/출력 버스 (RGIOBUS)와 리던던시 지역 입력/출력 버스 (RLIOBUS11 내지 RLIOBUS1m)중 해당하는 하나 사이에 접속된다. 또한, 스위치 회로 (27,28)의 각각은 기판 선택 선 (PSELm 내지 PSEL1)중 해당하는 하나에 접속되고, 기판 선택 선 (PSELm 내지 PSEL1)중 해당하는 하나로부터 공급되는 기판 선택 신호에 의하여 온/오프 제어된다.
데이터 증폭기 (33)는 전체 입력/출력 버스 (GIOBUS1)와 리던던시 전체 입력/출력 버스 (RGIOBUS)에 접속된 데이터 입력을 구비하며, 이 버스중 하나로부터 데이터 신호를 수신한다. 또한, 데이터 증폭기 (33)는 데이터 증폭기 (33)에 입력하기 위한 전체 입력/출력 버스 (GIOBUS1) 또는 리던던시 전체 입력/출력 버스 (RGIOBUS)로부터의 데이터 중 하나를 선택하는 DQ1 컬럼 리던던시 선택 신호 (YREDDQ1)를 수신하는 신호 입력을 구비한다. 데이터 증폭기 (33)의 출력 단자는 판독/기록 버스 (RWBUS1)에 접속되어 데이터 신호를 출력한다.
기록 증폭기 (35)는 전체 입력/출력 버스 (GIOBUS1)와 리던던시 전체 입력/출력 버스 (RGIOBUS)에 접속된 데이터 출력을 구비하고, 데이터 신호를 이 버스중 하나에 출력한다. 또한, 기록 증폭기 (35)는 기록 증폭기 (35)로부터 전체 입력/출력 버스 (GIOBUS1) 또는 리던던시 전체 입력/출력 버스 (RGIOBUS)로의 데이터 신호의 데이터 출력 경로를 선택하는 DQ1 컬럼 리던던시 선택 신호 (YREDDQ1)을 수신하는 신호 입력을 구비한다. 기록 증폭기 (35)의 입력 단자는 기록/판독 버스 (RWBUS1)에 접속되어 데이터 신호를 수신한다.
입력/출력 회로 (41)는 외부 입력/출력 단자 (DQ1)와 판독/기록 버스 (RWBUS1)사이에 접속되어 인터페이스 회로로 작동한다.
컬럼 디코더 (37)는 주소 생성 회로 (54) (도 1)로 부터의 컬럼 주소 신호 (YADD)를 수신하고, 다수의 (n) 컬럼 스위치 신호를 컬럼 스위치 선 (YSW11 내지 YSW1n)에 출력한다. 컬럼 스위치 신호는 컬럼 주소 신호 (YADD)를 디코딩하여 얻어지고, DQ1 정상 셀 어레이 (100)의 컬럼을 선택하는데 사용된다.
데이터 증폭기 (34)는 전체 입력/출력 버스 (GIOBUS2)와 리던던시 전체 입력/출력 버스 (RGIOBUS)에 접속된 데이터 입력을 구비하고, 이 버스중 하나로부터 데이터 신호를 수신한다. 또한, 데이터 증폭기 (34)는 데이터 증폭기 (34)에 입력하기 위한 전체 입력/출력 버스 (GIOBUS2) 또는 리던던시 전체 입력/출력 버스 (RGIOBUS)로부터의 데이터 신호중 하나를 선택하는 DQ2 컬럼 리던던시 선택 신호 (YREDDQ2)를 수신하는 신호 입력을 구비한다. 데이터 증폭기 (34)의 출력 단자는 판독/기록 버스 (RWBUS2)에 접속되어 데이터 신호를 출력한다.
기록 증폭기 (36)는 전체 입력/출력 버스 (GIOBUS2)와 리던던시 전체 입력/출력 버스 (RGIOBUS)에 접속된 데이터 출력을 구비하며, 데이터 신호를 이 버스중 하나에 출력한다. 또한, 기록 증폭기 (36)는 기록 증폭기 (36)으로부터 전체 입력/출력 버스 (GIOBUS2) 또는 리던던시 전체 입력/출력 버스 (RGIOBUS)로의 데이터 신호의 데이터 출력 경로를 선택하는 DQ2 컬럼 리던던시 선택 신호 (YREDDQ2)를 수신하는 신호 입력을 구비한다. 기록 증폭기 (36)의 입력 단자는 판독/기록 버스 (RWBUS2)에 접속되어 데이터 신호를 수신한다.
입력/출력 회로 (42)는 외부 입력/출력 단자 (DQ2)와 판독/기록 버스 (RWBUS2)사이에 접속되어 인터페이스 회로로 작동한다.
컬럼 디코더 (38)는 주소 생성 회로 (54) (도 1)로부터 컬럼 주소 신호 (YADD)를 수신하고, 다수의 (n) 컬럼 스위치 신호를 컬럼 스위치 선 (YSW21 내지 YSW2n)에 출력한다. 컬럼 스위치 신호는 컬럼 주소 신호 (YADD)를 디코딩함으로써 얻어지고, DQ2 정상 셀 어레이 (200)의 컬럼을 선택하는데 사용된다.
리던던시 컬럼 디코더 (39)는 리던던시 제어 회로 (43)로부터 제 1 컬럼 리던던시 선택 신호 (YRED1)와 제 2 컬럼 리던던시 선택 신호 (YRED2)를 입력으로 수신하고, 리던던시 컬럼 스위치 신호를 리던던시 컬럼 스위치 선 (RYSW1,RYSW2)에 출력한다.
리던던시 제어 회로 (43)는 주소 생성 회로 (54) (도 1)로부터 컬럼 주소 신호 (YADD)를 수신하고, 리던던시 컬럼 디코더 (39)에 공급되는 제 1 컬럼 리던던시 선택 신호 (YRED1)와 제 2 컬럼 리던던시 선택 신호 (YRED2)를 출력한다. 또한, 리던던시 제어 회로 (43)는 데이터 증폭기 (33)와 기록 증폭기 (35)에 공급되는 DQ1 컬럼 리던던시 선택 신호 (YREDDQ1) 및 데이터 증폭기 (34)와 기록 증폭기 (36)에 공급되는 DQ2 컬럼 리던던시 선택 신호 (YREDDQ2)를 각각 출력한다.
상술된 리던던시 제어 회로 (43)의 구조의 예를 나타내는 블록도가 도 3 에 도시되어 있다. 도 3 에 도시된 바와 같이, 리던던시 제어 회로 (43)는 컬럼 주소 신호 (YADD)를 수신하고 제 1 컬럼 리던던시 선택 신호 (YRED1)와 제 2 컬럼 리던던시 선택 신호 (YRED2)를 각각 생성하는 리던던시 주소 ROM (43A,43B)으로 구성된다. 리던던시 주소 ROM (43A)은 DQ1 정상 셀 어레이 (100)의 불량 컬럼의 컬럼 주소를 저장하고, 입력 컬럼 주소 신호 (YADD)가 저장된 컬럼 주소와 일치할 경우 제 1 컬럼 리던던시 선택 신호 (YRED1)를 생성, 즉 활성화 시킨다. 리던던시 주소 ROM (43B)은 DQ2 정상 셀 어레이 (200)의 불량 컬럼의 컬럼 주소를 저장하고, 입력 컬럼 주소 신호 (YADD)가 저장된 컬럼 주소와 일치할 경우 제 2 컬럼 리던던시 선택 신호 (YRED2)를 생성, 즉 활성화 시킨다. 리던던시 주소 ROM은 리던던시 메모리 셀 어레이 (300)의 해당하는 각 컬럼에 제공된다. 또한, 다른 구조로서, 제 1 및 제 2 컬럼 리던던시 선택 신호 (YRED1,YRED2)등의 컬럼 리던던시 선택 신호의 각각은 DQ1 정상 셀 어레이 (100) 또는 DQ2 정상 셀 어레이 (200)의 불량 컬럼을 대치하는데 사용되는 DQ1/2 리던던시 셀 어레이 (300)의 컬럼을 지시하는 다수 비트 주소 신호가 될 수 있다.
리던던시 제어 회로 (43)는 리던던시 DQ ROM (43C,43D)을 더 포함한다. 리던던시 DQ ROM (43C,43D)은 DQ1 컬럼 리던던시 선택 신호 (YREDDQ1)와 DQ2 컬럼 리던던시 선택 신호 (YREDDQ2)를 생성하는데 사용되고, 이는 정상 셀 어레이 DQ1 또는 DQ2가 리던던시 메모리 셀 어레이 (300)에 의하여 대치된 컬럼을 나타낸다. 리던던시 DQ ROM (43C,43D)의 각각은 고정된 논리 레벨을 구비하는 신호를 출력한다. DQ ROM (43C)은 DQ1 정상 셀 어레이 (100)에 대응하고, DQ ROM (43D)은 DQ2 정상 셀 어레이 (200)에 대응한다.
리던던시 제어 회로 (43)는 다수의 논리 게이트 (G1 내지 G6)를 더 포함한다. AND 논리 게이트 (G1)는 리던던시 주소 ROM (43A)의 출력 (YRED1)과 리던던시 DQ ROM (43C)의 출력의 논리 곱 (논리 AND)을 취한다. AND 논리 게이트 (G2)는 리던던시 주소 ROM (43B)의 출력 (YRED2)과 리던던시 DQ ROM (43D)의 출력의 논리 곱을 취한다. AND 논리 게이트 (G3)는 리던던시 주소 ROM (43A)의 출력 (YRED1)과 리던던시 DQ ROM (43C)의 출력의 반전의 논리 곱을 취한다. AND 게이트 (G4)는 리던던시 주소 ROM (43B)의 출력 (YRED2)과 리던던시 DQ ROM (43D)의 출력의 반전의 논리곱을 취한다. OR 논리 게이트 (G5)는 AND 논리 게이트 (G1)의 출력과 AND 논리 게이트 (G2)의 출력의 논리 합 (논리 OR)을 취한다. OR 논리 게이트 (G6)는 AND 논리 게이트 (G3)의 출력과 AND 논리 게이트 (4)의 출력의 논리 합을 취한다. OR 논리 게이트 (G5,G6)의 출력은 각각 DQ1 컬럼 리던던시 선택 신호 (YREDDQ1)와 DQ2 컬럼 리던던시 선택 신호 (YREDDQ2)로 출력된다.
다음, 본 실시예의 반도체 메모리 장치의 전체 동작이 도 4 의 타이밍도를 참조로 상세히 설명된다. 외부 클록 (CLK)에 동기하여 동작하는 동기형 반도체 메모리 장치의 경우, 모드가 예를들어 판독 모드로 설정되면, 컬럼 주소 (YADD)는 주소 생성 회로 (54) 내에서 내부 주소 생성 회로 (ICG)(55)내의 외부 클록 (CLK)으로부터 생성된 내부 클록 (ICLK)의 상승 에지에 동기하여 생성된다. 도 4 의 예에서, 컬럼 주소 (YADD)는 4 개의 주기에서 순차적으로 생성된다. 이들 중, 제 2 주기에서 생성된 컬럼 주소 (YADD)는 DQ1/2 리던던시 셀 어레이 (300)의 리던던시 컬럼에 의하여 대체되어야하는 DQ1 정상 셀 어레이 (100)의 불량 컬럼에 대응하는 컬럼 주소이고, 제 4 주기에서 생성된 컬럼 주소 (YADD)는 DQ1/2 리던던시 셀 어레이 (300)의 리던던시 컬럼에 의하여 대체되어야 하는 DQ1 정상 셀 어레이 (100)의 다른 불량 컬럼에 대응하는 다른 컬럼 주소로 간주된다.
제 1 내지 제 4 주기에서, 컬럼 스위치 신호 (YSW11 내지 YSW1n)와 컬럼 스위치 신호 (YSW21 내지 YSW2n)는 생성된 컬럼 주소 (YADD)에 따라서 변화한다. 각 주기에서, DQ1 정상 셀 어레이 (100)에 입력된 다수의 컬럼 스위치 신호중 하나와 DQ2 정상 셀 어레이 (200)에 입력된 다수의 컬럼 스위치 신호 중 하나는 각각 활성화된다. 활성화된 컬럼 스위치 선에 접속된 센스 증폭기로부터, 데이터는 워드 선 (WL)에 의하여 선택된 메모리 셀에 기록된 데이터에 따라서 지역 입력/출력 버스에 전송된다.
또한, 기판 선택 신호 생성 회로 (53)로부터의 다수의 기판 선택 신호 (PSEL1 내지 PSELm)중 하나는 주소 생성 회로 (54)로부터 공급되는 로우 주소 (XADD)에 따라서 활성화된다. 이로 인하여, DQ1 정상 셀 어레이 (100)와 DQ2 정상 셀 어레이 (200)의 각각의 다수의 스위치 회로중 하나는 활성화되고, 활성화된 스위치 회로에 접속된 지역 입력/출력 버스의 데이터는 전체 입력/출력 버스 (GIOBUS1, GIOBUS2)의 각각에 전송된다.
제 2 주기에서 생성된 컬럼 주소 (YADD)는 교체되어야 할 DQ1 정상 셀 어레이 (100)의 컬럼 주소이므로, DQ1 컬럼 리던던시 선택 신호 (YREDDQ1)는 활성화 레벨 (H)이 되고, 제 1 컬럼 리던던시 선택 신호 (YRED1)는 활성화 레벨 (H)이 된다. 더욱이, 제 4 주기에서 생성된 컬럼 주소 (YADD)는 교체되어야할 DQ1 정상 셀 어레이 (100)의 컬럼 주소이므로, DQ1 컬럼 리던던시 선택 신호 (YREDDQ1)는 활성화 레벨 (H)이 되고, 제 2 컬럼 리던던시 선택 신호 (YRED2)는 활성화 레벨 (H)이 된다.
그러므로, 제 2 주기에서는, 리던던시 컬럼 스위치 선 (RYSW1)은 제 1 컬럼 리던던시 선택 신호 (YRED1)에 응답하여 선택되고, 데이터는 RYSW1에 접속된 센스 증폭기로부터의 워드 선 (WL)에 의하여 선택되는 메모리 셀에 기록된 데이터에 따라서 리던던시 지역 입력/출력 버스 (RLIOBUS11 내지 RLIOBUS1m)에 전송된다. 더욱이, 다수의 기판 선택 신호 (PSEL1 내지 PSELm)중 하나는 활성화되어, 활성화된 스위치 회로 (SW)에 접속된 리던던시 지역 입력/출력의 데이터는 리던던시 전체 입력/출력 버스 (RGIOBUS)에 전송된다.
더욱이, 제 4 주기에서는, 리던던시 컬럼 스위치 선 (RYSW2)은 제 2 컬럼 리던던시 선택 신호 (YRED2)에 응답하여 선택되고, 데이터는 RYSW2에 접속된 센스 증폭기로부터의 워드 선 (WL)에 의하여 선택되는 메모리 셀내의 기록된 데이터에 따라서 리던던시 지역 입력/출력 버스 (RLIOBUS11 내지 RLIOBUS1m)에 전송된다. 더욱이, 기판 선택 신호 (PSEL1 내지 PSELm)의 하나에 의하여 활성화된 스위치 회로 (SW)에 접속된 리던던시 지역 입력/출력 버스의 데이터는 리던던시 전체 입력/출력 버스 (RGIOBUS)에 전송된다.
데이터 증폭기 (33)와 기록 증폭기 (35)는 DQ1 컬럼 리던던시 선택 신호 (YREDDQ1)가 활성화되면 데이터가 전체 입력/출력 버스 (GIOBUS1)를 통하여 전송되는 것이 아니라 리던던시 전체 입력/출력 버스 (RGIOBUS)를 통하여 전송될 수 있고, DQ1 컬럼 리던던시 선택 신호 (YREDDQ1)가 비활성화 상태이면, 데이터는 리던던시 전체 입력/출력 버스 (RGIOBUS)를 통하여 전송되는 것이 아니라, 전체 입력/출력 버스 (GIOBUS1)를 통하여 전송되도록 제어된다. 데이터 증폭기 (34)와 기록 증폭기 (36)는 DQ2 컬럼 리던던시 선택 신호 (YREDDQ2)가 활성화되면, 데이터는 전체 입력/출력 버스 (GIOBUS2)를 통하여 전송되는 것이 아니라 리던던시 글로벌 입력/출력 버스 (RGIOBUS)를 통하여 전송될 수 있고, DQ2 컬럼 리던던시 선택 신호 (YREDDQ2)가 비활성화 상태이면, 데이터는 리던던시 전체 입력/출력 버스 (RGIOBUS)를 통하여 전송되는 것이 아니라, 전체 입력/출력 버스 (RGIOBUS2)를 통하여 전송될 수 있도록 제어된다.
그러므로, 전체 입력/출력 버스 (GIOBUS1,GIOBUS2)의 데이터는 제 1 주기에서 판독/기록 버스 (RWBUS1,RWBUS2)에 각각 전송되고, 리던던시 전체 입력/출력 버스 (RGIOBUS)의 데이터와 전체 입력/출력 버스 (GIOBUS2)의 데이터는 제 2 주기에서 각각 전송되고, 전체 입력/출력 버스 (GIOBUS1,GIOBUS2)의 데이터는 제 3 주기에서 전송되고, 그리고 리던던시 전체 입력/출력 버스 (RGIOBUS)의 데이터와 전체 입력/출력 버스 (GIOBUS2)의 데이터는 제 4 주기에서 각각 전송된다.
본 발명의 다른 실시예가 설명된다.
도 5 는 본 발명의 다른 실시예의 반도체 메모리 장치의 구조를 도시하는 블록도이다. 도 5 에서, 도 1 및 도 2 에 대응하는 구성요소는 동일한 참조부호에 의하여 지정되고 설명은 생략되었다. 본 실시예에서, 반도체 메모리 장치는 도 1 및 도 2 에 도시된 DQ1 정상 셀 어레이 (100) 대신에 제 1 정상 셀 어레이 (100a)를, DQ2 정상 셀 어레이 (200) 대신에 제 2 정상셀 어레이 (200a)을, DQ1/2 리던던시 셀 어레이 (300) 대신에 리던던시 셀 어레이 (300a)를 포함한다. 추가적으로, 도 5 의 반도체 메모리 장치는 도 1 과 도 2 에 도시된 입력/출력 회로 (42), 판독/기록 버스 (RWBUS2), 및 입력/출력 단자 (DQ2)를 포함하지 않는다. 데이터 증폭기 (34)와 기록 증폭기 (36)는 판독/기록 버스 (RWBUS1)를 통하여 입력/출력 회로 (41)에 접속된다.
도 1 과 도 2 의 실시예에서, 공통 리던던시 셀 어레이 (300)는 다른 입력/출력 단자 (DQ1,DQ2)에 대응하는 정상 셀 어레이 (100,200)에 사용되지만, 본 실시예에서는 공통 리던던시 셀 어레이 (300a)는 단일 공통 입력/출력 단자 (DQ1)에 접속된 다른 데이터 증폭기와 기록 증폭기에 접속된 제 1 정상 셀 어레이 (100a)와 제 2 정상 셀 어레이 (200a)에 사용된다. 도 1 과 도 2 의 실시예에서와 같이, 데이터는 다른 지역 입력/출력 버스와 전체 입력/출력 버스를 통하여 정상적으로 전송된다. 불량셀이 리던던시 셀로 교체된 후, 데이터는 공통 리던던시 지역 입력/출력 버스와 컬럼 리던던시 전체 입력/출력 버스를 통하여 전송된다.
다음, 상술된 실시예의 장점에 대하여 설명한다.
일 예로써, 도 1 및 도 2 의 구조에서, 컬럼 주소 공간은 Y = 0 내지 225, 정상 셀 어레이의 수는 2, 즉 256 컬럼 스위치 선은 DQ1 정상 셀 어레이와 DQ2 정상 셀 각각에 제공되고, 4 개의 리던던시 컬럼 스위치 선, 즉 4 개의 예비 컬럼이 전체적으로 준비된 경우를 고려하자.
종래 기술에 있어, 이런 구조에서는, 두 예비 컬럼은 DQ1 정상 셀 어레이와 DQ2 정상 셀 어레이 각각에 할당된다. 이 시점에서, 전체적으로 하나의 불량 컬럼 선이 있는 경우의 구제 확률 (Q1)과 전체적으로 두개의 불량 컬럼 선이 있는 경우의 구제 확률 (Q2)은 둘 다 명백히 100% 이다. 3 개의 불량 선을 구제하기 위해서는, 하나의 불량 선과 두개의 불량 선은 DQ1 정상 셀 어레이와 DQ2 정상 셀 어레이에 각각 분할 또는 반대로 분할 되어야만 한다. 그러므로, 이 경우의 구제 확률 (Q3)은
Q3 = (1 - 2/23) x 100 = 75 (%).
이와 유사하게, 4 개의 불량 선이 있는 경우, 확률 (Q4)은
Q4 = [1-(4C2)/24] x 100 = 37.5 (%).
더욱이, 5 개 이상의 불량 선이 있는 경우, 구제 확률은 명백히 0%이다.
그동안, 본 발명에 따르면, 4 개의 예비 컬럼은 DQ1 정상 셀 어레이와 DQ2 정상 셀 어레이에 사용될 수 있다. 전체적으로 하나의 불량 선이 있는 경우, 확률 (R1)은 명백히 100%이다. 두 개의 불량선이 구제될 확률 (R2)에 있어, 만약 두 개의 불량 선 중 하나가 DQ1 정상 셀 어레이에 대한 것이고, 다른 하나는 DQ2 정상 셀 어레이에 대한 것이며, 동일한 컬럼 주소를 구비하면, 불량 선은 구제되지 않는다고 가정할 필요가 있다. 이는 오직 하나의 리던던시 전체 입력/출력 버스가 DQ1 정상 셀 어레이와 DQ2 정상 셀 어레이를 위하여 준비되고, 데이터가 DQ1 정상 셀 어레이와 DQ2 정상 셀 어레이를 통하여 동시에 접근될 경우 서로 충돌하기 때문이다.
이로 인하여, 확률 (R2)은
R2 = [1 - 1/(512-1)] x 100 = 99.998(%) 이다.
3 개와 4 개의 불량 선이 있는 경우의 구제 확률 (R3,R4)은 각각
R3 = [1 - 1/(512-1)] x3C1x 100 = 99.414(%)와
R4 = [1 - 1/(512-1)] x4C2x 100 = 98.826 (%) 이다.
말할 필요도 없이, 전체적으로 불량 선의 수가 5 이상이면, 구제 확률은 0% 이다.
상술된 바로 부터 이해하겠지만, 불량선의 수가 3 과 4 인 경우, 구제 확률은 종래 메모리 장치의 대치 확률로부터 크게 향상되었다. 불량 선의 수가 2 인 경우, 구제 확률은 종래 메모리 장치의 확률보다 약간 낮다. 그렇지만, 3 개 또는 4 개의 불량 선의 경우의 향상은 훨씬 우수하며, 전체적으로 큰 장점이 본 발명에서 기대된다.
상술된 바와 같이, 본 발명에 따르면, 공통 리던던시 메모리 셀 어레이는 다른 버스를 통하여 판독 또는 기록되는 다수의 메모리 셀 어레이에 제공되고, 공통 버스는 리던던시 메모리 셀 어레이를 판독 또는 기록하는데 사용된다. 또한, 다수의 메모리 셀 어레이의 각각에 대한 데이터와 공통 리던던시 메모리 셀 어레이에 대한 데이터는, 예를 들어 데이터 증폭기/기록 증폭기와 입력/출력 단자간의 공통 버스를 통하여 전송된다. 그러므로, 리던던시 메모리 셀을 효율적으로 활용하는 것과 불량 메모리 셀의 대치 확률을 증가 시키는 것이 가능하다.
상술한 명세서에서, 본 발명은 특정 실시예를 참조로 설명되었다. 그렇지만, 청구항에 있어서와 같이 본 발명의 범위를 벗어나지 않으며 수정과 변경이 가능하다는 것을 당업자들은 알 것이다. 예를 들어, 상기 실시예에서, 하나의 리던던시 메모리 셀 어레이는 2 개의 정상 셀 어레이에 대하여 제공된다. 그렇지만, 하나의 리던던시 메모리 셀 어레이는 2 개의 정상 셀 어레이 이상을 대치하는데 사용될 수 있다. 또한, 정상 셀 어레이의 세트에 대응하는 다수의 리던던시 메모리 셀 어레이 각각을 제공하는 것이 가능하다. 그러므로, 명세서와 도면은 제한적인 요소가 아닌 도시적 요소로 간주되며, 이런 모든 변경은 본 발명의 범위내에 포함되도록 의도된다. 그러므로, 본 발명은 첨부된 청구항의 범위내에 모든 변화와 변경을 포함한다.

Claims (17)

  1. 다수의 메모리 셀 그룹으로서, 상기 다수의 메모리 셀 그룹에 대한 데이터가 서로 다른 버스를 통하여 전송되는 상기 다수의 메모리 셀 그룹;
    상기 다수의 메모리 셀 그룹에 공통인 리던던시 메모리 셀 그룹; 및
    상기 다수의 메모리 셀 그룹중 어떤 것 중의 하나 이상의 불량 메모리 셀에 대한 데이터를 대신하여 상기 리던던시 메모리 셀 그룹중 하나 이상의 메모리 셀에 대한 데이터를 전송하는 제어 회로부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 다수의 메모리 셀 그룹에 대한 데이터는, 상기 다수의 메모리 그룹의 판독 또는 기록 경로의 일부분인 제 1 부분에서 서로 다른 버스를 통하여 전송되고, 그리고
    상기 제어 회로부는 상기 다수의 메모리 셀 그룹의 각각에 대한 데이터와 상기 리던던시 메모리 셀 그룹에 대한 데이터를, 상기 다수의 메모리 셀 그룹의 판독 또는 기록 경로의 다른 부분인 제 2 부분에서 공통 버스를 통하여 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 다수의 메모리 셀 그룹의 각각은 해당하는 상기 반도체 메모리 장치의 모든 다른 입력/출력 단자에 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 다수의 메모리 셀 그룹은 해당하는 공통 입력/출력 단자에 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 다수의 메모리 셀 그룹은 제 1 메모리 셀 그룹과 제 2 메모리 셀 그룹을 포함하고, 상기 제 1 메모리 셀 그룹과 상기 제 2 메모리 셀 그룹의 각각은 해당하는 상기 반도체 메모리 장치의 모든 다른 입력/출력 단자에 제공되고,
    상기 제 1 메모리 셀 그룹의 메모리 셀이 상기 리던던시 메모리 셀 그룹의 메모리 셀로 대치될 경우, 상기 리던던시 메모리 셀의 데이터는 상기 제 2 부분의 제 1 메모리 셀 그룹에 공통된 버스를 통하여 전송되도록 제어되고, 그리고
    상기 제 2 메모리 셀 그룹의 메모리 셀이 상기 리던던시 메모리 셀 그룹의 메모리 셀로 대치될 경우, 상기 리던던시 메모리 셀의 데이터는 상기 제 2 부분의 제 2 메모리 셀 그룹에 공통된 버스를 통하여 전송되도록 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 다수의 메모리 셀 그룹은 제 1 메모리 셀 그룹과 제 2 메모리 셀 그룹을 포함하고, 상기 제 1 메모리 셀 그룹과 상기 제 2 메모리 셀 그룹은 해당하는 공통 입력/출력 단자에 제공되고,
    상기 제 1 메모리 셀 그룹의 메모리 셀이 상기 리던던시 메모리 셀 그룹의 메모리 셀로 대치될 경우, 상기 리던던시 메모리 셀의 데이터는 상기 제 2 부분의 제 1 메모리 셀 그룹에 공통된 버스를 통하여 전송되도록 제어되고, 그리고
    상기 제 2 메모리 셀 그룹의 메모리 셀이 상기 리던던시 메모리 셀 그룹의 메모리 셀로 대치될 경우, 상기 리던던시 메모리 셀의 데이터는 상기 제 2 부분의 제 2 메모리 셀 그룹에 공통된 버스를 통하여 전송되도록 제어되는 것을 특징으로 하는 반도체 메모리 디바이스.
  7. 다수의 메모리 셀 어레이로서, 상기 다수의 메모리 셀에 대한 데이터는 제 1 부분의 서로 다른 버스를 통하여 전송되며, 상기 제 1 부분은 상기 다수의 메모리 셀 어레이의 판독 또는 기록 경로의 일부분인 상기 다수의 메모리 셀 어레이;
    상기 다수의 메모리 셀 어레이에 공통인 리던던시 메모리 셀 어레이;
    입력 컬럼 주소가 적어도 하나의 불량 메모리 셀을 포함하는 컬럼에 대응하는 상기 다수의 메모리 셀 어레이중 하나의 불량 컬럼 주소와 일치하는지에 따라서 선택 제어 신호를 생성하는 리던던시 제어 회로; 및
    상기 리던던시 제어 회로에 결합되고, 상기 선택 제어 신호에 응답하여 상기 다수의 메모리 셀 어레이 각각을 판독 또는 기록하는 상기 제 1 부분의 버스, 또는 상기 리던던시 메모리 셀 어레이를 판독 또는 기록하는 버스를 상기 다수의 메모리 셀 어레이와 상기 리던던시 메모리 셀 어레이에 공통적으로 제공되는 제 2 부분의 버스로 선택적으로 결합하는 버스 선택 회로를 포함하며, 상기 제 2 부분은 상기 다수의 메모리 셀 어레이와 상기 리던던시 메모리 셀 어레이의 판독 또는 기록의 경로의 다른 부분인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 부분은 상기 다수의 메모리 셀 어레이의 각각과 상기 버스 선택 회로간, 또는 상기 리던던시 메모리 셀 어레이와 상기 버스 선택 회로간의 경로인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제 2 부분은 상기 버스 선택 회로와 상기 반도체 메모리 장치의 입력/출력 단자간의 경로인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 다수의 메모리 셀 어레이 각각은 해당하는 상기 반도체 메모리 장치의 모든 다른 입력/출력 단자에 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 7 항에 있어서,
    상기 다수의 메모리 셀 어레이는 해당하는 공통 입력/출력 단자에 제공되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 7 항에 있어서,
    상기 다수의 메모리 셀 어레이는 제 1 메모리 셀 어레이와 제 2 메모리 셀 어레이를 포함하며, 상기 제 1 메모리 셀 어레이와 상기 제 2 메모리 셀 어레이 각각은 해당하는 상기 반도체 메모리 장치의 모든 다른 입력/출력 단자에 제공되고,
    상기 제 1 메모리 셀 어레이의 메모리 셀이 상기 리던던시 메모리 셀 어레이의 메모리 셀로 대치될 경우, 상기 리던던시 메모리 셀의 데이터는 상기 제 2 부분의 제 1 메모리 셀에 공통된 버스를 통하여 전송되도록 제어되고, 그리고
    상기 제 2 메모리 셀의 메모리 셀은 상기 리던던시 메모리 셀 어레이의 메모리 셀로 대치되고, 상기 리던던시 메모리 셀의 데이터는 상기 제 2 부분의 제 2 메모리 셀에 공통된 버스를 통하여 전송되도록 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 7 항에 있어서,
    상기 다수의 메모리 셀 어레이는 제 1 메모리 셀 어레이와 제 2 메모리 셀 어레이를 포함하며, 상기 제 1 메모리 셀 어레이와 상기 제 2 메모리 셀 어레이는 해당하는 공통 입력/출력 단자에 제공되고;
    상기 제 1 메모리 셀 어레이의 메모리 셀이 상기 리던던시 메모리 셀 어레이의 메모리 셀로 대치될 경우, 상기 리던던시 메모리 셀의 데이터는 상기 제 2 부분의 제 1 메모리 셀 어레이에 공통된 버스를 통하여 전송되도록 제어되고, 그리고
    상기 제 2 메모리 셀 어레이의 메모리 셀은 상기 리던던시 메모리 셀 어레이의 메모리 셀로 대치되고, 상기 리던던시 메모리 셀의 데이터는 상기 제 2 부분의 제 2 메모리 셀 어레이에 공통된 버스를 통하여 전송되도록 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 다수의 메모리 셀 어레이에 대응하는 리던던시 메모리 셀 어레이로서, 상기 다수의 메모리 셀 어레이에 대한 데이터가 서로 다른 버스를 통하여 전송되는 상기 리던던시 메모리 셀 어레이를 제공하는 단계; 및
    상기 다수의 메모리 셀 어레이중 어떤 것의 하나 이상의 불량 메모리 셀에 대한 데이터를 대신하여 상기 리던던시 메모리 셀 어레이의 하나 이상의 메모리 셀에 대한 데이터를 전송하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치내의 불량 메모리 셀을 구제하는 방법.
  15. 제 14 항에 있어서,
    상기 다수의 메모리 셀 어레이에 대한 데이터는, 상기 다수 메모리 셀 어레이의 판독 또는 기록 경로의 일부분인 제 1 부분에서 서로 다른 버스를 통하여 전송되고,
    상기 방법은 입력 컬럼 주소가 상기 다수의 메모리 셀 어레이중 하나의 불량 컬럼의 컬럼 주소와 동일한지를 결정하는 단계를 더 포함하고, 그리고
    상기 입력 컬럼이 상기 다수의 메모리 셀 어레이중 하나의 불량 컬럼의 컬럼 주소와 일치할 경우, 상기 다수의 메모리 셀 어레이중 하나의 상기 불량 컬럼의 데이터를 대신하여 상기 리던던시 메모리 셀 어레이의 데이터를, 상기 다수의 메모리 셀 어레이의 판독 또는 기록 경로의 다른 부분인 제 2 부분에서 상기 다수의 메모리 셀 어레이중 상기 하나에 공통한 버스를 통하여 전송하는 것을 특징으로 하는 반도체 메모리 장치의 불량 메모리 셀을 구제하는 방법.
  16. 제 14 항에 있어서,
    상기 다수의 메모리 셀 어레이의 각각은 해당하는 상기 반도체 메모리 디바이스의 모든 다른 입력/출력 단자에 제공되는 것을 특징으로 하는 반도체 메모리 디바이스의 불량 메모리 셀을 구제하는 방법.
  17. 제 14 항에 있어서,
    상기 다수의 메모리 셀 어레이는 해당하는 공통 입력/출력 단자에 제공되는 것을 특징으로 하는 반도체 메모리 디바이스의 불량 메모리 셀을 구제하는 방법.
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