JP2010140579A - 半導体記憶装置 - Google Patents

Abstract

【課題】散発的に発生するビット不良を救済可能な半導体記憶装置を改良する。
【解決手段】メモリセルアレイ２０と、メモリセルアレイ２０の外部に設けられ、メモリセルアレイ２０から読み出されたデータを増幅するリードアンプＲＡＭＰと、メモリセルアレイ２０の外部に設けられ、メモリセルアレイ２０に書き込むべきデータを増幅するライトアンプＷＡＭＰと、メモリセルアレイ２０の外部に設けられ、スイッチＳＷを介してリードアンプＲＡＭＰの入力端及びライトアンプＷＡＭＰの出力端に接続された救済用記憶素子ＳＣとを備える。これにより、メモリブロックの位置に応じてメインアンプＭＡＭＰと救済用記憶素子ＳＣの動作タイミングを変更する必要がなくなるとともに、救済用記憶素子ＳＣに接続するために必要な素子数を最小限とすることができる。
【選択図】図５

Description

本発明は半導体記憶装置に関し、特に、散発的に発生するビット不良を救済可能な半導体記憶装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、微細加工技術の進歩により年々増大している。しかしながら、微細化が進むに連れて１チップ当たりに含まれる欠陥メモリセルの数もますます増大しているというのが実情である。このような欠陥メモリセルは冗長メモリセルに置き換えられ、これによって欠陥のあるアドレスが救済される。

一般に、欠陥のあるアドレスは、複数のプログラムヒューズを含むヒューズ回路に記憶され、当該アドレスに対するアクセスが要求されると、上記ヒューズ回路の制御によって、欠陥メモリセルではなく冗長メモリセルに対して代替アクセスが行われることになる。このような欠陥アドレスは、ウェハ状態で行われる選別試験において検出され、検出された欠陥アドレスに応じてレーザビームを照射することにより、プログラムヒューズを切断する。

しかしながら、このようなアドレス置換を行った後においても、例えば、パッケージング時における熱ストレスなどにより、不良ビットが散発的に発生することがある。パッケージング後にこのような不良ビットが発見された場合、もはやレーザビームの照射によるアドレス置換を行うことはできないため、不良品として扱わざるを得ない。

このような問題を解決する方法として、レーザビームの照射によるアドレス置換に加えて、パッケージング後に発見された少数の不良ビットを救済可能な不良救済回路を設ける方法が提案されている。この場合、不良アドレスを記憶する回路としては、レーザビームの照射が必要なヒューズ回路ではなく、電気的に書き込み可能な不揮発性の記憶回路が用いられる。このような記憶回路としては、酸化膜の絶縁破壊を利用したいわゆる「アンチヒューズ回路」を用いることができる。

ここで、パッケージング後に発見される不良ビットの数は、選別試験時に発見される不良ビットに比べて、その数が極めて少数であることから、ワード線単位又はビット線単位での置換を行うのではなく、ビット単位での置換を行うことが好ましい。このような散発的ビット不良を救済可能な半導体記憶装置としては、特許文献１〜５に記載されたものが知られている。

特許文献１に記載された半導体記憶装置はＤＲＡＭであり、メモリセルアレイに含まれるセンスアンプ列にＳＲＡＭセルからなる救済用記憶素子を配置することによって、散発的なビット不良を救済可能としている。

特許文献２に記載された半導体記憶装置もＤＲＡＭであり、リードアンプの出力端及びライトアンプの入力端に救済用記憶素子を接続することによって、散発的なビット不良を救済可能としている。

特許文献３においては、救済回路が外部データ端子に接続される入出力回路（ＦＩＦＯ回路）の前段に、レギュラーメモリセル（１１０）のデータを読み出すメインアンプ（１５０）と並列に配置される（図１）。さらに、前記救済回路は、レギュラーメモリセル（１１０）へデータを書き込むライトアンプＷＢと並列に配置される（図３）。

特許文献４においては、救済回路がＤＲＡＭマクロ外のＬＯＧＩＣマクロ内に配置され（図２）、且つセレクタを介してＤＲＡＭマクロとＬＯＧＩＣマクロ間の入出力バス（ＭＵＸＯＵＴ）と並列に配置される（図３）。

特許文献５においては、第１の救済ビットレジスタがＤＱ入出力バッファ回路に接続されたリード／ライトバスを介して、第１のリード/ライトアンプに並列に配置される。
特開２００２−２９８５９６号公報 特開２００８−７１４０７号公報 特開２００８−７１４０７号公報 特開２００４−１５８０６９号公報 特開２００６−２６８９７０号公報

しかしながら、特許文献１に記載された半導体記憶装置では、センスアンプ列に救済用記憶素子を配置していることから、メモリセルアレイの面積増大を防止するためには、救済用記憶素子を構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（Ｌ／Ｓ）を、センスアンプを構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（Ｌ／Ｓ）と一致させる必要がある。このため、救済用記憶素子自体に欠陥が生じる可能性が高くなってしまう。救済用記憶素子に発生した欠陥を救済するためには、Ｉ／Ｏ冗長回路を用いればよい。しかしながら、散発的ビット不良を救済するために導入した回路自体に欠陥が生じ、これを救済するためにＩ／Ｏバスを増大させるというのは、現実的ではない。

また、特許文献１に記載された半導体記憶装置では、メモリセルアレイの内部に救済用記憶素子を配置していることから、メモリブロックの位置によってメインアンプ（リードアンプ及びライトアンプを含む回路）と救済用記憶素子との距離が非常に長くなり、またメインアンプの視点からメモリブロックに点在する救済用記憶素子とのそれぞれの距離が大きく異なる。その結果、メインアンプから見た各救済用記憶素子のリードマージン及びライトマージンが大きく異なるため、メモリブロックの位置に応じてメインアンプと救済用記憶素子の動作タイミングを変更しなければならない。これは、制御を大幅に複雑化させる結果となる。

しかも、特許文献１に記載された半導体記憶装置では、メインアンプから救済用記憶素子までの距離が長くなることから、センスアンプとメインアンプを階層化されたデータバス（例えば、下位のローカルＩ／Ｏ線と上位のメインＩ／Ｏ線）によって接続しようとすると、多層階層間のコンタクト抵抗等が寄生容量の大きな階層化データバスの時定数を悪化させる。その結果、メモリブロックの位置に応じたアクセスマージンの差はより顕著となってしまう。

一方、特許文献２に記載された半導体記憶装置では、リードアンプの出力端及びライトアンプの入力端に救済用記憶素子を接続していることから、救済用記憶素子に接続するために必要な素子数が多く、また制御が複雑になるという問題があった。

本発明の一側面による半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルとそれぞれデータ通信を行う複数のセンスアンプとを含むメモリセルアレイと、前記メモリセルアレイの外部に設けられ、前記センスアンプを介して前記メモリセルアレイから読み出されたデータを増幅するリードアンプと、前記メモリセルアレイの外部に設けられ、前記センスアンプを介して前記メモリセルアレイに書き込むべきデータを増幅するライトアンプと、前記メモリセルアレイの外部に設けられ、第１のスイッチを介して前記リードアンプの入力端及び前記ライトアンプの出力端に接続された救済用記憶素子と、を備えることを特徴とする。

本発明の他の側面による半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルにそれぞれ接続された複数のセンスアンプと、前記複数のセンスアンプにそれぞれカラムスイッチを介して接続された複数の第１のデータバスと、前記複数の第１のデータバスにそれぞれサブアンプを介して接続された複数の第２のデータバスと、前記複数第２のデータバスにそれぞれ接続され、前記第２のデータバス上のデータを増幅する複数のメインアンプと、前記複数の第２のデータバスにそれぞれスイッチを介して接続された複数の救済用記憶素子と、ＸアドレスとＹアドレスを含む所定のアドレスに対するアクセスが要求されたことに応答して、前記救済用スイッチをオンさせるアドレス比較回路と、を備えることを特徴とする。

本発明のさらに他の側面による半導体記憶装置は、メモリセルと、前記メモリセルに接続されたセンスアンプと、前記メモリセルのデータを通信する少なくとも第１階層の第１のデータバスと第２階層の第２のデータバスとで構成された階層化されたデータバスと、複数の前記メモリセル、複数の前記センスアンプ及び前記階層化された第１及び第２のデータバスを含むメモリセルアレイと、前記メモリセルアレイ外に配置され、前記メモリセルアレイ内と外を通過する階層のデータバスを介して前記センスアンプの出力を受けるリードアンプと、前記メモリセルアレイ外に配置され、救済用スイッチを介して前記リードアンプの入力端に接続された救済用記憶素子と、ＸアドレスとＹアドレスを含む所定のアドレスに対するアクセスが要求されたことに応答して、前記救済用スイッチをオンさせるアドレス比較回路と、を備え、前記救済用記憶素子を構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（Ｌ／Ｓ）は、前記センスアンプを構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（Ｌ／Ｓ）よりも大きいことを特徴とする。

このように、本発明による半導体記憶装置では、救済用記憶素子がリードアンプの入力端に接続されていることから、メモリブロックの位置に応じてメインアンプと救済用記憶素子の動作タイミングを変更する必要がなくなるとともに、救済用記憶素子に接続するために必要な素子数を最小限とすることができる。しかも、救済用記憶素子をメモリセルアレイとは別の領域に配置することができることから、救済用記憶素子を構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（Ｌ／Ｓ）と、センスアンプを構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（Ｌ／Ｓ）とを一致させる必要もなくなり、救済用記憶素子自体に欠陥が生じる可能性が極めて低くなる。

本発明の課題を解決するコンセプトの代表的な一例は、以下に示される。

メモリセルアレイ内に配置されるメモリセルと、メモリセルアレイ外に配置されるメインアンプとを接続するデータバスが階層化されており、メモリセルアレイ外に配置される救済用記憶素子が、メモリセルアレイ内とメモリセルアレイ外とを入出力する階層データバスの例えば最上位の階層データバスに直接接続される。また、救済用記憶素子を構成するトランジスタ、配線及びコンタクトのラインアンドスペース値は、メモリセルアレイ内のセンスアンプを構成するトランジスタ、配線及びコンタクトのラインアンドスペース値よりも大きな値で設計される。また、救済用記憶素子は、メインアンプを構成するリードアンプの入力端及びライトアンプの出力端に接続される。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体記憶装置１０のブロック図である。本実施形態による半導体記憶装置１０はＤＲＡＭであるが、本発明がこれに限定されるものではない。尚、図１は、半導体記憶装置１０を構成する各ブロックの接続関係を説明するための図であり、レイアウトを示すものではない。

図１に示すように、本実施形態による半導体記憶装置１０は、バンク０〜バンク７からなるメモリセルアレイ２０と、メモリセルアレイ２０に対してロウ系の選択を行うロウデコーダ３１と、メモリセルアレイ２０に対してカラム系の選択を行うカラムデコーダ３２とを備えている。

ロウデコーダ３１には、ロウアドレスバッファ及びリフレッシュカウンタ４１からロウアドレスＲＡが供給され、ロウデコーダ３１はこれに基づいてメモリセルアレイ２０に含まれるワード線の選択を行う。また、カラムデコーダ３２には、カラムアドレスバッファ及びバーストカウンタ４２からカラムアドレスＣＡが供給され、カラムデコーダ３２はこれに基づいてメモリセルアレイ２０に含まれるビット線の選択を行う。これにより、ロウアドレスＲＡ及びカラムアドレスＣＡに対応するメモリセルが選択され、選択されたメモリセルがデータ制御回路５１に接続される。メモリセルとデータ制御回路５１との接続は、後述する階層化されたデータバス（下位のローカルＩ／Ｏ線と上位のメインＩ／Ｏ線）を介して行われる。データ制御回路５１は、ラッチ回路５２及びＩ／Ｏバッファ５３を介してデータ入出力端子ＤＱに接続されている。Ｉ／Ｏバッファ５３には、ＤＬＬ回路５４から内部クロックＬＣＬＫが供給されており、データの出力タイミングは内部クロックＬＣＬＫに同期して行われる。

その他、半導体記憶装置１０には、クロック信号ＣＫ、／ＣＫ及びクロックイネーブル信号ＣＫＥを受けて各種内部クロックＩＣＬＫを生成するクロック生成回路６１と、コマンド（／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ）を解読するコマンドデコーダ６２と、コマンドデコーダ６２の出力に基づいて各種内部信号を生成する制御ロジック回路６３と、半導体記憶装置１０の動作モードをなどが設定されるモードレジスタ６４などが設けられている。

さらに、本実施形態による半導体記憶装置１０は、散発的なビット不良を救済するための冗長回路１００と、救済対象アドレスに対するアクセスが要求されたことを検出するアドレス比較回路２００とを備えている。後述するように、冗長回路１００は、複数の救済用記憶素子を有しており、救済対象アドレスへのアクセスが要求されたことがアドレス比較回路２００によって検出されると、正規のデータパスを遮断し、その代わりにデータ制御回路５１を救済用記憶素子に接続する。これにより、散発的なビット不良が救済される。アドレス比較回路２００には不良アドレスを記憶するアドレス記憶回路が含まれている。アドレス記憶回路は、当該半導体記憶装置１０をパッケージングした後においても不良アドレスの書き込みが可能となるよう、電気的に書き込み可能な不揮発性の記憶回路（例えばアンチヒューズ回路）が用いられる。

図２は、本実施形態による半導体記憶装置１０の主要部の回路構成を示す図である。

図２に示すように、メモリセルアレイ２０には、Ｙ方向に配線されたビット線対ＢＬＴ／Ｂと、Ｘ方向に配線されたローカルＩ／Ｏ線対ＬＩＯＴ／Ｂ（第１のデータバス）と、Ｙ方向に配線されたメインＩ／Ｏ線対ＭＩＯＴ／Ｂ（第２のデータバス）が形成されている。ビット線対ＢＬＴ／Ｂ、ローカルＩ／Ｏ線対ＬＩＯＴ／Ｂ、メインＩ／Ｏ線対ＭＩＯＴ／Ｂは、互いに異なる配線層に形成された配線である。例えば、ビット線対ＢＬＴ／Ｂの上層にローカルＩ／Ｏ線対ＬＩＯＴ／Ｂが配線され、ローカルＩ／Ｏ線対ＬＩＯＴ／Ｂのさらに上層にメインＩ／Ｏ線対ＭＩＯＴ／Ｂが配線される。

メモリセルアレイ２０は、図９に示すように、マトリクス状にレイアウトされた複数のメモリブロックＭＢに分割されている。Ｘ方向に隣接するメモリブロックＭＢ間には、サブワードドライバＳＷＤが配置されており、これによってメモリブロックＭＢ内のワード線（Ｘ方向に延在）が選択される。また、Ｙ方向に隣接するメモリブロックＭＢ間には、センスアンプＳＡとカラムスイッチＹＳＷ（不図示）が配置されており、これによってメモリブロックＭＢ内のビット線（Ｙ方向に延在）が駆動される。したがって、メモリブロックＭＢとは、同じサブワードドライバＳＷＤ及びセンスアンプＳＡを共用する単位である。そして、各メモリブロックＭＢにはそれぞれ異なるローカルＩ／Ｏ線対ＬＩＯＴ／Ｂが割り当てられる。ビット線対は、下位の導電層でメモリブロックＭＢ内に配置され、ローカルＩ／Ｏ線は、中位の導電層でセンスアンプ列の領域に配置され、メインＩ／Ｏ線は、上位の導電層でサブワードドライバ列の領域に配置される。この様にして、階層化されたデータバスの構造が開示される。しかし、これに限らず、例えばメインＩ／Ｏ線は、メモリブロックＭＢの領域を通過するように配置してもよい。

ビット線対ＢＬＴ／Ｂには、図３に示すようにメモリセルＭＣが接続されており、アクセスによってビット線対ＢＬＴ／Ｂに生じた電位差がセンスアンプＳＡによって増幅される。つまり、センスアンプＳＡはメモリセルＭＣとデータ通信を行う。メモリセルＭＣへのアクセスは、対応するワード線ＷＬを活性化させることにより行う。ワード線ＷＬの活性化は、図１に示したロウデコーダ３１によって行われる。メモリセルＭＣは、セルトランジスタＴとセルキャパシタＣの直列回路であり、セルトランジスタＴのゲートは対応するワード線ＷＬに接続され、セルトランジスタＴのソース／ドレインは対応するビット線ＢＬＴ又はＢＬＢに接続されている。センスアンプＳＡは、電圧差動増幅回路の構成を有しており、センスアンプ活性化信号ＳＡＥに応答して活性化される。

センスアンプＳＡの入出力ノードは、図２に示すように、カラムスイッチＹＳＷを介して対応するローカルＩ／Ｏ線対ＬＩＯＴ／Ｂに接続される。カラムスイッチＹＳＷは、カラムアドレスＣＡの一部分を受けるプリデコード制御回路７０により生成されたカラム選択信号ＹＳによって制御される。これにより、複数のセンスアンプＳＡのうち、カラムアドレスＣＡによって選択される一部のセンスアンプＳＡがローカルＩ／Ｏ線対ＬＩＯＴ／Ｂに接続されることになる。

図２に示すように、ローカルＩ／Ｏ線対ＬＩＯＴ／Ｂは、サブアンプＳＢＡ（第２のスイッチ）を介して対応するメインＩ／Ｏ線対ＭＩＯＴ／Ｂに接続される。サブアンプＳＢＡは、サブアンプ制御回路７１の出力であるサブアンプコントロール信号ＳＢＡＥによって制御される。サブアンプＳＢＡは、Ｙ方向に延在するサブワードドライバＳＷＤの列と、Ｘ方向に延在するセンスアンプＳＡの列とが交差するクロスエリアＸＡ（図９参照）に配置される。したがって、サブアンプＳＢＡの配列ピッチは、メモリブロックＭＢの配列ピッチに等しい。サブアンプＳＢＡの詳細は、後述する。

サブアンプ制御回路７１は、カラムアドレスＣＡの一部分によってサブアンプコントロール信号ＳＢＡＥを生成する回路である。これにより、複数のローカルＩ／Ｏ線対ＬＩＯＴ／Ｂのうち、カラムアドレスＣＡによって選択される一部のローカルＩ／Ｏ線対ＬＩＯＴ／ＢがメインＩ／Ｏ線対ＭＩＯＴ／Ｂに接続されることになる。

メインＩ／Ｏ線対ＭＩＯＴ／Ｂは、それぞれ対応するメインアンプＭＡＭＰに接続される。即ち、メインアンプＭＡＭＰは、メモリセルアレイ２０との入出力を行うアンプである。（一方、センスアンプは、メモリセルアレイ２０の一つのメモリブロックＭＢとの入出力を行うアンプであり、サブアンプは、メモリセルアレイ２０内の複数のメモリブロックＭＢとの入出力を行うアンプである。）メインアンプＭＡＭＰは、メモリセルアレイ２０の外部（好ましくは、メモリセルアレイから出力されるメインＩ／Ｏ線の出入り口に近く、メモリセルアレイの一辺に隣接もしくは近接する領域）に設けられており、差動形式のリードデータを増幅することによってシングルエンド形式に変換するリードアンプと、シングルエンド形式のライトデータを増幅することによって差動形式に変換するライトアンプを含んでいる。メインアンプＭＡＭＰに含まれるリードアンプの出力は、リードライトバスＲＷＢＳに供給される。また、リードライトバスＲＷＢＳ上のライトデータは、メインアンプＭＡＭＰに含まれるライトアンプに入力される。リードライトバスＲＷＢＳは、外部データ端子に接続される入出力回路（不図示）に接続される。

図２に示すように、メモリセルアレイ２０の外部であって、メモリセルアレイ２０とメインアンプＭＡＭＰとの間には、メモリセルアレイ２０の一辺に沿って冗長回路１００が配置されている。冗長回路１００は、複数の救済用記憶素子ＳＣを有しており、これら救済用記憶素子ＳＣはスイッチＳＷ（第１のスイッチ）を介して、それぞれ対応するメインＩ／Ｏ線対ＭＩＯＴ／Ｂに接続されている。すなわち、一対のメインＩ／Ｏ線対ＭＩＯＴ／Ｂに対して１個の救済用記憶素子ＳＣが割り当てられている。

図２に示すように、救済用記憶素子ＳＣとメインアンプＭＡＭＰは、メモリセルアレイ２０の同一な一辺に沿った領域に配置される。更に、救済用記憶素子ＳＣは、メインアンプＭＡＭＰと後述するアドレス比較回路２００に隣接して配置される。また、メインＩ／Ｏ線対ＭＩＯＴ／Ｂに接続される救済用記憶素子ＳＣが、複数のメモリブロック内の任意のメモリセルビットの欠陥を救済するにもかかわらずメインアンプＭＡＭＰと同一な一辺に沿った領域に配置されるのに対して、メインＩ／Ｏ線対ＭＩＯＴ／Ｂに接続されるサブアンプＳＢＡは、メモリブロックの配置場所に対応してメインアンプＭＡＭＰとの距離が異なる。

図２に示すように、アドレス比較回路２００からスイッチＳＷ（第１のスイッチ）までの配線距離は、サブアンプ制御回路７１（制御回路）からサブアンプＳＢＡ（第２のスイッチ）までの配線距離よりも短い。これは、複数のサブアンプＳＢＡが、メモリセルアレイ２０のＸ、Ｙ方向にそれぞれ点在する。一方、サブアンプＳＢＡを制御するサブアンプ制御回路７１は、メモリセルアレイ２０の外部（メモリセルアレイ２０の一辺）に配置される。よって、サブアンプ制御回路７１の出力信号線の総延長は、最大でメモリセルアレイ２０のＸ辺長＋Ｙ辺長となる。且つ、サブアンプ制御回路７１の負荷数（サブアンプＳＢＡ総数）は、メモリブロック総数（メモリブロック＝複数のメモリセル及び複数のセンスアンプを単位とする）であり、アドレス比較回路２００の負荷数（＝メモリブロック列数）よりも多い。他方、救済用記憶素子ＳＣは、メモリセルアレイ２０の外部の一辺に配置されるメインアンプＭＡＭＰに隣接されるので、メモリセルアレイ２０の外部の一辺のみ（メインアンプＭＡＭＰが配置されるメモリセルアレイ２０の外部での一辺と同一辺）に配置される。よって、アドレス比較回路２００もその一辺と同一辺もしくはその隣接場所に配置される。よって、アドレス比較回路２００の出力信号線の総延長は、最大でメモリセルアレイ２０のＸ辺長もしくはＸ辺長−メモリブロック辺長となる。前述の負荷数の違いも含めて、この配線長の違いは、救済用記憶素子ＳＣがメインアンプＭＡＭＰに対して高速なデータ通信が可能なことを示し、特許文献１よりも救済用記憶素子ＳＣの特性が良いことを示す。

図４は、救済用記憶素子ＳＣの回路図である。

図４に示すように、救済用記憶素子ＳＣはフリップフロップ回路構成を有しており、一方の入出力ノードＡがスイッチＳＷ１を介してメインＩ／Ｏ線ＭＩＯＴに接続され、他方の入出力ノードＢがスイッチＳＷ２を介してメインＩ／Ｏ線ＭＩＯＢに接続されている。スイッチＳＷ１，ＳＷ２のゲートには、アドレス比較回路２００の出力であるヒット信号ＨＩＴが供給される。これにより、ヒット信号ＨＩＴが活性化すると、スイッチＳＷ（ＳＷ１，ＳＷ２）がオンし、これによって、メインＩ／Ｏ線対ＭＩＯＴ／Ｂが救済用記憶素子ＳＣに接続された状態となる。尚、救済用記憶素子ＳＣは、少なくともフリッププロップ回路構成であればよい。

また、アドレス比較回路２００の出力であるヒット信号ＨＩＴは、サブアンプ制御回路７１にも供給される。サブアンプ制御回路７１は、ヒット信号ＨＩＴが活性化すると、サブアンプコントロール信号ＳＢＡＥの活性化を禁止する。これにより、全てのサブアンプＳＢＡはオフ状態となる。これは、メインＩ／Ｏ線対ＭＩＯＴ／ＢがローカルＩ／Ｏ線対ＬＩＯＴ／Ｂと救済用記憶素子ＳＣの両方に接続されてしまうと、データの衝突が生じ、ビット不良を正しく救済できるなるため、これを防止するためである。

図５は、図２に示した回路の主要部の回路構成をより詳細に示す図である。

図５に示すように、メインＩ／Ｏ線対ＭＩＯＴ／Ｂは、メモリセルアレイ２０の内部に配置されたサブアンプＳＢＡと、メモリセルアレイ２０の外部に配置されたメインアンプＭＡＭＰとを接続している。メモリセルアレイ２０の内部（サブワードドライバ、センスアンプ、サブアンプ、クロスエリアＸＡ領域）は、集積度を高めるべく、そのラインアンドスペース値（Ｌ／Ｓ）は相対的に小さく設定されている（＝ＬＳ１）。これに対し、メモリセルアレイ２０の外部は、不良が発生しても冗長回路などによる救済ができないことから、不良が発生しにくいよう、そのラインアンドスペース値（Ｌ／Ｓ）は相対的に大きく設定されている（＝ＬＳ２）。すなわち、ＬＳ１＜ＬＳ２である。ここで、ラインアンドスペース値（Ｌ／Ｓ）とは、トランジスタ、配線及びコンタクトのラインアンドスペースを指す。

そして、本実施形態では、救済用記憶素子ＳＣがメモリセルアレイ２０の外部に配置されており、これにより、相対的に大きなラインアンドスペース値（ＬＳ２）で設計されている。このため、救済用記憶素子ＳＣをメモリセルアレイ２０の内部に配置した場合と比べて、救済用記憶素子ＳＣ自体に不良が発生する可能性はほとんどなくなる。したがって、救済用記憶素子ＳＣに不良が発生し得ることを想定して設けられる回路（Ｉ／Ｏ冗長回路など）を用いる必要がなくなる。

図５に示すように、メインＩ／Ｏ線対ＭＩＯＴ／Ｂは、メインアンプＭＡＭＰに含まれるリードアンプＲＡＭＰの入力端に接続されているとともに、メインアンプＭＡＭＰに含まれるライトアンプＷＡＭＰの出力端に接続されている。ライトアンプＷＡＭＰは、ライトイネーブル信号ＷＡＥＴが活性状態である場合に、リードライトバスＲＷＢＳ上のライトデータをメインＩ／Ｏ線対ＭＩＯＴ／Ｂに供給する回路であり、リードアンプＲＡＭＰと同様、メモリセルアレイ２０の外部に配置されている。リードライトバスＲＷＢＳとライトアンプＷＡＭＰとの間には、ライト用マルチプレクサＷＭＵＸが介在しており、カラムアドレスＣＡ等（不図示）に応じた選択が行われる。同様に、リードアンプＲＡＭＰとリードライトバスＲＷＢＳとの間には、リード用マルチプレクサＲＭＵＸが介在しており、カラムアドレスＣＡ等に応じた選択が行われる。メモリセルアレイの一辺に隣接もしくは近接する領域に設けられ救済用記憶素子ＳＣは、リードアンプＲＡＭＰとライトアンプＷＡＭＰとの電気的特性が最もよい場所に配置される。周知の冗長回路の動作速度の遅れもしくは冗長回路の活性化動作速度の遅れによるタイミングマージン等の電気的特性の問題は、生じない。

図６は、サブアンプＳＢＡの回路図である。

図６に示すように、サブアンプＳＢＡは、ローカルＩ／Ｏ線ＬＩＯＴとメインＩ／Ｏ線ＭＩＯＴとを接続するトランジスタＴＲ１と、ローカルＩ／Ｏ線ＬＩＯＢとメインＩ／Ｏ線ＭＩＯＢとを接続するトランジスタＴＲ２とを有している。これらトランジスタＴＲ１，ＴＲ２のゲートにはライトイネーブル信号ＷＥが供給されている。このため、ライトイネーブル信号ＷＥが活性化すると、メインＩ／Ｏ線対ＭＩＯＴ／ＢとローカルＩ／Ｏ線対ＬＩＯＴ／Ｂが短絡され、これにより、メインＩ／Ｏ線対ＭＩＯＴ／Ｂ上のライトデータがローカルＩ／Ｏ線対ＬＩＯＴ／Ｂに供給される。

さらに、サブアンプＳＢＡは、ゲートがローカルＩ／Ｏ線ＬＩＯＢに接続され、ドレインがメインＩ／Ｏ線ＭＩＯＴに接続されたトランジスタＴＲ３と、ゲートがローカルＩ／Ｏ線ＬＩＯＴに接続され、ドレインがメインＩ／Ｏ線ＭＩＯＢに接続されたトランジスタＴＲ４と、トランジスタＴＲ３，ＴＲ４のソースを接地電位ＶＳＳに接続するイネーブルトランジスタＴＲ５〜ＴＲ７とを備えている。トランジスタＴＲ５〜ＴＲ７のゲートにはサブアンプコントロール信号ＳＢＡＥが供給される。これにより、サブアンプコントロール信号ＳＢＡＥが活性化すると、ローカルＩ／Ｏ線対ＬＩＯＴ／Ｂ上のリードデータが増幅されてメインＩ／Ｏ線対ＭＩＯＴ／Ｂに供給されることになる。つまり、サブアンプＳＢＡはリード時において信号を増幅する機能（電圧電流変換機能）を有している。

図６に示すように、メインＩ／Ｏ線対ＭＩＯＴ／Ｂ及びローカルＩ／Ｏ線対ＬＩＯＴ／Ｂには、プリチャージトランジスタＰＴＲが接続されている。プリチャージトランジスタＰＴＲのゲートにはプリチャージ信号ＰＲＥが共通に供給されている。このため、プリチャージ信号ＰＲＥが活性化すると、メインＩ／Ｏ線対ＭＩＯＴ／Ｂ及びローカルＩ／Ｏ線対ＬＩＯＴ／Ｂは電源電位にプリチャージされることになる。尚、プリチャージトランジスタＰＴＲの代わりに抵抗を用いた所謂、振幅制限の為のロード（ｌｏａｄ）形式の回路でも構わない。

このようなサブアンプＳＢＡは、一対のメインＩ／Ｏ線対ＭＩＯＴ／Ｂに対して複数個設けられており、これにより、複数対のローカルＩ／Ｏ線対ＬＩＯＴ／Ｂが一対のメインＩ／Ｏ線対ＭＩＯＴ／Ｂに対してワイヤードオア接続される。ワイヤードオアの制御は、図２に開示されるサブアンプ制御回路７１に入力されるメモリブロックＭＢの配列を示すアドレス（ＸアドレスもしくはＹアドレスに含まれる；不図示）によって実施される。一方、一対のメインＩ／Ｏ線対ＭＩＯＴ／Ｂに対して選択されるローカルＩ／Ｏ線対ＬＩＯＴ／Ｂは一対である。

図７は、サブアンプＳＢＡの動作を示すタイミング図である。

図７に示すように、イコライズ期間においてはプリチャージ信号ＰＲＥがローレベルに活性化しており、これによりメインＩ／Ｏ線対ＭＩＯＴ／Ｂ及びローカルＩ／Ｏ線対ＬＩＯＴ／Ｂは電源電位にイコライズされる。そして、時刻ｔ１にてプリチャージ信号ＰＲＥがハイレベルに非活性化し、次に、時刻ｔ２にてサブアンプコントロール信号ＳＢＡＥがハイレベルに活性化する。これにより、ローカルＩ／Ｏ線対ＬＩＯＴ／Ｂ上のリードデータが増幅されてメインＩ／Ｏ線対ＭＩＯＴ／Ｂに供給されることになる。そして、時刻ｔ３になると、再びサブアンプコントロール信号ＳＢＡＥ及びプリチャージ信号ＰＲＥがローレベルに戻り、メインＩ／Ｏ線対ＭＩＯＴ／Ｂ及びローカルＩ／Ｏ線対ＬＩＯＴ／Ｂが電源電位にイコライズされる。尚、イコライズする電源電位は、任意の電圧を選択することもできる。

図８は、アドレス比較回路２００によって救済対象のアドレスに対するアクセス要求が検出された場合の動作を示すタイミング図である。

図８に示すように、アクティブコマンド（ＡＣＴ）に同期してＸアドレス（ロウアドレス）が入力され、次に、リードコマンド（ＲＤ）に同期してＹアドレス（カラムアドレス）が入力されると、半導体記憶装置１０は、これらアドレスに対応するメモリセルＭＣへのリード動作を行う。ここで、Ｘアドレスが救済対象のアドレスである場合、アドレス比較回路２００によってこれが検出され、内部信号であるヒット信号ＸＨＩＴが活性化する。さらに、Ｙアドレスが救済対象のアドレスである場合、アドレス比較回路２００によってこれが検出され、内部信号であるヒット信号ＹＨＩＴが活性化する。そして、これらヒット信号ＸＨＩＴ，ＹＨＩＴの両方が活性すると、アドレス比較回路２００はヒット信号ＨＩＴを活性化させる。

その後、カラム選択信号ＹＳが活性化し、これによってカラムスイッチＹＳＷがオンするが、ヒット信号ＨＩＴが活性化しているため、サブアンプコントロール信号ＳＢＡＥは活性化しない。これにより、サブアンプＳＢＡによるメインＩ／Ｏ線対ＭＩＯＴ／Ｂの駆動は行われない。その代わりに、ヒット信号ＨＩＴの活性化に応答して冗長回路１００に含まれるスイッチＳＷがオンするため、メインＩ／Ｏ線対ＭＩＯＴ／Ｂはそれぞれ対応する救済用記憶素子ＳＣに接続される。したがって、リードライトバスＲＷＢＳには、メモリセルアレイ２０から読み出されたリードデータではなく、救済用記憶素子ＳＣから読み出されたリードデータが供給されることになり、これにより、不良ビットの救済が行われる。

以上説明したように、本実施形態によれば、救済用記憶素子ＳＣをメモリセルアレイ２０の外部に配置していることから、救済用記憶素子ＳＣを構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（ＬＳ２）を、メモリセルアレイ２０内のセンスアンプＳＡを構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（ＬＳ１）よりも大きく設計することが可能となる。これにより、救済用記憶素子ＳＣ自体に不良が発生する可能性がほとんどなくなる。

しかも、救済用記憶素子ＳＣをリードアンプＲＡＭＰの入力端及びライトアンプＷＡＭＰの出力端に接続していることから、１個の救済用記憶素子ＳＣに対して必要な素子はスイッチＳＷ（＝ＳＷ１＋ＳＷ２）だけとなる。このため、救済用記憶素子ＳＣをリードアンプＲＡＭＰの出力端及びライトアンプＷＡＭＰの入力端に接続する場合と比べて、素子数を大幅に削減することが可能となる。

また、本実施形態では、メモリセルアレイ２０内のメモリセルとメモリセルアレイ２０外のメインアンプＭＡＭＰとを接続するデータバスが階層化されており、救済用記憶素子ＳＣが、メモリセルアレイ２０内とメモリセルアレイ２０外とを入出力する階層のデータバス（例えば最上層のデータバスであるメインＩ／Ｏ線対ＭＩＯＴ／Ｂ）に直接接続されていることから、置換対象となるメモリセルＭＣのメモリセルアレイ２０内における位置によって、スイッチＳＷをオンさせるタイミングを変える必要もない。このため、冗長回路１００の制御が容易となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、救済用記憶素子ＳＣとしてフリップフロップ回路を用いているが、スタティックにデータを保持可能な記憶素子であれば、他の記憶素子、例えばレジスタなどを用いても構わない。

本発明の好ましい実施形態による半導体記憶装置１０のブロック図である。 半導体記憶装置１０の主要部の回路構成を示す図である。 メモリセルＭＣとセンスアンプＳＡとの接続関係を示す回路図である。 救済用記憶素子ＳＣの回路図である。 図２に示した回路の主要部の回路構成をより詳細に示す図である。 サブアンプＳＢＡの回路図である。 サブアンプＳＢＡの動作を示すタイミング図である。 アドレス比較回路２００によって救済対象のアドレスに対するアクセス要求が検出された場合の動作を示すタイミング図である。 メモリセルアレイ２０のメモリブロックＭＢ構成を示す図である。

符号の説明

１０ 半導体記憶装置
２０ メモリセルアレイ
３１ ロウデコーダ
３２ カラムデコーダ
４１ ロウアドレスバッファ及びリフレッシュカウンタ
４２ カラムアドレスバッファ及びバーストカウンタ
５１ データ制御回路
５２ ラッチ回路
５３ Ｉ／Ｏバッファ
５４ ＤＬＬ回路
６１ クロック生成回路
６２ コマンドデコーダ
６３ 制御ロジック回路
６４ モードレジスタ
７０ プリデコード制御回路
７１ サブアンプ制御回路
１００ 冗長回路
２００ アドレス比較回路
ＢＬＴ／Ｂ ビット線対
ＬＩＯＴ／Ｂ ローカルＩ／Ｏ線
ＭＩＯＴ／Ｂ メインＩ／Ｏ線
ＭＡＭＰ メインアンプ
ＭＢ メモリブロック
ＲＡＭＰ リードアンプ
ＲＷＢＳ リードライトバス
ＳＡ センスアンプ
ＳＢＡ サブアンプ
ＳＣ 救済用記憶素子
ＳＷ スイッチ
ＳＷＤ サブワードドライバ
ＷＡＭＰ ライトアンプ
ＷＬ ワード線
ＸＡ クロスエリア
ＹＳＷ カラムスイッチ

Claims (20)

1. 複数のメモリセルと、前記複数のメモリセルとそれぞれデータ通信を行う複数のセンスアンプとを含むメモリセルアレイと、
   前記メモリセルアレイの外部に設けられ、前記センスアンプを介して前記メモリセルアレイから読み出されたデータを増幅するリードアンプと、
   前記メモリセルアレイの外部に設けられ、前記センスアンプを介して前記メモリセルアレイに書き込むべきデータを増幅するライトアンプと、
   前記メモリセルアレイの外部に設けられ、第１のスイッチを介して前記リードアンプの入力端及び前記ライトアンプの出力端に接続された救済用記憶素子と、を備えることを特徴とする半導体記憶装置。
2. 前記救済用記憶素子を構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（Ｌ／Ｓ）は、前記センスアンプを構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（Ｌ／Ｓ）よりも大きいことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記センスアンプに接続された第１のデータバスと、前記リードアンプの入力端及び前記ライトアンプの出力端に接続された第２のデータバスとをさらに備え、
   前記第１のデータバスと前記第２のデータバスとは、第２のスイッチを介して接続され、
   前記第１のデータバス、前記第２のスイッチ及び前記第２のデータバスは、前記メモリセルアレイの内部に配置されることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記第１のデータバスと前記第２のデータバスは、互いに異なる配線層に形成されることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記救済用記憶素子は、前記メモリセルアレイの一辺に沿って配置されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
6. 複数の前記第１のデータバスは、それぞれ対応する第２のスイッチを介して前記第２のデータバスに接続されることを特徴とする請求項３乃至５のいずれか一項に記載の半導体記憶装置。
7. 前記メモリセルアレイは前記複数のメモリセル及び前記複数のセンスアンプを単位とする複数のメモリブロックに分割され、前記複数のメモリブロックには異なる前記第１のデータバスがそれぞれ割り当てられ、前記第１のデータバスはそれぞれ前記第２のスイッチを介して対応する前記第２のデータバスに接続されていることを特徴とする請求項６に記載の半導体記憶装置。
8. 前記第２のスイッチの配列ピッチは、前記複数のメモリブロックの配列ピッチと等しいことを特徴とする請求項７に記載の半導体記憶装置。
9. 前記第２のスイッチは、信号増幅機能を有していることを特徴とする請求項３乃至８のいずれか一項に記載の半導体記憶装置。
10. ＸアドレスとＹアドレスを含む所定のアドレスに対するアクセスが要求されたことに応答して、前記第１のスイッチをオンさせるアドレス比較回路をさらに備えることを特徴とする請求項３乃至９のいずれか一項に記載の半導体記憶装置。
11. 前記アドレス比較回路の出力を受けて、前記第２のスイッチの活性化を禁止する制御回路をさらに備えることを特徴とする請求項１０に記載の半導体記憶装置。
12. 前記アドレス比較回路から前記第１のスイッチまでの配線距離は、前記制御回路から前記第２のスイッチまでの配線距離よりも短いことを特徴とする請求項１１に記載の半導体記憶装置。
13. 前記アドレス比較回路から前記第１のスイッチまでの配線距離は、前記メモリセルアレイの一辺よりも短いことを特徴とする請求項１１又は１２に記載の半導体記憶装置。
14. 前記制御回路から前記第２のスイッチまでの配線距離は、前記メモリセルアレイの一辺よりも長いことを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体記憶装置。
15. 複数のメモリセルと、
    前記複数のメモリセルにそれぞれ接続された複数のセンスアンプと、
    前記複数のセンスアンプにそれぞれカラムスイッチを介して接続された複数の第１のデータバスと、
    前記複数の第１のデータバスにそれぞれサブアンプを介して接続された複数の第２のデータバスと、
    前記複数第２のデータバスにそれぞれ接続され、前記第２のデータバス上のデータを増幅する複数のメインアンプと、
    前記複数の第２のデータバスにそれぞれスイッチを介して接続された複数の救済用記憶素子と、
    ＸアドレスとＹアドレスを含む所定のアドレスに対するアクセスが要求されたことに応答して、前記救済用スイッチをオンさせるアドレス比較回路と、を備えることを特徴とする半導体記憶装置。
16. 前記救済用記憶素子を構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（Ｌ／Ｓ）は、前記センスアンプを構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（Ｌ／Ｓ）よりも大きいことを特徴とする請求項１５に記載の半導体記憶装置。
17. 前記所定のアドレスに対するアクセスが要求されたことを前記アドレス比較回路が検出したことに応答して、前記サブアンプの活性化を禁止する制御回路をさらに備えることを特徴とする請求項１５又は１６に記載の半導体記憶装置。
18. 前記救済用記憶素子がフリップフロップ回路であることを特徴とする請求項１５乃至１７のいずれか一項に記載の半導体記憶装置。
19. メモリセルと、
    前記メモリセルに接続されたセンスアンプと、
    前記メモリセルのデータを通信する少なくとも第１階層の第１のデータバスと第２階層の第２のデータバスとで構成された階層化されたデータバスと、
    複数の前記メモリセル、複数の前記センスアンプ及び前記階層化された第１及び第２のデータバスを含むメモリセルアレイと、
    前記メモリセルアレイ外に配置され、前記メモリセルアレイ内と外を通過する階層のデータバスを介して前記センスアンプの出力を受けるリードアンプと、
    前記メモリセルアレイ外に配置され、救済用スイッチを介して前記リードアンプの入力端に接続された救済用記憶素子と、
    ＸアドレスとＹアドレスを含む所定のアドレスに対するアクセスが要求されたことに応答して、前記救済用スイッチをオンさせるアドレス比較回路と、を備え、
    前記救済用記憶素子を構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（Ｌ／Ｓ）は、前記センスアンプを構成するトランジスタ、配線及びコンタクトのラインアンドスペース値（Ｌ／Ｓ）よりも大きいことを特徴とする半導体記憶装置。
20. 前記所定のアドレスに対するアクセスが要求されたことに応答して、前記階層化された前記第１のデータバスと前記第２の複数のデータバスの相互接続を禁止する制御回路をさらに備えることを特徴とする請求項１９に記載の半導体記憶装置。

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