JPWO2002061839A1 - 半導体集積回路装置 - Google Patents
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Abstract
正規回路と冗長回路とを備え、上記正規回路を構成する救済可能とされた複数の第1配線と救済不能の複数の第2配線とを同一配線層で同一方向に配置しつつ、上記救済不能の配線同士を互いに隣接して配置する。
Description
技術分野
この発明は、半導体集積回路装置に関し、例えばワード線やビット線の不良を救済する冗長回路を備えた大記憶容量の半導体記憶回路を含むものに利用して有効な技術に関するものである。
背景技術
冗長技術(欠陥救済技術)は半導体メモリの歩留り向上・製造コスト低減の有力な手段として広く用いられている。すなわち、チップ上に少数の冗長ワード線、冗長ビット線を設けておき、これを不良ワード線、不良ビット線の代替として用いるという方法である。不良ワード線、不良ビット線のアドレスを記憶するために、チップ上にプログラム可能素子(普通ヒューズが用いられる)を設けておき、これに検査によって見つかった不良アドレスを登録する。メモリアクセス時には、要求アドレスと登録されている不良アドレスとを比較し、一致すれば予備ワード線あるいは予備ビット線を、一致しなければ正規のワード線あるいは正規のビット線を選択する。
ワード線をメインワード線とサブワード線により構成する階層ワード線方式では、メインワード線に対して複数のサブワード線が割り当てられる。上記1つのメインワード線に割り当てられた複数のサブワード線の中から1つのサブワード線を選択するためにサブワード線選択線が設けられる。このため、メモリアレイ上において、メインワード線の配線ピッチには余裕があり、上記メインワード線が形成される配線層を利用して、例えば上記サブワード線選択線や電源配線を配置することが考えられる。しかし、上記メインワード線、サブワード線選択線及び電源線の相互に短絡(ショート)不良が発生すると、上記メインワード線同士の短絡なら予備のメインワード線に置き換えらて救済することができる。これに対して、上記サブワード線選択線や電源線に上記短絡不良が発生すると、直流不良又はファンクション不良となり、その救済が不能であるために不良チップとなってしまう。
【0001】
したがって、この発明は、簡単な構成で高集積化を図りつつ、不良発生率を低減させた半導体集積回路装置を提供すること目的としている。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、。正規回路と冗長回路とを備え、上記正規回路を構成する救済可能とされた複数の第1配線と救済不能の複数の第2配線とを同一配線層で同一方向に配置しつつ、上記救済不能の配線同士を互いに隣接して配置する。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第1図には、この発明が適用されるダイナミック型RAMの一実施例の概略レイアウト図が示されている。同図においては、この発明が適用されるダイナミック型RAMを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
この実施例のダイナミック型RAMは、特に制限されないが、メモリチップ全体の概略レイアウトと、8分割された1つのメモリアレイのレイアウトが例示的に示されている。メモリアレイは、長手方向(ワード線方向)対して左右に4分割、上下に2分割される。メモリアレイ(Array)が8分割され、その長手方向における中央部分には複数からなるアドレスバッファ、制御回路やタイミング制御回路等のような間接周辺回路及びボンディングパッド列(Peripheral Circuit & Bonding Pad)が設けられる。
上記8個のメモリアレイは、それぞれが約32Mビットの記憶容量を持つようにされる。上記8個のメモリアレイのうちの一つのメモリアレイ(Array)が拡大して示されているように、ワード線方向に16分割され、ビット線方向に16分割されたメモリセルアレイ(Memory Cell Array)又はサブアレイ(Sub Array)ともいう▲1▼が設けられる。上記サブアレイ1のビット線方向の両側には、上記ビット線方向に対してセンスアンプ2(Sence Amplifier)が配置される。上記サブアレイ1のワード線方向の両側には、サブワードドライバ3(Sub−Word Driver)が配置される。
上記1つのメモリアレイには、全体で8192本のワード線と4096対の相補ビット線が設けられる。これにより、全体で約32Mビットの記憶容量を持つようにされる。上記のように8192本のワード線が16個のサブアレイ1に分割して配置されるので、1つのサブアレイ1には512本のワード線(サブワード線)が設けられる。また、上記のように4096対の相補ビット線が16個のサブアレイ1に分割して配置されるので、1つのサブアレイ1には256対の相補ビット線が設けられる。
上記2つのメモリアレイの中央部には、メインロウデコーダ、アレイコントロール(Array control)回路及びメインワードドライバ(Main Word driver)が設けられる。上記アレイコントロール回路には、第1のサブワード選択線を駆動するドライバが含まれる。上記メモリアレイには、上記16分割されたサブアレイ1を貫通するように延長されるメインワード線が配置される。上記メインワードドライバは、上記メインワード線を駆動する。上記メインワード線と同様に第1のサブワード選択線も上記16分割されたサブアレイ1を貫通するように延長される。上記メモリアレイの上部には、Yデコーダ(Y−Decoder)及びY選択線ドライバ(YSdriver)が設けられる。
上記メモリセルアレイ(サブアレイ)1は、その拡大図に示すように、メモリセルアレイ1を挟んでセンスアンプ領域2、サブワードドライバ領域3に囲まれて形成されるものである。上記センスアンプ領域2と、上記サブワードドライバ領域3の交差部4は、交差領域(クロスエリア)とされる。上記センスアンプ領域2に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイ1の両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイ1の相補ビット線に選択的に接続される。
サブワードドライバ3は、メインワード線に対して1/16の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、1つのメインワード線に対して、相補ビット線方向に8本からなるサブワード線を配置させる。このように相補ビット線方向に対して8本ずつが割り当てられたサブワード線の中から1本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される8本のサブワード選択線の中から1つを選択する選択信号を形成する。
上記1つのメモリセルアレイ1に着目すると、1本のメインワード線に割り当てられる16個のメモリセルアレイのすべての中から、1本ずつのサブワード線を選択する。上記のようにメインワード線方向に4K(4096)のメモリセルが設けられるので、1つのサブワード線には、4096/16=256個のメモリセルが接続されることとなる。
上記のように1つのメモリレイは、前記のように相補ビット線方向に対して8K(8192)ビットの記憶容量を持つ。しかしながら、1つの相補ビット線に対して8Kものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても前記のように16分割する。つまり、センスアンプ2により相補ビット線を16分割し、1つの相補ビット線に接続されるメモリセルの数を512個のように少なくする。
第2図には、この発明に係るダイナミック型RAMにおけるサブアレイとその周辺回路の一実施例の概略レイアウト図が示されている。同図には、第1図に示されたメモリアレイに設けられる16×16のサブアレイ(Sub Array)うち4つのサブアレイ(Sub Array)を含む部分が代表として示されている。第2図においては、1つのサブアレイ(Sub Array)に対して、それが形成される領域には斜線を付すことによって、その周辺に設けられサブワードドライバ領域(SDW)、センスアンプ領域(SA)及びクロスエリアとの区別を明確にするものである。
サブアレイは、メインワード線が8本のサブワード線に対して1本が割り当てられるために、512÷8=64本が設けられる。それ故、メインワード線MWLB0m〜MWLB63からなる正規回路に対応したメインワード線と、1つの冗長メインワード線RMWLBmが設けられる。上記冗長メインワード線RMWLBmを含む65本のメインワード線に対して、それぞれ設けられる8本のサブワード線の中の1本のサブワード線を選択するために、サブワード線選択線FXB0mないしFXB7mが設けられる。
これらのサブワード線選択線FXB0mないしFXB7mは、上記サブアレイに対応するアレイコントロール部に設けられるサブワード線選択線ドライバから、上記ワード線方向に並ぶ16個のサブアレイ上を延長するように配置される。サブアレイは、前記のようにサブワード線WLが512本配置され、相補ビット線対は256対から構成される。それ故、上記512本のサブワード線WLに対応した512個のサブワードドライバSWDは、かかるサブアレイの左右に256個ずつに分割して配置される。上記256対の相補ビット線BLに対応して設けられる256個のセンスアンプSAは、前記のようなシェアードセンスアンプ方式に加えて、さらに交互配置とし、かかるサブアレイの上下において128個ずつに分割して配置される。
サブアレイは、特に制限されないが、前記のように正規のサブワード線WLが512本に加えて8本の予備(冗長)ワード線が設けられ、相補ビット線対は256対から構成される。それ故、上記512+8本のサブワード線WLに対応した520個のサブワードドライバSWDは、かかるサブアレイの左右に262個ずつに分割して配置される。センスアンプは、上記同様に128個ずつが上下に配置される。すなわち、上記サブアレイに形成される256対のうちの128対の相補ビット線は、それに挟まれたセンスアンプSAに対してシェアードスイッチMOSFETを介して共通に接続される。同図には省略されているが、上記サブアレイにおいて、ビット線選択単位に対応した複数対の冗長ビット線も設けられる。
メインワード線MWLは、65本のうちその3つ(MWLB0m,MWLB55m、MWLB56m、MWLB63m)が代表として例示的に示されているように前記のような水平方向に延長される。また、カラム選択線YSは、YSn〜RYS,YSn+63が代表として例示されるように縦方向に延長される。上記メインワード線MWLと平行にサブワード線WL(図示せず)が配置され、上記カラム選択線YSと平行に相補ビット線BL(図示ぜす)が配置されるものである。
上記ワード線方向に並べられる16個のサブアレイに対して、8本のサブワード選択線FXB0m〜FXB7mが、メインワード線MWLと同様に16個のサブアレイを貫通するように延長される。そして、サブワード選択線FXB0m〜FXB3mからなる4本と、FXB4m〜FXB7mからなる4本とがサブアレイ上を分けて延長させるようにする。
サブアレイ上には、8本のサブワード線に対して1本のメインワード線が設けられるものであり、その8本の中の1本のサブワード線を選択するためにサブワード選択線が必要になるものである。メモリセルのピッチに合わせて形成されるサブワード線WLの8本分に1本の割り合いでメインワード線MWLが形成されるものであるために、メインワード線MWLの配線ピッチは緩やかになっている。したがって、メインワード線MWLと同じ配線層を利用して、上記サブワード選択線をメインワード線の間に形成することは容易にできるものである。
この実施例のサブワードドライバSWDは、第3図に例示的に示されているように、Nチャンネル型MOSFETQ20とQ21及びPチャンネル型MOSFETQ22からなり、上記MOSFETQ20とQ22がCMOSインバータ回路を構成し、その入力であるMOSFETQ20とQ22のゲートがメインワード線MWLB0に接続され、サブワード線WL1と回路の接地電位との間に設けられた上記MOSFETQ21のゲートに、上記サブワード選択線FXB1が接続され、それをインバータ回路で反転させた選択信号FX1が上記MOSFETQ22のソースに動作電圧として与えられる。
サブワードドライバSWDは、それを中心として左右に配置されるサブアレイのサブワード線WL1を同時に選択するような構成を採るものである。そして、サブアレイを挟む2つのサブワードドライバによって、512本のサブワード線(冗長ワード線RWL0〜RWL7)を含むが2本置きに交互に選択される。ただし、両端部のサブワード線WL0とWL511は1本とされて、左右に振り分けられる。
第2図において、上記サブワード選択線FXB1の信号を反転させた選択信号FX1等を形成するインバータ回路は、クロスエリアに設けられる。つまり、サブアレイの四隅に対応して配置されるクロスエリアに2個ずつ、合計8個のインバータ回路が設けられ、このインバータ回路を介して上記サブワードドライバに上記FX信号(動作電圧)を供給する。前記のように、1つのサブアレイには512個のサブワードドライバと8個の冗長ドライバが設けられ、それが8組に分けられる。それ故、1つのインバータ回路では、冗長回路を含めて65個のサブワードドライバを受け持つものであり、かかる選択信号線FX0mないしFX7mが、2組に分けられて上記サブワードドライバSWD上をビット線方向に延長するよう配置される。
同図において、サブアレイとその周辺回路が同じパターンの繰り返しで構成されるために、メモリアレイの上端のクロスエリアにも4つのインバータ回路が設けられるように示されているが、そのうちの2つはダミーであり、省略できるものである。このクロスエリアに並んで設けられるセンスアンプSAは、前記のようにシェアードセンスアンプとされるが、その上部はサブアレイが存在しないから、下側に設けられたビット線の増幅動作のみを行う。同様に、メモリアレイの端部に設けられたサブワードドライバでは、その右部にはサブアレイが存在しないから、左側だけのサブワード線WLのみを駆動する。
この実施例のようにサブアレイ上のメインワード線MWLのピッチの隙間にサブワード選択線FXBを配置する構成では、格別な配線チャンネルが不要にできるから、1つのサブアレイに8本のサブワード選択線を配置するようにしてもメモリチップが大きくなることはない。そして、後述するように、サブワードドライバの動作やセンスアンプの動作に必要な電圧を供給する電源線をかかるメインワード線MWLのピッチの隙間に配置するようにすることもできる。
第3図に示すように、ダイナミック型メモリセルは、上記1つのサブアレイに設けられたサブワード線WLと、相補ビット線BLT,BLBのうちの一方のビット線BLとの間に設けられ、アドレス選択MOSFETと記憶キャパシタから構成される。アドレス選択MOSFETのゲートは、サブワード線WLに接続され、このMOSFETのドレインがビット線BLTに接続され、ソースに記憶キャパシタが接続される。記憶キャパシタCsの他方の電極は共通化されてプレート電圧VPLTが与えられる。特に制限されないが、上記アドレス選択MOSFETの基板(チャンネル)には負のバックバイアス電圧VBBが印加される。上記サブワード線WLの選択レベルは、上記ビット線BLT又はBLBのハイレベルに対して上記アドレス選択MOSFETのしきい値電圧分だけ高くされた高電圧VPPとされる。
上記センスアンプを内部降圧電圧VDLで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧VDLレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧VPPはVDL+Vth+αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線BLTとBLBは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。
第4図に示すように、センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたNチャンネル型の増幅MOSFETQ5,Q6及びPチャンネル型の増幅MOSFETMOSFETQ7,Q8から構成される。Nチャンネル型MOSFETQ5とQ6のソースは、共通ソース線NCSに接続される。Pチャンネル型MOSFETQ7とQ8のソースは、共通ソース線PCSに接続される。図示しないけれども、上記共通ソース線NCSとPCSには、それぞれパワースイッチMOSFETが接続される。特に制限されないが、Nチャンネル型の増幅MOSFETQ5とQ6のソースが接続された共通ソース線NCSには、上記クロスエリアに設けられたNチャンネル型のパワースイッチMOSFET(図示せず)により接地電位に対応した動作電圧VSSが与えられる。
図示しないけれども、上記Pチャンネル型の増幅MOSFETQ7とQ8のソースが接続された共通ソース線PCSには、特に制限されないが、上記クロスエリアに設けられたオーバードライブ用のNチャンネル型のパワーMOSFETと、上記内部電圧VDLを供給するNチャンネル型のパワーMOSFETが設けられる。上記オーバードライブ用の電圧には、例えば、外部端子から供給される電源電圧VDDが用いられる。あるいはセンスアンプ動作速度の電源電圧VDD依存性を軽減するために、ゲートに昇圧電圧VPPが印加され、ドレインが電源電圧VDDに接続され、ソースから上記電源電圧VDDに対してわずかに降圧された上記電圧を得るようにするものであってもよい。
上記オーバードライブ用のMOSFETのゲートに供給される第1活性化信号は、上記動作電圧VDLを供給するNチャンネル型MOSFETのゲートに供給される第2活性化信号と同相の信号とされ、第1活性化信号及び第2活性化信号は時系列的にハイレベルにされる。特に制限されないが、上記第1及び第2活性化信号のハイレベルが昇圧電圧VPPレベルの信号とされる。これにより、Nチャンネル型MOSFETでのしきい値電圧分の電圧ロスを考慮しても、上記オーバードライブ用電圧及びVDLを出力させることができる。
上記センスアンプの単位回路の一対の入出力ノードには、相補ビット線を短絡させるイコライズMOSFETQ11と、相補ビット線にハーフプリチャージ電圧VBLRを供給するスイッチMOSFETQ9とQ10からなるプリチャージ回路(又はイコライズ回路)が設けられる。これらのMOSFETQ9〜Q11のゲートは、共通にプリチャージ(イコライズ)信号BLEQBが供給される。このプリチャージ信号BLEQBを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けてその立ち下がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するMOSFETQ9〜Q11を高速に切り替える。
センスアンプの単位回路は、シェアードスイッチMOSFETQ1とQ2を介して図左側のサブアレイの相補ビット線BLT,BLBと接続され、シェアードスイッチMOSFETQ3とQ4を介して同図右側のサブアレイの同様な相補ビット線BLT,BLBに接続される。スイッチMOSFETQ12とQ13は、カラムスイッチ回路を構成するものであり、上記選択信号YS2が選択レベル(ハイレベル)にされるとオン状態となり、上記センスアンプの単位回路の一対の入出力ノードとローカル入出力線LIOT1とLIOB1とを接続させる。センスアンプ部には、同様なローカル入出力線LIOT0とLIOB0が設けられる。上記選択信号YS2によって同様にスイッチ制御されるMOSFETを介して、隣接するセンスアンプの入出力ノードと接続される。これにより、1つの選択線により、1つのセンスアンプ列において2ビットの読み出しが可能にされる。
上記シェアードスイッチ回路は、例えば左側のサブアレイのサブワード線WLが選択されたときには、センスアンプの左側のシェアードスイッチMOSFETQ1とQ2はオン状態のままにし、右側シェアードスイッチMOSFETQ3とQ4とをオフ状態にさせる。逆に、右側のサブアレイのサブワード線WLが選択されたときには、センスアンプの右側のシェアードスイッチMOSFETQ1とQ2はオン状態のままにし、左側シェアードスイッチMOSFETQ3とQ4とをオフ状態にさせる。これにより、センスアンプでは、選択された側のサブアレイの相補ビット線BLT,BLBの信号の増幅を行うものである。
センスアンプの入出力ノードは、例えば左側のサブアレイのサブワード線が選択されたなら、上記左側の相補ビット線BL,BLBとの接続が維持されて、選択されたサブワード線WLに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路(Q12とQ13)を通してローカル入出力線LIOT1,LIOB1に伝える。上記ローカル入出力線LIOT0,LIOB0(LIOT1,LIOB1)は、クロスエリアに設けられたNチャンネル型MOSFETとPチャンネル型MOSFETからなるCMOSスイッチ回路を介して、図示しないメインアンプ及びライトアンプに接続されるメイン入出力線MIOT0,MIOB0に接続される。同図では、省略されているが、ローカル入出力線LIOT1,LIOB1に対応しても、同様なスイッチ回路とメイン入出力線MIOT1,MIOB1が設けられる。
特に制限されないが、前記のように上記カラムスイッチ回路は、1つの選択信号YSにより二対の相補ビット線BLT,BLBを二対のローカル入出力線LIOT0,LIOB0とLIOT1,LIOB1と接続させる。それ故、1つのメインワード線の選択動作により選択されたサブアレイにおいて、その両側に設けられる一対のセンスアンプに対応して設けられる上記二対のカラムスイッチ回路により合計4対の相補ビット線が選択されることになるので、1本のYS選択により4ビットの同時読み出し/書き込みができる。
第1図の実施例のように、16個のサブアレイに対して、センスアンプが17列設けられる。両側のセンスアンプでは、1対のローカル入出力線しか設けられないから、メモリアレイからは最大で16×4=64ビットの読み出しや書き込みが可能とされる。ただし、IO線との選択回路により、例えばそのうちの半分の32ビットが読み出され、メインアンプにより増幅され、後述するDDR SDRAMではクロックの立ち上がりの立ち下がりに同期して16ビットずつ出力される。
第5図に示すように、メモリアレイに対応して設けられたメインワードドライバMWDには、前記のようにビット線方向に16分割されてなる各々のサブアレイに対応して、64本のメインワード線MWLと、1つの冗長メインワード線RMWLを選択する合計65個のデコーダ及びドライバと、1つのメインワード線に割り当てられた8本のサブワード線の中の1本を選択するサブワード選択線FXに対応して設けられた8個のドライバが設けられる。同図には、そのうち、1つのサブアレイに対応したメインワードドライバMWD及びFXドライバが例示的に示されている。
サブワード選択線FX用のドライバは、例えばMOSFETQ30〜Q34等から構成されて、例えばX系のアドレス信号をうちの下位3ビットのアドレス信号A0〜A2を解読して形成された内部回路の対応した信号AX0ni等を受けて、昇圧電圧VPPレベルに変換するレベル変換回路と、かるる電圧により上記サブワード選択線FXB0等を駆動するインバータ回路等から構成される。サブワード選択線FXB0〜FXB7のうち、選択されたものは回路の接地電位のようなロウレベルとなり、非選択のものは昇圧電圧VPPレベルとされる。
メインワードドライバMWDは、MOSFETQ40〜Q46等から構成されて、例えばX系のプリデコード信号AX3niとAX6ni等を受けて、昇圧電圧VPPレベルに変換するレベル変換回路と、かるる電圧により上記メインワード線MWL等を駆動するインバータ回路等から構成される。メインワード線選択信号MWLB0〜MWLB63のうち、選択されたものは回路の接地電位のようなロウレベルとなり、非選択のものは昇圧電圧VPPレベルとされる。冗長メインワードドライバは、冗長アドレスヒット信号RRENiにより、ヒット時に冗長メインワード線選択信号RMWLBをロウレベルのような接地電位にする。ヒットしなければ、昇圧電圧VPPレベルのままである。
第6図には、この発明に係るダイナミック型RAMのメモリアレイ部の一実施例の上層配線の配置図が示されている。前記説明したように、ワード線の選択方式に8FX方式の階層ワード線を採用し、サブアレイに対してワード線方向に対して64本のメインワード線MWLと8FX線を有する。これらの配線は、例えば第2層目のメタル層M2により構成される。これらの配線は、回路素子が高密度に配置とされることによってレイアウトルールが厳しいサブワードドライバSWDのレイアウトによって律束される。
本願発明に先立つ検討では、数本のメインワード線に対して1本の別信号、ないし電源線を通すような手法を考えた。このようなレイアウト手法により、メインワード線とそれ以外の配線を同様な繰り返しパターンに配列するとことができる。しかしながら、高密度化のために配線ピッチが狭くなると、配線間での短絡不良が無視できなることに気が付いた。例えば、前記のようにメインワード線MWL同士の短絡は、冗長メインワード線への切り換えにより救済できるが、メインワード線MWLとサブワード選択線FXとの短絡あるは、メインワード線MWLと電源線との短絡は、直流不良あるいはファンクション不良となり救済不能である。
1つのサブアレイにメインワード線MWLの他に、救済不能の電源線や信号線(FX)を配置した場合において、1個の異物が落ちて隣接線同士が短絡状態となる不良発生確率は、次の式(1)により表すことができる。
上記式(1)より、メモリセルアレイ(サブアレイ)上の電源線や信号線を少なくすれば、不良発生率は低くすることができるが、回路方式や特性面及びチップサイズの縮小によりメモリセルアレイに設ける電源線や信号線を少なくすることは難しい。逆にいうならば、半導体記憶装置において、上記のように8本のサブワード線に対して1本のメインワード線を割り当てた場合に、かかるピッチの緩やかなメインワード線が配置される配線層を有効利用ことが、チップサイズの縮小化に欠かせないものとなっている。
第6図の実施例では、救済可能な配線と救済不可能な配線とを分けて配置することにより、不良発生率を低減させるようにするものである。つまり、救済不可能なサブワード選択線や電源線をできるだけ連続して隣り合うようにし、救済可能なメインワード線MWLと隣り合う救済不可能な配線を減らすようにするものである。
このため、この実施例では半導体基板上において、比較的配線ピッチが緩いメモリセルアレイ上にメインワード線MWLを構成する第2層目メタル配線M2の乗り換え(交差)チャネルを確保し、それ以外のメモリセルアレイ上ではメインワード線MWL以外の配線FXB等が連続するように配置するものである。
同図において、メモリセルアレイ部とサブワードドライバSWDとの境で、サブワード選択線FXB同士が交差するように表現しているが、実際には次に説明するようにメインワード線MWLとサブワード選択線FXBがその上部に設けられる第3層目メタル層M3を利用して交差して、メモリセルアレイ部ではサブワード選択線FXBが連続して配置される。
第7図には、この発明に係るダイナミック型RAMのメモリアレイ部の一実施例の上層配線M2とM3の概略レイアウト図が示されている。同図において、ワード線の延長方法(横方向)に、第2層目メタル層M2が延長され、縦方向に第3層目メタル層M3が延長される。メモリセルアレイ部において、上記第2層目メタル層M2は、メインワード線MWLB、サブワード選択線FXB0〜FXB7と、電源線VSSA、VDL、VDDCLPとされる。メモリセルアレイ部において、上記第3層目メタル層M3は、カラム選択線YS、電源線VDL、VSSA及びVDDCLPとされる。
上記電源線VDL、VSSA及びVDDCLPは、上記第2層目メタル層M2と第3層目メタル層M3との交点でそれぞれ相互に接続されることにより、メモリセルアレイ上において網目状にされ、第3層目メタル層M3によってセンスアンプ部にまで延長され、動作電圧VDL、VSSA及びオーバードライブ用電圧VDDCLPとされる。
上記サブワード選択線FXB0〜FXB7のそれぞれは、メモリセルアレイを挟む2つのサブワードドライバSWD領域にそれぞれ形成される32個(×2)のサブワードドライバが4個置きに配置され、それらのサブワードドライバとの接続を容易にすること等に対応して、上記サブワードドイバ領域上においては8本のサブワード選択線FXBを4本づつ2組に分けて、4つのメインワード線MWL置きに1つのサブワード選択線FXBを配置するようにする。
上記メモリセルアレイ部では、不良発生率を低減させるために4本ずつのサブワード選択線がFXB0〜FXB3及びFXB4〜FXB7のように2組にされて、それぞれの組においてサブワード選択線同士が隣接して配置されるように纏められる。このようなサブワード線FXBとメインワード線MWLの配置替えを行うために、サブワードドライバ領域SWDに隣接するサブアレイSub Array部において、第3層目メタル層M3を利用して配線乗り換えを行うようにするものである。
上記サブワードドライバ領域SWDにおいて、上記第3層メタル層M3で形成される配線は、第3図等に示されているように前記サブワード選択線FXBからの選択信号をリセット用のMOSFETQ21のゲートとその反転信号を形成する前記インバータ回路に伝える信号線、及びかかるインバータ回路からサブワードドライバを構成するMOSFETQ22のソースに伝える信号線や回路の接地線等を構成する。
メモリアレイ部における各配線の太さ各配線間の距離を例示すると以下の通りである。すなわち、メインワード線MWLB及びサブワード選択線FXBの配線の太さは0.8μm(以下単位μmを略す)であり、電源線VSSA及びVDDCLPの配線の太さは2.4であり、電源線VDLの太さは1.6であり、メインワード線MWLBとメインワード線MWLBとの配線間隔は1.2であり、サブワード選択線FXBとサブワード選択線FXBとの配線間隔は1.95であり、メインワード線MWLBとサブワード選択線FXBとの配線間隔は4.74であり、メインワード線MWLBと電源線VSSAとの配線間隔は5.23であり、メインワード線MWLBと電源線VDLとの配線間隔は5.1であり、メインワード線MWLBと電源線VDDCLPとの配線間隔は4.2である。
また、サブワードドライバSWDにおける各配線間の距離は以下の通りである。すなわち、メインワード線MWLBとサブワード選択線FXBとの配線間隔の最短部は3.25であり、メインワード線MWLBと電源線VDLとの配線間隔の最短部は2.15である。このうち、特徴的なところを説明すると、メモリアレイ部において、メインワード線MWLBとメインワード線MWLBとの配線間隔よりもサブワード選択線FXBとサブワード線選択線FXBとの配線間隔の方が長く、サブワード選択線FXBとサブワード選択線FXBとの配線間隔よりもメインワード線MWLBとサブワード選択線FXBとの配線間隔が長いことである。このように配線間隔を設定することにより、メインワード線MWLBよりも救済がしにくいサブワード選択線FXBに製造工程において異物等が付着することによりサブワード選択線FXB不良になる確率を低減することが可能となる。
第8図には、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例の上層配線M2とM3の概略レイアウト図が示されている。同図において、電源線が前記第7図のVSSA、VDL、VDDCLPに換えて、昇圧電圧VPPが設けられる。この電源線VPPは、上記第2層目メタル層M2と第3層目メタル層M3との交点でそれぞれ相互に接続されることにより、メモリセルアレイ上において網目状にされ、M2又はM3によってクロスエリアに設けられた前記反転信号を形成するインバータ回路や、センスアンプ活性化信号を形成する回路の動作電圧とされる。
この実施例のように、メモリセルアレイ上にVPP電源線を配置する構成は、仮にそれと隣接するメインワード線MWLと電源線VPPとの間で短絡不良が発生しても、短絡不良のメインワード線MWLを冗長ワード線RMWLに置き換えることにより救済可能となる。つまり、短絡不良のメインワード線MWLは、非選択レベルがVPPレベルであり、メモリアクセス時にも上記冗長メインワード線RFMWLへの置き換えにより非選択レベルであるVPPを維持する。それ故、昇圧電圧VPPを供給する電源線VPPと短絡があっても実際上は不良とはならないから、実質的な不良発生率を改善することができる。
第9図には、この発明に係るダイナミック型RAMのメモリアレイ部における一実施例の概略配線断面図が示されている。この実施例は、サブワードドライバ領域SWDに隣接するサブアレイSub Array部において、第3層目メタル層M3を利用して第2層目メタル配線M2の配線乗り換え部が示されている。この実施例のように、第3層目メタル層M3を利用することにより,例えばメインワード線MWLBを構成する2つの第2層目メタル配線M2を乗り越えて(交差)させて、サブワード選択線FXB同士を隣接させるようにするものである。
第10図には、この発明を説明するための配線配置図が示されている。同図(A)のようにハッチングを施した配線は、前記サブワード選択線FXBや電源線のように救済不可能な配線であり、それをメインワード線MWLBのように救済可能な配線の間に分散して配置した場合、▲1▼ないし▲8▼の合計8箇所のうちいずれか1つで短絡不良が生じた場合には、上記メインワード線MWLが救済可能であっても不良になってしまう。
これに対して、第10図(B)のように、上記4つの救済不可能な配線同士を纏めて互いに隣接して配置させた場合には、▲1▼ないし▲5▼のように合計5箇所のうちいずれか1つで短絡不良が生じた場合に、上記メインワード線MWLBが救済可能であっても不良になってしまう。つまり、救済不可能な短絡箇所が3箇所減少するために、配線配置を変更するだけで不良発生率を高くすることができる。したがって、前記実施例において、救済不可能なサブワード選択線FXBが8本ある場合には、8本まとめて配置することが望ましいが、実際にはサブワードドライバ、メインワードドライバ、サブワード選択線ドライバ等の配置の関係で、前記実施例では8本を4本ずつ2組に分けてメモリセルアレイ上では纏めて配置するものである。
第11図には、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例の上層配線M2とM3の概略レイアウト図が示されている。同図において、前記第7図の実施例のように電源線がVSSA、VDL、VDDCLPのように異種電源が複数ある場合に、不良発生率を低減させるためにそれら前記サブワード選択線FXBと同様に互いに隣接するように配置することにより、不良発生率を低くするものである。特に制限されないが、この実施例では、上記異種電源が配置される配線ピッチに比べて、両端の電源線と隣接するメインワード線との間の配線間隔を広くするようにすることにより、メインワード線と電源線との短絡不良の発生率を低くするよう工夫されている。
第12図には、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例の上層配線M2とM3の概略レイアウト図が示されている。同図において、電源線が前記第9図ののように同種電源が複数ある場合に、不良発生率を低減させるためにそれらを前記サブワード選択線FXBと同様に互いに纏め、かつ複数分の配線幅にして配置する。この構成では、上記電源線と隣接するメインワード線との間の配線間隔がいっそう広くすることができ、メインワード線と電源線との短絡不良の発生率を低くするよう工夫されている。
つまり、前記のように昇圧電圧VPPとメインワード線MWLとが短絡した場合、冗長メインワード線RMWLへの置き換えが必要になるので、上記のようにメインワード線MWLと電源電圧VPPとの短絡不良そのものの発生率を低くすることは、冗長メインワード線RMWLを他のメインワード線の不良に使用できるから救済効率を高くすることができる。
第13図には、この発明に係るダイナミック型RAMにおけるメモリアレイ部の他の一実施例の上層配線M2とM3の概略レイアウト図が示されている。同図において、サブアレイSub ArrayとサブワードドライバSWDを同じ配列で救済可能な信号線、例えば前記メインワード線MWLB等が配置とされ、救済できない信号線、例えばサブワード選択線又は電源線が配置される。この構成では、サブワードドライバSWDに隣接するメモリセルアレイ(サブアレイ)部において、前記配線乗り換えが不要となり、配線パターンが簡素化できるものとなる。
第14図には、この発明に係るダイナミック型RAMのY系選択回路の一実施例の概略回路図が示されている。Yデコーダ(Y−Dec)は、下位3ビットのYアドレス信号により形成されたY系プリデコード信号AY00iないしAY07iを受け、残りのY系アドレス信号により形成せされプリデコード信号AY3iiとAY6iiを受けるゲート回路の出力信号により動作状態にされるインバータ回路により、カラム選択信号が形成される。かかる選択信号は、インバータ回路からなるカラム選択ドライバを通してカラム選択線YS0i〜YS7i等に伝えられる。カラム選択線にも冗長カラム選択線RYSiが設けられ、上記いずれかのカラム選択線又はそれによって選択されるビット線に不良があるとききには、上記冗長カラム選択線RYSiに切り換えられる。
第15図には、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例の上層配線の配置図が示されている。前記第14図のように、カラム選択線にも冗長カラム選択線RYSiを配置することにより、救済可能な信号線が構成できる。これに対して、前記センスアンプの動作電圧のようにVSSA、VDL、VDDCLPのような異種電源線が救済できない配線であるので、不良発生率を高くするためにサブアレイ上では上記異種電源線同士が隣接するように配置するものである。
センスアンプSAに隣接するサブアレイ部には示された配線のクロス部は、前記第10図、第11図と同様な配線の乗り換え部を示している。ただし、この配線の乗り換えには、第2層目のメタル層M2が利用される。つまり、前記第9図の実施例とは逆に、異種電源線をカラム選択線の下をM2を通すことにより交差して異種電源線同士が隣接するように配置するものである。この実施例でも、救済可能な配線と救済不可能な配線とを分けて配置することにより、不良発生率を低減させるようにすることができる。
第16図には、この発明が適用されるダイナミック型RAMの一実施例のブロック図が示されている。この実施例におけるダイナミック型RAMは、DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)に向けられている。この実施例のDDR SDRAMは、特に制限されないが、前記実施例と同様に4つのメモリバンクに対応して4つのメモリセルアレイ200A〜200Dが設けられる。4つのメモリバンク0〜3にそれぞれ対応されたメモリセルアレイ200A〜200Dは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線(図示せず)に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補ビット線(図示せず)に結合される。
上記メモリセルアレイ200Aの図示しないワード線は行(ロウ)デコーダ(Row DEC)201Aによるロウアドレス信号のデコード結果に従って1本が選択レベルに駆動される。メモリセルアレイ200Aの図示しない相補データ線はセンスアンプ(Sense AMP)202A及びカラム選択回路(Column DEC)203AのI/O線に結合される。センスアンプ202Aは、メモリセルからのデータ読出しによって夫々の相補ビット線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路203Aは、上記相補ビット線を各別に選択して相補I/O線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ203Aによるカラムアドレス信号のデコード結果に従って選択動作される。
メモリセルアレイ200Bないし200Dも同様に、ロウデコーダ201B〜D,センスアンプ203B〜D及びカラム選択回路203B〜Dが設けられる。上記各メモリバンクの相補I/O線は、前記メイン入出力線MIOを構成するデータバス(Data Bus)を介して各メモリバンクが共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)210の出力端子及びデータ出力回路(Dout Buffer)211の入力端子に接続される。端子DQは、特に制限されないが、16ビットからなるデータD0−D15を入力又は出力するデータ入出力端子とされる。DQSバッファ(DQS Buffer)215は、読み出し動作のときに上記端子DQから出力するデータのデータストローブ信号を形成する。
アドレス入力端子から供給されるアドレス信号A0〜A14は、アドレスバッファ(Address Buffer)204で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)205に保持され、カラム系アドレス信号はカラムアドレスバッファ(Column Address Buffer)206に保持される。リフレッシュカウンタ(Refresh Counter)208は、オートマチックリフレッシュ(Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
例えば、256Mビットのような記憶容量を持つ場合、カラムアドレス信号としては、2ビット単位でのメモリアクセスを行うようにする場合には、アドレス信号A14を入力するアドレス端子が設けられる。×4ビット構成では、アドレス信号A11まで有効とされ、×8ビット構成ではアドレス信号A10までが有効とされ、×16ビット構成ではアドレス信号A9までが有効とされる。64Mビットのような記憶容量の場合には、×4ビット構成では、アドレス信号A10まで有効とされ、×8ビット構成ではアドレス信号A9までが有効とされ、そして図のように×16ビット構成ではアドレス信号A8までが有効とされる。
上記カラムアドレスバッファ206の出力は、カラムアドレスカウンタ(Column Address Counter)207のプリセットデータとして供給され、列(カラム)アドレスカウンタ207は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ203A〜203Dに向けて出力する。
モードレジスタ(Mode Register)213は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder)201Aないし201Dは、バンクセレクト(Bank Select)回路212で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路(Control Logic)209は、特に制限されないが、クロック信号CLK、/CLK(記号/はこれが付された信号がロウイネーブルの信号であることを意味するバー信号を示している。)、クロックイネーブル信号CKE、チップセレクト信号/CS、カラムアドレスストローブ信号/CAS、ロウアドレスストローブ信号/RAS、及びライトイネーブル信号/WEなどの外部制御信号と、/DM及びDQSとモードレジスタ213を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてDDR SDRAMの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対応した入力バッファを備える。
クロック信号CLKと/CLKは、クロックバッファを介してDLL回路214に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路211とDQSバッファ215の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路210や、列アドレスカウンタ207に供給されるクロック端子に供給される。
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号/CSはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号/CSがハイレベルのとき(チップ非選択状態)やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。/RAS,/CAS,/WEの各信号は通常のDRAMにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
クロックイネーブル信号CKEは次のクロック信号の有効性を指示する信号であり、当該信号CKEがハイレベルであれば次のクロック信号CLKの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路211に対するアウトプットイネーブルの制御を行う外部制御信号/OEを設けた場合には、かかる信号/OEもコントロール回路209に供給され、その信号が例えばハイレベルのときにはデータ出力回路211は高出力インピーダンス状態にされる。
上記ロウアドレス信号は、クロック信号CLK(内部クロック信号)の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるA0〜A11のレベルによって定義される。
アドレス信号A12とA13は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、A12とA13の組み合わせにより、4つのメモリバンク0〜3のうちの1つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路210及びデータ出力回路への接続などの処理によって行うことができる。
上記カラムアドレス信号は、前記のように256Mビットで×16ビット構成の場合には、クロック信号CLK(内部クロック)の立ち上がりエッジに同期するリード又はライトコマンド(後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド)サイクルにおけるA0〜A9のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
DDR SDRAMにおいては、1つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
したがって、例えば16ビットからなるデータ入出力端子においてデータD0−D15が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のDDR SDRAMは、上記のように16ビットの単位でのメモリアクセスを行い、A0〜A11のアドレスにより約4Mのアドレスを持ち、4つのメモリバンクで構成されることから、全体では約256Mビット(4M×4バンク×16ビット)のような記憶容量を持つようにされる。
DDR SDRAMの詳細な読み出し動作は、次の通りである。チップセレクト/CS,/RAS、/CAS、ライトイネーブル/WEの各信号はCLK信号に同期して入力される。/RAS=0と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ205とバンクセレクト回路212で保持される。バンクセレクト回路212で指定されたバンクのロウデコーダ210がロウアドレス信号をデコードしてメモリセルアレイ200から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ202によって増幅,保持される。指定されたバンクはアクティブ(Active)になる。
行アドレス入力から3CLK後、CAS=0と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ206とバンクセレクト回路212で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ207から出力され、カラムデコーダ203が列を選択する。選択されたデータがセンスアンプ202から出力される。このとき出力されるデータは2組分である(×4ビット構成では8ビット、×16ビット構成では32ビット)。
センスアンプ202から出力されたデータは、前記のようなLIO−MIO及びメインアンプとデータバスDataBusを介してデータ出力回路211からチップ外へ出力される。出力タイミングはDLL214から出力されるQCLKの立上がり、立ち下がりの両エッジに同期する。この時、前記のようにODDとEVENからなる2組分のデータはパラレル→シリアル変換され、1組分×2のデータとなる。データ出力と同時に、DQSバッファ215からデータストローブ信号DQSが出力される。モードレジスタ213に保存されているバースト長が4以上の場合、カラムアドレスカウンタ207は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
上記DLL214の役割は、データ出力回路211と、DQSバッファ215の動作クロックを生成する。上記データ出力回路211とDQSバッファ215は、DLL214で生成された内部クロック信号が入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、適当なレプリカ回路を用いて内部クロック信号の位相を外部CLKよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックCLKに一致させる。したがって、上記DQSバッファは、上記のようなデータ出力動作以外のときには、出力ハイインピーダンス状態にされる。
書き込み動作のときには、上記DDR SDRAMのDQSバッファ215が出力ハイインピーダンス状態であるので、上記端子DQSにはマクロプロセッサ等のようなデータ処理装置からデータストローブ信号DQSが入力され、端子DQにはそれに同期した書き込みデータが入力される。データ入力回路210は、上記端子DQから入力された書き込みデータを、上記端子DQSから入力されたデータストローブ信号に基づいて形成されたクロック信号により、前記のようにシリアルに取り込み、クロック信号CLKに同期してパラレルに変換して、データバスDataBusを介して選択されたメモリバンクに伝えられて、かかるメモリバンクの選択されたメモリセルに書き込まれる。
上記のようなDDR SDRAMに本願発明を適用することによって、メモリチップの小型化を図りつつ、製品歩留りの向上を図った半導体メモリを構成することができるものとなる。
上記の実施例から得られる作用効果は、下記の通りである。
(1) 正規回路と冗長回路とを備え、上記正規回路を構成する救済可能とされた複数の第1配線と救済不能の複数の第2配線とを同一配線層で同一方向に配置しつつ、上記救済不能の配線同士を互いに隣接して配置するという簡単な構成により、高集積化を図りつつ、救済可能な配線が救済不能の配線との短絡によって救済不能とされてしまう箇所を減少させられるから不良発生率を低減させることができるという効果が得られる。
(2) 上記に加えて、上記正規回路を構成する第1配線を第1方向に延びる複数のメインワード線とし、かかる上記複数のメインワード線のそれぞれに対応して複数のサブワード線グループを設け、上記正規回路を構成する第2配線を、上記複数のサブワード線グループに共通に設けられ、一つのサブワード線グループの中から一つのサブワード線を選択するための複数の信号線とし、半導体基板上において、上記複数のメインワード線と上記複数の信号線とを共に上記複数のサブワード線グループの上層に設けて、これら複数の信号線の2つ又はそれ以上が隣り合って上記第1方向に延びるように配置することにより、ワード線階層方式による高集積化を図りつつ、その不良発生率を低減させることができるという効果が得られる。
(3) 上記に加えて、上記正規回路を構成する第1配線を第1方向に延びる第1及び第2メインワード線とし、かかる第1メインワード線と第2のメインワード線のそれぞれに対して、上記第1方向に延びる第1及び第2サブワード線と第3及び第4サブワード線を設け、上記正規回路を構成する第2配線を上記第1及び第3サブワード線に対応して第1方向に延びる第1信号線と、上記第2及び第4サブワード線に対応して上記第1方向に延びる第2信号線とし、上記第1方向と交差する第2方向に複数のビット線を設け、上記第1、第2、第3及び第4サブワード線と上記複数のビット線との交差部にはそれぞれメモリセルを設け、上記第1及び第2メインワード線の信号と、上記第1及び第2信号線の信号とに基づいて上記第1、第2、第3及び第4サブワード線の一つを選択する回路を設け、上記第1、第2、第3及び第4サブワード線を半導体基板上の第1の層に設け、上記第1及び第2メインワード線と上記第1及び第2信号線とを上記第1の層とは異なる第2の層に設け、上記第1信号線と第2信号線とは隣り合って配置させることにより、ワード線階層方式による高集積化を図りつつ、その不良発生率を低減させることができるという効果が得られる。
(4) 上記に加えて、上記第1信号線と上記第1メインワード線とを隣り合って配置させ、上記第1信号線と上記第1メインワード線の間隔を上記第1信号線と第2信号線の間隔より広くすることにより、第1メインワード線と第1信号線で発生する救済不能とされる不良発生率を低減させることができるという効果が得られる。
(5) 上記に加えて、上記第1信号線の信号を上記回路に伝達するために上記第2方向に延びる第3信号線と、上記第2信号線の信号を上記回路に伝達するために上記第2方向に延びる第4信号線とを更に設けることにより、上記第1信号線及び第2信号線を複数のサブワード線の選択動作に共用させることができるから、回路の簡素化を図ることができるという効果が得られる。
(6) 上記に加えて、上記第1信号線と第2信号線をサブワード線の一つを選択する回路が設ける領域において、1ないし複数のメインワード線を挟むように分散して配置し、かかる領域と上記メモリセルが配置される領域との境界部において、上記メインワード線と交差させて上記第1信号線及び第2信号線とが隣り合うように配置させることにより、上記サブワード線の一つを選択する回路での配線レイアウトを容易にすることができるという効果が得られる。
(7) 上記に加えて、上記冗長回路を欠陥救済用の冗長メインワード線と、上記冗長メインワード線に対応して設けられた第1冗長サブワード線と第2冗長サブワード線とし、上記冗長メインワード線の信号と上記第1及び第2信号線の信号とに基づいて、上記第1及び第2冗長サブワード線の一つを選択可能とすることにより、簡単な構成でメインワード線に不良が発生した場合でも、サブワード線に不良が発生した場合でも救済が可能になるという効果が得られる。
(8) 上記に加えて、半導体チップの上記第1方向及びそれと直交する第2方向に少なくとも2個ずつメモリアレイ領域を設け、かかるメモリアレイ領域の各々において、上記第2方向に沿って設けられた複数のビット線、上記第1方向に沿って設けられた複数のメインワード線及びサブワード線、上記複数のビット線と上記複数のサブワード線との交差部に対応して設けられた複数のメモリセルを含み、上記第1方向及び第2方向のそれぞれに沿って複数のメモリセルアレイ領域を配置し、上記第2方向に沿って配置された複数のメモリセルアレイ領域と交互に複数のセンスアンプ領域を配置し、上記第1方向に沿って配置された複数のメモリセルアレイ領域と交互に複数のサブワードドライバ領域を配置し、上記サブワードドライバを、上記メインワード線の信号と、上記第1信号線又は第2信号線の信号とを受けてサブワード線の選択信号を形成することにより、高集積化と動作の高速化及び動作マージンを確保したメモリ回路を実現することができるという効果が得られる。
(9) 上記に加えて、上記正規回路を構成する第1配線を第1方向に延びる複数のメインワード線とし、かかる上記複数のメインワード線のそれぞれに対応して複数のサブワード線グループを設け、上記正規回路を構成する第2配線を、所定の直流電圧を供給する電源配線とし、半導体基板上において、上記複数のメインワード線と上記複数の電源線とを共に上記複数のサブワード線グループの上層に設け、上記複数の電源線の2つ又はそれ以上が隣り合って上記第1方向に延びるように配置することにより、電源線を網目状にして電源インピーダンスを低減しつつ、その不良発生率を低減させることができるという効果が得られる。
(10) 上記に加えて、上記正規回路を構成する第2配線を上記複数のサブワード線グループに共通に設けられ、一つのサブワード線グループの中から一つのサブワード線を選択するための複数の信号線と、所定の直流電圧を供給する電源配線とし、半導体基板上において、上記複数のメインワード線と上記複数の信号線は共に上記複数のサブワード線グループの上層に設け、上記複数の信号線と上記電源線の2つ又はそれ以上が隣り合って上記第1方向に延びるようにすることにより、ワード線階層方式による高集積化及び電源線を網目状にして電源インピーダンスを低減しつつ、その不良発生率を低減させることができるという効果が得られる。
(11) 上記に加えて、上記複数の電源線を同じ電圧を供給するものを共通にし、上記共通化された複数の電源線に対応した配線幅により形成することにより、不良発生率をいっそう低減させることができるという効果が得られる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記正規回路を構成する第1配線と第2配線とは、階層ワード線方式のメインワード線とサブワード選択線や電源線との関係と同様に救済可能な複数の配線と救済不可能な複数の配線が同一配線層で同一方向に延長される場合に広く利用できる。メモリ回路は、前記のようなダイナミック型メモリセルを用いるものの他に、記憶手段として強誘電体キャパシタを用いて不揮発化するものであってもよい。あるいは、フローティングゲートに電荷を蓄積するような不揮発性のメモリセルであってもよい。
産業上の利用可能性
この発明は、正規回路と冗長回路を備えて、正規回路において救済可能な第1配線と救済不可能な第2配線とが同一配線層で同一方向に延長される回路を含む半導体集積回路装置に広く適用できる。
【図面の簡単な説明】
第1図は、この発明が適用されるダイナミック型RAMの一実施例を示す概略レイアウト図であり、
第2図は、この発明に係るダイナミック型RAMにおけるサブアレイとその周辺回路の一実施例を示す概略レイアウト図であり、
第3図は、この発明に係るダイナミック型RAMのサブアレイとサブワードドライバを中心とした一実施例を示す概略回路図であり、
第4図は、この発明に係るダイナミック型RAMのサブアレイとセンスアンプを中心とした一実施例を示す概略回路図であり、
第5図は、この発明に係るダイナミック型RAMのメインワードドライバとFXドライバを中心とした一実施例を示す概略回路図であり、
第6図は、この発明に係るダイナミック型RAMのメモリアレイ部の一実施例を示す上層配線の配置図であり、
第7図は、この発明に係るダイナミック型RAMのメモリアレイ部の一実施例を示す上層配線M2とM3の概略レイアウト図であり、
第8図は、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例を示す上層配線M2とM3の概略レイアウト図であり、
第9図は、この発明に係るダイナミック型RAMのメモリアレイ部の一実施例を示す概略配線断面図であり、
第10図は、この発明を説明するための配線配置図であり、
第11図は、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例を示す上層配線M2とM3の概略レイアウト図であり、
第12図は、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例を示す上層配線M2とM3の概略レイアウト図であり、
第13図は、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例を示す上層配線M2とM3の概略レイアウト図であり、
第14図は、この発明に係るダイナミック型RAMのY系選択回路の一実施例を示す概略回路図であり、
第15図は、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例を示す上層配線の配置図であり、
第16図は、この発明が適用されるダイナミック型RAMの一実施例を示すブロック図である。
この発明は、半導体集積回路装置に関し、例えばワード線やビット線の不良を救済する冗長回路を備えた大記憶容量の半導体記憶回路を含むものに利用して有効な技術に関するものである。
背景技術
冗長技術(欠陥救済技術)は半導体メモリの歩留り向上・製造コスト低減の有力な手段として広く用いられている。すなわち、チップ上に少数の冗長ワード線、冗長ビット線を設けておき、これを不良ワード線、不良ビット線の代替として用いるという方法である。不良ワード線、不良ビット線のアドレスを記憶するために、チップ上にプログラム可能素子(普通ヒューズが用いられる)を設けておき、これに検査によって見つかった不良アドレスを登録する。メモリアクセス時には、要求アドレスと登録されている不良アドレスとを比較し、一致すれば予備ワード線あるいは予備ビット線を、一致しなければ正規のワード線あるいは正規のビット線を選択する。
ワード線をメインワード線とサブワード線により構成する階層ワード線方式では、メインワード線に対して複数のサブワード線が割り当てられる。上記1つのメインワード線に割り当てられた複数のサブワード線の中から1つのサブワード線を選択するためにサブワード線選択線が設けられる。このため、メモリアレイ上において、メインワード線の配線ピッチには余裕があり、上記メインワード線が形成される配線層を利用して、例えば上記サブワード線選択線や電源配線を配置することが考えられる。しかし、上記メインワード線、サブワード線選択線及び電源線の相互に短絡(ショート)不良が発生すると、上記メインワード線同士の短絡なら予備のメインワード線に置き換えらて救済することができる。これに対して、上記サブワード線選択線や電源線に上記短絡不良が発生すると、直流不良又はファンクション不良となり、その救済が不能であるために不良チップとなってしまう。
【0001】
したがって、この発明は、簡単な構成で高集積化を図りつつ、不良発生率を低減させた半導体集積回路装置を提供すること目的としている。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、。正規回路と冗長回路とを備え、上記正規回路を構成する救済可能とされた複数の第1配線と救済不能の複数の第2配線とを同一配線層で同一方向に配置しつつ、上記救済不能の配線同士を互いに隣接して配置する。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第1図には、この発明が適用されるダイナミック型RAMの一実施例の概略レイアウト図が示されている。同図においては、この発明が適用されるダイナミック型RAMを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
この実施例のダイナミック型RAMは、特に制限されないが、メモリチップ全体の概略レイアウトと、8分割された1つのメモリアレイのレイアウトが例示的に示されている。メモリアレイは、長手方向(ワード線方向)対して左右に4分割、上下に2分割される。メモリアレイ(Array)が8分割され、その長手方向における中央部分には複数からなるアドレスバッファ、制御回路やタイミング制御回路等のような間接周辺回路及びボンディングパッド列(Peripheral Circuit & Bonding Pad)が設けられる。
上記8個のメモリアレイは、それぞれが約32Mビットの記憶容量を持つようにされる。上記8個のメモリアレイのうちの一つのメモリアレイ(Array)が拡大して示されているように、ワード線方向に16分割され、ビット線方向に16分割されたメモリセルアレイ(Memory Cell Array)又はサブアレイ(Sub Array)ともいう▲1▼が設けられる。上記サブアレイ1のビット線方向の両側には、上記ビット線方向に対してセンスアンプ2(Sence Amplifier)が配置される。上記サブアレイ1のワード線方向の両側には、サブワードドライバ3(Sub−Word Driver)が配置される。
上記1つのメモリアレイには、全体で8192本のワード線と4096対の相補ビット線が設けられる。これにより、全体で約32Mビットの記憶容量を持つようにされる。上記のように8192本のワード線が16個のサブアレイ1に分割して配置されるので、1つのサブアレイ1には512本のワード線(サブワード線)が設けられる。また、上記のように4096対の相補ビット線が16個のサブアレイ1に分割して配置されるので、1つのサブアレイ1には256対の相補ビット線が設けられる。
上記2つのメモリアレイの中央部には、メインロウデコーダ、アレイコントロール(Array control)回路及びメインワードドライバ(Main Word driver)が設けられる。上記アレイコントロール回路には、第1のサブワード選択線を駆動するドライバが含まれる。上記メモリアレイには、上記16分割されたサブアレイ1を貫通するように延長されるメインワード線が配置される。上記メインワードドライバは、上記メインワード線を駆動する。上記メインワード線と同様に第1のサブワード選択線も上記16分割されたサブアレイ1を貫通するように延長される。上記メモリアレイの上部には、Yデコーダ(Y−Decoder)及びY選択線ドライバ(YSdriver)が設けられる。
上記メモリセルアレイ(サブアレイ)1は、その拡大図に示すように、メモリセルアレイ1を挟んでセンスアンプ領域2、サブワードドライバ領域3に囲まれて形成されるものである。上記センスアンプ領域2と、上記サブワードドライバ領域3の交差部4は、交差領域(クロスエリア)とされる。上記センスアンプ領域2に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイ1の両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイ1の相補ビット線に選択的に接続される。
サブワードドライバ3は、メインワード線に対して1/16の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、1つのメインワード線に対して、相補ビット線方向に8本からなるサブワード線を配置させる。このように相補ビット線方向に対して8本ずつが割り当てられたサブワード線の中から1本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される8本のサブワード選択線の中から1つを選択する選択信号を形成する。
上記1つのメモリセルアレイ1に着目すると、1本のメインワード線に割り当てられる16個のメモリセルアレイのすべての中から、1本ずつのサブワード線を選択する。上記のようにメインワード線方向に4K(4096)のメモリセルが設けられるので、1つのサブワード線には、4096/16=256個のメモリセルが接続されることとなる。
上記のように1つのメモリレイは、前記のように相補ビット線方向に対して8K(8192)ビットの記憶容量を持つ。しかしながら、1つの相補ビット線に対して8Kものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても前記のように16分割する。つまり、センスアンプ2により相補ビット線を16分割し、1つの相補ビット線に接続されるメモリセルの数を512個のように少なくする。
第2図には、この発明に係るダイナミック型RAMにおけるサブアレイとその周辺回路の一実施例の概略レイアウト図が示されている。同図には、第1図に示されたメモリアレイに設けられる16×16のサブアレイ(Sub Array)うち4つのサブアレイ(Sub Array)を含む部分が代表として示されている。第2図においては、1つのサブアレイ(Sub Array)に対して、それが形成される領域には斜線を付すことによって、その周辺に設けられサブワードドライバ領域(SDW)、センスアンプ領域(SA)及びクロスエリアとの区別を明確にするものである。
サブアレイは、メインワード線が8本のサブワード線に対して1本が割り当てられるために、512÷8=64本が設けられる。それ故、メインワード線MWLB0m〜MWLB63からなる正規回路に対応したメインワード線と、1つの冗長メインワード線RMWLBmが設けられる。上記冗長メインワード線RMWLBmを含む65本のメインワード線に対して、それぞれ設けられる8本のサブワード線の中の1本のサブワード線を選択するために、サブワード線選択線FXB0mないしFXB7mが設けられる。
これらのサブワード線選択線FXB0mないしFXB7mは、上記サブアレイに対応するアレイコントロール部に設けられるサブワード線選択線ドライバから、上記ワード線方向に並ぶ16個のサブアレイ上を延長するように配置される。サブアレイは、前記のようにサブワード線WLが512本配置され、相補ビット線対は256対から構成される。それ故、上記512本のサブワード線WLに対応した512個のサブワードドライバSWDは、かかるサブアレイの左右に256個ずつに分割して配置される。上記256対の相補ビット線BLに対応して設けられる256個のセンスアンプSAは、前記のようなシェアードセンスアンプ方式に加えて、さらに交互配置とし、かかるサブアレイの上下において128個ずつに分割して配置される。
サブアレイは、特に制限されないが、前記のように正規のサブワード線WLが512本に加えて8本の予備(冗長)ワード線が設けられ、相補ビット線対は256対から構成される。それ故、上記512+8本のサブワード線WLに対応した520個のサブワードドライバSWDは、かかるサブアレイの左右に262個ずつに分割して配置される。センスアンプは、上記同様に128個ずつが上下に配置される。すなわち、上記サブアレイに形成される256対のうちの128対の相補ビット線は、それに挟まれたセンスアンプSAに対してシェアードスイッチMOSFETを介して共通に接続される。同図には省略されているが、上記サブアレイにおいて、ビット線選択単位に対応した複数対の冗長ビット線も設けられる。
メインワード線MWLは、65本のうちその3つ(MWLB0m,MWLB55m、MWLB56m、MWLB63m)が代表として例示的に示されているように前記のような水平方向に延長される。また、カラム選択線YSは、YSn〜RYS,YSn+63が代表として例示されるように縦方向に延長される。上記メインワード線MWLと平行にサブワード線WL(図示せず)が配置され、上記カラム選択線YSと平行に相補ビット線BL(図示ぜす)が配置されるものである。
上記ワード線方向に並べられる16個のサブアレイに対して、8本のサブワード選択線FXB0m〜FXB7mが、メインワード線MWLと同様に16個のサブアレイを貫通するように延長される。そして、サブワード選択線FXB0m〜FXB3mからなる4本と、FXB4m〜FXB7mからなる4本とがサブアレイ上を分けて延長させるようにする。
サブアレイ上には、8本のサブワード線に対して1本のメインワード線が設けられるものであり、その8本の中の1本のサブワード線を選択するためにサブワード選択線が必要になるものである。メモリセルのピッチに合わせて形成されるサブワード線WLの8本分に1本の割り合いでメインワード線MWLが形成されるものであるために、メインワード線MWLの配線ピッチは緩やかになっている。したがって、メインワード線MWLと同じ配線層を利用して、上記サブワード選択線をメインワード線の間に形成することは容易にできるものである。
この実施例のサブワードドライバSWDは、第3図に例示的に示されているように、Nチャンネル型MOSFETQ20とQ21及びPチャンネル型MOSFETQ22からなり、上記MOSFETQ20とQ22がCMOSインバータ回路を構成し、その入力であるMOSFETQ20とQ22のゲートがメインワード線MWLB0に接続され、サブワード線WL1と回路の接地電位との間に設けられた上記MOSFETQ21のゲートに、上記サブワード選択線FXB1が接続され、それをインバータ回路で反転させた選択信号FX1が上記MOSFETQ22のソースに動作電圧として与えられる。
サブワードドライバSWDは、それを中心として左右に配置されるサブアレイのサブワード線WL1を同時に選択するような構成を採るものである。そして、サブアレイを挟む2つのサブワードドライバによって、512本のサブワード線(冗長ワード線RWL0〜RWL7)を含むが2本置きに交互に選択される。ただし、両端部のサブワード線WL0とWL511は1本とされて、左右に振り分けられる。
第2図において、上記サブワード選択線FXB1の信号を反転させた選択信号FX1等を形成するインバータ回路は、クロスエリアに設けられる。つまり、サブアレイの四隅に対応して配置されるクロスエリアに2個ずつ、合計8個のインバータ回路が設けられ、このインバータ回路を介して上記サブワードドライバに上記FX信号(動作電圧)を供給する。前記のように、1つのサブアレイには512個のサブワードドライバと8個の冗長ドライバが設けられ、それが8組に分けられる。それ故、1つのインバータ回路では、冗長回路を含めて65個のサブワードドライバを受け持つものであり、かかる選択信号線FX0mないしFX7mが、2組に分けられて上記サブワードドライバSWD上をビット線方向に延長するよう配置される。
同図において、サブアレイとその周辺回路が同じパターンの繰り返しで構成されるために、メモリアレイの上端のクロスエリアにも4つのインバータ回路が設けられるように示されているが、そのうちの2つはダミーであり、省略できるものである。このクロスエリアに並んで設けられるセンスアンプSAは、前記のようにシェアードセンスアンプとされるが、その上部はサブアレイが存在しないから、下側に設けられたビット線の増幅動作のみを行う。同様に、メモリアレイの端部に設けられたサブワードドライバでは、その右部にはサブアレイが存在しないから、左側だけのサブワード線WLのみを駆動する。
この実施例のようにサブアレイ上のメインワード線MWLのピッチの隙間にサブワード選択線FXBを配置する構成では、格別な配線チャンネルが不要にできるから、1つのサブアレイに8本のサブワード選択線を配置するようにしてもメモリチップが大きくなることはない。そして、後述するように、サブワードドライバの動作やセンスアンプの動作に必要な電圧を供給する電源線をかかるメインワード線MWLのピッチの隙間に配置するようにすることもできる。
第3図に示すように、ダイナミック型メモリセルは、上記1つのサブアレイに設けられたサブワード線WLと、相補ビット線BLT,BLBのうちの一方のビット線BLとの間に設けられ、アドレス選択MOSFETと記憶キャパシタから構成される。アドレス選択MOSFETのゲートは、サブワード線WLに接続され、このMOSFETのドレインがビット線BLTに接続され、ソースに記憶キャパシタが接続される。記憶キャパシタCsの他方の電極は共通化されてプレート電圧VPLTが与えられる。特に制限されないが、上記アドレス選択MOSFETの基板(チャンネル)には負のバックバイアス電圧VBBが印加される。上記サブワード線WLの選択レベルは、上記ビット線BLT又はBLBのハイレベルに対して上記アドレス選択MOSFETのしきい値電圧分だけ高くされた高電圧VPPとされる。
上記センスアンプを内部降圧電圧VDLで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧VDLレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧VPPはVDL+Vth+αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線BLTとBLBは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。
第4図に示すように、センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたNチャンネル型の増幅MOSFETQ5,Q6及びPチャンネル型の増幅MOSFETMOSFETQ7,Q8から構成される。Nチャンネル型MOSFETQ5とQ6のソースは、共通ソース線NCSに接続される。Pチャンネル型MOSFETQ7とQ8のソースは、共通ソース線PCSに接続される。図示しないけれども、上記共通ソース線NCSとPCSには、それぞれパワースイッチMOSFETが接続される。特に制限されないが、Nチャンネル型の増幅MOSFETQ5とQ6のソースが接続された共通ソース線NCSには、上記クロスエリアに設けられたNチャンネル型のパワースイッチMOSFET(図示せず)により接地電位に対応した動作電圧VSSが与えられる。
図示しないけれども、上記Pチャンネル型の増幅MOSFETQ7とQ8のソースが接続された共通ソース線PCSには、特に制限されないが、上記クロスエリアに設けられたオーバードライブ用のNチャンネル型のパワーMOSFETと、上記内部電圧VDLを供給するNチャンネル型のパワーMOSFETが設けられる。上記オーバードライブ用の電圧には、例えば、外部端子から供給される電源電圧VDDが用いられる。あるいはセンスアンプ動作速度の電源電圧VDD依存性を軽減するために、ゲートに昇圧電圧VPPが印加され、ドレインが電源電圧VDDに接続され、ソースから上記電源電圧VDDに対してわずかに降圧された上記電圧を得るようにするものであってもよい。
上記オーバードライブ用のMOSFETのゲートに供給される第1活性化信号は、上記動作電圧VDLを供給するNチャンネル型MOSFETのゲートに供給される第2活性化信号と同相の信号とされ、第1活性化信号及び第2活性化信号は時系列的にハイレベルにされる。特に制限されないが、上記第1及び第2活性化信号のハイレベルが昇圧電圧VPPレベルの信号とされる。これにより、Nチャンネル型MOSFETでのしきい値電圧分の電圧ロスを考慮しても、上記オーバードライブ用電圧及びVDLを出力させることができる。
上記センスアンプの単位回路の一対の入出力ノードには、相補ビット線を短絡させるイコライズMOSFETQ11と、相補ビット線にハーフプリチャージ電圧VBLRを供給するスイッチMOSFETQ9とQ10からなるプリチャージ回路(又はイコライズ回路)が設けられる。これらのMOSFETQ9〜Q11のゲートは、共通にプリチャージ(イコライズ)信号BLEQBが供給される。このプリチャージ信号BLEQBを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けてその立ち下がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するMOSFETQ9〜Q11を高速に切り替える。
センスアンプの単位回路は、シェアードスイッチMOSFETQ1とQ2を介して図左側のサブアレイの相補ビット線BLT,BLBと接続され、シェアードスイッチMOSFETQ3とQ4を介して同図右側のサブアレイの同様な相補ビット線BLT,BLBに接続される。スイッチMOSFETQ12とQ13は、カラムスイッチ回路を構成するものであり、上記選択信号YS2が選択レベル(ハイレベル)にされるとオン状態となり、上記センスアンプの単位回路の一対の入出力ノードとローカル入出力線LIOT1とLIOB1とを接続させる。センスアンプ部には、同様なローカル入出力線LIOT0とLIOB0が設けられる。上記選択信号YS2によって同様にスイッチ制御されるMOSFETを介して、隣接するセンスアンプの入出力ノードと接続される。これにより、1つの選択線により、1つのセンスアンプ列において2ビットの読み出しが可能にされる。
上記シェアードスイッチ回路は、例えば左側のサブアレイのサブワード線WLが選択されたときには、センスアンプの左側のシェアードスイッチMOSFETQ1とQ2はオン状態のままにし、右側シェアードスイッチMOSFETQ3とQ4とをオフ状態にさせる。逆に、右側のサブアレイのサブワード線WLが選択されたときには、センスアンプの右側のシェアードスイッチMOSFETQ1とQ2はオン状態のままにし、左側シェアードスイッチMOSFETQ3とQ4とをオフ状態にさせる。これにより、センスアンプでは、選択された側のサブアレイの相補ビット線BLT,BLBの信号の増幅を行うものである。
センスアンプの入出力ノードは、例えば左側のサブアレイのサブワード線が選択されたなら、上記左側の相補ビット線BL,BLBとの接続が維持されて、選択されたサブワード線WLに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路(Q12とQ13)を通してローカル入出力線LIOT1,LIOB1に伝える。上記ローカル入出力線LIOT0,LIOB0(LIOT1,LIOB1)は、クロスエリアに設けられたNチャンネル型MOSFETとPチャンネル型MOSFETからなるCMOSスイッチ回路を介して、図示しないメインアンプ及びライトアンプに接続されるメイン入出力線MIOT0,MIOB0に接続される。同図では、省略されているが、ローカル入出力線LIOT1,LIOB1に対応しても、同様なスイッチ回路とメイン入出力線MIOT1,MIOB1が設けられる。
特に制限されないが、前記のように上記カラムスイッチ回路は、1つの選択信号YSにより二対の相補ビット線BLT,BLBを二対のローカル入出力線LIOT0,LIOB0とLIOT1,LIOB1と接続させる。それ故、1つのメインワード線の選択動作により選択されたサブアレイにおいて、その両側に設けられる一対のセンスアンプに対応して設けられる上記二対のカラムスイッチ回路により合計4対の相補ビット線が選択されることになるので、1本のYS選択により4ビットの同時読み出し/書き込みができる。
第1図の実施例のように、16個のサブアレイに対して、センスアンプが17列設けられる。両側のセンスアンプでは、1対のローカル入出力線しか設けられないから、メモリアレイからは最大で16×4=64ビットの読み出しや書き込みが可能とされる。ただし、IO線との選択回路により、例えばそのうちの半分の32ビットが読み出され、メインアンプにより増幅され、後述するDDR SDRAMではクロックの立ち上がりの立ち下がりに同期して16ビットずつ出力される。
第5図に示すように、メモリアレイに対応して設けられたメインワードドライバMWDには、前記のようにビット線方向に16分割されてなる各々のサブアレイに対応して、64本のメインワード線MWLと、1つの冗長メインワード線RMWLを選択する合計65個のデコーダ及びドライバと、1つのメインワード線に割り当てられた8本のサブワード線の中の1本を選択するサブワード選択線FXに対応して設けられた8個のドライバが設けられる。同図には、そのうち、1つのサブアレイに対応したメインワードドライバMWD及びFXドライバが例示的に示されている。
サブワード選択線FX用のドライバは、例えばMOSFETQ30〜Q34等から構成されて、例えばX系のアドレス信号をうちの下位3ビットのアドレス信号A0〜A2を解読して形成された内部回路の対応した信号AX0ni等を受けて、昇圧電圧VPPレベルに変換するレベル変換回路と、かるる電圧により上記サブワード選択線FXB0等を駆動するインバータ回路等から構成される。サブワード選択線FXB0〜FXB7のうち、選択されたものは回路の接地電位のようなロウレベルとなり、非選択のものは昇圧電圧VPPレベルとされる。
メインワードドライバMWDは、MOSFETQ40〜Q46等から構成されて、例えばX系のプリデコード信号AX3niとAX6ni等を受けて、昇圧電圧VPPレベルに変換するレベル変換回路と、かるる電圧により上記メインワード線MWL等を駆動するインバータ回路等から構成される。メインワード線選択信号MWLB0〜MWLB63のうち、選択されたものは回路の接地電位のようなロウレベルとなり、非選択のものは昇圧電圧VPPレベルとされる。冗長メインワードドライバは、冗長アドレスヒット信号RRENiにより、ヒット時に冗長メインワード線選択信号RMWLBをロウレベルのような接地電位にする。ヒットしなければ、昇圧電圧VPPレベルのままである。
第6図には、この発明に係るダイナミック型RAMのメモリアレイ部の一実施例の上層配線の配置図が示されている。前記説明したように、ワード線の選択方式に8FX方式の階層ワード線を採用し、サブアレイに対してワード線方向に対して64本のメインワード線MWLと8FX線を有する。これらの配線は、例えば第2層目のメタル層M2により構成される。これらの配線は、回路素子が高密度に配置とされることによってレイアウトルールが厳しいサブワードドライバSWDのレイアウトによって律束される。
本願発明に先立つ検討では、数本のメインワード線に対して1本の別信号、ないし電源線を通すような手法を考えた。このようなレイアウト手法により、メインワード線とそれ以外の配線を同様な繰り返しパターンに配列するとことができる。しかしながら、高密度化のために配線ピッチが狭くなると、配線間での短絡不良が無視できなることに気が付いた。例えば、前記のようにメインワード線MWL同士の短絡は、冗長メインワード線への切り換えにより救済できるが、メインワード線MWLとサブワード選択線FXとの短絡あるは、メインワード線MWLと電源線との短絡は、直流不良あるいはファンクション不良となり救済不能である。
1つのサブアレイにメインワード線MWLの他に、救済不能の電源線や信号線(FX)を配置した場合において、1個の異物が落ちて隣接線同士が短絡状態となる不良発生確率は、次の式(1)により表すことができる。
上記式(1)より、メモリセルアレイ(サブアレイ)上の電源線や信号線を少なくすれば、不良発生率は低くすることができるが、回路方式や特性面及びチップサイズの縮小によりメモリセルアレイに設ける電源線や信号線を少なくすることは難しい。逆にいうならば、半導体記憶装置において、上記のように8本のサブワード線に対して1本のメインワード線を割り当てた場合に、かかるピッチの緩やかなメインワード線が配置される配線層を有効利用ことが、チップサイズの縮小化に欠かせないものとなっている。
第6図の実施例では、救済可能な配線と救済不可能な配線とを分けて配置することにより、不良発生率を低減させるようにするものである。つまり、救済不可能なサブワード選択線や電源線をできるだけ連続して隣り合うようにし、救済可能なメインワード線MWLと隣り合う救済不可能な配線を減らすようにするものである。
このため、この実施例では半導体基板上において、比較的配線ピッチが緩いメモリセルアレイ上にメインワード線MWLを構成する第2層目メタル配線M2の乗り換え(交差)チャネルを確保し、それ以外のメモリセルアレイ上ではメインワード線MWL以外の配線FXB等が連続するように配置するものである。
同図において、メモリセルアレイ部とサブワードドライバSWDとの境で、サブワード選択線FXB同士が交差するように表現しているが、実際には次に説明するようにメインワード線MWLとサブワード選択線FXBがその上部に設けられる第3層目メタル層M3を利用して交差して、メモリセルアレイ部ではサブワード選択線FXBが連続して配置される。
第7図には、この発明に係るダイナミック型RAMのメモリアレイ部の一実施例の上層配線M2とM3の概略レイアウト図が示されている。同図において、ワード線の延長方法(横方向)に、第2層目メタル層M2が延長され、縦方向に第3層目メタル層M3が延長される。メモリセルアレイ部において、上記第2層目メタル層M2は、メインワード線MWLB、サブワード選択線FXB0〜FXB7と、電源線VSSA、VDL、VDDCLPとされる。メモリセルアレイ部において、上記第3層目メタル層M3は、カラム選択線YS、電源線VDL、VSSA及びVDDCLPとされる。
上記電源線VDL、VSSA及びVDDCLPは、上記第2層目メタル層M2と第3層目メタル層M3との交点でそれぞれ相互に接続されることにより、メモリセルアレイ上において網目状にされ、第3層目メタル層M3によってセンスアンプ部にまで延長され、動作電圧VDL、VSSA及びオーバードライブ用電圧VDDCLPとされる。
上記サブワード選択線FXB0〜FXB7のそれぞれは、メモリセルアレイを挟む2つのサブワードドライバSWD領域にそれぞれ形成される32個(×2)のサブワードドライバが4個置きに配置され、それらのサブワードドライバとの接続を容易にすること等に対応して、上記サブワードドイバ領域上においては8本のサブワード選択線FXBを4本づつ2組に分けて、4つのメインワード線MWL置きに1つのサブワード選択線FXBを配置するようにする。
上記メモリセルアレイ部では、不良発生率を低減させるために4本ずつのサブワード選択線がFXB0〜FXB3及びFXB4〜FXB7のように2組にされて、それぞれの組においてサブワード選択線同士が隣接して配置されるように纏められる。このようなサブワード線FXBとメインワード線MWLの配置替えを行うために、サブワードドライバ領域SWDに隣接するサブアレイSub Array部において、第3層目メタル層M3を利用して配線乗り換えを行うようにするものである。
上記サブワードドライバ領域SWDにおいて、上記第3層メタル層M3で形成される配線は、第3図等に示されているように前記サブワード選択線FXBからの選択信号をリセット用のMOSFETQ21のゲートとその反転信号を形成する前記インバータ回路に伝える信号線、及びかかるインバータ回路からサブワードドライバを構成するMOSFETQ22のソースに伝える信号線や回路の接地線等を構成する。
メモリアレイ部における各配線の太さ各配線間の距離を例示すると以下の通りである。すなわち、メインワード線MWLB及びサブワード選択線FXBの配線の太さは0.8μm(以下単位μmを略す)であり、電源線VSSA及びVDDCLPの配線の太さは2.4であり、電源線VDLの太さは1.6であり、メインワード線MWLBとメインワード線MWLBとの配線間隔は1.2であり、サブワード選択線FXBとサブワード選択線FXBとの配線間隔は1.95であり、メインワード線MWLBとサブワード選択線FXBとの配線間隔は4.74であり、メインワード線MWLBと電源線VSSAとの配線間隔は5.23であり、メインワード線MWLBと電源線VDLとの配線間隔は5.1であり、メインワード線MWLBと電源線VDDCLPとの配線間隔は4.2である。
また、サブワードドライバSWDにおける各配線間の距離は以下の通りである。すなわち、メインワード線MWLBとサブワード選択線FXBとの配線間隔の最短部は3.25であり、メインワード線MWLBと電源線VDLとの配線間隔の最短部は2.15である。このうち、特徴的なところを説明すると、メモリアレイ部において、メインワード線MWLBとメインワード線MWLBとの配線間隔よりもサブワード選択線FXBとサブワード線選択線FXBとの配線間隔の方が長く、サブワード選択線FXBとサブワード選択線FXBとの配線間隔よりもメインワード線MWLBとサブワード選択線FXBとの配線間隔が長いことである。このように配線間隔を設定することにより、メインワード線MWLBよりも救済がしにくいサブワード選択線FXBに製造工程において異物等が付着することによりサブワード選択線FXB不良になる確率を低減することが可能となる。
第8図には、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例の上層配線M2とM3の概略レイアウト図が示されている。同図において、電源線が前記第7図のVSSA、VDL、VDDCLPに換えて、昇圧電圧VPPが設けられる。この電源線VPPは、上記第2層目メタル層M2と第3層目メタル層M3との交点でそれぞれ相互に接続されることにより、メモリセルアレイ上において網目状にされ、M2又はM3によってクロスエリアに設けられた前記反転信号を形成するインバータ回路や、センスアンプ活性化信号を形成する回路の動作電圧とされる。
この実施例のように、メモリセルアレイ上にVPP電源線を配置する構成は、仮にそれと隣接するメインワード線MWLと電源線VPPとの間で短絡不良が発生しても、短絡不良のメインワード線MWLを冗長ワード線RMWLに置き換えることにより救済可能となる。つまり、短絡不良のメインワード線MWLは、非選択レベルがVPPレベルであり、メモリアクセス時にも上記冗長メインワード線RFMWLへの置き換えにより非選択レベルであるVPPを維持する。それ故、昇圧電圧VPPを供給する電源線VPPと短絡があっても実際上は不良とはならないから、実質的な不良発生率を改善することができる。
第9図には、この発明に係るダイナミック型RAMのメモリアレイ部における一実施例の概略配線断面図が示されている。この実施例は、サブワードドライバ領域SWDに隣接するサブアレイSub Array部において、第3層目メタル層M3を利用して第2層目メタル配線M2の配線乗り換え部が示されている。この実施例のように、第3層目メタル層M3を利用することにより,例えばメインワード線MWLBを構成する2つの第2層目メタル配線M2を乗り越えて(交差)させて、サブワード選択線FXB同士を隣接させるようにするものである。
第10図には、この発明を説明するための配線配置図が示されている。同図(A)のようにハッチングを施した配線は、前記サブワード選択線FXBや電源線のように救済不可能な配線であり、それをメインワード線MWLBのように救済可能な配線の間に分散して配置した場合、▲1▼ないし▲8▼の合計8箇所のうちいずれか1つで短絡不良が生じた場合には、上記メインワード線MWLが救済可能であっても不良になってしまう。
これに対して、第10図(B)のように、上記4つの救済不可能な配線同士を纏めて互いに隣接して配置させた場合には、▲1▼ないし▲5▼のように合計5箇所のうちいずれか1つで短絡不良が生じた場合に、上記メインワード線MWLBが救済可能であっても不良になってしまう。つまり、救済不可能な短絡箇所が3箇所減少するために、配線配置を変更するだけで不良発生率を高くすることができる。したがって、前記実施例において、救済不可能なサブワード選択線FXBが8本ある場合には、8本まとめて配置することが望ましいが、実際にはサブワードドライバ、メインワードドライバ、サブワード選択線ドライバ等の配置の関係で、前記実施例では8本を4本ずつ2組に分けてメモリセルアレイ上では纏めて配置するものである。
第11図には、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例の上層配線M2とM3の概略レイアウト図が示されている。同図において、前記第7図の実施例のように電源線がVSSA、VDL、VDDCLPのように異種電源が複数ある場合に、不良発生率を低減させるためにそれら前記サブワード選択線FXBと同様に互いに隣接するように配置することにより、不良発生率を低くするものである。特に制限されないが、この実施例では、上記異種電源が配置される配線ピッチに比べて、両端の電源線と隣接するメインワード線との間の配線間隔を広くするようにすることにより、メインワード線と電源線との短絡不良の発生率を低くするよう工夫されている。
第12図には、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例の上層配線M2とM3の概略レイアウト図が示されている。同図において、電源線が前記第9図ののように同種電源が複数ある場合に、不良発生率を低減させるためにそれらを前記サブワード選択線FXBと同様に互いに纏め、かつ複数分の配線幅にして配置する。この構成では、上記電源線と隣接するメインワード線との間の配線間隔がいっそう広くすることができ、メインワード線と電源線との短絡不良の発生率を低くするよう工夫されている。
つまり、前記のように昇圧電圧VPPとメインワード線MWLとが短絡した場合、冗長メインワード線RMWLへの置き換えが必要になるので、上記のようにメインワード線MWLと電源電圧VPPとの短絡不良そのものの発生率を低くすることは、冗長メインワード線RMWLを他のメインワード線の不良に使用できるから救済効率を高くすることができる。
第13図には、この発明に係るダイナミック型RAMにおけるメモリアレイ部の他の一実施例の上層配線M2とM3の概略レイアウト図が示されている。同図において、サブアレイSub ArrayとサブワードドライバSWDを同じ配列で救済可能な信号線、例えば前記メインワード線MWLB等が配置とされ、救済できない信号線、例えばサブワード選択線又は電源線が配置される。この構成では、サブワードドライバSWDに隣接するメモリセルアレイ(サブアレイ)部において、前記配線乗り換えが不要となり、配線パターンが簡素化できるものとなる。
第14図には、この発明に係るダイナミック型RAMのY系選択回路の一実施例の概略回路図が示されている。Yデコーダ(Y−Dec)は、下位3ビットのYアドレス信号により形成されたY系プリデコード信号AY00iないしAY07iを受け、残りのY系アドレス信号により形成せされプリデコード信号AY3iiとAY6iiを受けるゲート回路の出力信号により動作状態にされるインバータ回路により、カラム選択信号が形成される。かかる選択信号は、インバータ回路からなるカラム選択ドライバを通してカラム選択線YS0i〜YS7i等に伝えられる。カラム選択線にも冗長カラム選択線RYSiが設けられ、上記いずれかのカラム選択線又はそれによって選択されるビット線に不良があるとききには、上記冗長カラム選択線RYSiに切り換えられる。
第15図には、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例の上層配線の配置図が示されている。前記第14図のように、カラム選択線にも冗長カラム選択線RYSiを配置することにより、救済可能な信号線が構成できる。これに対して、前記センスアンプの動作電圧のようにVSSA、VDL、VDDCLPのような異種電源線が救済できない配線であるので、不良発生率を高くするためにサブアレイ上では上記異種電源線同士が隣接するように配置するものである。
センスアンプSAに隣接するサブアレイ部には示された配線のクロス部は、前記第10図、第11図と同様な配線の乗り換え部を示している。ただし、この配線の乗り換えには、第2層目のメタル層M2が利用される。つまり、前記第9図の実施例とは逆に、異種電源線をカラム選択線の下をM2を通すことにより交差して異種電源線同士が隣接するように配置するものである。この実施例でも、救済可能な配線と救済不可能な配線とを分けて配置することにより、不良発生率を低減させるようにすることができる。
第16図には、この発明が適用されるダイナミック型RAMの一実施例のブロック図が示されている。この実施例におけるダイナミック型RAMは、DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)に向けられている。この実施例のDDR SDRAMは、特に制限されないが、前記実施例と同様に4つのメモリバンクに対応して4つのメモリセルアレイ200A〜200Dが設けられる。4つのメモリバンク0〜3にそれぞれ対応されたメモリセルアレイ200A〜200Dは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線(図示せず)に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補ビット線(図示せず)に結合される。
上記メモリセルアレイ200Aの図示しないワード線は行(ロウ)デコーダ(Row DEC)201Aによるロウアドレス信号のデコード結果に従って1本が選択レベルに駆動される。メモリセルアレイ200Aの図示しない相補データ線はセンスアンプ(Sense AMP)202A及びカラム選択回路(Column DEC)203AのI/O線に結合される。センスアンプ202Aは、メモリセルからのデータ読出しによって夫々の相補ビット線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路203Aは、上記相補ビット線を各別に選択して相補I/O線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ203Aによるカラムアドレス信号のデコード結果に従って選択動作される。
メモリセルアレイ200Bないし200Dも同様に、ロウデコーダ201B〜D,センスアンプ203B〜D及びカラム選択回路203B〜Dが設けられる。上記各メモリバンクの相補I/O線は、前記メイン入出力線MIOを構成するデータバス(Data Bus)を介して各メモリバンクが共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)210の出力端子及びデータ出力回路(Dout Buffer)211の入力端子に接続される。端子DQは、特に制限されないが、16ビットからなるデータD0−D15を入力又は出力するデータ入出力端子とされる。DQSバッファ(DQS Buffer)215は、読み出し動作のときに上記端子DQから出力するデータのデータストローブ信号を形成する。
アドレス入力端子から供給されるアドレス信号A0〜A14は、アドレスバッファ(Address Buffer)204で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)205に保持され、カラム系アドレス信号はカラムアドレスバッファ(Column Address Buffer)206に保持される。リフレッシュカウンタ(Refresh Counter)208は、オートマチックリフレッシュ(Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
例えば、256Mビットのような記憶容量を持つ場合、カラムアドレス信号としては、2ビット単位でのメモリアクセスを行うようにする場合には、アドレス信号A14を入力するアドレス端子が設けられる。×4ビット構成では、アドレス信号A11まで有効とされ、×8ビット構成ではアドレス信号A10までが有効とされ、×16ビット構成ではアドレス信号A9までが有効とされる。64Mビットのような記憶容量の場合には、×4ビット構成では、アドレス信号A10まで有効とされ、×8ビット構成ではアドレス信号A9までが有効とされ、そして図のように×16ビット構成ではアドレス信号A8までが有効とされる。
上記カラムアドレスバッファ206の出力は、カラムアドレスカウンタ(Column Address Counter)207のプリセットデータとして供給され、列(カラム)アドレスカウンタ207は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ203A〜203Dに向けて出力する。
モードレジスタ(Mode Register)213は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder)201Aないし201Dは、バンクセレクト(Bank Select)回路212で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路(Control Logic)209は、特に制限されないが、クロック信号CLK、/CLK(記号/はこれが付された信号がロウイネーブルの信号であることを意味するバー信号を示している。)、クロックイネーブル信号CKE、チップセレクト信号/CS、カラムアドレスストローブ信号/CAS、ロウアドレスストローブ信号/RAS、及びライトイネーブル信号/WEなどの外部制御信号と、/DM及びDQSとモードレジスタ213を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてDDR SDRAMの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対応した入力バッファを備える。
クロック信号CLKと/CLKは、クロックバッファを介してDLL回路214に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路211とDQSバッファ215の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路210や、列アドレスカウンタ207に供給されるクロック端子に供給される。
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号/CSはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号/CSがハイレベルのとき(チップ非選択状態)やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。/RAS,/CAS,/WEの各信号は通常のDRAMにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
クロックイネーブル信号CKEは次のクロック信号の有効性を指示する信号であり、当該信号CKEがハイレベルであれば次のクロック信号CLKの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路211に対するアウトプットイネーブルの制御を行う外部制御信号/OEを設けた場合には、かかる信号/OEもコントロール回路209に供給され、その信号が例えばハイレベルのときにはデータ出力回路211は高出力インピーダンス状態にされる。
上記ロウアドレス信号は、クロック信号CLK(内部クロック信号)の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるA0〜A11のレベルによって定義される。
アドレス信号A12とA13は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、A12とA13の組み合わせにより、4つのメモリバンク0〜3のうちの1つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路210及びデータ出力回路への接続などの処理によって行うことができる。
上記カラムアドレス信号は、前記のように256Mビットで×16ビット構成の場合には、クロック信号CLK(内部クロック)の立ち上がりエッジに同期するリード又はライトコマンド(後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド)サイクルにおけるA0〜A9のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
DDR SDRAMにおいては、1つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
したがって、例えば16ビットからなるデータ入出力端子においてデータD0−D15が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のDDR SDRAMは、上記のように16ビットの単位でのメモリアクセスを行い、A0〜A11のアドレスにより約4Mのアドレスを持ち、4つのメモリバンクで構成されることから、全体では約256Mビット(4M×4バンク×16ビット)のような記憶容量を持つようにされる。
DDR SDRAMの詳細な読み出し動作は、次の通りである。チップセレクト/CS,/RAS、/CAS、ライトイネーブル/WEの各信号はCLK信号に同期して入力される。/RAS=0と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ205とバンクセレクト回路212で保持される。バンクセレクト回路212で指定されたバンクのロウデコーダ210がロウアドレス信号をデコードしてメモリセルアレイ200から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ202によって増幅,保持される。指定されたバンクはアクティブ(Active)になる。
行アドレス入力から3CLK後、CAS=0と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ206とバンクセレクト回路212で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ207から出力され、カラムデコーダ203が列を選択する。選択されたデータがセンスアンプ202から出力される。このとき出力されるデータは2組分である(×4ビット構成では8ビット、×16ビット構成では32ビット)。
センスアンプ202から出力されたデータは、前記のようなLIO−MIO及びメインアンプとデータバスDataBusを介してデータ出力回路211からチップ外へ出力される。出力タイミングはDLL214から出力されるQCLKの立上がり、立ち下がりの両エッジに同期する。この時、前記のようにODDとEVENからなる2組分のデータはパラレル→シリアル変換され、1組分×2のデータとなる。データ出力と同時に、DQSバッファ215からデータストローブ信号DQSが出力される。モードレジスタ213に保存されているバースト長が4以上の場合、カラムアドレスカウンタ207は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
上記DLL214の役割は、データ出力回路211と、DQSバッファ215の動作クロックを生成する。上記データ出力回路211とDQSバッファ215は、DLL214で生成された内部クロック信号が入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、適当なレプリカ回路を用いて内部クロック信号の位相を外部CLKよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックCLKに一致させる。したがって、上記DQSバッファは、上記のようなデータ出力動作以外のときには、出力ハイインピーダンス状態にされる。
書き込み動作のときには、上記DDR SDRAMのDQSバッファ215が出力ハイインピーダンス状態であるので、上記端子DQSにはマクロプロセッサ等のようなデータ処理装置からデータストローブ信号DQSが入力され、端子DQにはそれに同期した書き込みデータが入力される。データ入力回路210は、上記端子DQから入力された書き込みデータを、上記端子DQSから入力されたデータストローブ信号に基づいて形成されたクロック信号により、前記のようにシリアルに取り込み、クロック信号CLKに同期してパラレルに変換して、データバスDataBusを介して選択されたメモリバンクに伝えられて、かかるメモリバンクの選択されたメモリセルに書き込まれる。
上記のようなDDR SDRAMに本願発明を適用することによって、メモリチップの小型化を図りつつ、製品歩留りの向上を図った半導体メモリを構成することができるものとなる。
上記の実施例から得られる作用効果は、下記の通りである。
(1) 正規回路と冗長回路とを備え、上記正規回路を構成する救済可能とされた複数の第1配線と救済不能の複数の第2配線とを同一配線層で同一方向に配置しつつ、上記救済不能の配線同士を互いに隣接して配置するという簡単な構成により、高集積化を図りつつ、救済可能な配線が救済不能の配線との短絡によって救済不能とされてしまう箇所を減少させられるから不良発生率を低減させることができるという効果が得られる。
(2) 上記に加えて、上記正規回路を構成する第1配線を第1方向に延びる複数のメインワード線とし、かかる上記複数のメインワード線のそれぞれに対応して複数のサブワード線グループを設け、上記正規回路を構成する第2配線を、上記複数のサブワード線グループに共通に設けられ、一つのサブワード線グループの中から一つのサブワード線を選択するための複数の信号線とし、半導体基板上において、上記複数のメインワード線と上記複数の信号線とを共に上記複数のサブワード線グループの上層に設けて、これら複数の信号線の2つ又はそれ以上が隣り合って上記第1方向に延びるように配置することにより、ワード線階層方式による高集積化を図りつつ、その不良発生率を低減させることができるという効果が得られる。
(3) 上記に加えて、上記正規回路を構成する第1配線を第1方向に延びる第1及び第2メインワード線とし、かかる第1メインワード線と第2のメインワード線のそれぞれに対して、上記第1方向に延びる第1及び第2サブワード線と第3及び第4サブワード線を設け、上記正規回路を構成する第2配線を上記第1及び第3サブワード線に対応して第1方向に延びる第1信号線と、上記第2及び第4サブワード線に対応して上記第1方向に延びる第2信号線とし、上記第1方向と交差する第2方向に複数のビット線を設け、上記第1、第2、第3及び第4サブワード線と上記複数のビット線との交差部にはそれぞれメモリセルを設け、上記第1及び第2メインワード線の信号と、上記第1及び第2信号線の信号とに基づいて上記第1、第2、第3及び第4サブワード線の一つを選択する回路を設け、上記第1、第2、第3及び第4サブワード線を半導体基板上の第1の層に設け、上記第1及び第2メインワード線と上記第1及び第2信号線とを上記第1の層とは異なる第2の層に設け、上記第1信号線と第2信号線とは隣り合って配置させることにより、ワード線階層方式による高集積化を図りつつ、その不良発生率を低減させることができるという効果が得られる。
(4) 上記に加えて、上記第1信号線と上記第1メインワード線とを隣り合って配置させ、上記第1信号線と上記第1メインワード線の間隔を上記第1信号線と第2信号線の間隔より広くすることにより、第1メインワード線と第1信号線で発生する救済不能とされる不良発生率を低減させることができるという効果が得られる。
(5) 上記に加えて、上記第1信号線の信号を上記回路に伝達するために上記第2方向に延びる第3信号線と、上記第2信号線の信号を上記回路に伝達するために上記第2方向に延びる第4信号線とを更に設けることにより、上記第1信号線及び第2信号線を複数のサブワード線の選択動作に共用させることができるから、回路の簡素化を図ることができるという効果が得られる。
(6) 上記に加えて、上記第1信号線と第2信号線をサブワード線の一つを選択する回路が設ける領域において、1ないし複数のメインワード線を挟むように分散して配置し、かかる領域と上記メモリセルが配置される領域との境界部において、上記メインワード線と交差させて上記第1信号線及び第2信号線とが隣り合うように配置させることにより、上記サブワード線の一つを選択する回路での配線レイアウトを容易にすることができるという効果が得られる。
(7) 上記に加えて、上記冗長回路を欠陥救済用の冗長メインワード線と、上記冗長メインワード線に対応して設けられた第1冗長サブワード線と第2冗長サブワード線とし、上記冗長メインワード線の信号と上記第1及び第2信号線の信号とに基づいて、上記第1及び第2冗長サブワード線の一つを選択可能とすることにより、簡単な構成でメインワード線に不良が発生した場合でも、サブワード線に不良が発生した場合でも救済が可能になるという効果が得られる。
(8) 上記に加えて、半導体チップの上記第1方向及びそれと直交する第2方向に少なくとも2個ずつメモリアレイ領域を設け、かかるメモリアレイ領域の各々において、上記第2方向に沿って設けられた複数のビット線、上記第1方向に沿って設けられた複数のメインワード線及びサブワード線、上記複数のビット線と上記複数のサブワード線との交差部に対応して設けられた複数のメモリセルを含み、上記第1方向及び第2方向のそれぞれに沿って複数のメモリセルアレイ領域を配置し、上記第2方向に沿って配置された複数のメモリセルアレイ領域と交互に複数のセンスアンプ領域を配置し、上記第1方向に沿って配置された複数のメモリセルアレイ領域と交互に複数のサブワードドライバ領域を配置し、上記サブワードドライバを、上記メインワード線の信号と、上記第1信号線又は第2信号線の信号とを受けてサブワード線の選択信号を形成することにより、高集積化と動作の高速化及び動作マージンを確保したメモリ回路を実現することができるという効果が得られる。
(9) 上記に加えて、上記正規回路を構成する第1配線を第1方向に延びる複数のメインワード線とし、かかる上記複数のメインワード線のそれぞれに対応して複数のサブワード線グループを設け、上記正規回路を構成する第2配線を、所定の直流電圧を供給する電源配線とし、半導体基板上において、上記複数のメインワード線と上記複数の電源線とを共に上記複数のサブワード線グループの上層に設け、上記複数の電源線の2つ又はそれ以上が隣り合って上記第1方向に延びるように配置することにより、電源線を網目状にして電源インピーダンスを低減しつつ、その不良発生率を低減させることができるという効果が得られる。
(10) 上記に加えて、上記正規回路を構成する第2配線を上記複数のサブワード線グループに共通に設けられ、一つのサブワード線グループの中から一つのサブワード線を選択するための複数の信号線と、所定の直流電圧を供給する電源配線とし、半導体基板上において、上記複数のメインワード線と上記複数の信号線は共に上記複数のサブワード線グループの上層に設け、上記複数の信号線と上記電源線の2つ又はそれ以上が隣り合って上記第1方向に延びるようにすることにより、ワード線階層方式による高集積化及び電源線を網目状にして電源インピーダンスを低減しつつ、その不良発生率を低減させることができるという効果が得られる。
(11) 上記に加えて、上記複数の電源線を同じ電圧を供給するものを共通にし、上記共通化された複数の電源線に対応した配線幅により形成することにより、不良発生率をいっそう低減させることができるという効果が得られる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記正規回路を構成する第1配線と第2配線とは、階層ワード線方式のメインワード線とサブワード選択線や電源線との関係と同様に救済可能な複数の配線と救済不可能な複数の配線が同一配線層で同一方向に延長される場合に広く利用できる。メモリ回路は、前記のようなダイナミック型メモリセルを用いるものの他に、記憶手段として強誘電体キャパシタを用いて不揮発化するものであってもよい。あるいは、フローティングゲートに電荷を蓄積するような不揮発性のメモリセルであってもよい。
産業上の利用可能性
この発明は、正規回路と冗長回路を備えて、正規回路において救済可能な第1配線と救済不可能な第2配線とが同一配線層で同一方向に延長される回路を含む半導体集積回路装置に広く適用できる。
【図面の簡単な説明】
第1図は、この発明が適用されるダイナミック型RAMの一実施例を示す概略レイアウト図であり、
第2図は、この発明に係るダイナミック型RAMにおけるサブアレイとその周辺回路の一実施例を示す概略レイアウト図であり、
第3図は、この発明に係るダイナミック型RAMのサブアレイとサブワードドライバを中心とした一実施例を示す概略回路図であり、
第4図は、この発明に係るダイナミック型RAMのサブアレイとセンスアンプを中心とした一実施例を示す概略回路図であり、
第5図は、この発明に係るダイナミック型RAMのメインワードドライバとFXドライバを中心とした一実施例を示す概略回路図であり、
第6図は、この発明に係るダイナミック型RAMのメモリアレイ部の一実施例を示す上層配線の配置図であり、
第7図は、この発明に係るダイナミック型RAMのメモリアレイ部の一実施例を示す上層配線M2とM3の概略レイアウト図であり、
第8図は、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例を示す上層配線M2とM3の概略レイアウト図であり、
第9図は、この発明に係るダイナミック型RAMのメモリアレイ部の一実施例を示す概略配線断面図であり、
第10図は、この発明を説明するための配線配置図であり、
第11図は、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例を示す上層配線M2とM3の概略レイアウト図であり、
第12図は、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例を示す上層配線M2とM3の概略レイアウト図であり、
第13図は、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例を示す上層配線M2とM3の概略レイアウト図であり、
第14図は、この発明に係るダイナミック型RAMのY系選択回路の一実施例を示す概略回路図であり、
第15図は、この発明に係るダイナミック型RAMのメモリアレイ部の他の一実施例を示す上層配線の配置図であり、
第16図は、この発明が適用されるダイナミック型RAMの一実施例を示すブロック図である。
Claims (30)
- 正規回路と、上記正規回路に発生した不良の救済に用いられる冗長回路とを備え、
上記正規回路を構成する救済可能とされた複数の第1配線と、救済不能の複数の第2配線とが同一配線層で同一方向に配置されてなり、
上記複数の第2配線同士を互いに隣接して配置してなることを特徴とする半導体集積回路装置。 - 請求の範囲第1項において、
上記正規回路を構成する第1配線は、第1方向に延びる複数のメインワード線であり、かかる上記複数のメインワード線のそれぞれに対応して複数のサブワード線グループが設けられ、
上記正規回路を構成する上記複数の第2配線は、上記複数のサブワード線グループに共通に設けられ、一つのサブワード線グループの中から一つのサブワード線を選択するための複数の信号線であり、
半導体基板上において、上記複数のメインワード線と上記複数の信号線は共に上記複数のサブワード線グループの上層に設けられ、
上記複数の信号線の2つ又はそれ以上が隣り合って上記第1方向に延びることを特徴とする半導体集積回路装置。 - 請求の範囲第1項において、
上記正規回路を構成する複数の第1配線は、
第1方向に延びる第1及び第2メインワード線であり、
上記第1メインワード線には、上記第1方向に延びる第1及び第2サブワード線が設けられ、
上記第2メインワード線には、上記第1方向に延びる第3及び第4サブワード線が設けられ、
上記正規回路を構成する複数の第2配線は、
上記第1及び第3サブワード線に対応して設けられ、上記第1方向に延びる第1信号線と、上記第2及び第4サブワード線に対応して設けられ、上記第1方向に延びる第2信号線であり、
上記第1方向と交差する第2方向には、複数のビット線が設けられ、
上記第1、第2、第3及び第4サブワード線と上記複数のビット線との交差部には、メモリセルが設けられ、
上記第1及び第2メインワード線の信号と、上記第1及び第2信号線の信号とに基づいて上記第1、第2、第3及び第4サブワード線の一つを選択する回路が設けられ、
上記第1、第2、第3及び第4サブワード線は半導体基板上の第1の層に設けられ、
上記第1及び第2メインワード線と上記第1及び第2信号線とは、上記第1の層とは異なる第2の層に設けられ、
上記第1信号線と第2信号線とは隣り合って配置されることを特徴とする半導体集積回路装置。 - 請求の範囲第3項において、
上記第1信号線と上記第1メインワード線とは隣り合って配置され、
上記第1信号線と上記第1メインワード線の間隔は上記第1信号線と第2信号線の間隔より広いことを特徴とする半導体集積回路装置。 - 請求の範囲第3項において、
上記第1信号線の信号を上記回路に伝達するために設けられ、上記第2方向に延びる第3信号線と、
上記第2信号線の信号を上記回路に伝達するために設けられ、上記第2方向に延びる第4信号線とを更に備えてなることを特徴とする半導体集積回路装置。 - 請求の範囲第3項において、
上記第1信号線と第2信号線は、サブワード線の一つを選択する回路が設けられる領域においては、1ないし複数のメインワード線を挟むように分散して配置され、かかる領域と上記メモリセルが配置される領域との境界部において、上記メインワード線と交差させて上記第1信号線及び第2信号線とが隣り合うように配置されるものであることを特徴とする半導体集積回路装置。 - 請求の範囲第3項において、
上記冗長回路は、
欠陥救済用の冗長メインワード線と、
上記冗長メインワード線に対応して設けられた第1冗長サブワード線と第2冗長サブワード線とを備え、
上記冗長メインワード線の信号と上記第1及び第2信号線の信号とに基づいて、上記第1及び第2冗長サブワード線の一つを選択可能とするものであることを特徴とする半導体集積回路装置。 - 請求の範囲第2項において、
半導体チップの上記第1方向及びそれと直交する第2方向に少なくとも2個ずつメモリアレイ領域が設けられてなり、
上記メモリアレイ領域の各々は、
上記第2方向に沿って設けられた複数のビット線、上記第1方向に沿って設けられた複数のメインワード線及びサブワード線、上記複数のビット線と上記複数のサブワード線との交差部に対応して設けられた複数のメモリセルを含んでなり、上記第1方向及び第2方向のそれぞれに沿って配置された複数のメモリセルアレイ領域と、
上記第2方向に沿って配置された複数のメモリセルアレイ領域と交互に配置された複数のセンスアンプ領域と、
上記第1方向に沿って配置された複数のメモリセルアレイ領域と交互に配置された複数のサブワードドライバ領域とを含み、
上記サブワードドライバは、上記メインワード線の信号と、上記第1信号線又は第2信号線の信号とを受けてサブワード線の選択信号を形成するものであることを特徴とする半導体集積回路装置。 - 請求の範囲第1項において、
上記複数の第1配線は、第1方向に延びる複数のメインワード線であり、かかる上記複数のメインワード線のそれぞれに対応して複数のサブワード線グループが設けられ、
上記複数の第2配線は、所定の直流電圧を供給する電源配線であり、
半導体基板上において、上記複数のメインワード線と上記複数の電源線は共に上記複数のサブワード線グループの上層に設けられ、
上記複数の電源線の2つ又はそれ以上が隣り合って上記第1方向に延びることを特徴とする半導体集積回路装置。 - 請求の範囲第9項において、
上記正規回路を構成する第2配線は、上記複数のサブワード線グループに共通に設けられ、一つのサブワード線グループの中から一つのサブワード線を選択するための複数の信号線と、所定の直流電圧を供給する電源配線からなり、
半導体基板上において、上記複数のメインワード線と上記複数の信号線は共に上記複数のサブワード線グループの上層に設けられ、
上記複数の信号線と上記電源線の2つ又はそれ以上が隣り合って上記第1方向に延びることを特徴とする半導体集積回路装置。 - 請求の範囲第8項において、
上記複数の電源線は、同じ電圧を供給するものが共通にされ、上記共通化された複数の電源線に対応した配線幅により形成されることを特徴とする半導体集積回路装置。 - 第1層に形成され、第1方向に延びる第1及び第2配線と、
上記第1層に形成され、上記第1方向に延びる第3及び第4配線とを含み、
上記第1配線と上記第2配線はとなりあって配置され、
上記第2配線と上記第3配線はとなりあって配置され、
上記第3配線と上記第4配線はとなりおって配置され、
上記第1及び第2配線の救済は、上記第3及び第4配線の救済よりも行いやすく、
上記第1配線と上記第2配線との配線間隔は、上記第2配線と上記第3配線との配線間隔よりも短いことを特徴とする半導体集積回路装置。 - 請求の範囲第12項において、
上記第1配線と上記第2配線との配線間隔は、上記第3配線と上記第4配線との配線間隔よりも短いことを特徴とする半導体集積回路装置。 - 請求の範囲第12項において、
上記第2配線と上記第3配線との配線間隔は、上記第3配線と上記第4配線との配線間隔よりも長いことを特徴とする半導体集積回路装置。 - 請求の範囲第12項において、
上記第1及び上記第2配線はワード線であり、上記第3及び第4配線はワード線を選択するための信号線であることを特徴とする半導体集積回路装置。 - 請求の範囲第12項において、
上記複数の第1及び第2配線は救済可能であり、上記第3及び第4配線は救済不可能であることを特徴とする半導体集積回路装置。 - 請求の範囲第12項において、
上記複数の第1及び第2配線を救済するための回路を含み、
上記第3及び第4配線を救済するための回路は含まないことを特徴とする半導体集積回路装置。 - 第1層に形成され、第1方向に延び、第1電圧が与えられる第1電圧配線と、
上記第1層に形成され、上記第1方向に延び、上記第1電圧と異なる第2電圧が与えられる第2電圧配線とを含み、
上記第1電圧配線と上記第2電圧配線とは隣接して配置されることを特徴とする半導体集積回路装置。 - 請求の範囲第18項において、
上記第1電圧配線及び上記第2電圧配線は、複数のメモリセルを有するメモリアレイ上に形成されることを特徴とする半導体集積回路装置。 - 第1層に形成され、第1方向に延び、第1電圧が与えられる第1電圧配線と、
上記第1層に形成され、上記第1方向に延び、上記第1電圧と異なる第2電圧が与えられる第2電圧配線と、
上記第1層に形成され、上記第1方向に延びる第1配線とを含み、
第1の領域において、上記第1電圧配線と上記第2電圧配線とは隣接して配置され、
第2の領域において、上記第1電圧配線と上記第2電圧配線との間に上記第1配線が形成されることを特徴とする半導体集積回路装置。 - 第1層に形成され、第1方向に延び、第1断面積を有する第1電圧配線と、
上記第1層に形成され、上記第1方向に延び、上記第1断面積よりも小さい第2断面積を有する第2電圧配線と、
上記第1層に形成され、上記第1方向に延び、上記第1断面積よりも小さい第3断面積を有する第3電圧配線とを有し、
上記第1電圧配線、上記第2電圧配線及び上記第3電圧配線は接続されることを特徴とする半導体集積回路装置。 - 請求の範囲第21項において、
上記第2電圧配線と上記第3電圧配線は平行に配置され、
上記第2電圧配線と上記第3電圧配線との間に形成される第1配線を更に含むことを特徴とする半導体集積回路装置。 - 請求の範囲第21項において、
上記第2断面積と上記第3断面積は同じであることを特徴とする半導体集積回路装置。 - 請求の範囲第21項において、
上記第1電圧配線は、複数のメモリセルを有するメモリアレイ上に配置され、
上記第2及び上記第3電圧配線は上記メモリアレイ以外の領域に配置されることを特徴とする半導体集積回路装置。 - 請求の範囲第24項において、
上記メモリアレイは、上記メモリセルに接続された複数のワード線を含み、
上記半導体集積回路装置は、上記複数のワード線を駆動する駆動回路を含み、
上記第2及び上記第3電圧配線は上記駆動回路上に配置されることを特徴とする半導体集積回路装置。 - 第1方向に延びる複数のメインワード線と、
上記複数のメインワード線にそれぞれ対応して設けられた複数のサブワード線グループと、
上記複数のサブワード線グループに共通に設けられ、一つのサブワード線グループの中から一つのサブワード線を選択するための複数の信号線とを備え、
半導体基板上において、上記複数のメインワード線と上記複数の信号線は共に上記複数のサブワード線グループの上層に設けられ、
上記複数の信号線の2つ又はそれ以上が隣り合って上記第1方向に延びることを特徴とする半導体集積回路装置。 - 第1方向に延びる第1及び第2メインワード線と、
上記第1メインワード線に対応して設けられ、上記第1方向に延びる第1及び第2サブワード線と、
上記第2メインワード線に対応して設けられ、上記第1方向に延びる第3及び第4サブワード線と、
上記第1及び第3サブワード線に対応して設けられ、上記第1方向に延びる第1信号線と、
上記第2及び第4サブワード線に対応して設けられ、上記第1方向に延びる第2信号線と、
上記第1方向と交差する第2方向に延びる複数のデータ線と、
上記第1、第2、第3及び第4サブワード線と上記複数のデータ線との交差部に設けられたメモリセルと、
上記第1及び第2メインワード線の信号と、上記第1及び第2信号線の信号とに基づいて上記第1、第2、第3及び第4サブワード線の一つを選択する回路とを備え、
上記第1、第2、第3及び第4サブワード線は半導体基板上の第1の層に設けられ、
上記第1及び第2メインワード線と上記第1及び第2信号線とは、上記第1の層とは異なる第2の層に設けられ、
上記第1信号線と第2信号線とは隣り合って配置されることを特徴とする半導体集積回路装置。 - 請求の範囲第27項において、
上記第1信号線と上記第1メインワード線とは隣り合って配置され、
上記第1信号線と上記第1メインワード線の間隔は上記第1信号線と第2信号線の間隔より広いことを特徴とする半導体集積回路装置。 - 請求の範囲第27項において、
上記第1信号線の信号を上記回路に伝達するために設けられ、上記第2方向に延びる第3信号線と、
上記第2信号線の信号を上記回路に伝達するために設けられ、上記第2方向に延びる第4信号線とを更に備えてなることを特徴とする半導体集積回路装置。 - 請求の範囲第27項において、
欠陥救済用の冗長メインワード線と、
上記冗長メインワード線に対応して設けられた第1冗長サブワード線と第2冗長サブワード線とを備え、
上記冗長メインワード線の信号と上記第1及び第2信号線の信号とに基づいて、上記第1及び第2冗長サブワード線の一つを選択可能なことを特徴とする半導体集積回路装置。
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