JP4339938B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、メモリマット面積を増加させることなくメモリマット上に配置される配線の抵抗を低下させるための配線構造に関する。より特定的には、この発明は、メモリセル選択信号を伝達する配線と同一層に形成される配線の低抵抗化のための配線構造に関する。
【0002】
【従来の技術】
図17は、従来の半導体記憶装置の全体の構成を概略的に示す図である。図17において、行列状に配列される複数のメモリセルMCを有するメモリマット1が、行方向に沿って複数のメモリブロックMB♯0〜MB♯nに分割される。メモリブロックMB♯0〜MBnそれぞれにおいて、メモリセルMCの各行に対応して配置され、各々に対応の行のメモリセルMCが接続される複数のサブワード線SWLと、メモリセルの各列に対応して配置され、各々に対応のメモリセルが接続するビット線対BLPが設けられる。図17においては、メモリブロックMB♯0〜MB♯nそれぞれにおいて、1つのサブワード線SWLと1つのビット線対BLPと、これらのサブワード線SWLとビット線対BLPの交差部に対応して配置されるメモリセルMCを代表的に示す。
【0003】
メモリブロックMB♯0〜MB♯nに共通に、行方向に延在するメインワード線MWLが配置される。このメインワード線MWLは、メモリブロックMB♯0〜MB♯n各々のサブワード線の1または複数の所定数のサブワード線に対応して配置される。サブワード線SWLそれぞれに対応して、サブワード線ドライバSWDが配置される。サブワード線ドライバSWDの各々は、対応のメインワード線MWL上の信号電位に少なくとも従って、対応のサブワード線SWLを選択状態へ駆動する。メインワード線MWLが、メモリブロックMB♯0〜MB♯nのそれぞれの各行に対応して配置される場合には、サブワード線ドライバSWDは、この対応のメインワード線MWL上の信号電位に従って対応のサブワード線SWLを選択状態へ駆動する。メインワード線MWLが、このメモリマット1における複数行のメモリセルに対応して設けられる場合、サブワード線ドライバSWDは、対応のメインワード線MWL上の信号電位と、さらにロウアドレスプリデコード信号とに従って対応のサブワード線SWLを選択状態へ駆動する(この構成については後に説明する)。
【0004】
半導体記憶装置は、さらに、図示しないアドレス信号に従ってアドレス指定された行に対応して配置されるメインワード線MWLを選択状態へ駆動する行選択駆動回路2と、スタンバイ状態時、ビット線対BLPを所定電圧に設定するビット線イコライズ回路3と、ビット線対BLPそれぞれに対応して設けられるセンスアンプを含み、活性化時対応のビット線対BLPの電位を差動増幅するセンスアンプ回路4と、図示しない列アドレス信号に従って、アドレス指定された列に対応して配置されるビット線対を選択する列選択回路5を含む。スタンバイ状態においては、メインワード線MWLは非選択状態にあり、またメモリブロックMB♯0〜MB♯nそれぞれにおいてサブワード線SWLも、非選択状態にある。ビット線対BLPは、ビット線イコライズ回路3により、所定電圧(電源電圧Vccと接地電圧Vssの中間の電圧)レベルに設定される(プリチャージされかつイコライズされる)。
【0005】
メモリセル選択サイクル(アクティブサイクル)が始まると、まず行選択駆動回路2が、アドレス指定された行に対応するメインワード線MWLを選択状態へ駆動する。サブワード線ドライバSWDが、対応のサブワード線SWLが、このアドレス指定された行に対応するとき、少なくともメインワード線MWL上の信号電位に従って対応のサブワード線SWLを選択状態へ駆動する。メモリブロックMB♯0〜MB♯それぞれにおいてアドレス指定された行に対応して配置されるサブワード線SWLが選択状態へ駆動される。これにより、メモリセルMCの記憶データがビット線対BLP上に伝達される。
【0006】
次に、センスアンプ回路4が活性化され、ビット線対BLP上に読出されたメモリセルMCのデータが検知され、増幅されかつラッチされる。この後、列選択回路5により選択された列に対応するビット線対BLPに対し、データの書込または読出が行なわれる。
【0007】
メモリセル行に対応して配置されるワード線は、複数のメモリブロックMB♯0〜MB♯nに共通に配設されるメインワード線MWLと、メモリブロックMB♯0〜MB♯nそれぞれにおいてメモリセルMCが接続されるサブワード線SWLの階層構造を有する。メインワード線MWLにはメモリセルMCは接続されないため、高速で、行選択駆動回路2からの行選択駆動信号をこのメインワード線MWLの終端にまで伝達させることができる。サブワード線SWLに接続されるメモリセルMCの数は少なく、またその寄生容量も小さくなる。したがって、このワード線をメインワード線およびサブワード線の階層構造とすることにより、半導体記憶装置の記憶容量が増大し、1行のメモリセルの数が増加する場合においても、高速でメモリセル行を選択状態へ駆動することができる。
【0008】
図18は、図17に示すサブワード線ドライバSWDの構成の一例を示す図である。図18においては、メモリブロックMB♯i(i=0〜n)に対して設けられるサブワード線ドライバを示す。メモリブロックMB♯iの4行のメモリセルに対応して配置されるサブワード線SWLa〜SWLdに対応して1つのメインワード線MWLが配置される。サブワード線SWLa〜SWLdそれぞれに対応してサブワード線ドライバSWDa〜SWDdが配置される。
【0009】
サブワード線ドライバSWDa〜SWDdは、それぞれメインワード線MWL上の信号電位が選択状態のHレベルを示すときに能動化され、それぞれロウプリデコード信号Ra〜Rdに従って対応のサブワード線SWLa〜SWLdを選択状態へ駆動する。ロウプリデコード信号Ra〜Rdは、1つが選択状態へ駆動され、サブワード線SWLa〜SWLdの1つを指定する。
【0010】
この図18に示す配置の場合、4行のメモリセルに対応して1つのメインワード線MWLを配置することができ、メインワード線MWLのピッチ条件を緩和することができ、余裕を持ってメインワード線MWLを配置することができる。
【0011】
なお、この図18に示す構成において、サブワード線ドライバSWDa〜SWDdとして、メインワード線NWL上の信号電位に応答して能動化され、それぞれ、ロウプリデコード信号Ra〜Rdを対応のサブワード線SWLa〜SWLdへ伝達するデコーダの構成が用いられてもよい。
【0012】
図19(A)は、図17に示す半導体記憶装置の1つのメモリブロックの構成を概略的に示す図である。図19(A)においては、2列に配列されるメモリセルMCに関連する部分の構成を示す。
【0013】
図19(A)において、メモリブロックMB♯iは、行列状に配列される複数のメモリセルMCと、メモリセルMCの各行に対応して配置され、各々に対応の行のメモリセルMCが接続されるサブワード線SWLa、SWLb、…と、メモリセル列それぞれに対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線対BLPa…BLPmを含む。ビット線対BLPaは、ビット線BLaおよび/BLaを有し、ビット線対BLPmは、ビット線BLmおよび/BLmを含む。ビット線対BLPa…BPLmとサブワード線SWLa、SWLb、…との交差部に対応してメモリセルMCが配置される。図19(A)においては、サブワード線SWLaとビット線BLaおよびBLmのそれぞれの交差部に対応して配置されるメモリセルMCと、サブワード線SWLbとビット線/BLaおよびBLmそれぞれとの交差部に対応して配置されるメモリセルMCを示す。
【0014】
メモリセルMCは、情報を記憶するメモリキャパシタMQと、対応のサブワード線SWL(SWLaまたはSWLb)上の信号電位に応答して導通し、メモリキャパシタMQを対応のビット線BL(BLa,BLm)または/BL(/BLa,/BLm)に接続するアクセストランジスタMTを含む。
【0015】
メモリキャパシタMTは、アクセストランジスタMTに接続されるストレージノードSNに記憶データに応じた電荷を蓄積し、その他方電極に一定のセルプレート電圧Vcpを受ける。
【0016】
ビット線イコライズ回路3は、ビット線対BLPa…BLPmそれぞれに対応して設けられるビット線イコライズ/プリチャージ回路3a…3mを含む。ビット線イコライズ/プリチャージ回路3a〜3mの各々は、同じ構成を有し、図19においては、ビット線対BLPaに対して設けられビット線イコライズ/プリチャージ回路3aの具体的構成を代表的に示す。ビット線イコライズ/プリチャージ回路3aは、ビット線イコライズ指示信号φBLEQに応答して導通し、ビット線BLaおよび/BLaを電気的に短絡するnチャネルMOSトランジスタQ1と、ビット線イコライズ指示信号φBLEQの活性化に応答して導通し所定のプリチャージ電圧Vblをビット線BLaおよび/BLa上に伝達するnチャネルMOSトランジスタQ2およびQ3を含む。
【0017】
センスアンプ回路4は、ビット線対BLPa…BLPmそれぞれに対応して設けられ、センスアンプ活性化信号φSAの活性化に応答して活性化され、対応のビット線対BLPa…BLPm上の信号電位を差動的に増幅しかつラッチするセンスアンプ(SA)4a…4mを含む。センスアンプ(SA)4a〜4mの各々は、交差結合されたpチャネルMOSトランジスタおよび交差結合されたnチャネルMOSトランジスタを含む。
【0018】
列選択回路5は、ビット線対BLPa…BLPmそれぞれに対応して設けられ、列選択信号YSa…YSmに応答して導通し、対応のビット線対BLPa…BLPmを内部データバスI/Oに接続するIOゲート5a…5mを含む。次に、この図19(A)に示す半導体記憶装置の動作を図19(B)に示す信号波形図を参照して説明する。
【0019】
スタンバイ状態時においては、アレイ活性化信号ACTは、Lレベルにあり、ビット線イコライズ指示信号φBLEQはHレベルにある。この状態においては、ビット線イコライズ/プリチャージ回路3a〜3mは、活性状態にあり、ビット線対BLPa〜BLPmを、プリチャージ電圧Vblレベルにプリチャージしかつイコライズする。サブワード線SWL(SWLa、SWLb、…)は、非選択状態のLレベルにされ、またセンスアンプ活性化信号φSAも非活性状態のLレベルにある。ここで、アレイ活性化信号ACTは、メモリセル行選択指示信号が外部から与えられると内部で活性化される信号であり、標準DRAM(ダイナミック・ランダム・アクセス・メモリ)における内部ロウアドレスストローブ信号に相当する。
【0020】
また、センスアンプ活性化信号としては、nチャネルMOSトランジスタからなるNセンスアンプ部とpチャネルMOSトランジスタで構成されるpセンスアンプ部をそれぞれ活性化する信号が存在するが、図19(B)において、1つのセンスアンプ活性化信号φSAで示す。
【0021】
メモリセル行を選択状態へ駆動するアレイ活性化指示信号(外部ロウアドレスストローブ信号またはアクティブコマンド)が与えられると、アレイ活性化指示信号ACTが活性状態となり、応じてビット線イコライズ指示信号φBLEQがLレベルに立下がり、ビット線イコライズ/プリチャージ回路3a〜3mが非活性状態とされ、ビット線対BLPa〜BLPmのイコライズ/プリチャージ動作が完了する。この状態においては、ビット線対BLPa〜BLPmは、プリチャージ電圧Vblでフローティング状態となる。
【0022】
次いで、アドレス指定された行に対応して配置されたサブワード線SWLの電位が立上がり、この選択サブワード線SWLに接続されるメモリセルMCの記憶データが対応のビット線に伝達される。図19(B)においては、代表的に、ビット線BL,/BLを示し、またHレベルの記憶データが読出される場合のビット線の信号波形を示す。ビット線BLおよび/BLは対をなして配設されており、ビット線BLおよび/BLの一方にメモリセルデータが読出された場合、他方のビット線は、プリチャージ電圧Vblの電圧レベルを維持する。
【0023】
ビット線BLおよび/BLの電位差が十分大きくなると、センスアンプ活性化信号φSAが活性化され、センスアンプ4a〜4mが活性化され、それぞれビット線対BLPa〜BLPm上に読出されたメモリセルデータの差動増幅を行なう。これにより、ビット線対BLPa〜BLPmの電位が、電源電圧Vccおよび接地電圧のレベルに読出データに応じて設定される。
【0024】
このセンスアンプ動作完了後、図22(A)に示すIOゲート5a〜5mを介して列選択信号YSa〜YSmに従って選択列に対するデータの書込または読出が行なわれる。
【0025】
【発明が解決しようとする課題】
階層ワード線構成においては、メインワード線に対して行選択信号を伝達することにより、高速でメモリマット終端部にまで行選択信号を伝達し、これにより、ワード線を高速で選択状態へ駆動することを図る。しかしながら、このワード線(メインワード線およびサブワード線両者を含む)を選択状態へ駆動する場合、ビット線イコライズ指示信号φBLEQが非選択状態へ駆動された後でないと、サブワード線SWLの信号電位を立上げることはできない。ビット線イコライズ/プリチャージ回路3a〜3mの活性化時に、サブワード線SWLの電位が上昇すると、選択メモリセルのデータが破壊される。したがって、高速でワード線を選択状態へ駆動するためには、できるだけ早く、ビット線イコライズ指示信号φBLEQを非選択状態へ駆動する必要がある。
【0026】
また、メモリサイクルが完了し、アレイ活性化信号ACTが非活性状態とされた場合においても、ビット線イコライズ指示信号φBLEQを高速で活性状態へ移行させる必要がある。これは、ビット線イコライズに長時間を要する場合、いわゆるRASプリチャージ期間が長くなり、高速でワード線を順次選択状態へ駆動することができなくなるためである。
【0027】
一方、このビット線イコライズ指示信号φBLEQを伝達する信号線には、ビット線対それぞれに対して設けられたビット線イコライズ/プリチャージ回路に含まれるトランジスタのゲートが接続されており、大きなゲート容量が接続される。したがって、この大きな寄生容量を高速で駆動するために、ビット線イコライズ指示信号φBLEQを伝達する信号線は、低抵抗のたとえば第1層アルミニウム配線層で形成される。これにより、RC遅延を低減し、高速でビット線イコライズ/プリチャージ回路を活性/非活性化させる。
【0028】
図20は、従来の半導体記憶装置の配線レイアウトを概略的に示す図である。図20において、メモリマット1においては、行方向に沿ってメインワード線MWLを構成する第1層アルミニウム配線層の配線10が行方向に延在して配置される。この第1層アルミニウム配線10は、その幅Lおよびスペース(間隔)Sが等しくされており、これにより、メインワード線MWL全てにおけるRC遅延を等しくしている。また、この導電配線10は、その配線長を最小として高速で信号を伝達するために、行方向に直線状に延在される。
【0029】
センスアンプ配置領域11とメモリマット1の間に、セルプレート電圧Vcpを伝達するための第1層アルミニウム配線で構成される導電配線12およびビット線イコライズ指示信号φBLEQを伝達する導電配線13が行方向に沿って延在して配置される。このセルプレート電圧Vcpを伝達する導電配線12は、適当な領域において、下層のセルプレートノードに電気的に接続される。ビット線イコライズ指示信号φBLEQを伝達する導電配線13は、高速でビット線イコライズ指示信号φBLEQを伝達するために、できるだけその幅を広くする必要がある。
【0030】
しかしながら、図20の線20A−20Aに沿った断面構造を示す図21に示すように、メインワード線MWLを構成する導電配線10、セルプレート電圧Vcpを伝達する導電配線12およびビット線イコライズ指示信号φBLEQを伝達する導電配線13は、すべて同じ層の第1層アルミニウム配線層(1Al)に形成されており、配線間容量などを考慮して、そのスペースの最小値が決定され、ビット線イコライズ指示信号φBLEQを伝達する導電配線13の幅を、センスアンプ配置領域11のレイアウトに影響を及ぼすことなく広くすることができない。したがって、この導電配線13の配線幅を広くして、その抵抗を小さくした場合、センスアンプ配置領域11のレイアウトが影響を受けるため、等価的に、この導電配線13およびセンスアンプ配置領域11が占有する面積が大きくなるという問題が生じる。特に、後に詳細に説明するが、メモリマットを列方向に沿って複数の行ブロックに分割し、隣接行ブロック間にセンスアンプを配置する構成の場合、このセンスアンプ配置領域の面積が等価的に大きくなると、メモリマットの面積が増加し、チップサイズを増加させてしまうという問題が生じる。
【0031】
また、センスアンプ配置領域に配置されたセンスアンプは、ビット線対それぞれに設けられており、これらのビット線対BLPa〜BLPmを高速で駆動する必要がある。
【0032】
図22は、センスアンプ回路に含まれるセンスアンプSAの構成の一例を示す図である。図22において、センスアンプSAは、ゲートおよびドレインが交差結合されるpチャネルMOSトランジスタPQaおよびPQbと、Pセンス活性化信号φSPの活性化(Lレベル)に応答して導通し、センス電源線14上の電源電圧VccをpチャネルMOSトランジスタPQaおよびPQbのソースに伝達するpチャネルMOSトランジスタPQcと、ゲートおよびドレインが交差結合されるnチャネルMOSトランジスタNQaおよびNQbと、Nセンス活性化信号φSNの活性化(Hレベル)に応答して導通し、センス接地線15上の接地電圧VssをMOSトランジスタNQaおよびNQbのソースに伝達するnチャネルMOSトランジスタNQcを含む。
【0033】
MOSトランジスタPQaおよびPQbのそれぞれのドレインは、ビット線BLおよび/BLに接続され、MOSトランジスタNQaおよびNQbのドレインがそれぞれ、ビット線BLおよび/BLに接続される。
【0034】
この図22に示すセンスアンプSAの構成において、MOSトランジスタQPcの活性化時、MOSトランジスタPQaおよびPQbにより、ビット線BLおよび/BLのうちの高電位のビット線に、センス電源線14から電流が供給され、高電位のビット線が電源電圧Vccレベルにまで駆動される。一方、MOSトランジスタNQa〜NQcにより、ビット線BLおよび/BLの低電位のビット線が、センス接地線15上の接地電圧Vssレベルまで駆動される。
【0035】
センス電源線14およびセンス接地線15は、このセンスアンプ配置領域11(図20参照)に配置されるセンスアンプに共通に設けられる。したがって、センス電源線14およびセンス接地線15は、数多くのビット線の充放電を行なうために、安定に電流を供給する必要がある。このセンスアンプ回路の動作時、数多くのセンスアンプSAが同時に動作するため、多くのビット線充放電電流が流れる。このビット線充放電電流によりセンス電源線14およびセンス接地線15上の電圧レベルが変動した場合、高速でセンス動作を行なうことができず、データアクセスタイミングが遅れるという問題が生じる。したがって、このようなセンス動作時において安定にビット線充放電のための電流を供給するためには、センス電源線14およびセンス接地線15の抵抗はできるだけ小さくし、かつその電源電圧Vccおよび接地電圧Vssを安定に保持する必要がある。
【0036】
しかしながら、この場合、図20のセンスアンプ配置領域11においてセンス電源線14およびセンス接地線15が配置されるが、配線幅を広くした場合、センスアンプ配置領域11の面積が増大するという問題が生じる。これは、センス電源線14およびセンス接地線15も、図21に示す導電配線と同様第1層アルミニウム配線層に形成されるためである。センス電源線14およびセンス接地線15を第2層アルミニウム配線層に形成した場合、図19に示す列選択信号YSa〜YSmを伝達する列選択線が第2層アルミニウム配線層で構成されており、配線衝突が生じるため、これらのセンス電源線14およびセンス接地線15を第2層アルミニウム配線層に配置することはできない。
【0037】
ビット線イコライズ指示信号の問題は、ワード線がメインワード線/サブワード線の階層ワード線構成でなく、通常のポリシリコンワード線と上層の低抵抗配線とがワード線シャント領域で電気的に接続されるワード線杭打ち構造を有する場合においても同様の問題が生じる。
【0038】
それゆえ、この発明の目的は、メモリマット面積を増加させることなく配線抵抗を大幅に低減することのできる半導体記憶装置を提供することである。
【0039】
この発明の他の目的は、センスアンプ帯領域に配置される低抵抗導電配線の抵抗をさらに低下させることのできる半導体記憶装置を提供することである。
【0040】
この発明のさらに他の目的は、メモリマット占有面積を増加させることなく、センス電源を強化することのできる半導体記憶装置を提供することである。
【0041】
【課題を解決するための手段】
この発明は、要約すれば、メモリアレイ上に配設されるメモリセル選択信号を伝達する信号配線を幅寄せしてメモリアレイ上に空き領域を形成し、この空き領域に対象となる配線の配置領域を確保し、これにより、対象となる配線の幅を広くする。
【0042】
すなわち、請求項1に係る半導体記憶装置は、行列状に配列される複数のメモリセルを有するメモリアレイと、このメモリアレイ上にわたって行方向に沿って延在して配置され、各々がメモリアレイのメモリセル行を選択するための信号を伝達する複数の行選択線を備える。これら複数の行選択線は、各々が行方向に延在する第1の部分とこの第1の部分に対し列の方向にずらされて配置されかつ第1の部分に接続する第2の部分とを含む幅寄せ構造を有する複数の行選択線を含む。
【0043】
請求項1に係る半導体記憶装置は、さらに、この行選択線と同一層の配線で形成され、かつ行方向に延在して配置され、かつさらに幅寄せ構造の行選択線に隣接して配置され、メモリセル行選択動作に関連する信号/電圧を伝達する信号配線をさらに備える。この信号配線は、幅寄せ構造の行選択線の第2の部分に隣接する領域において列方向についての幅が広くされる。
【0044】
請求項2に係る半導体記憶装置は、請求項1の信号配線が幅が広くされた部分がメモリアレイ上に配置される。
【0045】
請求項3に係る半導体記憶装置は、請求項1または2のメモリセルが、情報を記憶するストレージノードと、このストレージノードと対向して配置されかつ所定の電圧を受けるセルプレートノードとを有するキャパシタを含む。
【0046】
請求項3の半導体記憶装置は、さらに、信号配線に関して行選択線と対向するようにかつ行方向に延在して配置され、所定電圧を伝達するセルプレート線を備える。
【0047】
請求項4に係る半導体記憶装置は、請求項3の半導体記憶装置の信号配線が、幅が広くされた部分においてアレイに向かう方向に後退する後退領域を有する。セルプレート線は、この後退領域に形成される突出部分を含む。
【0048】
請求項5に係る半導体記憶装置は、請求項4の装置において、突出領域のメモリアレイに近接する部分においてセルプレートノードとの電気的接続をとるためのコンタクト孔が形成される。
【0049】
請求項6に係る半導体記憶装置は、請求項4の突出部分が、段階的に幅が広くされる。
【0050】
請求項7に係る半導体記憶装置は、請求項1から6の半導体記憶装置が、さらに、各列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線と、信号配線上に伝達される信号に応答して活性化され、これら複数のビット線を所定のプリチャージ電圧レベルに設定するビット線電圧設定回路を備える。
【0051】
請求項8に係る半導体記憶装置は、請求項1の装置が、さらに、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線を備える。これら複数のワード線は行選択線に対応して配置され、メモリアレイ外部で対応の行選択線と電気的に接続される。
【0052】
請求項9に係る半導体記憶装置は、請求項1の半導体記憶装置が、さらに、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のサブワード線と、メモリアレイ外部に複数のサブワード線各々に対応して配置され、対応のサブワード線がアドレス指定された行に対応して配置されるとき、少なくとも対応の行選択線上の信号に応答して対応のサブワード線を選択状態へ駆動する複数のサブワード線ドライバを備える。
【0053】
請求項10に係る半導体記憶装置は、各々が、行列状に配列される複数のメモリセルを有し、行方向に整列して配置される第1および第2のメモリアレイと、第1および第2のメモリアレイ各々の行方向に沿って延在して配置され、各々が第1および第2のメモリアレイの各々の行を選択するための信号を伝達する複数の第1の行選択線と、第1および第2のメモリアレイ上にわたって共通に行方向に沿って延在して配置され、各々が第1および第2のメモリアレイの行を選択するための信号を伝達する複数の第2の行選択線を備える。
複数の第2の行選択線は、複数の第1の行選択線より上の配線層で形成され、かつ、行方向に直線状に延在する第2の行選択線と、行方向に延在する第1の部分と列の方向にずらされて配置されかつ第1の部分に接続する第2の部分とを含む幅寄せ構造を有する第2の行選択線とを含む。幅寄せ構造は各メモリアレイ上で形成される。
複数の第2の行選択線と同一層の配線で形成され、かつ行方向に延在して幅寄せ構造の行選択線に隣接して配置される配線がさらに設けられる。この配線は、幅寄せk増の第2の行選択線の第2の部分に隣接する領域において前記列方向についての幅広部を有する。
【0054】
請求項11に係る半導体記憶装置は、請求項10の半導体記憶装置が、第1メモリアレイと隣接して配置され、データ読出時に対応のメモリセルの記憶データを検知増幅するためのセンスアンプが複数配置される第1のセンスアンプ群と、第2のメモリアレイに隣接して配置されデータ読出時に対応のメモリセルの記憶データを検知増幅するためのセンスアンプが複数配置される第2のセンスアンプ群とを含み、第1および第2のセンスアンプ群が行方向に整列するセンスアンプ帯をさらに備える。
配線は、第1および第2のメモリアレイとセンスアンプ帯との境界近傍に延在し、列方向についての幅広部は、第1および第2のメモリアレイ領域上にまで拡張される。
【0055】
請求項12に係る半導体記憶装置は、請求項11の半導体記憶装置が、第1および第2のメモリアレイの間に配置され、第1の行選択線を選択駆動するための行選択ドライバが複数配置されるドライバ配置領域をさらに備える。
ドライバ配置領域上の複数の第2の行選択線の配線ピッチは、複数の第2の行選択線の第2の部分の配線ピッチよりも広い。
【0056】
メモリセルアレイ上においてセル選択信号伝達線を幅寄せすることにより、メモリアレイ領域上に空き領域が形成され、信号/電圧配線をこの空き領域にまで拡張することにより、メモリアレイ面積を増加させることなく信号/電圧配線の幅を広くすることができ、配線抵抗を低減することができ、安定かつ高速に、所望の信号/電圧を伝達することができる。
【0057】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1において用いられる半導体記憶装置のメモリマットの構成を概略的に示す図である。図1において、メモリマット1は、行方向および列方向に沿って複数のメモリアレイMAに分割される。行方向に沿って整列して配置されるメモリアレイMAは、行ブロックRB♯i(i=0〜m)を構成し、列方向に整列して配置されるメモリアレイMAは、列ブロックCB♯j(j=0〜n)を構成する。メモリアレイMAそれぞれにおいてサブワード線SWLは、メモリセルの各行に対応して配置される。これらのサブワード線SWLには、対応のメモリアレイMA内の対応の行に配置されたメモリセルが接続される。
【0058】
行ブロックRB♯iに含まれるメモリアレイMAに共通にメインワード線MWLが配置される。このメインワード線MWLは、対応の行ブロックRB♯i内のメモリアレイMAそれぞれの所定数の行(サブワード線)に対応して配置される。
【0059】
列方向に沿って隣接するメモリアレイMAの間に、センスアンプ群SAGが配置される。センスアンプ群SAGは、一例として、交互配置型シェアードセンスアンプ構成を備え、選択メモリアレイ(選択メモリセルを含むメモリアレイ)の両側に設けられたセンスアンプ群SAGによりセンス動作が行なわれる。センスアンプ群SAGは、列方向に隣接するメモリアレイMAにより共有される。
【0060】
行方向に整列するセンスアンプ群SAGが、センスアンプ帯SB♯k(k=0〜m+1)を構成する。このセンスアンプ帯SB♯の領域においてセンスアンプ群SAG、ならびに後に説明するビット線イコライズ回路、およびビット線分離ゲートが設けられる。
【0061】
行方向に隣接するメモリアレイMAの間に、サブワード線ドライバが配置される(図1においては明確に示さず)。列ブロックCB♯0〜DB♯nそれぞれに対応してサブワード線ドライバ配置領域SDB♯0〜SDB♯nが配置される。サブワード線ドライバ配置領域SDB♯0〜SDB♯nにおいてはサブワード線ドライバが配置されており、したがって、メモリセルは配置されていない。
【0062】
図2は、センスアンプ帯の構成を概略的に示す図である。図2においては、列方向において隣接するメモリアレイMAaおよびMAbの1列のメモリセルに対応する部分の構成を示す。図2において、メモリアレイMAaに含まれるビット線BLおよび/BLは、ビット線分離ゲート6iaを介してノードNDおよびZNDにそれぞれ接続される。メモリアレイMAbのビット線BLおよび/BLは、ビット線分離ゲート6ibを介してノードNDおよびZNDにそれぞれ接続される。ビット線分離ゲート6iaおよび6ibは、それぞれビット線分離指示信号BLIaおよびBLIbに応答して導通する。ビット線分離指示信号BLIaおよびBLIbは、通常、Hレベルにあり、メモリアレイMAaが選択メモリセルを含むとき、ビット線分離指示信号BLIbがLレベルとなる。逆に、メモリアレイMAbが選択メモリセルを含む場合、ビット線分離指示信号BLIaがLレベルとなる。
【0063】
ノードNDおよびZNDの間に、信号線7を介して与えられるビット線イコライズ指示信号φBLEQに応答して活性化され、メモリアレイMAaおよびMAbのビット線BLおよび/BLをビット線分離ゲート6iaおよび6ibを介して中間電圧Vblレベルにプリチャージしかつイコライズするビット線イコライズ/プリチャージ回路(E/P)3iが設けられる。このビット線電位設定回路としてのビット線イコライズ/プリチャージ回路3iが、中間電圧伝達線9を介して与えられる中間電圧VblをメモリアレイMAaおよびMAbの対応のビット線BLおよび/BLに伝達する。
【0064】
信号線7とビット線イコライズ/プリチャージ回路3iの間に、メモリセルMCに含まれるキャパシタ(図22参照)へセルプレート電圧Vccを与えるセルプレート線8が設けられる。ビット線イコライズ指示信号φBLEQを伝達する信号線7とセルプレート電圧Vcpを伝達するセルプレート8は、同一配線層に形成され、たとえば第1層アルミニウム配線層で形成される。
【0065】
ノードNDおよびZNDには、センスアンプ活性化信号φSAに応答して活性化され、ノードNDおよびZNDの電位を差動増幅するセンスアンプ(SA)4iが設けられる。このセンスアンプ4iの構成は図22に示す構成と同様である。
【0066】
ノードNDおよびZNDに対しさらに、列選択信号YSに応答して導通し、ノードNDおよびZNDをローカルデータバスLIOに接続するIOゲート5iが設けられる。ローカルデータバスLIOは、メモリアレイMAaおよびMAbに共通に設けられる。このローカルデータバスLIOは、通常、メモリアレイMAaおよびMAbが配置される領域内においてのみ行方向に沿って延在して配置される。
【0067】
またメモリアレイMAaにおいてはメインワード線MWLに対応してサブワード線SWLが配置され、このサブワード線SWLとビット線BLの交差部に対応してメモリセルMCが配置される。メインワード線MWLは、信号線7およびセルプレート線8と同じ配線層に形成される。
【0068】
図3は、メインワード線のレイアウトを概略的に示す図である。図3において、メインワード線MWLとなる導電配線は、メモリアレイMAそれぞれにおいて、その行方向についての中央領域において幅寄せされる。すなわち、メインワード線MWLとなる導電配線は、行方向に直線状に延在する導電配線10aと、メモリアレイMAの周辺部近傍に配設され、そのアレイ上において位置が、列方向にずらされる幅寄せ構造を有する導電配線10bを含む。幅寄せ構造とは行方向に延びる第1の部分をこの第1の部分より列方向にずらせて配置される第2の部分を含む構造を称す。これらの導電配線10bは、導電配線10aのスペースおよび幅よりもそのスペースおよび幅が小さくされる。たとえば、導電配線10aは、幅およびスペースが0.96μmであり、一方、導電配線10bは、幅およびスペースが、0.91μmに設定される。導電配線10bを設けることにより、その幅およびスペースの低減長さをdとするとともに導電配線10bの本数をaとすると、メモリアレイMAの最外側の導電配線10bは、直線状に延在して配置される場合に比べて、2・a・dだけ列方向にずらされる。したがって、メモリアレイMAそれぞれにおいて、その幅寄せによる空き領域15が形成される。この空き領域15は、単にメモリアレイMAの上において形成されるだけであり、この空き領域15を、配線拡張領域として利用する。
【0069】
この導電配線10aおよび10bは、行方向に整列するメモリアレイMAの間のサブワード線ドライバが配置されるサブワード線ドライバ帯SDB♯においてサブワード線と接続される。したがって、このサブワード線ドライバ帯SDB♯においては、これらの導電配線10aおよび10bは、幅寄せされず、直線状に延在し、それらの導電配線10aおよび10bの幅およびスペースは同じ(たとえば0.96μm)に設定される。それにより、サブワード線ドライバの配置に何ら悪影響を及ぼすことくなく、メモリアレイMA上において導電配線10bの幅寄せにより空き領域15を形成することができる。
【0070】
列方向において隣接するメモリアレイMAの間の領域すなわちセンスアンプ帯SB♯aおよびSB♯bにおいては、それぞれ、図2に示す回路構成が配置される。このセンスアンプ帯SB♯aおよびSB♯bにおいては、メインワード線MWLとなる導電配線10aおよび10bと同一層に、ビット線イコライズ指示信号φBLEQを伝達する信号線7、セルプレート電圧Vcpを伝達するセルプレート線8が配置される。これらのうちの対象となる配線を、その空き領域15上にわたってその線幅を拡張する。これにより、センスアンプ帯SB♯aおよびSB♯bの列方向についての長さを増加させることなく、必要な特性を備える配線を配置することができる。
【0071】
また、メインワード線となる導電配線10bは、その一部(第2の部分)の位置が、列方向に沿ってずらされるだけであり、全体としての長さの増加は、わずかであるため、RC(抵抗および容量)はほとんど増加せず、行選択信号の伝搬遅延は生じず、図20に示す配線と同様高速でサブワード線を選択状態へ駆動することができる。
図4は、メインワード線とサブワード線との対応関係を概略的に示す図である。図4において、2本のメインワード線MWLaおよびMWLbが、列方向に沿ってその位置がずらされる幅寄せ構造を有する。メインワード線MWLaに対応してサブワード線SWLa〜SWLdが配置される。このメインワード線MWLaは、サブワード線ドライバSWDa〜SWDdを介してサブワード線SWLa〜SWLdに結合される。サブワード線ドライバSWDa〜SWDdは、それぞれ、行プリデコード信号Ra〜Rdとメインワード線NWLa上の信号電位に従って対応のサブワード線を選択状態へ駆動する。サブワード線ドライバSWDa〜SWDdのピッチが、サブワード線SWLa〜SWLdのピッチに対応する。メインワード線MWLbも、同様、4本のサブワード線に対応して設けられる。したがって、これらのメインワード線MWLaおよびMWLbが、サブワード線ドライバと接続される領域SDB♯ににおいては、サブワード線ドライバSWD(SWDa〜SWDd)のピッチにそれれらのメインワード線MWLa〜MWLbのピッチを対応させる必要がある。したがって、このサブワード線ドライバ配置領域(サブワード線ドライバ帯)SADB♯においては、メインワード線MWLa〜MWLbは、図3に示す導電配線10aと同様、行方向に直線的に延在しかつそのピッチもすべてのメインワード線について同じに設定される。
【0072】
一方、メモリアレイ上においては、メインワード線MWLaおよびMWLbは、メモリセルが接続されないため、サブワード線SWLa〜SWLbのピッチと異ならせても何ら問題は生じない。サブワード線SWLa〜SWLdは、メモリセルがそれぞれ接続されるため、サブワード線SWLa〜SWLdは、メモリセル行に対応して行方向に直線的に延在して配置される。したがって、たとえメインワード線NWLaが、図4に示すように、平面レイアウトにおいてサブワード線SWLaおよびSWLbと交差し、平面レイアウトにおいてサブワード線SWLbおよびSWLcの間に配設されるようなレイアウトが実現されても、メモリセル選択動作に対しては何ら影響は生じない。これにより、メモリセル選択動作およびメモリセル配置に悪影響を及ぼすことなく、メインワード線の幅寄せ構造として、このメインワード線の幅寄せによる空き領域15を形成することができる。
【0073】
この空き領域15を利用して、図5に示すように、センスアンプ帯SB♯を行方向に走る導電配線20aおよび20bをメモリアレイMAのメモリセル形成領域上にまで拡張する。これにより、導電配線20aおよび20bは、その幅が領域15において大きくなり、応じて抵抗が小さくなり、高速かつ安定に信号を伝達/電圧を伝達することができる。このセンスアンプ帯SB♯においてその一部がメモリセル形成領域上にまで拡張される配線は、メインワード線となる導電配線10aおよび10bと同じ配線層の配線であればよい。レイアウトにおいてメモリアレイに最も近接して配置されるとともに、メインワード線と同じ配線層に形成される導電配線を、この空き領域15においてメモリアレイ上にまで延在させて幅を広くする。
【0074】
以上のように、この発明の実施の形態1に従えば、メモリアレイ上においてメインワード線を幅寄せして、メモリセルアレイ上に空き領域を形成しているため、何らセンスアンプ帯の列方向の面積を増加させることなく、必要な配線の幅を大きくして、配線抵抗を低減することができ、高速かつ安定に動作する半導体記憶装置を実現することができる。
【0075】
[実施の形態2]
図6は、この発明の実施の形態2に従う半導体記憶装置の要部の構成を概略的に示す図である。図6においては、1つのメモリアレイMAに対する部分の構成を概略的に示す。図6において、センスアンプ帯SB♯において行方向に沿って、ビット線イコライズ指示信号φBLEQを伝達する導電配線27が配設される。この導電配線27は、図2に示す信号線7に対応する。
【0076】
導電配線27は、メインワード線MWLを構成する導電配線10bの幅寄せにより生じた空き領域15においてその列方向についての幅が拡張される。このビット線イコライズ指示信号φBLEQを伝達する導電配線27は、メモリアレイMA上に形成される部分を含む。ビット線イコライズ/プリチャージ回路は、ビット線対それぞれに対応して設けられており、それぞれ3個のMOSトランジスタを含む。したがって、この導電配線27には、他の信号配線(たとえばビット線分離指示信号用配線)に比べてゲート容量が多く接続され、寄生容量が大きくなる。しかしながら、この空き領域15において導電配線27の列方向についての幅を広くすることにより、ビット線イコライズ指示信号φBLEQを伝達する信号線7を構成する導電配線27の抵抗を小さくすることができ、応じて信号のRC遅延を低減し、高速でビット線イコライズ指示信号φBLEQを伝達することができる。
【0077】
このビット線イコライズ指示信号φBLEQを伝達する導電配線27に隣接して、セルプレート電圧Vcpを伝達するセルプレート線8となる導電配線28が配置される。このセルプレート線8となる導電配線28は、導電配線27に形成された後退領域30aおよび30bに歯合するように形成される突出部分28aおよび28bを含む。突出部分28aおよび28bのメモリセルアレイMAに最も近い位置においてコンタク孔32が形成される。このコンタクト孔32は、後に説明するメモリセルキャパシタのセルプレートノードとの電気的接続をとるために設けられる。メモリセルキャパシタのセルプレートノードへは、常時、電圧Vcpが与えられる。このセルプレート電圧Vcpは、定常的にメモリセルキャパシタのセルプレートノードへ与えられており、このセルプレートノードを一定の電圧に保持するだけでよく、セルプレート線8(導電配線28)には、大きな電流は流れない。したがって、このセルプレート電圧Vcpを伝達する導電配線28は、その線幅が比較的細くされる。メモリセルアレイMAに含まれるメモリセルキャパシタのセルプレートノードとの電気的コンタクトをとるためのコンタクト孔32を突出部分28aおよび28bにおいて形成する。これにより、メモリセルのストレージノードとセルプレートコンタクト32の距離をプロセスにとって都合のよい長さに決定することができる。以下に、このストレージノードSNとセルプレートコンタクト孔32との距離について説明する。
【0078】
図7は、メモリセルの構造の一例を概略的に示す図である。図7において、メモリセルは、半導体基板領域40表面に互いに間をおいて形成される高濃度不純物領域41aおよび41bと、これらの不純物領域41aおよび41bの間のチャネル領域上に図示しないゲート絶縁膜を介して形成されるゲート電極層42を含む。不純物領域41aは、たとえばポリサイドで構成されるビット線となる導電配線43に接続される。不純物領域41bは、導電層44aに接続される。この導電層44aは、その上部が導電配線43により上にまで延在し、頂部はキャパシタ面積を大きくするために平坦領域44bが形成される。この導電層44aおよび44bがストレージノード電極層を構成する。このストレージノード電極層の平坦部44bと対向するように、セルプレート電極層45が形成される。
【0079】
ゲート電極層42は、第1層ポリシリコン層で構成され、サブワード線SWLに接続される。ストレージノード電極層44aおよび44bは、第3層ポリシリコン層で構成され、平坦部44bは、ビット線となる導電配線43よりも上層に形成される。セルプレート電極層45は、たとえば第4層ポリシリコン配線層で形成され、メモリアレイ上にわたって延在して形成される。
【0080】
このセルプレート電極層45上に、層間絶縁膜46を介して第1層アルミニウム配線層で形成されるメインワード線となる導電配線10が形成される。
【0081】
この図7に示すように、メモリセルキャパシタは、半導体基板領域40表面上に延在して形成され、いわゆるスタックトキャパシタ型構造を備える。このメモリセルは、3次元的な構造を有している。セルプレート電極層45が、図6に示す導電配線28とコンタクト孔32により電気的に接続される。このセンスアンプ帯の境界領域においては、第1層ポリシリコン配線によるビット線分離ゲートが形成されているだけである。したがって、このストレージノード電極層により、段差が生じる。
【0082】
図8は、メモリアレイMAとセンスアンプ帯SB♯との境界領域近傍の構成を概略的に示す図である。図8においては、ストレージノード電極層の上層の平坦部44bおよびこの平坦部44bと対向して配置されるセルプレート電極層45を示す。セルプレート電極層45と図6に示すセルプレート線8(導電配線28)との電気的コンタクトをとる場合、セルプレート電極層45上に層間絶縁膜46が形成される。この層間絶縁膜46を形成した後に、第1層アルミニウム配線層とセルプレート電極層45とのコンタクトをとるためのコンタクト孔が形成される。このとき、また同時に、第1層アルミニウム配線層から半導体基板領域40表面に形成された活性領域(不純物領域)に対する電気的コンタクトをとるためのコンタクト孔が形成される。
【0083】
ストレージノード電極層44bが形成されるため、この層間絶縁膜46には、メモリアレイMAとセンスアンプ帯SB♯の境界領域において段差が生じる(センスアンプ帯SB♯のこの領域においては、ビット線分離トランジスタが配置されているだけである)。層間絶縁膜46の膜厚については、セルプレート電極層45上に堆積される厚さが、活性領域49上に形成される層間絶縁膜の厚さとほぼ同程度である。したがって、このメモリアレイMAの境界から距離daにある領域においてコンタクト孔CHAを形成した場合、センスアンプ帯SB♯における層間絶縁膜46の平坦領域において形成されたコンタクト孔CHCとほぼ同じ深さとなる。しかしながら、このメモリアレイMAから距離dbの位置においてコンタクト孔を形成する場合、そのコンタクト孔CHBは、その部分において層間絶縁膜46の膜厚が薄いため、セルプレート電極層45を貫通する。下層にビット線が配置されている場合、このビット線と上層に形成される第1層アルミニウム配線層(導電配線)とのショートが生じる。
【0084】
そこで、図6に示すように、セルプレート電極層45に対するコンタクト孔32は、メモリアレイMAにできるだけ近い位置に形成する。このとき、セルプレート電極層45はある範囲にわたって延在するため、図8に示す距離daにはある程度の許容値の範囲が存在する。活性領域49に対するコンタクト孔CHCの深さと同程度となる位置にコンタクト孔CHAが形成されればよい。したがって、この図6に示すコンタクト孔32の形成領域を、加工がしやすい、他のコンタクト孔と同工程で作成することができるなどのプロセスにとって都合のよい位置に配置することができ、また、セルプレートコンタクト32の配置位置の自由度が向上しレイアウトが容易となる。また、ストレージノード電極44bからセルプレートコンタクト32までの距離daを、この空き領域に隣接する領域において適当な値に設定することができる。したがって、その突出領域15に隣接する領域(幅寄せ領域と称す)においてビット線イコライズ指示信号φBLEQが伝達する導電配線27に後退領域30aおよび30bを設け、この領域30aおよび30bに歯合するようにセルプレート電圧Vcpを伝達する導電配線28に突出部分28aおよび28bを設ける。これにより、このセンスアンプ帯SB♯における活性領域49へのコンタクト孔CHCとセルプレートコンタクト孔32(CHA)を同時に形成することが可能となり、製造工程数を増加させることがない(セルプレートコンタクトを、図8のコンタクト孔CHBにする必要がある場合、このセルプレートコンタクトをとるためのコンタクト孔とセンスアンプ帯SB♯における他の部分におけるコンタクト孔CHCを別工程で形成する必要がある)。
【0085】
ここで、図6において、このビット線イコライズ信号φBLEQを伝達する導電配線27の後退領域30により線幅は、少し狭くされる。しかしながら、この後退領域30aおよび30bにおける幅は、元のたとえばサブワード線ドライバ領域における線幅と同程度以上であり、その後退領域30aおよび30bを設けることによる導電配線27の抵抗の増加は生じない。また、2つの後退領域30aおよび30bを設けることにより、セルプレートコンタクトに必要な領域においてのみ後退領域が設けられており、この後退領域30aおよび30bの間の領域においてはこの導電配線27の線幅は太くされており、線幅の拡大による効果が損なわれるのが防止される。この、セルプレート電圧Vcpを伝達する導電配線28において2つの突出部28aおよび28bが設けられているのは、多くのコンタクト孔32により、接触抵抗の増大を行なうことなく低抵抗でかつ安定にセルプレート電圧Vcpをセルプレート電極層に伝達するためである。
【0086】
また、図6に示す配置において、導電配線27が2つの後退領域30aおよび30bの間でセンスアンプ帯SB♯方向に延在しているのは、セルプレートノードに対するコンタクト孔32とビット線イコライズ用トランジスタと導電配線27とのコンタクトをとるためのコンタクト孔27aとの距離を長くして、レイアウト時のコンタクト孔のマージンを大きくし、また下層のセルプレート層と、コンタクト孔27aとの接触を確実に防止するためである。また、コンタクト孔27aは各ビット線対毎に設けられてもよく、所定数のビット線対毎に設けられてもよい。
【0087】
図6において、セルプレート電圧Vcpを伝達する導電配線28の突出部分28aおよび28bにおいては、その線幅は、部分35において段階的に広くされている。この突出部分28aおよび28bにおける部分35により、写真製版時におけるハレーションにより線幅の細くなるのを防止することを図る。以下、このハレーションの問題について説明する。
【0088】
図9は、この発明の実施の形態2の半導体記憶装置の製造工程における断面構造を概略的に示す図である。図9において、層間絶縁膜46上に第1層アルミニウム配線層(1Al)50が形成される。この第1層アルミニウム配線層50上に、レジスト52が形成される。このレジストに対し、所定のパターン形状を有するマスク54を介して光が照射される。レジスト52は、露光部分が現像液に溶解するポジ型レジストである。図6に示すように、突出部分28aおよび28bの行方向についての端部においては、列方向に沿って導電配線27および28が対向してかつ延在して配置される。したがって、この段差部分の領域においては、図9に示すようにマスク54の間が広い範囲にわたって空隙状態となり、この段差部分においてマスク54を介して光が入射する。平坦部においては、光は垂直に入射し、乱反射は生じない。しかしながら、このマスク54を介して印加される光は、段差部において乱反射し、レジスト52のセルプレート電圧Vcpを伝達する導電配線28に対応する部分52aが、反射光により、必要以上に露光される。したがって、このレジスト52の領域52aの現像後の列方向における幅が、マスク54により設定される幅よりも小さくなる。第1層アルミニウム配線層50のパターニングは、この現像後のレジストをマスクとしてエッチングすることにより行なわれる。
【0089】
したがって、図10に示すように、セルプレート電圧Vcpを伝達する導電配線28上のレジストの領域52aが、破線で示す実際のマスクパターンよりも過剰に除去された場合、この導電配線28の線幅が細くなる。他の平坦領域においては、レジスト52は、マスクパターンに従ってパターニングされており、第1層アルミニウム配線層50は、正常にパターニングされる。したがって、このパターニング時の露光異常により線幅が細くなるのを防止するために、突出領域28aおよび28bの部分35を段階的にその幅を広くする。これにより、たとえ露光時においてハレーションにより露光異常が生じ、線幅が細くなっても、線幅は広く設定されており、この部分における断線または細線化による抵抗増大が生じるのを防止することができる。
【0090】
導電配線28の他の線幅の細い部分においては、その近傍にまで、ビット線イコライズ指示信号φBLEQを伝達する導電配線28が配置されており、露光光の通過領域は十分狭くされており、またその配置領域は、ほぼ平坦であり露光光のハレーションによるパターニング異常は生じず、マスクパターンどおりのパターニングを行なうことができる。
【0091】
図11(A)は、図6に示す線6A−6Aに沿った断面構造を概略的に示す図である。図11(A)において、メインワード線MWLとなる導電配線10aおよび10bそれぞれに対し、4本のサブワード線SWLが配置される。これらのサブワード線SWLは、等間隔で配置される。ビット線イコライズ指示信号φBLEQを伝達する導電配線27は、メモリアレイ領域とセンスアンプ帯の領域に配置されており、その段差部を覆うように配置される。セルプレート電圧Vcpを伝達する導電配線28は、このセンスアンプ帯における平坦部に形成される。この領域においては、導電配線10aおよび10bは、ほぼ同じ幅およびスペースで配置されている。
【0092】
図11(B)は、図6に示す線6B−6Bに沿った断面構造を概略的に示す図である。図11(B)において、メモリアレイ上の導電配線10aおよび10bは、幅寄せされており、各導電配線10aおよび10bの幅およびスペースが小さくれている。しかしながら、サブワード線SWLは、何らその幅およびスペースは変更されていない。この領域においては、ビット線イコライズ指示信号φBLEQを伝達する導電配線27が、メモリアレイ上の部分にまで拡張して配置されている。セルプレート電圧Vcpを伝達する導電配線27は、センスアンプ帯における平坦部分に配置される。
【0093】
図11(C)は、図6に示す線6C−6Cに沿った断面構造を概略的に示す図である。この図11(C)に示す配置においても、導電配線10aおよび10bは、幅寄せ構造を有しており、その幅およびスペースがともに小さくされている。ビット線イコライズ指示信号φBLEQを伝達する導電配線27は、後退領域30aを有しており、ほぼメモリアレイおよびサブワード線SWLと平面的に見て重なり合うように配置される。一方、段差部にまで、セルプレート電圧Vcpを伝達する導電配線28が拡張される。この段差部において適当な位置に、セルプレートコンタクトのためのコンタクト孔32が形成される。この領域において、導電配線28が、図示しないセルプレート電極層と電気的に接続される。コンタクト孔32は、メモリアレイ形成領域に十分近い位置に配置されており、セルプレート電極層をこのコンタクト孔32が突き抜けるのは確実に防止されている。
【0094】
図6に示す配置においては、導電配線27は、メモリアレイMAとセンスアンプ帯SB♯との間でコンタクト孔27aを介してビット線イコライズ/プリチャージトランジスタとコンタクトされる。しかしながら、ワード線杭打ち構造の様に、信号φBLEQを伝達する配線を2層構造とし、センスアンプ帯とワード線サブデコーダ帯との交差部で導電配線27と下層信号配線(トランジスタゲート)とのコンタクトがとられて、この図6に示すメモリアレイMAとセンスアンプ帯SB♯との間の領域ではコンタクト孔27aが設けられない構成であってもよい。この構成では、突出領域28aおよび28bは連結されて1つの突出領域とされてもよく、また突出領域28aおよび28bは設けられず、セルプレート導電配線28は一定の幅で延在する様に配置されてもよい。
【0095】
以上のように、この発明の実施の形態2に従えば、ビット線イコライズ指示信号を伝達する導電配線は、メインワード線の幅寄せ領域においてメモリアレイ上に拡張するように構成しているため、このビット線イコライズ指示信号を高速で伝達することかできる。また、セルプレート電圧を伝達する導電配線を、このビット線イコライズ指示信号を伝達する導電配線に隣接して配置しているため必要な領域(セルプレートコンタクト領域)において線幅を広くしてセルプレート電極ノードとコンタクトをとることができる。このセルプレートコンタクト領域において、ビット線イコライズ指示信号を伝達する導電配線をほぼメモリアレイ上に配置させ、かつこのセルプレートコンタクト領域を十分メモリアレイに近づけるように構成しているため、正確に、他配線のためのコンタクトと同じ工程でセルプレートコンタクト用のコンタクト孔を形成することができ、製造工程を増加させることなく確実にセルプレートコンタクトを形成することができる。
【0096】
また,セルプレート電圧を伝達する導電配線を、その拡張領域において段階的に幅を広くしているため、パターニング時において、露光光のハレーションによる異常露光が生じても、確実に、必要最小限の線幅を確保することができ、抵抗の増加または断線などを生じることがなく、安定にセルプレート電圧Vcpを伝達することができる。
【0097】
[実施の形態3]
図12は、この発明の実施の形態3に従う半導体記憶装置の要部の構成を概略的に示す図である。図12においては、1つの列ブロックCB♯iに関連する部分の構成を示す。図12において、列ブロックCB♯iは、列方向に整列して配置されるメモリアレイMA0〜MAmを含む。隣接するメモリアレイの間に、センスアンプ帯SB♯1〜DB♯mが配置され、メモリアレイMA0およびMAmの外側に、それぞれセンスアンプ帯SB♯0およびSB♯m+1が配置される。
【0098】
この列ブロックCB♯iにおいてメモリアレイMA0〜MAmに共通に列選択線CSL0〜CSLrが配設される。これらの列選択線CSL0〜CSLrは、メモリアレイMA0〜MAmの領域上において幅寄せされる。図12においては、列選択線CSL0およびCSL1ならびに列選択線CSLqおよびCSLrが、そのメモリアレイMA0〜MAm上においてその一部が、メモリアレイの中央部(行方向についての中央部)方向へずらされる構成が一例として示される。センスアンプ帯SB♯1〜SB♯m+1それぞれにおいては、IOゲートが設けられている。したがって、これらのセンスアンプ帯SB♯1〜SB♯m+1においては、列選択線CSL0〜CSLrは、図示しないコラムデコーダの出力ピッチと同じピッチに配置される。
【0099】
この列ブロックCB♯iの行方向についての外側に、電源電圧VccまたはVssを伝達する電源電圧線60および62が配置される。これらの電源電圧線60および62は、メモリアレイMA0〜MAm上の領域において、列選択線が幅寄せされて空きが生じた領域においてその幅が太くされる。したがって、これらの電源電圧線60および62は、メモリアレイMA0〜MAm上に拡張される部分を有する。電源電圧線60および62は、センスアンプ帯SB♯0〜SB♯m+1それぞれにおいて、センスアンプ電源電圧を伝達するセンス電源線に接続される。
【0100】
図13は、センス電源線の配置の一例を示す図である。図13においては、2つの行ブロックRB♯iおよびRB♯jの部分の構成を概略的に示す。行ブロックRB♯iおよびRB♯jの間にセンスアンプ帯SB♯jが配置され、このセンスアンプ帯SB♯jにおいてメモリアレイMAに対応してセンスアンプ群SAGが配置される。また、このセンスアンプ帯SB♯jにおいて行方向にそってセンスアンプ群SAGに共通に電源電圧Vccを伝達するセンス電源線64aと、行方向に沿って延在してセンスアンプ群SAGに接地電圧GNDを伝達するセンス接地線66aが配置される。行ブロックRB♯jと図示しない行ブロックの間に設けられるセンスアンプ帯SB♯kにおいても、行方向に沿ってセンスアンプ群SAGに共通に電源電圧Vccを伝達するセンス電源線64bが配置される。
【0101】
列方向において、サブワード線ドライバ配置領域SDB♯0〜SDB♯n+1それぞれにおいて、列方向に沿って延在する電源電圧線60a〜60uおよび電源電圧線62a〜62uがそれぞれ配置される。サブワード線ドライバ配置領域SDB♯0においては、接地電圧GNDを伝達する電源電圧線60aが配置され、センスアンプ帯SB♯jにおいてこの電源電圧線60aとセンス接地線66aとがコンタクト孔67を介して電気的に接続される。サブワード線ドライバ配置領域SDB♯1においては、互いに平行に電源電圧Vccを伝達する電源電圧線62aおよび60bが配置される。これらの電源電圧線62aおよび60bは、センスアンプ帯SB♯jおよびSB♯kにおいてそれぞれセンス電源線64aおよび64bとコンタクト孔67を介して電気的に接続される。
【0102】
サブワード線ドライバ配置領域SB♯2においては、接地電圧GNDを伝達する電源電圧線62bが配置される。この電源電圧線62bは、センスアンプ帯SB♯jにおいてコンタクト孔67を介してセンス接地線66aと電気的に接続される。サブワード線ドライバ配置領域SB♯nにおいては、電源電圧Vccを伝達する電源電圧線60uが配置される。この電源電圧線60uは、コンタクト孔67を介してセンスアンプ帯SB♯jおよびSB♯kそれぞれにおいてセンス電源線64aおよび64bと電気的に接続される。サブワード線ドライバ配置領域SDB♯n+1においては接地電圧GNDを伝達する電源電圧線62uが配置される。この電源電圧線62uは、コンタクト孔67を介してセンスアンプ帯SB♯jにおいてセンス接地線66aと電気的に接続される。
【0103】
これらの電源電圧線60a〜60uおよび62a〜62uは、それぞれ、メモリアレイMA領域上にまで拡張された部分を有しており、その幅が広くされている。センスアンプ群SAGに平行に配設されるセンス電源線64aおよび64bおよび接地線66aが、その線幅が比較的狭くされている場合においても、これらの電源電圧線60a〜60uおよび62a〜62uと電気的に接続されることにより、これらのセンス電源線64aおよび64bならびにセンス接地線66aの抵抗が等価的に小さくされ、安定にセンスアンプ群SAGに対しセンスアンプの動作電源電圧VccおよびGNDを伝達することができる。特に、センス電源線64aおよび64bならびにセンス接地線66aは、2メモリアレイごとに、接地電圧GNDおよび電源電圧Vccを受けており、これらのセンス電源線64aおよび64bならひにセンス接地線66aの配線抵抗による電圧変動は抑制され、各センスアンプに同じ大きさの電圧を伝達することができ、センス動作時においても、センス電流によるセンス電源電圧の変動は少なく、安定にセンス動作を行なうことができる。
【0104】
なお、この図13に示す配置において、1つのメモリアレイMAの両側に、接地電圧GNDを伝達する電源電圧線60(60a〜60u)と他方側に電源電圧Vccを伝達する電源電圧線62(62a〜62u)が配置されている。しかしながら、この1つのサブワード線ドライバ配置領域SDB♯において接地電圧GNDと電源電圧Vccを伝達する電源電圧線がともに配置されてもよい。
【0105】
図13に示す構成の場合、センス電源線64aおよびセンス接地線66aは、適当な数のメモリアレイ単位で切り離されてもよい。すなわち所定数のセンスアンプ群SAGごとにセンス電源線が配置されてもよい。この場合においても、列方向に沿って延在して配置される電源電圧線により、安定に電源電圧Vccおよび接地電圧GNDが伝達されるため、安定にセンス動作を行なうことができる。
【0106】
また、これらの電源電圧線60a〜60uおよび62a〜62uは第2層配線層に形成されており、メモリアレイMAの最上層の配線層であるメインワード線は第1層アルミニウム配線層であり、それより上層に形成されており、それらのメインワード線MWLに対し何ら悪影響を及ぼすことなくメモリマット上にわたって延在して電源電圧線を配置することができる。
【0107】
さらに、これらの電源電圧線60a〜60uおよび62a〜62uは、メモリマットを取囲むように配置される電源電圧線および接地電圧線に接続され、いわゆる「メッシュドシェイプ電源配置」が構成される。本発明は、この「メッシュ状」に電源電圧線をアレイメモリマット上にわたって延在して配置されるのを特徴とするのでなく、列選択線を幅寄せして、メモリアレイ上に空き領域を形成し、その領域に電源電圧線を拡張させることにより、メモリマット上に延在し配置される電源電圧線の抵抗を低下することを特徴とする。
【0108】
なお、この図12および図13に示す構成においては、列選択線が、メモリアレイMAの行方向についての中央領域側に幅寄せされて、電源電圧線がメモリアレイ上に拡張されている。しかしながら、図14に示すように、この列選択線の幅寄せ方向をサブワード線ドライバ配置領域方向とし、メモリアレイMA上に電源電圧線を配置し、メモリアレイMA上領域においてこの電源電圧線の幅が広くされる構成が用いられてもよい。
【0109】
なお、図14においては、列選択線CSLの間に電源電圧線68が配置される。通常、列選択線CSLは、複数のビット線対ごとに1つ配置されることが多く、十分余裕を持って、これらの列選択線CSLの間に電源電圧線68を配置することができる。
【0110】
以上のように、この発明の実施の形態3に従えば、列選択線を幅寄せし、メモリアレイ上に空き領域を形成し、この空き領域において電源電圧線の幅を拡張しているため、電源電圧線を低抵抗とすることができ、安定に電源電圧をセンスアンプへ伝達することができる。
【0111】
[実施の形態4]
図15は、この発明の実施の形態4に従う半導体記憶装置の要部の構成を概略的に示す図である。図15においては、半導体基板領域70上に、第1層ポリシリコン層で形成されるゲート電極層72が配置される。このゲート電極層72は、ワード線WLとして用いられ、このゲート電極層72には、行方向に整列して配置されるメモリセルのアクセストランジスタが接続される。このゲート電極層72上にこのゲート電極層72と平行に低抵抗の第1層アルミニウム配線層で形成される低抵抗導電層74が形成される。この低抵抗導電層74とゲート電極層72は、所定の間隔で、低抵抗の導電材料76により電気的に接続される。これにより、ゲート電極層72の抵抗を等価的に低減する。この導電層74とゲート電極層72とが電気的に接続される領域は、通常ワード線シャント領域と呼ばれる。このワード線シャント領域においてはメモリセルは配置されない。
【0112】
図16は、このワード線シャント領域を備えるメモリマットの構成を概略的に示す図である。図16において、行方向に整列して配置されるメモリアレイMAを示す。列方向においてもこのメモリアレイの配置が繰返される。行方向に整列して配置されるメモリアレイMAに共通に行方向に沿ってワード線78が配置される。このワード線78は、図15に示すゲート電極層72と低抵抗の導電層74を含む。これらは、行方向において隣接するメモリアレイの間の領域すなわち、ワード線シャント領域79においてコンタクト孔77を介して電気的に接続される。このワード線シャント領域79においてはメモリセルは存在しない。この低抵抗導電層74と、ゲート電極層72とはワード線シャント領域79においてコンタクト孔77を介して電気的に接続されるだけであり、ワード線シャント領域において平面レイアウトにおいてそれらの位置が重なりあっていればよい。したがって、この低抵抗導電層74を、メモリアレイMA上において破線で示すように、列方向に下層のゲート電極層のレイアウトに影響を及ぼすことなくずらせることができる。したがって、このようなワード線シャント構造を有するワード線においても、先の実施の形態1から3の構成と同様の幅寄せ構造を実現して、所望の信号/電源電圧線の幅を拡張することができる。すなわち、実施の形態1から3において、サブワード線デコーダ配置領域をワード線シャント領域に置換えれば同様の効果を得ることができる。
【0113】
以上のように、この発明の実施の形態4に従えば、ワード線杭打ち構造のワード線においても、ワード線抵抗低下用の低抵抗導電層を幅寄せ構造としているため、容易に必要な配線の幅を拡張することができる。
【0114】
[他の適用例]
上述の説明において、メインワード線およびサブワード線の階層ワード線構成においてメインワード線は選択時Hレベルへ駆動されている。しかしながら、このサブワード線ドライバの構成を変更することにより、メインワード線は、選択時Lレベルへ駆動される構成が用いられてもよい。また、上述の実施の形態1においてはシェアードセンスアンプ構成のセンスアンプ群が示されているが、これは、交互配置型シェアードセンスアンプ構成であってもよく、単純なシェアードセンスアンプ構成であってもよい。また、センスアンプ帯の列方向についての一方側においてビット線イコライズ指示信号を伝達する信号配線の幅が太くされ、他方側において、センス電源電圧を伝達する配線の幅が太くされる構成が用いられてもよい。この場合、図13に示す電源電圧線が電源電圧Vccまたは接地電圧GNDの一方のみを伝達するとともに、センスアンプ帯において、メインワード線/低抵抗導電層の幅寄せにより幅広くされたセンス電源線をと異なるセンス電源線へセンス電源電圧をセンス電源電圧線から伝達する構成が用いられてもよい。
【0115】
【発明の効果】
以上のように、この発明に従えば、列選択線または行選択線を幅寄せ構造としてメモリアレイ上に空き領域を形成しているため、メモリアレイ面積またはセンスアンプ帯面積を増加させることなく、必要な配線の幅を太くすることができ、安定に所望の信号/電圧を高速かつ安定に伝達することができる。
【0116】
すなわち、請求項1に係る発明に従えば、メモリセル上の行選択線を幅寄せしてメモリアレイ上に空き領域を形成し、この領域にメモリセル行選択動作に関連する信号/電圧を伝達する信号配線を拡張して配置しているため、アレイ面積を増加させることなく信号配線幅を広くして、信号配線の抵抗を低くし、これにより、高速かつ安定に信号/電圧を伝達することのできる信号配線を実現することができる。
【0117】
請求項2に係る発明に従えば、信号配線が、メモリアレイ上において配置されているため、容易に、所望の幅を有する信号配線をアレイの面積を増加させることなく実現することができる。
【0118】
請求項3に係る発明に従えば、メモリセルキャパシタのセルプレートノードへ所定の電圧を伝達する電圧線を、信号配線に関して行選択線と対向するように配置しているため、セルプレートコンタクト位置を、プロセスにとって都合の位置に配置することができる。
【0119】
請求項4に係る発明に従えば、信号配線は、その幅が広くされ部分においてアレイ方向に向かって後退する領域を形成し、この領域にセルプレート線を突出させているため、プロセスにとって都合のいい位置にセルプレートコンタクトを設けることができる。
【0120】
請求項5に係る発明に従えば、この突出領域のメモリアレイに近接する部分にセルプレートコンタクトが設けられるため、セルプレートコンタクトがセルプレート電極層を突き抜けるのを防止することができる。
【0121】
請求項6に係る発明に従えば、この突出部分は段階的に幅が広くされているため、パターニング時における露光光のハレーションによるパターニング異常により、配線幅が狭くなり、高抵抗化または配線が断線するのを防止することができる。
【0122】
請求項7に係る発明に従えば、信号配線上に、ビット線イコライズ指示信号を伝達するように構成しているため、高速でビット線イコライズ指示信号を伝達することができ、速いタイミングでメモリセル行選択動作を開始することができる。
【0123】
請求項8に係る発明に従えば、ワード線は、ワード線シャント構造を有しており、この領域においては、行選択線は幅寄せされていないため、ワード線杭打ち部に対する何ら悪影響を及ぼすことなく、行選択線の幅寄せを行なうことができる。
【0124】
請求項9に係る発明に従えば、ワード線を階層構造としており、メモリアレイ外部にワード線ドライバが設けられており、この領域においては、行選択線の幅寄せが行なわれていないため、各行選択線を対応のサブワード線ドライバに接続することができ、サブワード線ドライバに対するピッチに対する悪影響を及ぼすことなく行選択線の幅寄せを行なうことができる。
【0125】
請求項10から12に係る発明においては、階層ワード線構造において上層の第2行選択線を幅寄せ構造としてメモリアレイ上に空き領域を形成しているため、メモリアレイ面積またはセンスアンプ帯面積を増加させることなく、必要な配線の幅を大きくすることができ、安定に所望の信号・電圧を伝達することができるとともに、サブワード線ドライバに対するピッチに対する悪影響を及ぼすことなく第2行選択線の幅寄せを行なうことができる。
【図面の簡単な説明】
【図1】 この発明に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図2】 図1に示すメモリアレイのセンスアンプ帯の構成を概略的に示す図である。
【図3】 この発明の実施の形態1に従うメインワード線の配置を概略的に示す図である。
【図4】 図3に示すメインワード線のレイアウトにおけるサブワード線とメインワード線との対応について概略的に示す図である。
【図5】 図3に示すアレイ部のセンスアンプ帯における配線のレイアウトを概略的に示す図である。
【図6】 この発明の実施の形態2に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図7】 この発明の実施の形態2において用いられるメモリセルの断面構造を概略的に示す図である。
【図8】 図6に示すセルプレートコンタクトの位置の効果を説明するための図である。
【図9】 図6におけるセルプレート線の形状の効果を説明するための図である。
【図10】 図6に示すセルプレート線の形状の作用効果を説明するための図である。
【図11】 (A)は、図6に示す線6A−6Aに沿った断面構造を示し、(B)は、図6に示す線6B−6Bに沿った断面構造を示し、(C)は、図6に示す線6C−6Cに沿った断面構造を概略的に示す。
【図12】 この発明の実施の形態3に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図13】 この発明の実施の形態3におけるメモリアレイ部の電源線のレイアウトをより具体的に示す図である。
【図14】 この発明の実施の形態3の変更例の構成を概略的に示す図である。
【図15】 この発明の実施の形態4に従う半導体記憶装置のワード線構造を概略的に示す図である。
【図16】 この発明の実施の形態4におけるワード線構造の平面レイアウトを概略的に示す図である。
【図17】 従来の半導体記憶装置の全体の構成を概略的に示す図である。
【図18】 図17に示す半導体記憶装置のサブワード線ドライバの構成の一例を概略的に示す図である。
【図19】 (A)は、図17に示す半導体記憶装置のアレイ部の構成を具体的に示し、(B)は、(A)に示す構成の動作を示す信号波形図である。
【図20】 従来の半導体記憶装置における平面レイアウトを概略的に示す図である。
【図21】 図20の線20A−20Aに沿った断面構造を概略的に示す図である。
【図22】 従来の半導体記憶装置のセンスアンプの構成を概略的に示す図である。
【符号の説明】
MA メモリアレイ、MWL メインワード線、SWL サブワード線、3iビット線イコライズ/プリチャージ回路、4i センスアンプ、1 メモリマット、10a,10b 導電配線、SWLa〜SWLd サブワード線、MWLa,MWLb メインワード線、15 空き領域(幅寄せ領域)、20a,20b 導電配線、27 ビット線イコライズ指示信号伝達用導電配線、27a コンタクト孔、 28 セルプレート線用導電配線、28a,28b 突出部分、30,30a,30b 後退領域、32 セルプレートコンタクト孔、35 幅広部分、44a,44b ストレージノード電極層、45 セルプレート電極層、60,62 電源電圧線、CSL0〜CSLr 列選択線、60a〜60u,62a〜62u 電源電圧線、64a,64b センス電源線、66a センス接地線、67 コンタクト孔、68 電源電圧線、CSL 列選択線、72 ゲート電極層、74 低抵抗導電層、76 杭打ち用導電材料、77 コンタクト孔。
Claims (12)
- 行列状に配列される複数のメモリセルを有するメモリアレイ、および
前記メモリアレイ上にわたって行方向に沿って延在して配置され、各々が前記メモリアレイのメモリセル行を選択するための信号を伝達する複数の行選択線を備え、前記複数の行選択線は、各々が前記行方向に延在する第1の部分と前記列の方向にずらされて配置されかつ前記第1の部分に接続する第2の部分とを含む幅寄せ構造を有する複数の行選択線を含み、
前記複数の行選択線と同一層の配線で形成され、かつ前記行方向に延在して配置され、かつ前記幅寄せ構造の行選択線に隣接してメモリセル行選択に関連する信号または電圧を伝達する信号配線をさらに備え、前記信号配線は、前記幅寄せ構造の行選択線の第2の部分に隣接する領域において前記列方向についての幅が広くされる、半導体記憶装置。 - 前記信号配線は、前記メモリアレイの外部に行方向に沿って延在して配置され、かつ前記幅が広くされる部分が前記メモリアレイ上に配置される、請求項1記載の半導体記憶装置。
- 各前記メモリセルは、情報を記憶するストレージノードと、前記ストレージノードと対向し、所定の電圧を受けるセルプレートノードとを有するキャパシタを含み、
前記半導体記憶装置は、さらに、
前記信号配線に関して前記行選択線と対向しかつ前記行方向に延在して配置され、前記所定電圧を伝達するセルプレート線を備える、請求項1または2記載の半導体記憶装置。 - 前記信号配線は、前記幅が広くされた部分において前記メモリアレイに向かう方向に後退する後退領域を有し、
前記セルプレート線は、前記後退領域に形成される突出部分を含む、請求項3記載の半導体記憶装置。 - 前記突出領域が前記メモリアレイに近接する部分において、前記セルプレートノードとの電気的接続のためのコンタクト孔が形成される請求項4記載の半導体記憶装置。
- 前記突出部分は、段階的に幅が広くされる、請求項4記載の半導体記憶装置。
- 各前記列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、および
前記信号配線上に伝達される信号に応答して活性化され、前記複数のビット線を所定のプリチャージ電圧レベルに設定するビット線電圧設定回路をさらに備える、請求項1から6のいずれかに記載の半導体記憶装置。 - 各前記行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線をさらに備え、前記複数のワード線の各々は、対応の行選択線と前記メモリアレイ外部で電気的に接続される、請求項1記載の半導体記憶装置。
- 各前記行に対応して配置され、各々に対応の行のメモリセルが接続する複数のサブワード線と、
前記メモリアレイ外部に前記複数のサブワード線各々に対応して配置され、対応のサブワード線がアドレス指定された行に対応して配置されるとき、少なくとも対応の行選択線上の信号に応答して対応のサブワード線を選択状態へ駆動する複数のサブワード線ドライバをさらに備える、請求項1記載の半導体記憶装置。 - 各々が、行列状に配列される複数のメモリセルを有し、行方向に整列して配置される第1および第2のメモリアレイ、
前記第1および第2のメモリアレイ各々の行方向に沿って延在して配置され、各々が前記第1および第2のメモリアレイの各々の行を選択するための信号を伝達する複数の第1の行選択線、
前記第1および第2のメモリアレイ上にわたって共通に行方向に沿って延在して配置され、各々が前記第1および第2のメモリアレイの行を選択するための信号を伝達する複数の第2の行選択線を備え、
前記複数の第2の行選択線は、前記複数の第1の行選択線より上の配線層で形成され、かつ、前記行方向に直線状に延在する第2の行選択線と、前記行方向に延在する第1の部分と前記列の方向にずらされて配置されかつ前記第1の部分に接続する第2の部分とを含む幅寄せ構造を有する第2の行選択線とを含み、前記幅寄せ構造は各メモリアレイ上で形成され、
前記複数の第2の行選択線と同一層の配線で形成され、かつ前記行方向に延在して前記幅寄せ構造の行選択線に隣接して配置される配線をさらに備え、前記配線は、前記幅寄せk増の第2の行選択線の第2の部分に隣接する領域において前記列方向についての幅広部を有する、半導体記憶装置。 - 前記第1メモリアレイと隣接して配置され、データ読出時に対応のメモリセルの記憶データを検知増幅するためのセンスアンプが複数配置される第1のセンスアンプ群と、前記第2のメモリアレイに隣接して配置され前記データ読出時に対応のメモリセルの記憶データを検知増幅するためのセンスアンプが複数配置される第2のセンスアンプ群とを含み、前記第1および第2のセンスアンプ群が行方向に整列するセンスアンプ帯をさらに備え、
前記配線は、前記第1および第2のメモリアレイと前記センスアンプ帯との境界近傍に延在し、前記列方向についての幅広部は、前記第1および第2のメモリアレイ領域上にまで拡張される、請求項10記載の半導体記憶装置。 - 前記第1および第2のメモリアレイの間に配置され、前記第1の行選択線を選択駆動するための行選択ドライバが複数配置されるドライバ配置領域をさらに備え、
前記ドライバ配置領域上の前記複数の第2の行選択線の配線ピッチは前記複数の第2の行選択線の第2の部分の配線ピッチよりも広い、請求項11記載の半導体記憶装置。
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