KR100567477B1 - 효율적으로 내부 배선이 레이아웃된 반도체 기억 장치 - Google Patents

효율적으로 내부 배선이 레이아웃된 반도체 기억 장치 Download PDF

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Abstract

더미 워드선 배치 영역 DWLR에 제 2 금속 배선 DMTS을 배치하여, 노멀 워드선 배치 영역 NWLRA에 배치된 워드선 WL을 구성하는 저저항 금속 배선 MTS와 하층의 게이트 전극 배선 TG의 접속을 어긋나게 한다. 비트선 교차 영역 TWSA에 메모리셀 게이트 전극 배선을 배치하여, 메모리셀의 액세스 트랜지스터의 게이트를 상호 접속하고, 비트선의 교차 구조를, 그 상층의 금속 배선 MTFB, MTSB를 사용하여 형성함으로써, 메모리셀 어레이 영역의 면적 이용 효율이 개선된다.

Description

효율적으로 내부 배선이 레이아웃된 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH EFFICIENTLY LAID-OUT INTERNAL INTERCONNECTION LINES}
도 1은 본 발명이 적용되는 DRAM을 포함하는 반도체 집적 회로 장치의 전체 구성을 개략적으로 나타내는 도면,
도 2는 본 발명에 따른 반도체 기억 장치의 메모리셀의 단면 구조를 개략적으로 나타내는 도면,
도 3은 도 1에 나타내는 DRAM의 어레이부의 구성을 개략적으로 나타내는 도면,
도 4는 도 3에 나타내는 메모리 블록의 구성을 개략적으로 나타내는 도면,
도 5는 본 발명의 실시예 1에 있어서의 비트선 트위스트 영역의 비트선의 배치의 일례를 나타내는 도면,
도 6은 본 발명의 실시예 1에 있어서의 비트선 트위스트 영역에서의 비트선 교차부 배치의 다른 예를 나타내는 도면,
도 7은 도 4에 있어서의 워드선의 구성을 개략적으로 나타내는 도면,
도 8은 본 발명의 실시예 1에 있어서의 워드선의 배치를 나타내는 도면,
도 9는 도 8에 나타내는 워드선의 단면 구조를 개략적으로 나타내는 도면,
도 10은 도 8에 나타내는 비트선 교차 영역의 단면 구조를 개략적으로 나타내는 도면,
도 11은 본 발명의 실시예 1의 변경예 1의 구성을 개략적으로 나타내는 도면,
도 12는 본 발명의 실시예 1의 변경예 2의 구성을 개략적으로 나타내는 도면,
도 13은 본 발명의 실시예 1에 있어서의 워드선 분로의 스루홀 및 콘택트의 접속을 개략적으로 나타내는 도면,
도 14는 본 발명의 실시예 1에 있어서의 워드선 분로의 스루홀 및 콘택트의 접속의 다른 예를 나타내는 도면,
도 15는 본 발명의 실시예 1에 있어서의 워드선 분로의 스루홀 및 콘택트의 접속의 또 다른 구성을 나타내는 도면,
도 16은 본 발명의 실시예 2에 있어서의 반도체 기억 장치의 어레이부의 구성을 개략적으로 나타내는 도면,
도 17은 본 발명의 실시예 3에 따른 반도체 기억 장치의 어레이부의 구성을 개략적으로 나타내는 도면,
도 18은 도 17에 나타내는 서브 워드 드라이버대 하나의 서브 워드선에 관련되는 부분의 구성을 개략적으로 나타내는 도면이다.

도면의 주요 부분에 대한 부호의 설명
1 : 반도체 집적 회로 장치 3 : DRAM
MC, MCa, MCb : 메모리셀 16a, 16b : 스토리지 노드 전극
17 : 셀 플레이트 전극 20 : 제 1 금속 배선
SB#0~SB#n : 센스 앰프대 MB#0~MB#n : 메모리 블록
XDC : X 디코드 회로 WD : 워드선 드라이버
KU#1~KU#k+1 : 분로 영역 SB#i, SB#i+1 : 센스 앰프대
TWS : 비트선 교차 영역 DWLG : 더미 워드선 그룹
SMB#1~SMB#k : 서브 메모리 블록 BLP : 비트선쌍
30, 31 : 교차 배선 TWS1~TWS3 : 비트선 트위스트 영역
36 : 금속 배선 35 : 게이트 전극 배선
37 : 분로 콘택트 40 : 스루홀
42 : 콘택트 MTF : 접속 배선(제 1 금속 배선)
MTS : 저저항 금속 배선(제 2 금속 배선)
MTFB, MTSB : 교차 배선 MTF : 접속 배선
MTS : 저저항 금속 배선 TG : 게이트 전극 배선
DMTS : 더미 금속 배선 DTG : 더미 게이트 전극 배선
DWLR, DWLRA, DWLRB : 더미 워드선 배치 영역
NWLRA, NWLRB : 노멀 워드선 배치 영역
TWSA : 비트선 교차 영역 SB#A, SB#B : 센스 앰프대
WL1~WL8 : 워드선 TG1~TG4 : 게이트 전극 배선
HHR : 배선 배치 영역 SWDB : 서브 워드 드라이버대
SWD : 서브 워드선 드라이버
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 다층 배선 구조의 워드선 및/또는 비트선을 갖는 반도체 기억 장치의 배선 레이아웃에 관한 것이다.
DRAM(Dynamic Random Access Memory)에서는, 메모리셀은 데이터를 기억하는 캐패시터와, 캐패시터의 기억 데이터, 즉 축적 전하를 비트선으로 판독하기 위한 액세스 트랜지스터로 구성된다. 메모리셀의 캐패시터에 축적된 전하를 비트선으로 판독하고, 이 비트선에 나타내어진 전압을 센스 앰프로 증폭함으로써, 메모리셀의 기억 데이터의 내부를 판독한다.
이 비트선의 배치로는, 센스 앰프의 한쪽에 비트선을 쌍을 이루어 배치하는 폴디드 비트선 구조(folded bit line arrangement)가 이용된다. 이 폴디드 비트선 구조에 있어서는, 비트선쌍의 한쪽 비트선으로 메모리셀 데이터를 판독하고, 다른 쪽의 비트선 전압을 기준 전압으로 하여, 대응하는 센스 앰프에 의해 차동적으로 비트선쌍의 전압을 증폭하여 메모리셀 데이터의 판독을 행한다.
비트선이 인접하여 병렬로 배치되기 때문에, 비트선쌍에서 노이즈가 발생하 여도, 이 노이즈가 쌍을 이루는 비트선 양자에 동상(同相)으로 생긴다. 센스 앰프는 대응하는 비트선쌍의 전압을 차동 증폭하기 때문에, 동상 노이즈가 상쇄되고, 노이즈의 영향을 배제하여 메모리셀 데이터의 검지 및 증폭을 행할 수 있다.
그러나, 인접 비트선쌍의 비트선에 있어서, 선택 메모리셀의 기억 데이터에 따라서는, 센스 동작 시, 역방향으로 전압 레벨이 변화하는 경우가 있다. 이 전압 변화가, 비트선간의 기생 용량을 거쳐 인접 비트선에 전달된 경우, 비트선 전압이 변화하고, 센스 마진의 저하 또는 역데이터로의 변화 등에 의해, 정확하게 메모리셀 데이터의 판독을 행할 수 없게 된다.
이 인접 비트선쌍간의 기생 용량에 의한 노이즈의 영향을 감소시키기 위해, 예컨대, 일본 특허 공개 평성 제11-87641호 공보에 있어서, 비트선쌍에 교차부를 마련함으로써, 인접 비트선쌍의 비트선간의 기생 용량을 감소시키는 트위스트 비트선 구조가 나타내어져 있다.
이 선행 기술에 개시된 비트선 트위스트 구조에 있어서는, 제 1 및 제 2 금속 배선을 이용해서 비트선쌍을 평행하게 서로 다른 배선층에 배치하고, 소정 영역에서, 이 제 1 및 제 2 금속 배선의 접속을 전환하여, 트위스트 구조를 실현하고 있다. 메모리셀은 하층의 제 1 금속 배선에 접속된다.
상술한 선행 기술에 있어서는, 메모리셀이 배치되는 액티브 영역에 비트선 콘택트를 형성해서 제 1 및 제 2 금속 배선의 위치를 교환해서 트위스트 구조를 실 현하고 있다. 이 액티브 영역 내에 있어서, 트위스트용 비트선 콘택트를 형성함으로써, 메모리셀이 배치되지 않은 비트선 콘택트 전용의 영역을 마련하는 경우에 생기는 메모리셀 어레이의 면적 증대를 방지하는 것을 도모한다.
그렇지만, 이 선행 기술에 있어서는, 워드선과 비트선이 직교 배치되는 경우, 비트선 트위스트부에 있어서, 상층 비트선을 하층 비트선과 접속하기 때문에, 상층 비트선 위치를 워드선 방향으로 어긋나게 배치하여, 비트선 콘택트 영역을 확보하고 있다. 이 때문에, 비트선간의 간격이 이 트위스트 형성 영역에서 좁게 되고, 비트선 피치가, 이 트위스트 영역의 층간 콘택트 영역에서의 비트선 간격에 의해 결정된다. 따라서, 메모리셀 미세화 시에, 비트선 피치를 더욱 감소시키는 경우, 충분하게 비트선 트위스트 구조용 층간 콘택트 영역을 확보할 수 없게 된다.
이 선행 기술에 있어서는, 비트선 트위스트 구조용 콘택트 영역을 초과하여 비트선을 연장시키고, 연장하는 비트선 부분에 있어서 메모리셀을 접속하여, 액티브 영역의 이용 효율을 개선하는 것을 도모하고 있다. 그러나, 동일 열의 하층 비트선 사이는 분리되고, 그 분리 영역에 리소그래피 더미 워드선이 배치되며, 이 리소그래피 더미 워드선에 접속하는 메모리셀은, 데이터를 기억하는 데에는 이용되지 않는다. 따라서, 비트선 교차부 영역에 있어서, 액티브 영역이 효율적으로 이용되지 않는다.
또한, 이 선행 기술에 있어서, 워드선이 비트선의 제 1 메모리 배선보다도 하층인 배선으로 구성되어 있다. 그렇지만, 워드선 구조로는 1층의 워드선 구조가 이용될 뿐이다. 워드선 구조로서, 일반적으로, 고속이고, 워드선을 선택 상태로 구동하기 위해, 워드선 분로 구조 또는 계층 워드선 구조가 이용된다. 따라서, 이 경우, 워드선으로서, 메모리셀의 액세스 트랜지스터의 게이트를 접속하는 게이트 전극 배선(행 선택선)과 상층의 분로용 저저항 금속 배선 또는 메인 워드선이 배치되는 경우, 비트선으로서, 제 1 및 제 2 금속 배선을 이용할 수 없다. 선행 기술에 있어서는, 이와 같은 워드선 분로 구조 또는 계층 워드선 구조의 다층 워드선과 트위스트 비트선의 조합에 대해서는, 전혀 고려되고 있지 않다.
또한, 선행 기술에 있어서는, 비트선 구조로서, 상보 비트선을 동일 배선층의 배선으로 형성하고, 트위스트부에서만 별도 배선층의 배선을 이용해서 비트선의 위치를 교환하는 구성은 전혀 고려되고 있지 않다.
또한, 반도체 기억 장치와 로직과는 동일 반도체칩에 집적화되는 시스템 LSI 등의 구성에 있어서는, 반도체 기억 장치와 로직 사이의 단차를 감소시키기 위해, 배선층의 수가 제약된다. DRAM에 있어서는, 내부 전압으로서, 센스 앰프가 사용하는 센스 전원 전압, 선택 워드선에 전달되는 고전압, 비트선을 프리차지하기 위한 비트선 프리차지 전압, 메모리셀 캐패시터의 셀 플레이트로 전달되는 셀 플레이트 전압 및 메모리 어레이의 기판 영역에 인가되는 기판 바이어스 전압 등의 다양한 전압이 존재한다.
이들의 전압을 대응하는 회로 부분으로 안정하게 공급할 필요가 있다. 센스 앰프로 공급되는 센스 전원 전압에 대해서는, 센스 전원선을 그물 형상으로 메모리 어레이 상에 배치하는 것이 행해지고 있다. 그렇지만, 이 메쉬 센스 전원선의 배치에 있어서는, 워드선 션트 영역에, 행 방향으로 서브 센스 전원선을 배치하고, 센스 앰프가 배치되는 센스 앰프대에 있어서, 센스 전원선과 접속된다. 따라서, 메모리 어레이 상에 있어서, 효율적으로, 이 센스 전원선을 열방향에 있어서도 배치하는 것은 행해지지 않는다.
본 발명의 목적은 효율적으로 어레이 면적을 이용할 수 있는 내부 배선 레이아웃을 갖는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 어레이 면적을 감소시킬 수 있는 비트선 트위스트 구조를 갖는 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 어레이 면적을 감소시킬 수 있는 워드선 션트 구조 및 비트선 트위스트 구조를 갖는 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 효율적으로 메모리셀을 배치할 수 있는 다층 배선 구조의 반도체 기억 장치를 제공하는 것이다.
본 발명의 제 1 관점에 따른 반도체 기억 장치는, 행렬 형상으로 배열되는 복수의 메모리셀과, 메모리셀에 대응하여 배치되고, 각각에 대응하는 행의 메모리셀이 접속하는 복수의 행 선택선을 포함한다. 메모리셀은 데이터를 기억하는 노멀 셀과, 노멀 셀의 형상을 유지하기 위한 더미 셀을 포함한다. 행 선택선은 액세스되는 메모리셀이 접속하는 노멀 행 선택선과, 더미 셀이 접속되는 더미 행 선택선을 포함한다.
본 발명의 제 1 관점에 따른 반도체 기억 장치는 각 메모리셀 열에 대응하여 배치되고, 각각에 대응하는 열의 메모리셀이 접속하는 복수의 비트선쌍을 더 포함한다. 이들 복수의 비트선쌍은 각각 미리 할당된 트위스트 영역에 있어서 선택적으로 교차부를 갖고, 이 트위스트 영역에 있어서는, 행 선택선이 배치되고, 또한 교차부는 행 선택선 및 비트선보다도 상층의 배선을 이용하여 형성된다.
본 발명의 제 1 관점에 따른 반도체 기억 장치는, 이 트위스트 영역을 제외한 영역에 있어서, 각각 행 선택선에 대응하여 행 방향으로 연장 배치되고, 소정의 영역에 있어서 대응하는 행 선택선과 전기적으로 접속되는 복수의 저저항 도전선을 더 포함한다. 이 저저항 도전선은 행 선택선보다도 상층의 배선층에 형성된다.
본 발명의 제 1 관점에 따른 반도체 기억 장치는, 이 소정 영역에 있어서, 저저항 도전선을 대응하는 워드선에 접속하는 접속 배선을 더 포함한다. 이 접속 배선은 트위스트 영역에 배치된 행 선택과 대응하는 저저항 도전선이 전기적으로 접속되는 접속 배선과, 더미 행 선택선에 대응하여 배치된 저저항 도전선을 노멀 행 선택선에 전기적으로 접속하는 접속 배선을 포함한다.
본 발명의 제 2 관점에 따른 반도체 기억 장치는, 행렬 형상으로 배열되는 복수의 메모리셀과, 각 메모리셀 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리셀이 접속하는 복수의 행 선택선을 포함한다. 복수의 메모리셀은 데이터를 기억하는 노멀 셀과, 소정 영역에 배치되는 더미 셀을 포함한다. 이들 복수의 행 선택선은 노멀 행 선택선과 더미 행 선택선을 포함하고, 더미 행 선택선은 소정 영역에 집중적으로 배치된다.
본 발명의 제 2 관점에 따른 반도체 기억 장치는 이들 복수의 행 선택선에 대응하여 행 선택선 상층에 형성되는 복수의 저저항 도전선과, 이들 복수의 저저항 도전선과 노멀 행 선택선을 전기적으로 접속하는 접속 배선을 더 포함한다. 이 접속 배선은 소정 영역에 배치된 저저항 도전선을 노멀 행 선택선에 전기적으로 접속하는 접속 배선을 포함한다.
본 발명의 제 3 관점에 따른 반도체 기억 장치는 행렬 형상으로 배열되고, 각각이 데이터를 기억하는 복수의 메모리셀을 갖는 메모리 어레이와, 메모리셀 열에 대응하여 배치되고, 각각에 대응하는 열의 메모리셀이 접속하는 복수의 비트선쌍을 포함한다. 각 비트선쌍은 제 1 및 제 2 비트선을 포함하고, 이들 제 1 및 제 2 비트선은 소정 영역에서 선택적으로 교차부를 갖고, 이 교차부에 있어서는 제 1 및 제 2 배선이 배치되고, 제 1 및 제 2 비트선은 이 교차 영역 이외에는 제 1 배선으로 형성된다.
본 발명의 제 3 관점에 따른 반도체 기억 장치는 메모리셀 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리셀이 접속하는 복수의 행 선택선을 더 포함한다. 이들 복수의 행 선택선은 제 1 배선의 배선층보다도 하층인 배선에 의해 형성되고, 또한 이들 복수의 행 선택선은 소정 영역에 형성되며, 그 소정 영역에 배치된 메모리셀의 행과 접속되고, 또한 외부 액세스 가능한 행 선택선을 포함한다.
비트선 트위스트 영역에 있어서, 행 선택선을 배치함으로써, 어레이 면적을 효과적으로 이용할 수 있고, 어레이 면적을 증대시키지 않고, 기억 용량을 증대시킬 수 있다. 또한, 더미 행 선택선에 대응하여 저저항 도전선을 배치하고, 이 저저항 도전선과 노멀 행 선택선을 접속함으로써, 워드선 분로를 위한 배선을 배치하 는 영역을 별도의 배선을 배치하기 위한 영역으로서 이용할 수 있다. 예컨대, 비트선 트위스트 구조를 워드선 션트용 저저항 도전선과 동층인 배선으로 실현하여도, 이 비트선 트위스트 영역을 피하여 워드선 션트용 배선을 배치하여 워드선의 라이닝(행 선택선과 저저항 도전선의 접속)을 행할 수 있다. 이에 따라, 워드선 션트 구조 및 비트선 트위스트 구조를 어레이 면적을 증대시키지 않고 실현할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예 1)
도 1은 본 발명에 따른 반도체 기억 장치를 포함하는 반도체 집적 회로 장치의 전체 구성을 개략적으로 나타내는 도면이다. 도 1에 있어서, 반도체 집적 회로 장치(1)는 소정의 처리를 행하는 로직(2)과, 이 로직(2)이 필요로 하는 데이터를 기억하는 DRAM(3)을 포함한다. 이들 로직(2) 및 DRAM(3)은 동일 반도체칩 상에 집적화되고, 칩 내부 배선(4)을 통해 상호 접속된다. 이 반도체 집적 회로 장치(1)에 있어서는, 로직(2) 및 DRAM(3)이 칩 내부 배선(4)을 통해 상호 접속되기 때문에, 고속으로 신호/데이터를 전송할 수 있다. 이 칩 내부 배선(4)에 대해서는, 또한, 핀 단자는 이용되고 있지 않기 때문에, 핀 단자의 피치 조건의 제약이 없어, 전송 데이터 비트 폭을 크게 할 수 있고, 데이터 전송의 밴드 폭을 크게 할 수 있다.
이 반도체 집적 회로 장치(1)에 있어서, CMOS 로직 프로세스를 기본 프로세스로서 이용하여, DRAM(3)이 로직(2)과 혼재된다. 이 DRAM(3)에 있어서는, 될 수 있는 한 DRAM(3)과 로직(2)을 동일 제조 공정으로 작성하기 위해서, 비트선을 텅스텐으로 형성하는 공정 및 비트선을 직접 필드 영역(활성 영역)에 전기적으로 접속하기 위한 비트선 직접 콘택트 형성 등의 공정이 생략되고, 로직(2)에서 이용되는 제 1 금속 배선이 비트선 BL로서 이용된다.
비트선 BL로부터 직접, 필드 영역에 전기적으로 접속을 취하는 콘택트를 형성하기 위해, 또한, 로직(2)과 DRAM(3)의 단차를 낮게 하기 위해, 메모리셀의 높이를 낮게 한다.
DRAM 메모리셀은 정보를 전하의 형태로 기억하는 메모리셀 캐패시터를 갖고 있고, 이 메모리셀 캐패시터가, 일정 전압이 공급되는 셀 플레이트 전극 및 데이터에 따른 전하를 축적하는 스토리지 노드 전극을 갖고 있다. 이들 셀 플레이트 전극 및 캐패시터 전극 양자를 비트선 BL보다도 하층(下層)에 형성한다. 이 메모리셀 캐패시터가 비트선보다도 아래에 형성되는 구조는 CUB(Capacitor Under bit line) 구조가 이용될 수 있다.
또한, 메모리셀 행이 접속하는 워드선에 대해서는, 행 선택 신호를 고속으로 전달하기 위해, 후에 상세하게 설명하는 워드선 분로(WL 분로) 구조가 이용되고, 또한, 비트선 BL에 대해서는, 정확하게 메모리셀 데이터를 검지하기 위해, 후에 상세하게 설명하는 비트선 트위스트 구조가 이용된다.
도 2는 이 CUB 구조 메모리셀 캐패시터의 단면 구조를 개략적으로 나타내는 도면이다. 도 2에 있어서, 웰 영역(10)에 형성되는 메모리셀 MCa, MCb의 단면 구조를 대표적으로 나타낸다. 메모리셀 트랜지스터가 N채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)로 구성되는 경우, 이 웰 영역(10)은 P형 웰 영역이다.
도 2에 있어서, 메모리셀 MCa는 웰 영역(10) 표면에 사이를 두고 형성되는 불순물 영역(11a, 12)과, 이들 불순물 영역(11a, 12) 사이에 게이트 절연막(13a)을 거쳐 형성되는 게이트 전극(14a)과, 불순물 영역(11a)에 전기적으로 접속되는 매립 플래그(15a)와, 이 매립 플래그(15a)에 접속되는 스토리지 노드 전극(16a)과, 이 스토리지 노드 전극(16a)과 도시하지 않은 캐패시터 절연막을 거쳐 대향하여 배치되는 셀 플레이트 전극(17)을 포함한다. 불순물 영역(12)은 매립 플래그(18) 및 콘택트(19)를 거쳐 비트선 BL을 구성하는 도전선(20)에 전기적으로 접속된다 이 비트선 BL을 구성하는 도전선(20)은, 예컨대, 제 1 알루미늄 배선(AL1) 또는 구리 배선 등의 금속 배선으로 형성된다.
메모리셀 MCb는 웰 영역(10) 표면을 사이에 두고 형성되는 불순물 영역(11b, 12)과, 이들 불순물 영역(11b, 12) 사이의 영역에 게이트 절연막(13b)을 거쳐 형성되는 게이트 전극(14b)과, 불순물 영역(11b)에 전기적으로 접속되는 매립 플래그(15b)와, 매립 플래그(15b)에 전기적으로 접속되는 스토리지 노드 전극(16b)과, 스토리지 노드 전극(16b)과 도시하지 않은 캐패시터 절연막을 거쳐 대향하여 배치되는 셀 플레이트 전극(17)을 포함한다.
셀 플레이트 전극(17)은 메모리셀 어레이 상에 걸쳐 연장하여 배치되고, 복 수의 메모리셀에 대하여 공통으로 마련된다. 스토리지 노드 전극(16a, 16b)은 각각 메모리셀에 대응하여 형성된다.
게이트 전극(14a, 14b)은 워드선 WL을 구성하고, 예컨대, 제 1 폴리실리콘 배선으로 구성된다. 메모리셀 MCa의 캐패시터는 스토리지 노드 전극(16a)과 셀 플레이트 전극(17)의 대향하는 영역에 의해 형성되고, 또한 메모리셀 MCb의 캐패시터는 스토리지 노드 전극(16b)과 셀 플레이트 전극(17)의 대향하는 영역에 의해 형성된다. 셀 플레이트 전극(17) 및 스토리지 노드 전극(16a, 16b)은 비트선 BL보다도 하층에 형성된다. 이 메모리셀 캐패시터가 비트선 BL보다도 하층에 형성되는 캐패시터 구조가 CUB 구조라고 명명된다.
셀 플레이트 전극(17) 및 스토리지 노드 전극(16a)이 모두 비트선 BL보다도 상층에 형성되는 COB(Capacitor Over bit line) 구조의 경우, 매립 플래그(15a, 15b)가 각 메모리셀에 대응하여 배치되고, 비트선 사이에 이 매립 플래그에 의해 비트선간 실드층이 존재하여, 비트선간의 기생 용량을 감소시킨다. 그러나, 이 CUB 구조의 경우, 비트선 BL을 형성하는 도전선(20)이 메모리셀 캐패시터보다도 상층에 형성되어 있고, 인접 비트선 사이에는, 스토리지 노드 전극과 메모리셀 불순물 영역을 전기적으로 접속하는 매립 플래그가 존재하지 않는다. 따라서, 이 CUB 구조에 있어서는, 비트선 BL 사이에는 실드층으로서 기능하는 스토리지 노드 콘택트는 존재하지 않기 때문에, 비트선간 용량이 크게 된다. 특히, 집적도가 크게 되고, 비트선간 피치가 작게 되면, 비트선간의 결합 용량이 크게 되고, 한편, 메모리셀의 캐패시터의 축적 전하량이 작게 되어, 비트선으로 판독되는 메모리셀 데이터 의 전하량(판독 전압)이 작게 되기 때문에, 비트선간 용량 결합에 의한 비트선 전압의 변화의 영향이 크게 된다. 이 비트선간 기생 용량에 의한 용량 결합의 영향을 제어하여, 센스 동작을 정확하게 행하기 위해, 비트선 BL은 트위스트 비트선 구조로 형성된다.
또, 워드선 WL에 대해서도, 전술한 대로, 고속으로, 워드선 선택 신호를 전달하기 위해, 워드선 분로(WL 분로) 구조가 이용된다. 이 워드선 분로 구조에 있어서는, 메모리셀 트랜지스터의 게이트를 구성하는, 예컨대, 제 1 폴리실리콘 배선(게이트 전극)과 평행하게, 상층에 구리 또는 알루미늄 등의 저저항 금속 배선을 배치하고, 소정 간격으로 이 저저항의 금속 배선과 하층의 메모리셀 트랜지스터의 게이트 전극선을 접속한다. 이에 따라, 게이트 전극선으로 구성되는 워드선의 저항을 감소시킨다.
도 3은 도 1에 나타내는 DRAM(3)의 어레이부의 구성을 개략적으로 나타내는 도면이다. 도 3에 있어서, 메모리 어레이 MM은 각각이 행렬 형상으로 배열되는 복수의 메모리셀을 갖는 메모리 블록 MB#0~MB#n을 포함한다. 메모리 블록 MB#0~MB#n 각각에 있어서, 메모리셀 행에 대응하여 워드선 WL이 배치되고, 메모리셀 열 각각에 대응하여 비트선쌍 BLP가 배치된다. 도 3에 있어서는 메모리 블록 MB#1에 있어서의 워드선 WL 및 비트선쌍 BLP를 대표적으로 나타낸다. 이 비트선쌍 BLP는 교차부를 갖고, 또한 워드선 WL은 분로 구조를 갖는다.
메모리셀 행에 대응하여 워드선 WL이 배치되고, 각 워드선에 대해서 대응하는 1행의 메모리셀이 접속된다. 메모리셀 열에 대응하여 비트선쌍 BLP가 배치되 어, 각 열의 메모리셀이 대응하는 비트선쌍 BLP에 접속된다.
메모리 블록 MB#0~MB#n 사이의 영역에, 센스 앰프대 SB#0~SB#n이 배치되고, 메모리 블록 MB#0, MB#n의 외측에, 센스 앰프대 SB#0, SB#n이 배치된다. 센스 앰프대 SB#0~SB#n 각각에 있어서는 메모리셀 열에 대응하여 센스 앰프가 배치되고, 활성화 시, 각각 대응하는 비트선쌍의 전위를 차동적으로 증폭하여 래치한다.
이 메모리 어레이 MM에 대응하여, 메모리셀의 행 선택 동작을 행하는 행계 회로 RRC가 배치된다. 이 행계 회로 RRC는 센스 앰프대 SB#0~SB#n의 활성화를 행하는 센스 앰프 제어 회로, 선택 메모리 블록(선택 메모리셀을 포함하는 메모리 블록)과 센스 앰프대의 접속을 제어하는 비트선 분리 제어 회로, 및 어드레스 지정된 워드선을 선택 상태로 구동하는 워드선 선택 회로를 포함한다. 도 3에 있어서는, 이 행계 회로 RRC에 있어서, 워드선 WL을 선택 상태로 구동하는 워드선 드라이버 WB를 대표적으로 나타낸다.
이 행계 회로 RRC에 있어서는, 1열로서, 메모리 블록 단위로 행 선택 동작의 활성/비활성이 제어된다.
도 4는 도 3에 나타내는 메모리 블록 MB#0~MB#n의 구성을 개략적으로 나타내는 도면이다. 도 4에 있어서는 메모리 블록 MB#i의 구성을 대표적으로 나타낸다. 메모리 블록 MB#i는 워드선 분로 영역 KU#1~KU#k+1에 의해, 복수의 서브 메모리 블록 SMB#1~SMB#k으로 분할된다. 이들 서브 메모리 블록 SMB#1~SMB#k 각각에 있어서는, 1행에, 64비트의 메모리셀로부터 256비트의 메모리셀이 배치된다.
이들 서브 메모리 블록 SMB#1~SMB#k에 공통적으로, 워드선 WL이 배치된다. 이 워드선 WL은, 그 구성에 대해서는 후에 상세하게 설명하겠지만, 알루미늄 또는 구리 등의 저저항 배선 재료로 구성되는 저저항 도전선이, 이들 워드선 분로 영역 KU#1~KU#k+1에 있어서, 비교적 고저항인 메모리셀 트랜지스터 게이트 전극 배선과 접속된다. 이 게이트 전극 배선에 의해, 1행의 메모리셀의 액세스 트랜지스터의 게이트 전극이 상호 접속된다.
서브 메모리 블록 SMB#1~SMB#k 각각에 있어서, 비트선 트위스트 영역 TWS가 마련되고, 이 비트선 트위스트 영역 TWS에 있어서, 비트선쌍 BLP에 교차부가 마련된다. 이 비트선 트위스트 영역 TWS의 수는 비트선 트위스트 구조에 따라 적당하게 정해진다. 도 4에 있어서는 서브 메모리 블록 SMB#1~SMB#k 각각에 있어서 비트선 트위스트 영역 TWS가 하나 배치되는 구성을 대표적으로 나타낸다.
이 비트선 트위스트 영역 TWS에 있어서, 워드선 WL이 배치된다. 이 비트선 트위스트 영역 TWS에 있어서, 워드선 WL을 배치하는 구성에 대해서는, 후에 상세하게 설명한다. 비트선 트위스트 영역 TWS에 메모리셀을 배치함으로써, 메모리 어레이 영역을 효율적으로 이용할 수 있다.
이 메모리 블록 MB#i의 열방향의 양측에 센스 앰프대 SB#i, SB#i+1이 배치된다. 이 센스 앰프대 SB#1~SB#i+1의 경계 영역에 있어서, 더미 워드선 그룹 DWLG가 배치된다. 이 더미 워드선 그룹 DWLG는 복수의 더미 워드선을 포함한다. 워드선 WL과 같은 피치로, 이들 어미 워드선(더미 셀 게이트 전극 배선)이 배치된다. 이 더미 워드선 그룹 DWLG는 이하의 이유 때문에 마련된다.
센스 앰프대 SB#i, SB#i+1과 메모리 서브 블록 SB#i와의 경계부에 있어서는, 트랜지스터의 레이아웃 패턴의 규칙성이 변화한다. 즉, 트랜지스터의 조밀 상태가 다르다. 따라서, 실제의 웨이퍼 프로세스에 있어서는, 이 패턴 레이아웃의 규칙성의 변화 때문에, 노광광의 난(亂) 반사 등에 의해 패턴 어긋남이 생기고, 센스 앰프대에 인접하는 메모리셀 트랜지스터(게이트 전극 배선)가 메모리 서브 블록의 내부에 배치되는 메모리셀 트랜지스터와 패턴이 다르게 형성된다. 이 패턴 레이아웃의 규칙성을 유지하기 위해, 센스 앰프대 SB#i, SB#i+1에 인접하는 영역에, 더미 워드선을 배치하고, 메모리셀 트랜지스터 게이트 전극 배선 그 외의 메모리셀의 패턴 레이아웃의 규칙성을 유지한다. 더미 워드선 그룹 DWLG에 포함되는 더미 워드선(더미 셀)은 실제의 액세스에는 이용되지 않는다. 단, 리소그래피 공정 시에 있어서 규칙성을 유지하기 위해 이용될 뿐이고, 데이터 액세스를 위해서는 워드선 WL에 접속되는 메모리셀이 사용된다.
종래에는, 이 더미 워드선 그룹 DWLG의 영역에 있어서는, 더미 셀이 형성되고, 더미 셀 트랜지스터 게이트 전극 배선이 배치될 뿐이고, 분로용 저저항 도전선은 배치되지 않는다. 본 실시예에 있어서는, 비트선 트위스트 영역에 배치된 메모리셀 행의 워드선을 분로 구조로 하기 때문에, 더미 워드선(게이트 전극 배선)에 대응하여, 저저항의 도전선을 배치하고, 이것을 노멀 셀(데이터 액세스되는 메모리셀)에 대하여 배치되는 워드선을 분로 구조로 하기 위해 이용한다. 즉, 노멀 메모리셀(이하, 메모리셀이라 함)의 게이트 전극 배선과 대응하는 저저항 도전선의 위치를 시프트하여 접속한다.
이 메모리 블록 MB#i에 대응하여 X 디코드 회로 XDC가 배치된다. 이 X 디코 드 회로 XDC에 있어서, 워드선 WL 각각에 대응하여 워드선 드라이버 WD가 배치된다. 이 X 디코드 회로 XDC에 있어서, 워드선 드라이버의 패턴 레이아웃의 규칙성을 유지하기 때문에, 또한 더미 워드선에 대응하여 더미 워드선 드라이버가 배치되어도 좋다. 이 더미 워드선 드라이버를, 더미 워드선 배치 영역에 배치된 저저항 도전선을 어드레스 신호에 따라 선택 상태로 구동하기 위해 이용하여도 좋고, 또한 노멀 셀 행에 대응하여 배치되는 워드선 드라이버와 대응하는 저저항 도전선의 접속을, 저저항 도전선과 대응하는 게이트 전극 배선과의 시프트에 따라 시프트시켜도 좋다.
도 5는 도 4에 나타내는 서브 메모리 블록에 있어서의 비트선의 구성을 개략적으로 나타내는 도면이다. 도 5에 있어서는, 서브 메모리 블록 SMB#j에 있어서의 비트선 구조를 나타낸다. 도 5에 있어서, 비트선 BLa, ZBLa~BLd, ZBLd가 쌍을 이루어 배치된다. 비트선 BLa, ZBLa~BLd, ZBLd의 쌍 각각에 대하여 센스 앰프 SAa~SAb가 교대로, 이들의 비트선의 양측에 배치된다. 이 서브 메모리 블록 SMB#j에 있어서, 비트선 트위스트 영역 TWS가 그 열방향에 있어서의 중앙 영역에 하나 배치된다.
비트선쌍 BLP에 있어서 하나 걸러의 비트선쌍에 교차부가 마련된다. 도 5에 있어서는, 비트선 BLa, ZBLa와 비트선 BLc, ZBLc에 대하여 교차부가 마련된다. 이 교차부에 있어서는, 비트선 ZBLa, ZBLc는, 예컨대, 제 2 금속 배선(30)에 의해 상호 접속되고, 비트선 BLa, BLc는 각각 제 1 금속 배선(31)에 의해 상호 접속된다. 이들 제 1 및 제 2 금속 배선(31, 30)은 각각 구리 또는 알루미늄을 주요 배선 재 료로 하여 형성된다.
이들 비트선 BLa, ZBLa~BLd, ZBLd는 비트선 트위스트 영역 TWS 외에는, 각각 제 1 금속 배선으로 구성된다. 이 제 1 금속 배선(31) 및 제 2 금속 배선(30)은 배선층이 다르기 때문에, 비트선간 피치를 변경할 수 없고, 상층의 제 2 금속 배선(30)을 「점핑 배선(jumping interconnection)」으로서 이용하여, 비트선에 교차부를 형성하여, 비트선의 위치를 교환할 수 있다.
하나 건너의 비트선쌍 BLP에 교차 영역을 마련하고, 비트선의 위치를 교환함으로써, 인접하는 비트선쌍의 비트선간의 결합 용량을 반감할 수 있다. 예컨대, 비트선 BLb, ZBLa는 그 근접 영역이 센스 앰프 SAb로부터 트위스트 영역 TWS까지 사이의 영역이고, 교차 영역이 마련되지 않는 경우에 비하여, 그 결합 용량을 감소시킬 수 있다.
이 도 5에 나타내는, 하나 건너의 비트선쌍 BLP에 교차 영역을 마련하는 비트선 트위스트 구조는 「단일 트위스트 비트선 구조(single twisted bit line configuration)」라 불린다.
이 비트선 트위스트 영역 TWS에 있어서는 제 1 및 제 2 금속 배선(31, 30)이 배치될 뿐이기 때문에, 이 하층 영역에, 노멀 메모리셀을 형성하고, 이들 메모리셀 행에 대하여, 예컨대, 제 1 폴리실리콘으로 구성되는 메모리셀 트랜지스터 게이트 전극 배선을 배치하여, 1행의 메모리셀을 상호 접속하고, 그에 따라 워드선 WL을 배치한다.
도 6은 비트선 트위스트 구조의 다른 구성을 나타내는 도면이다. 이 도 6에 있어서도, 서브 메모리 블록 SMB#j에 있어서의 비트선 BLa, ZBLa~BLd, ZBLd를 대표적으로 나타낸다. 이 도 6에 나타내는 비트선 트위스트 구조에 있어서는 비트선 트위스트 영역 TWS1~TWS3이 마련된다. 이들 비트선 트위스트 영역 TWS1~TWS3은, 예컨대, 비트선을 열 방향에 따라 4분할하는 위치에 배치된다.
비트선 BLa, ZBLa 및 BLc, ZBLc에 대해서는, 비트선 트위스트 영역 TWS1, TWS3에 있어서 교차부가 마련되어 있다. 비트선 BLb, ZBLb 및 BLd, ZBLd에 대해서는, 비트선 트위스트 영역 TWS2에 있어서 교차부가 마련된다. 이 비트선 트위스트 영역에 있어서는, 제 2 금속 배선(30) 및 제 1 금속 배선(31)이 이용되고, 비트선 BLa, ZBLa~BLd, ZBLd는 비트선 트위스트 영역 이외의 영역에 있어서는 제 1 금속 배선으로 구성된다.
이 도 6에 나타내는 비트선 트위스트 구조의 경우, 인접 비트선쌍에 있어서는, 동일 위치에 교차부는 마련되지 않고, 교차부는 다른 비트선 트위스트 영역에 마련되어 있다. 따라서, 예컨대, 비트선 BLb와 비트선 ZBLa가 근접하는 영역은 센스 앰프 SAb로부터 교차 영역 TWS3 등의 영역이고, 또한 이 비트선 BLb, ZBLa 사이의 결합 용량을 감소시킬 수 있다.
이 도 6에 도시하는 바와 같이, 각 비트선쌍에 교차 영역을 마련하고, 인접 비트선쌍 사이에 그 교차부의 위치를 다르게 하는 구성은, 「이중 트위스트 비트선 구성」이라고 일반적으로 불린다.
이 도 5 및 도 6에 나타내는 비트선 트위스트 구조 외에, 각 비트선의 부하를 동일하게 하고, 그 교차부의 수를 같게 하기 위해, 교차부의 수가 적은 비트선 에 대하여 센스 앰프 근방에서 교차부가 더 마련되어도 좋다. 또한, 비트선 트위스트 영역의 수 및 배치는 도 5 및 도 6과 달리, 더 많은 비트선 트위스트 영역이 배치되어도 좋다. 비트선쌍에 있어서 소정의 영역에서, 서로 다른 배선층의 배선을 이용하여 비트선의 위치를 교환하는 트위스트 구조가 형성되어 있으면 좋다.
본 실시예 1에 있어서는, 이 비트선 트위스트 구조에 있어서 비트선의 교차부를, 비트선을 구성하는 제 1 금속 배선과, 이 제 1 금속 배선보다 상층의 제 2 금속 배선을 이용하여 형성하고, 또한 기판 영역 메모리셀을 형성하여 각 메모리셀 행에 대응해서 워드선(게이트 전극 배선)을 배치한다.
도 7은 본 발명의 실시예 1에 따른 분로 구조의 워드선의 구성을 개략적으로 나타내는 도면이다. 워드선 WL은 워드선 드라이버 WD로부터의 워드선 선택 신호를 전달하는 저저항의 금속 배선(도전선)(36)과, 메모리셀 트랜지스터의 게이트를 구성하는 고저항 게이트 전극 배선(행 선택선)(35)과, 워드선 분로 영역 KU#1~KU#k+1 각각에 있어서 저저항 금속 배선(36)과 고저항 게이트 전극 배선(35)을 전기적으로 접속하는 분로 콘택트(37)를 포함한다. 이 저저항 금속 배선(36)과 고저항 게이트 전극 배선(35)을 분로 콘택트(37)에 의해 전기적으로 접속함으로써, 워드선 WL의 저항을 등가적으로 감소시키고, 워드선 WL에 있어서의 신호 전달 지연을 저감한다.
본 실시예 1에 있어서는, 이 저저항 금속 배선(36)과 대응하는 고저항 게이트 전극 배선(35)은 별도의 행에 배치된다(평면 레이아웃적으로 보아 다른 행에 대응하여 배치됨). 따라서, 이 저저항 금속 배선(36)은 제 2 금속 배선으로 구성되고, 이 제 2 금속 배선의 위치를 제 1 금속 배선에 의해 시프트하여 대응하는 게이 트 전극 배선과 전기적으로 접속된다. 따라서, 등가적으로, 분로 콘택트(37)가 위치 시프트용 제 1 금속 배선과, 이 시프트용 제 1 금속 배선을 대응하는 게이트 전극 배선에 전기적으로 접속하는 콘택트를 포함한다.
저저항 금속 배선(36)은 비트선 트위스트 영역과 다른 행에 배치하고, 저저항 금속 배선(36)과 대응하는 고저항 게이트 전극 배선(35)의 접속 위치를 어긋나게 함으로써, 비트선 교차 영역에 있어서, 메모리셀 행, 즉, 고저항 게이트 전극 배선(35)을 배치한다. 또, 특히, 끊어지지 않지만, 메모리셀 트랜지스터 게이트 전극 배선이 형성되어 있는 경우, 대응하는 1행의 메모리셀이 형성되어 있다.
도 8은 워드선 분로 영역에서의 워드선 분로의 레이아웃을 개략적으로 나타내는 도면이다. 도 8에 있어서는, 워드선 분로 영역 KU#부분의 구성을 개략적으로 나타낸다. 워드선 분로 영역 KU#에 있어서는, 비트선은 배치되지 않고, 따라서 메모리셀은 배치되지 않는다.
센스 앰프대 SB#에 인접하여, 더미 워드선 배치 영역 DWLR이 배치된다. 이 더미 워드선 배치 영역 DWLR에 있어서는, 종래의 더미 워드선에 상당하는 더미 게이트 전극선 DTG와, 그 상층에 더미 게이트 전극선 DTG와 정렬하여, 더미 금속 배선 DMTS가 배치된다. 이 더미 금속 배선 DMTS는 제 2 금속 배선으로 구성된다. 더미 게이트 전극선 DTG는 1행의 더미 셀(더미 셀 트랜지스터)이 접속된다.
이 더미 워드선 배치 영역 DWLR에 인접하여, 노멀 워드선 배치 영역 NWLRA가 마련된다. 이 노멀 워드선 배치 영역 NWLRA에 있어서는, 각각에 1행의 메모리셀이 접속하는 워드선 WL이 행 방향으로 연장하여 배치된다. 이 워드선 WL은 1행의 메 모리셀(메모리셀 트랜지스터의 게이트)이 접속되는 메모리셀 트랜지스터 게이트 전극 배선 TG와, 이 메모리 트랜지스터 게이트 전극 배선 TG와 정렬하여 상층에 배치되는 제 2 금속 배선 MTS를 포함한다.
비트선 트위스트 영역 TWSA에 있어서는, 행 방향으로 연장하여 메모리셀 트랜지스터 게이트 전극 배선 TG가 배치된다. 따라서, 비트선 트위스트 영역에 있어서, 소정수 행의 메모리셀이 정렬하여 배치되고, 각 행의 메모리셀의 액세스 트랜지스터가 대응하는 게이트 전극 배선 TG에 접속된다.
또, 이하의 설명에 있어서는, 특별히 단정짓지는 않지만, 게이트 전극 배선 TG가 배치되어 있는 경우, 각 게이트 전극 배선에 댕응하여, 1행의 메모리셀이 배치되고, 1행의 메모리셀의 액세스 트랜지스터의 게이트 전극이 게이트 전극 배선 TG에 의해 상호 접속된다.
더미 워드선 배치 영역 DWLR에 배치된 더미 금속 배선 DMTS는, 각각 스루홀(40)을 거쳐 열방향으로 연장하는 접속 배선 MTF를 거쳐, 노멀 워드선 배치 영역 NWLRA에 배치된 워드선 WL의 메모리셀 트랜지스터 게이트 전극 배선 TG에 콘택트(42)를 거쳐 전기적으로 접속된다. 각 워드선 WL에서 형성되는 제 2 금속 배선 MTS는, 또한, 스루홀(40)을 거쳐 별도의 행에 배치된 트랜지스터 게이트 전극 배선에 접속 배선 MTF를 거쳐 접속된다. 이 접속 배선 MTF는 제 1 금속 배선으로 구성된다.
비트선 트위스트 영역 TWSA에 있어서도, 이 노멀 워드선 배치 영역 NWLRA에 배치된 워드선 WL에 대응하여 배치되는 제 2 금속 배선 MTS가 스루홀(40) 및 접속 배선 MTF 및 콘택트(42)를 거쳐 각각 트랜지스터 게이트 전극 배선 TG에 접속된다. 따라서, 이 비트선 교차 영역 TWSA에 형성되는 메모리셀 트랜지스터 게이트 전극 배선 TG는, 모두, 노멀 워드선 배치 영역 NWLRA에 배치된 제 2 금속 배선에 접속 배선 MTF를 거쳐 접속되어, 등가적으로, 워드선 분로 구조가 실현된다.
저저항의 제 2 금속 배선과 대응하는 게이트 전극 배선과의 거리는 소정 수 행의 거리를 두고 배치된다. 각 워드선에 있어서, 접속 배선의 MTF의 길이를 동일로 하고, 워드선의 신호 전송 지연을 각 워드선에서 같게 한다. 그렇지만, 접속 배선 MTF는 저저항의 제 1 금속 배선이고, 그 길이의 상위에 따른 신호 전송 지연은 무시할 수 있을 정도이면, 그 접속 배선 MTF의 길이는 다르게 되어 있어도 좋다(이 경우, 제 2 금속 배선 MTS와 게이트 전극 배선 사이의 접속의 레이아웃에 대한 제약이 제한되어, 효율적으로 접속 배선 MTF를 배치할 수 있다).
이 더미 워드선 배치 영역 DWLR에 배치되는 더미 금속 배선 DMTS의 수가 비트선 교차 영역 TWSA에 배치되는 메모리셀 트랜지스터 게이트 전극 배선 TG의 수와 같은 경우에는, 노멀 워드선 배치 영역 NWLRB에서는, 각 워드선 WL에 있어서는, 메모리셀 트랜지스터 게이트 전극 배선 TG가 그 상층에 정렬하여 배치되는 제 2 금속 배선 MTS에, 비아홀(44)을 거쳐 전기적으로 접속된다. 이 경우, 노멀 워드선 배치 영역 NWLRA, NWLRB에 있어서, 워드선 분로 배선의 길이가, 접속 배선 MTF만큼 다르다. 그러나, 도 7에 도시하는 바와 같이, 분로 콘택트가 각 워드선에 병렬로 접속되기 때문에, 접속 배선 MTF를 동일 길이로 설정하면, 접속 배선 MTF에 의한 신호 전파 지연의 편차는 없고, 접속 배선 MTF에 의한 분로 콘택트에 있어서의 신호 전 파 지연의 영향은 충분히 무시할 수 있는 값으로 설정할 수 있다. 이에 대하여, 비아홀(44)의 콘택트를 접속 배선 MTF에 의한 신호 전파 지연의 영향을 보상하도록, 그 저항값이 조정되어도 좋다.
서브 메모리 블록 SMB#B, SMB#A가, 이 워드선 분로 영역 KU#의 양측에 배치된다. 이들 서브 메모리 블록 SMB#A, SMB#B에 있어서는, 열방향으로 연장하여 비트선 BL, ZBL이 각각 쌍을 이루어 배치된다. 이 비트선 트위스트 영역 TWSA에 있어서, 비트선 BL, ZBL은 각각 교차 배선 MTSB, MTFB에 의해 그 위치가 교환된다. 여기서, 도 8에서는, 비트선 BL이, 예컨대, 제 1 금속 배선 MFFB에 의해 그 위치가 교환되고, 비트선 ZBL이 제 2 금속 배선 MTSB를 통해 그 위치가 교환된다.
비트선 트위스트 영역 TWSA 이외의 영역에 있어서는 비트선 BL, ZBL은 각각 제 1 금속 배선 MTFB로 구성되고, 각각에 대응하는 열의 메모리셀이 접속된다. 따라서, 이 비트선 트위스트 영역 TWSA에는, 비트선에 대한 제 1 및 제 2 금속 배선 MTFB, MTSB가 배치될 뿐이다. 이 비트선 트위스트 영역 TWST에 있어서, 제 1 금속 배선 MTFB보다도 하층에 형성되는 메모리셀 트랜지스터 게이트 전극 배선 TG(메모리셀)를 비트선의 교차 구조에 영향을 미치지 않게 배치할 수 있다.
이에 따라, 서브 메모리 블록 SMB#a, SMB#b에 있어서 배치되는 워드선의 수를, 즉, 메모리셀 행의 수를 증가시킬 수 있고, 따라서, 비트선 트위스트 영역의 영역 패널티를 없앨 수 있어, 메모리 어레이 면적을 저감시킬 수 있으므로 칩 면적을 저감시킬 수 있다.
비트선 트위스트 구조는, 단일 트위스트 구조 및 이중 트위스트 구조 중 어 느 하나로 하여도 좋다. 비트선 교차 영역에, 메모리셀(메모리셀 트랜지스터 게이트 전극 배선 TG)을 배치하고, 또한, 더미 워드선 배치 영역에 더미 금속 배선을, 워드선 라이닝용 제 2 금속 배선과 동일 배선층의 배선으로 형성한다. 이 더미 워드선 배치 영역에 마련된 더미 금속 배선을 워드선 라이닝에 이용함으로써, 각 워드선에 있어서는, 다른 행에 배치된 제 2 금속 배선과 메모리셀 트랜지스터 게이트 전극 배선이 분로 영역에 있어서 전기적으로 접속됨에 따라서, 비트선 트위스트 영역에 배치된 메모리셀 게이트 전극 배선을 금속 배선으로 라이닝할 수 있다.
이 실제로 비트선 트위스트 영역에 배치되는 메모리셀 트랜지스터 게이트 전극 배선(메모리셀 행)의 수에 따라, 더미 워드선 배치 영역에 배치되는 더미 워드선(더미 트랜지스터 게이트 전극선) 및 상층의 더미 금속 배선의 수를 정한다.
도 9는 이 도 8에 나타내는 워드선 분로 영역 KU#의 분로부의 단면 구조를 개략적으로 나타내는 도면이다. 도 9에 있어서, 더미 워드선 배치 영역에, 더미 게이트 전극 배선 DTG와, 이 더미 게이트 전극선 DTG와 정렬하여, 예컨대, 제 2 금속 배선으로 형성되는 더미 금속 배선(DMTS)(50)이 마련된다. 분로 영역에 있어서는 더미 셀은 배치되지 않는다. 단지 더미 게이트 전극 배선 DTG이 행 방향으로 연장될 뿐이다.
이 더미 금속 배선(DMTS)(50)은 스루홀(40)을 거쳐 접속 배선(MTF)(53a)에 전기적으로 접속된다. 이 접속 배선(MTF)(53a)은 소정수 행 이간된 워드선에 포함되는 메모리셀 트랜지스터 게이트 전극 배선(TG)(52a)에 콘택트(42)를 거쳐 전기적으로 접속된다. 이 메모리셀 트랜지스터 게이트 전극 배선(TG)(52a)에 정렬하여 배치되는 저저항 금속 배선(MTS)(51a)은 파선으로 나타내는 스루홀을 통해 별도의 행에 배치된 메모리셀 게이트 전극 배선에 결합된다. 이 분로 영역 이외의 영역에 있어서, 게이트 전극 배선 TG에 대응하여 메모리셀이 형성된다.
노멀 워드선 배치 영역 NWLA와 비트선 트위스트 영역 TWSA의 경계부에 배치되는 메모리셀 트랜지스터 게이트 전극 배선(TG)(52a)은 노멀 워드선 배치 영역 NWLA의 별도의 행에 배치된 저저항 금속 배선에 전기적으로 접속된다. 이 메모리셀 트랜지스터 게이트 전극 배선(TG)(52a)에 정렬하여 배치되는 저저항 금속 배선(MTS)(51b)이 스루홀(40)을 거쳐 접속 배선(MTF)(53b)에 전기적으로 접속된다. 이 접속 배선(MTF)(53b)이 비트선 교차 영역에 배치된 메모리셀을 메모리셀 트랜지스터 게이트 전극 배선(TG)(52c)에 콘택트(42)를 거쳐 전기적으로 접속된다.
도 10은 도 8에 나타내는 비트선 교차부의 단면 구조를 개략적으로 나타내는 도면이다. 도 10에 도시하는 바와 같이, 비트선 ZBL이, 스루홀(55a, 55b)을 거쳐 트위스트용 금속 배선 MTSB에 결합된다. 이 트위스트용 금속 배선 MTSB의 하층에, 비트선 BL을 접속하는 배선 MTFB가 배치된다. 금속 배선 MTFB 및 비트선 ZBL은 모두 제 1 금속 배선이다. 이들 비트선 ZBL 및 접속용 금속 배선 MTFB의 하층에, 메모리셀 트랜지스터 게이트 전극 배선 TG가 배치된다. 트위스트용 금속 배선 MTSB는 제 2 금속 배선이다. 따라서, 이 비트선의 트위스트 구조에 전혀 영향을 미치지 않고, 메모리셀 트랜지스터 게이트 전극 배선 TG(메모리셀)를 배치할 수 있다. 이 비트선 트위스트부에서는, 게이트 전극 배선 TG에 대응하여 메모리셀이 형성된다.
이 구성에 있어서는, 비트선은 비트선 트위스트 영역에서도 연속적으로 형성되고 있고, 또한, 메모리셀 행도 연속적으로 열 방향을 따라서 배치할 수 있다. 비트선 트위스트 영역에서, 패턴 규칙성의 유지를 위해 리소그래피 더미 셀을 배치하지 않고, 비트선 트위스트 영역에 배치되는 메모리셀을 데이터 기억용 메모리셀로서 사용할 수 있어, 메모리 어레이 내에서, 메모리셀을 효율적으로 배치할 수 있다.
(변경예 1)
도 11은 본 발명의 실시예 1에 따른 반도체 기억 장치의 변경예 1의 어레이부 구성을 개략적으로 나타내는 도면이다. 도 11에 있어서는, 분로 영역 KU#에 의해, 메모리 블록은, 두 개의 서브 메모리 블록 SMB#A, SMB#B로 분할된다. 이들 서브 메모리 블록 SMB#A, SMB#B의 양측에, 센스 앰프대 SB#A, SB#B가 대향 배치된다. 센스 앰프대 SB#A에 인접하여, 더미 워드선 배치 영역 DWLRA가 배치되고, 센스 앰프대 SB#B에 인접하여 더미 워드선 배치 영역 DWLRB가 배치된다. 이들 더미 워드선 배치 영역 DWLRA, DWLRB에서는, 더미 금속 배선 DMTS가 더미 워드선(더미 트랜지스터 게이트 전극 배선)에 정렬하여 배치된다.
서브 메모리 블록 SAB#B, SAB#A의 열 방향의 중앙부에, 비트선 트위스트 영역 TWS가 마련된다. 이 비트선 트위스트 영역 TWS에, 메모리셀의 트랜지스터 게이트 전극 배선 TG이 배치된다(메모리셀이 배치됨).
이 도 11에 나타내는 배치에 있어서는, 양측에 배치된 더미 워드선 배치 영 역 DWLRA, DWLRB 각각에 배치된 더미 금속 배선 DMTS를 사용하여, 워드선에 있어서, 저저항 금속 배선 MTS와 게이트 전극 배선 TG와의 접속을 시프트한다. 더미 워드선 배치 영역 DWLRA, DWLRB에 포함되는 더미 금속 배선 DMTS를 이용하여, 비트선 트위스트 영역 TWS에 배치되는 메모리셀 트랜지스터 게이트 TG에 대한 제 2 금속 배선에 의한 라이닝을 행할 수 있다.
이 서브 메모리 블록 SMB#A, SMB#B의 양측에 배치된 더미 금속 배선 DMTS를 이용하여, 저저항 도전선(제 2 금속 배선)과 게이트 전극 배선과의 접속의 시프트방향을 중앙부 방향으로 설정함으로써, 전체 워드선에 있어서, 라이닝의 접속을 시프트시킬 수 있고, 각 워드선에 있어서의 라이닝 콘택트를 위한 접속 배선의 길이를 균일하게 할 수 있어, 워드선의 신호 전파 특성을 같게 할 수 있다.
(변경예 2)
도 12는 본 발명의 실시예 1의 변경예 2의 구성을 개략적으로 나타내는 도면이다. 이 도 12에 나타내는 구성은 도 11에 나타내는 구성과 이하의 점이 다르다. 즉, 서브 메모리 블록 SMB#A, SMB#B에서, 세 개의 비트선 트위스트 영역 TWS1, TWS2, TWS3이 마련된다. 이들 비트선 교차 영역 TWS1~TWS3 각각에 있어서, 메모리셀 게이트 전극 배선 TG, 즉, 메모리셀이 배치된다. 이 도 12에 나타내는 구성의 다른 구성은 도 11에 나타내는 구성과 같으며, 대응하는 부분에는 동일 참조 부호를 붙여, 그 상세한 설명은 생략한다.
이 도 12에 나타내는 구성에 있어서는, 비트선 교차 영역 TWS1~TWS3 각각에, 소정수의 메모리셀 게이트 전극 배선 TG를 배치할 수 있고, 보다 효율적으로 어레이 면적을 이용하여, 워드선의 수를 증대시킬 수 있다. 이 경우, 메모리 블록 SMB#A에 SMB#B의 양측에 마련된 더미 워드선 배치 영역 DWLRA, DWLRB에서의 더미 금속 배선 DMTS를 사용하여, 워드선의 저저항 금속 배선과 고저항 게이트 전극 배선과의 접속을 시프트한다. 양측의 더미 워드선 배치 영역에 배치된 더미 금속 배선 DMTS를 이용함으로써, 각 비트선 교차 영역 TWS1~TWS3 각각에 마련된 메모리셀 게이트 전극 배선 TG를, 제 2 금속 배선으로 라이닝할 수 있다.
또한, 이 제 2 금속 배선과 게이트 전극 배선의 접속 시프트 거리를, 비트선 트위스트 영역 TWS1~TWS3의 폭보다도 크게 함으로써, 확실하게, 제 2 금속 배선과 게이트 전극 배선과의 접속을 시프트하여, 모든 메모리셀 게이트 전극 배선에 대한 제 2 금속 배선을 라이닝할 수 있다.
(접속 배선의 배치 1)
도 13은 본 발명의 실시예 1에 있어서의 워드선 라이닝 시프트의 접속 배선의 배치를 개략적으로 나타내는 도면이다. 도 13에 있어서는, 워드선 WL1~WL8과, 교차 영역에 배치되는 메모리셀 게이트 전극 배선 TG1~TG4를 나타낸다. 비트선 트위스트 영역에서, 일 예로서, 네 개의 게이트 전극 배선이 배치된다. 이 네 개의 게이트 전극 배선의 금속 라이닝을 실현하기 위해서, 제 2 금속 배선의 접속이 4워드선 시프트된다.
도 13에 있어서, 워드선 WL1~WL8 각각이, 메모리셀 게이트 전극 배선 TG와, 상층의 저저항 금속 배선(제 2 금속 배선) MTS로 구성된다. 이들 저저항 금속 배선 MTS와 메모리셀 게이트 전극 배선 TG는 각 워드선 WL1~WL8 각각에 있어, 평면 레이아웃적으로 보아 겹쳐 배치된다. 도 13에 있어서는, 접속을 명확하게 나타내기 위해서, 금속 배선 MTS 및 게이트 전극 배선 TG가 어긋나게 배치되도록 나타낸다.
네 개의 워드선의 라이닝을 실현하기 위해서, 제 2 금속 배선 MTS에 대하여 스루홀(40)이, 여덟 개인 워드선의 주기를 가져 규칙적으로 배치된다. 각 제 2 금속 배선 MTS가, 4행 어긋난 위치의 워드선의 게이트 전극 배선 TG에, 각각 접속 배선(제 1 금속 배선) MTF를 거쳐 접속된다. 콘택트(42)를 거쳐, 접속 배선 MTF와 게이트 전극 배선 TG가 전기적으로 접속된다. 제 2 금속 배선 MTS 및 게이트 전극 배선 TG는 평면도적으로 보아 서로 겹쳐 있기 때문에, 접속 배선 MTF는 금속 배선 MTS 및 게이트 전극 배선 TG 각각에 대하여, 8워드선의 패턴(주기)으로 순차 배치된다.
이 배치에 있어서는, 워드선 WL1~WL4의 금속 배선 MTS가 스루홀(40)을 거쳐 워드선 WL5~WL8의 게이트 전극 배선 TG에 콘택트(42)를 거쳐 전기적으로 접속된다. 워드선 WL5~WL8의 금속 배선 MTS가, 스루홀(40), 접속 배선 MTF 및 콘택트(42)를 거쳐 메모리셀 게이트 전극 배선 TG1~TG4에 각각 전기적으로 접속된다.
이 도 13에 도시하는 바와 같이, 워드선의 금속 배선 및 게이트 전극 배선을 연속하는 워드선을, 대응의 연속하는 워드선 또는 전송 게이트에 접속함으로써, 동일 패턴을 반복하여 배치하여 스루홀 및 콘택트홀을 형성할 수 있어, 접속 배선의 패턴 레이아웃이 용이하게 된다.
(접속 배선의 배치 2)
도 14는 워드선 분로의 금속 배선 접속의 제 2 구성을 나타내는 도면이다. 이 도 14에 나타내는 배치에 있어서도, 워드선 WL1~WL8과, 비트선 트위스트 영역에 배치되는 메모리셀 게이트 전극 배선 TG1~TG4를 나타낸다. 워드선 WL1~WL8은 각각 평면도적으로 보아 정렬하여 배치되는 저저항 금속 배선 MTS 및 고저항의 메모리셀 게이트 전극 배선 TG를 포함한다.
이 도 14에 나타내는 배치에 있어서는, 금속 배선 MTS에 대한 스루홀(40)이 열 방향에서 워드선 하나 걸러 순차 배치된다. 비트선 트위스트 영역에 배치되는 워드선(메모리셀 게이트 전극 배선)의 수에 따라, 네 개의 접속 배선 MTF의 사이클로, 스루홀(40)이 반복하여 배치된다. 워드선 WL1, WL3, WL5, WL7에 대하여 각각 순차로 스루홀(40)이 형성되고, 각각 제 1 금속 배선 MTF를 거쳐 워드선 WL5, WL7의 게이트 전극 배선 TG에 콘택트(42)를 거쳐 각각 접속되며, 또한 워드선 WL5, WL7의 저저항 금속 배선 MTS가, 각각 게이트 전극 배선 TG1, TG3에 전기적으로 접속된다.
계속해서, 워드선 WL2, WL4, WL6, WL8에 대하여, 순차, 스루홀(40)이 형성되어 세 개의 워드선을 사이에 두고, 각각 게이트 전극 배선 TG에 콘택트(42)를 거쳐 전기적으로 접속된다. 따라서, 워드선 WL2, WL4의 금속 배선 MTS가 각각 워드선 WL6, WL8의 게이트 전극 배선 TG에 전기적으로 접속되고, 또한 워드선 WL6, WL8의 금속 배선이 스루홀을 거쳐, 게이트 전극 배선 TG2, TG4에 각각 금속 배선 MTF 및 콘택트(42)를 거쳐 전기적으로 접속된다.
이 도 14에 도시하는 바와 같이, 네 개의 스루홀(40)을 단위로 반복 배치하고, 또한 단위 스루홀 내에서, 1행 걸러 스루홀(40)을 배치하며, 또한, 대응하여 네 개의 콘택트를 단위로 반복 배치하고, 또한 단위 콘택트 내에서 1행 걸러 콘택트(42)를 형성함으로써, 접속 배선 MTF의 길이를 전체 워드선에 대해 동일한 것으로 해서 배치할 수 있고, 또한, 스루홀(40) 및 콘택트(42) 각각의 피치를 충분히 크게 할 수 있고, 금속 배선 MTF의 행 방향의 피치를 크게 하는 일없이, 충분히 스루홀(40) 및 콘택트(42)를 형성할 수 있어, 워드선 분로부의 점유 면적을 감소시킬 수 있다.
(접속 배선의 배치 3)
도 15는 본 발명의 실시예 1에 있어서의 워드선 라이닝의 접속의 다른 배치를 개략적으로 나타내는 도면이다. 이 도 15에 있어서도, 워드선 WL1~WL8과, 비트선 트위스트 영역에 배치되는 게이트 전극 배선 TG1~TG4에 대한 금속 배선과 게이트 전극 배선의 접속을 나타낸다.
이 도 15에 나타내는 접속 배선의 배치에 있어서는, 두 개의 스루홀(40)을 단위로, 단위 스루홀 내에서 하나의 워드선을 위치시켜, 이들 두 개의 스루홀을 배치하고, 이 두 개의 스루홀로 구성되는 스루홀 단위를 순차적으로 1행 어긋나게 하여 배치한다. 즉, 연속하는 짝수 번호의 워드선에 대하여 배치되는 두 개의 스루 홀의 조와, 연속하는 홀수 번호의 워드선에 대하여 배치되는 두 개의 스루홀의 조를 교대로 배치한다. 네 개의 스루홀을 단위로, 반복하여 스루홀을 배치한다.
워드선 WL1~WL4의 금속 배선 MTS가 스루홀(40) 및 금속 배선 MTF를 거쳐, 각각 워드선 WL5~WL8의 게이트 전극 배선 TG에 접속된다. 마찬가지의 배치에 의해, 워드선 WL5~WL8의 금속 배선 MTS가 스루홀(40)을 거쳐, 게이트 전극 배선 TG1~TG4에 금속 배선 MTF 및 콘택트(42)를 거쳐 접속된다.
연속하는 금속 배선 MTS 쌍과 접속하는 접속 배선 MTF 쌍 사이에, 이 연속하는 금속 배선의 쌍과 별도의 쌍인 금속 배선에 대한 접속 배선 MTF가 배치된다.
따라서, 콘택트(42)는 스루홀(40)에 대응하여 배치되어 있고, 스루홀(40)과 4행 어긋나 같은 패턴으로 배치된다. 따라서, 콘택트(42)에 대해서도, 연속하는 게이트 전극 배선에 대한 콘택트 사이에, 별도의 게이트 전극 배선 TG에 대한 접속 배선 MTF가 배치되어 있다.
네 개의 스루홀(40)로 구성되는 스루홀 단위 및 네 개의 콘택트(42)로 구성되는 콘택트 단위에 있어서는, 인접 금속 배선 또는 인접 게이트 전극 배선에 대하여 스루홀 또는 콘택트가 배치되지만, 그 단위 내에서, 1행 걸러 게이트 전극 배선 또는 저저항 금속 배선에 대하여 콘택트(42) 또는 스루홀(40)이 형성되어 있다. 따라서, 연속적으로 스루홀(40) 또는 콘택트(42)를 형성하는 경우에 비하여, 스루홀(40) 및 콘택트(42)의 배치 면적을 충분히 확보할 수 있어, 스루홀(40) 또는 콘택트(42)의 형성을 위해, 금속 배선 MTF의 피치를 크게 할 필요가 없고, 이 워드선 분로를 위한 금속 배선의 시프트 구조에 따른 분로 영역의 면적 증대를 억제할 수 있다.
또, 도 13 내지 도 15에 나타내는 접속 배치에 있어서는, 비트선 트위스트 영역에 4행의 메모리셀이 배치되고, 대응하여, 네 개의 게이트 전극 배선 TG(TG1~TG4)가 배치되어 있다. 그렇지만, 이 비트선 트위스트 영역에 배치되는 게이트 전극 배선 TG의 수는, 어레이 구성에 따라서 적당히 정해지면 좋다. 각 비트선 트위스트 영역에 배치되는 게이트 전극 배선의 수에 따라, 스루홀 및 콘택트의 배치 패턴(주기)이 결정된다.
이상과 같이, 본 발명의 실시예 1에 따르면, 비트선 교차 영역에 있어서는, 비트선보다 상층의 금속 배선을 사용해서 비트선의 교차 구조를 실현하고, 비트선 교차 영역에 메모리셀(메모리셀 게이트 전극 배선)을 배치되며, 또한 더미 워드선 영역에 저저항 금속 배선을 배치하고, 이 더미 워드선 영역의 저저항 금속 배선을 워드선 라이닝용 저저항 도전선으로서 이용하고 있다. 따라서, 비트선 트위스트 영역에서도, 액세스 가능한 메모리셀을 배치할 수 있어, 어레이 면적을 증대시키는 일없이, 기억 용량을 증가시킬 수 있다. 또한, 기억 용량이 동일하면, 메모리 어레이 면적을 감소시킬 수 있다.
또한, 분로 배선 시프트용 금속 배선은, 더미 워드선 배치 영역에 배치하고 있어, 특별히, 이 시프트용 금속 배선을 배치하는 영역을 마련할 필요는 없고, 어레이 면적의 증대를 억제하여, 메모리 어레이를 효율적으로 이용해서 메모리셀을 배치할 수 있다.
또한, 메모리셀 캐패시터가 CUB 구조이며, 이 DRAM을 로직과 동일 칩 상에 집적화할 수 있어, 시스템 LSI 등의 반도체 집적 회로 장치의 칩 면적을 감소시킬 수 있다.
(실시예 2)
도 16은 본 발명의 실시예 2에 따른 반도체 기억 장치의 어레이부의 구성을 개략적으로 나타내는 도면이다. 도 16에 있어서는, 분로 영역 KU#에 의해 분할되는 두 개의 서브 메모리 블록 SMB#A, SMB#B를 나타낸다. 이들 서브 메모리 블록 SMB#A, SMB#B에 대하여 센스 앰프대 SB#가 배치되고, 센스 앰프대 SB#에 인접하여, 더미 워드선 배치 영역 DWLR이 마련된다. 이 더미 워드선 배치 영역 DWLR에서는, 더미 워드선을 구성하는 더미 셀 게이트 전극 배선과, 그 상층에 형성되는 금속 배선 MTS가 배치된다.
서브 메모리 블록 SMB#A, SMB#B에 공통으로, 워드선 WL이 배치된다. 워드선 WL은 분로 영역 KU#에 있어서, 접속 배선(제 1 금속 배선) MTS에 의해, 그 접속이 시프트되어, 분로 구조가 실현된다.
서브 메모리 블록 SMB#A, SMB#B는 각각 배선 배치 영역 HHR에 의해 메모리 블록 SMB#AL, SMB#AR, 및 SMI3#BL, SMB#BL로 분할된다.
이 배선 배치 영역 HHR에서는, 게이트 전극 배선 TG가 배치되고, 이 배선 배치 영역 HHR에 형성된 메모리셀이 접속된다. 이 배선 배치 영역 HHR에서, 게이트 전극 배선 TG는 접속 배선 MTS에 의한 접속 시프트에 의해 서브 메모리 블록 SMB#A, SMB#B에 배치된 워드선에 대응하여 배치된 저저항 금속 배선과 접속되어, 워드선 분로 구조가 실현된다.
서브 메모리 블록 SMB#A, SMB#B에서는, 비트선쌍 BLP가 배치된다. 도 16에 있어서는, 서브 메모리 블록 SMB#A에 배치되는 비트선 BLP을 대표적으로 나타낸다. 이 비트선쌍 BLP는 열 방향으로 연속적으로 연장하여, 교차부를 가지지 않는다. 예컨대, 메모리셀 캐패시터가, COB 구조인 경우, 비트선쌍 BLP에 대하여 특히, 교차부를 마련할 필요는 없다. 본 실시예 2에 있어서는, 이 비트선쌍 BLP가 비(非) 트위스트 구조의 비트선인 경우에 있어서도, 워드선 분로 구조를, 접속 시프트에 의해 실현하여, 배선의 빈 영역을 배선 배치 영역 HHR로서 이용하고, 이 배선 배치 영역 HHR에, 제 2 금속 배선을 배치한다.
이 배선 배치 영역 HHR에 금속 배선 MLT을 마련한다. 이 금속 배선 MLT는, 예컨대, 제 2 금속 배선이며, DRAM의 내부 전압, 즉 고전압 VPP, 센스 전원 전압 VCCS, 기판 바이어스 전압 VBB 또는 셀 플레이트 전압 VCP 또는 비트선 프리차지 전압 VBL을 전달한다. 이 배선 배치 영역 HHR을, 어레이 내부의 영역으로 행 방향을 따라 배치한다. 금속 배선 MLT를, 이 메모리 어레이 외주부에 배치되는 전압 전달선과 접속함으로써, 내부 전압 전달선의 저항을 감소시킬 수 있고, 또한 부하 용량을 크게 할 수 있어, 내부 전압을 안정하게 공급할 수 있다.
또한, 워드선 분로 영역 KU#에 있어서, 예컨대, 상층의 제 3 금속 배선을 사용하여 전원 전압, 접지 전압을 전달하는 전원 공급선이 배치되는 경우, 이 배선 배치 영역 HHR에서, 별도의 내부 전압을 전달하는 금속 배선 MLT를 배치함으로써, 어레이 면적을 증대시키는 일없이, 내부 전압의 안정화를 실현할 수 있다. 이 구 성의 경우, 배선 배치 영역 HHR에서, 제 2 금속 배선이 금속 배선 MLT로서 배치되어, 분로 영역 KU#에 배치되는 제 3 금속 배선과 비아홀을 거쳐 전기적으로 접속되면, 내부 전원/접지 전압을 안정하게 전달할 수 있다.
이상과 같이, 본 발명의 실시예 2에 따르면, 워드선 분로를 위한 저저항 금속 배선을 더미 워드선 배치 영역에 배치하여, 워드선 분로 구조를 금속 배선과 게이트 전극 배선의 접속을 시프트하여 실현하고 있어, 상층 금속 배선을 배치하는 영역을 메모리 어레이 내에 확보할 수 있고, 내부 전압 전달선 등을 배치할 수 있어, 내부 전압을 안정하게 공급할 수 있다.
또, 이 배선 배치 영역 HHR에서 배치되는 금속 배선 MLT는 제어 신호 등을 전달하는 신호선으로서 사용하여도 좋다.
또한, 이 배선 배치 영역 HHR의 수는 비트선 트위스트 구조를 실현하는 교차 영역과 마찬가지로, 복수개 마련되어도 좋다. 또한, 더미 워드선 배치 영역 DWLR이 메모리 블록 SMB#A, SMB#B의 양측에 마련되고, 이 양측에서, 워드선 분로의 접속을 시프트하는 구성이 사용되어도 좋다.
또한, 배선 배치 영역 HHR에 배치되는 금속 배선의 수는 임의이다.
(실시예 3)
도 17은 본 발명의 실시예 3에 따른 반도체 기억 장치의 어레이부의 구성을 개략적으로 나타내는 도면이다. 도 17에 있어서, 메모리 블록이, 서브 워드 드라이브대 SWDB에 의해, 서브 메모리 블록 SMB#A, SMB#B로 분할된다. 서브 메모리 블 록 SMB#A, SMB#B의 소정 영역에, 비트선 트위스트 영역 TWS가 배치되고, 이 영역에서, 비트선쌍 BLP에 대하여, 교차 배선(30, 31)에 의해, 교차부가 마련된다. 이들 교차 배선(30, 31)은 각각 제 1 및 제 2 금속 배선이다.
서브 메모리 블록 SMB#A 각각에 있어서는, 메모리셀 행에 대응하여 서브 워드선(행 선택선) SWL이 배치되고, 이들 서브 워드선 SWL에 대응하는 행의 메모리셀이 접속된다. 서브 메모리 블록 SMB#A, SMB#B에 공통으로 메인 워드선 MWL이 배치된다.
서브 메모리 블록 SMB#A, SMB#B에 인접하여, 더미 워드선 배치 영역 DWLR가 마련되고, 이 더미 워드선 배치 영역 DWLR에 인접하여, 센스 앰프대 SAB#이 마련된다. 이 더미 워드선 배치 영역 DWLR에, 금속 배선 MTS를 배치하여, 이 금속 배선 MTS를, 메인 워드선 MWL로서 이용하여, 메인 워드선과 서브 워드선과의 접속 경로를 시프트한다. 이 메인 워드선의 접속 시프트에 의해, 비트선 트위스트 영역 TWS에서, 각각 메모리셀이 접속되는 서브 워드선 SWL을 배치하고, 또한 대응하는 서브 워드 드라이버 SWD를 배치한다.
이 비트선 교차 영역 TWS에 배치되는 서브 워드 드라이버에 대해서는, 시프트된 위치의 메인 워드선으로부터의 메인 워드선 선택 신호가 전달된다. 따라서, 이 비트선 트위스트 영역 TWS에서, 비트선 트위스트를 위해 교차 배선(30, 31)으로서, 제 1 및 제 2 금속 배선이 이용되어도, 서브 워드선 SWL을, 예컨대, 제 1 폴리실리콘 배선인 게이트 전극 배선으로 구성함으로써, 서브 워드 드라이버 SWD를 이 비트선 트위스트 영역 TWS에 배치할 수 있다.
이 비트선 교차 영역 TWS에 배치된 서브 워드 드라이버 SWD에 대해서는, 서브 메모리 블록 SMB#A, SMB#B에 공통으로 배치되는 메인 워드선 MWL이 대응하는 메인 워드선으로부터의 메인 워드선 선택 신호가 시프트하여 전달된다.
도 18은 메인 워드선과 서브 워드선의 접속을 개략적으로 나타내는 도면이다. 도 18에 도시하는 바와 같이, 서브 워드선 SWL 각각 대응하여 서브 워드 드라이버 SWD가 배치된다. 서브 워드 드라이버 SWD는 대응하는 메인 워드선 MWL 상의 신호와 서브 디코드 신호 SD에 따라, 대응하는 서브 워드선 SWL을 선택 상태로 구동한다. 서브 워드선 SWL에 대응하는 행의 메모리셀 MC가 접속된다.
하나의 메인 워드선 MWL에 대하여, 복수(네 개 또는 여덟 개 등)의 서브 워드선 SWL이 서브 메모리 블록에 배치된다. 따라서, 메인 워드선 MWL이 제 2 금속 배선으로 형성되고, 서브 워드선 SWL이, 예컨대, 제 1 폴리실리콘 배선으로 구성되는 경우에 있어서, 비트선쌍 BLP에 교차부가 마련되어도, 비트선 트위스트 영역에 서브 워드선 SWL을 배치할 수 있다. 이 비트선 트위스트 영역 TWS에, 하나의 메인 워드선 MWL에 대응하여 배치되는 복수의 서브 워드선 SWL을 배치함으로써, 단지, 메인 워드선과 서브 워드 드라이버와의 접속 시프트만으로, 메모리 어레이를 효율적으로 이용하여 메모리셀을 배치할 수 있고, 어레이 면적의 증대를 억제할 수 있다.
이 메인 워드선 MWL의 접속을 시프트하는 경우, 더미 워드선 배치 영역 DWLR에 대응하여 배치되는 더미 X 디코더를 실제로 동작하는 디코드 회로로서 사용하여도 좋다. 또한, X 디코더와 메인 워드선과의 접속을, 이 서브 메모리 어레이 SMB#A, SMB#B에서의 시프트 접속 배선 MTF의 시프트 방향과 역방향으로 시프트하여, 그 접속을 실현하여도 좋다.
또한, 비트선 트위스트 영역에 배치되는 서브 워드선의 수는 어레이 구성에 따라서, 적당히 정해지면 좋다.
이상과 같이, 본 발명의 실시예 3에 따르면, 메인 워드선에 해당하는 금속 배선을 더미 워드선 배치 영역에 배치하고, 메인 워드선과 서브 워드 드라이버와의 접속을 시프트하고, 또한, 비트선 트위스트 영역에 서브 워드선을 배치하여, 이 비트선 트위스트 영역에 배치되는 서브 워드 드라이버와 메인 워드선의 접속도 시프트하고 있다. 따라서, 비트선 트위스트 영역을 메모리셀의 배치를 위해 이용할 수 있어, 어레이 면적을 증대시키는 일없이 기억 용량을 증대시킬 수 있고, 또한 반대로, 동일 기억 용량의 메모리 어레이를 실현하는 경우, 메모리 어레이 면적을 감소시킬 수 있다.
이상과 같이, 본 발명에 따르면, 다층 배선 구조에 있어서, 더미 워드선 배치 영역에 상층 저저항 금속 배선을 배치하고, 그 상층 배선의 위치를 어긋나게 하여 대응하는 하층 배선에 속해 있다. 따라서, 메모리셀 배치 영역 내에 있어서 상층 배선을 배치하는 영역에 빈 영역을 형성할 수 있어, 필요한 배선을 효율적으로, 이 메모리 어레이 내에 배치할 수 있다.
특히, 비트선 트위스트 영역에서, 비트선 트위스트 구조를 상층 배선을 사용 하여 형성함으로써, 이 비트선 트위스트 영역에 워드선을 배치할 수 있어, 메모리 어레이를 효율적으로 이용하여 메모리셀을 배치할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 행렬 형상으로 배열되는 복수의 메모리셀을 구비하고, 상기 복수의 메모리셀은, 데이터를 기억하는 노멀 메모리셀과, 상기 노멀 메모리셀의 형상 유지를 위한 더미 셀을 포함하고,
    메모리셀 행에 대응하여 배치되어, 각각에 대응하는 행의 메모리셀이 접속하는 복수의 행 선택선을 구비하고, 상기 행 선택선은, 상기 노멀 메모리셀이 접속하는 노멀 메모리 행 선택선과, 상기 더미 셀이 접속되는 더미 행 선택선을 포함하고,
    각 메모리셀 열에 대응하여 배치되어, 각각에 대응하는 열의 메모리셀이 접속하는 복수의 비트선쌍을 구비하고, 상기 복수의 비트선쌍은, 각각 미리 할당된 트위스트 영역에 선택적으로 교차부를 갖고, 상기 트위스트 영역에서는 상기 행 선택선이 배치되고, 또한 상기 교차부는 상기 행 선택선 및 비트선보다도 상층의 배선을 이용해서 형성되고,
    상기 트위스트 영역을 제외한 영역에서, 각각, 상기 행 선택선에 대응해서 행 방향으로 연장하여 배치되고, 사전 결정된 영역에 대응하는 행 선택선과 전기적으로 접속되는 복수의 저저항 도전선을 구비하고, 상기 저저항 도전선은, 상기 행 선택선보다도 상층의 배선층에 형성되고,
    상기 사전 결정된 영역에서, 상기 저저항 도전선을 대응하는 행 선택선에 접속하는 접속 배선을 구비하고, 상기 접속 배선은, 상기 트위스트 영역에 배치된 행 선택선과 대응하는 저저항 도전선을 전기적으로 접속하는 접속 배선과, 상기 더미 행 선택선에 대응해서 배치된 저저항 도전선을 노멀 행 선택선에 전기적으로 접속하는 접속 배선을 포함하는
    반도체 기억 장치.
  2. 행렬 형상으로 배열되고, 데이터를 기억하는 노멀 셀과, 사전 결정된 영역에 배치되는 더미 셀을 포함하는 복수의 메모리셀,
    각 상기 메모리셀 행에 대응하여 배치되어, 각각에 대응하는 행의 메모리셀이 접속하는 복수의 행 선택선을 구비하고, 상기 행 선택선은, 상기 노멀 셀이 접속하는 노멀 행 선택선과 상기 더미 셀이 접속하는 더미 행 선택선을 포함하고, 상기 더미행 선택선은, 상기 사전 결정된 영역에 집중적으로 배치되고,
    상기 복수의 행 선택선에 대응하여 상기 행 선택선 상층에 형성되는 복수의 저저항 도전선, 및
    상기 복수의 저저항 도전선과 상기 노멀 행 선택선을 전기적으로 접속하는 복수의 접속 배선을 구비하고, 상기 접속 배선은, 상기 사전 결정된 영역에 배치된 저저항 도전선을 노멀 행 선택선과 전기적으로 접속하는 접속 배선을 포함하는
    반도체 기억 장치.
  3. 행렬 형상으로 배열되고, 각각이 데이터를 기억하는 복수의 메모리셀을 갖는 메모리 어레이,
    상기 메모리셀 열에 대응하여 배치되어, 각각에 대응하는 열의 메모리셀이 접속하는 복수의 비트선쌍을 구비하고, 각 상기 비트선쌍은, 제 1 및 제 2 비트선을 포함하고, 상기 제 1 및 제 2 비트선은, 상기 메모리 어레이 상의 사전 결정된 영역에서 그 위치를 교환하는 교차부를 선택적으로 갖고, 상기 교차부에서는, 제 1 배선층의 배선과, 상기 제 1 배선층보다도 상층의 제 2 배선층의 배선이 배치되고, 상기 교차부를 제외한 영역에 있어서는, 상기 제 1 및 제 2 비트선은 상기 제 1 배선층의 배선으로 형성되고,
    상기 메모리셀 행에 대응하여 배치되어, 각각에 대응하는 행의 메모리셀이 접속하는 복수의 행 선택선을 구비하고, 상기 행 선택선은, 상기 제 1 배선층의 배선보다도 하층의 배선층의 배선으로 형성되고, 또한 상기 복수의 행 선택선은, 상기 사전 결정된 영역에 형성되고, 상기 사전 결정된 영역에 배치된 메모리셀의 행과 접속되고, 또한 외부 액세스 가능한 행 선택선을 포함하는
    반도체 기억 장치.
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