KR20030041817A - 반도체기억장치 - Google Patents

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KR20030041817A
KR20030041817A KR1020020072154A KR20020072154A KR20030041817A KR 20030041817 A KR20030041817 A KR 20030041817A KR 1020020072154 A KR1020020072154 A KR 1020020072154A KR 20020072154 A KR20020072154 A KR 20020072154A KR 20030041817 A KR20030041817 A KR 20030041817A
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bit lines
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히로세마사노부
이이다마사히사
오오타기요토
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 1 교점방식(오픈 비트선형)의 다이내믹형 RAM에 있어서, 인접하는 비트선 사이에 발생하는 간섭 노이즈를 효과적으로 감소시키는 것이다.
센스앰프 열(7)을 중심으로 좌우로 서브어레이(8)가 배치된다. 이 각 서브어레이는 다수의 다이내믹형 메모리 셀(MC...)을 갖는다. 센스앰프 열(7)의 왼쪽 및 오른쪽에 위치하는 서브어레이(8)에 있어서, 동일 행의 비트선((BL0, NBL0)~(BLn, NBLn))끼리에 의해 상보 비트선 쌍이 구성되어 오픈 비트선형이 된다. 각 서브어레이(8)에서, 각 비트선((BL0~BLn), (NBL0~NBLn))간에는, 각각 이들 비트선과 평행하며 또 동일 배선층에 형성된 제 1 배선패턴(SLD)이 배치된다. 이들 배선패턴(SLD)은 모두 전원전위 등의 고정전위로 설정된다.

Description

반도체기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 RAM(Random Access Memory) 등의 반도체기억장치, 특히 다이내믹형 메모리 셀에 접속된 비트선이 센스앰프 열을 중심으로 좌우로 연장되는 1 교점식(오픈 비트선형)에 관한 것이다.
종래 반도체기억장치로서, 일특개소 59-2365호 공보 및 일특개 2001-118999호 공보가 있다. 이들 공보의 기술은 모두 1 트랜지스터 1 커패시터로 이루어지는 다이내믹형 메모리 셀과, 워드선과, 비트선으로 구성됨과 동시에, 상보비트선 쌍을 구성하는 2개의 비트선이 센스앰프 열을 중심으로 각각 좌우로 연장되는 1 교점방식(오픈 비트선형)의 다이내믹형 RAM을 대상으로 한다.
상기 제 1 공보(일특개소 59-2365호 공보)에서는, MOS용량을 이용한 정보기억 커패시터를 이용했을 경우, 주변회로 동작에 의해 전원전압이 변동했을 때, 그 변동이 센스앰프 열을 경계로 좌우로 2 분할된 플레이트전극 전체에 전해지지 못하는 것을 해소하도록, 플레이트전극별로, 플레이트전극과 복수 개소에서 접속되는 제 1 배선을 비트선과 직행하는 방향으로 배치함과 동시에, 각 플레이트전극에 접속된 상기 제 1 배선끼리를 제 2 배선으로 접속하고, 이 제 2 배선 중앙부를 제 3 배선으로 주변회로의 전원선에 접속하는 구성을 채용하여, 주변회로의 전위변화 시에도 이에 대응하여 플레이트전극 전위를 전체적으로 균일화하도록 한다.
한편 상기 제 2 공보(일특개 2001-118999호 공보)에서는, 정보기억 커패시터가, COB(Capacitor Over Bit-line)형이나, 정보기억 커패시터의 한쪽 전극이 층간절연막 구멍의 내벽에 형성된 실린더 형상일 경우에, 비트선과 플레이트전극 사이에 존재하는 기생용량에 기인하는 플레이트 노이즈를 경감시키도록, 센스앰프 열을 중심으로 그 좌우 양쪽에 형성된 복수의 다이내믹형 메모리 셀 커패시터의 공통 플레이트전극끼리를 상호 접속한다.
최근, 논리회로와 다이내믹형 RAM을 1 칩 상에 혼재시킨 DRAM 혼합탑재 LSI의 제품화가 활발히 진행되는데, 상기 DRAM 혼합탑재 LSI에 탑재되는 다이내믹형 RAM의 메모리 용량은 범용 DRAM에 비해 비교적 소용량으로서, 표준CMOS와 동등한 트랜지스터 성능과 원가저감이 요구된다. 때문에 표준CMOS공정으로 제조 가능한 플래너형 메모리 셀을 이용한 다이내믹형 RAM을 혼합탑재 시키는 것이 효과적이다. 또 다이내믹형 RAM의 크기를 축소하기 위해서는 동작방식을 1 교점방식(오픈 비트선형)으로 하는 것이 바람직하다.
그러나 1 교점방식의 다이내믹형 RAM에 대하여 본원 발명자들이 노이즈 간섭을 상세하게 검토한 결과, 최근의 미세화 공정에서는 인접 비트선간의 간섭노이즈가 지배적인 점, 플레이트전극에도 무시할 수 없는 노이즈가 있는 점이 판명되었다. 이 플레이트 노이즈를 저감하기 위해 상기 제 1 및 제 2 공보에 기재된 기술을 이용하여 플레이트전위를 안정화시켜도 불충분하다. 더구나 인접 비트선간의 간섭노이즈에 대한 대책이 마련돼있지 않다. 그리고 양 공보 모두, 플레이트전극의 형성 공정이 트랜지스터 게이트전극 형성공정과는 별도의 공정이므로 제조공정이 많아, 웨이퍼의 원가 증대로 이어지는 결점을 갖는다.
이하 도 15 및 도 16을 이용하여 인접 비트선간의 간섭에 의한 메모리 어레이의 동작마진 열화에 대해 설명한다.
도 15에 나타낸 바와 같이 센스앰프 열 좌우에 각각 메모리 어레이(MATA, MATB)가 배치된 1 교점방식의 메모리 어레이에서는, 인접하는 비트선간에 기생용량이 존재한다. 일례로서, 메모리 어레이(MATA)의 워드선(WL0A)을 선택하고 메모리 셀(MC)로부터의 데이터 판독동작을 실행하여, 비트선(BL1)에 하이레벨을 판독하고, 다른 비트선(BL0, BL2~BLn)으로부터 로우레벨을 판독할 경우를 설명한다.
이 경우, 비트선(BL1)에 인접하는 비트선(BL0, BL2)의 데이터가 반전데이터이므로, 비트선(BL1)은 인접하는 비트선간의 기생용량(Cbs01A, Cbs12A)을 통하여 커플링노이즈를 받아, 이 비트선(BL1)에 나타나는 판독전위는 작아진다. 한편 참조전위가 되는 메모리 어레이(MATB) 쪽의 비트선(NBL0~NBLn)의 전위변동은 없다. 따라서 센스앰프에 의한 증폭동작 개시시점에서의 각 상보 비트선간 전위차에 대해서는, 상보 비트선쌍(BL1, NBL1)의 판독전위차는 다른 상보 비트선쌍보다 작다. 이 상태에서 센스앰프에 의한 증폭동작이 행해지면, 비트선(BL1)의 하이레벨 판독마진이 작으므로, 센스앰프의 균형이 깨질 경우에 데이터가 잘못 증폭될 경우가 있다.
또한 비트선(BL1)의 하이레벨 신호가 작고, 다른 비트선(BL0, BL2~BLn)의 로우레벨신호가 큰 상태에서 증폭동작을 하면, 비트선(BL0, BL2~BLn)의 증폭동작은 그 증폭속도가 빠르며, 비트선(BL1)의 증폭동작 속도는 느리다. 이 때도, 비트선간 기생용량(Cbs01A, Cbs12A)을 통하여 비트선(BL1)에는 역상노이즈가 발생하고, 또 메모리 어레이(MATB) 쪽에도 기생용량(Cbs01B, Cbs12B)을 통해 비트선(NBL1)에 역상노이즈가 생긴다. 이들 노이즈가 상보 비트선 쌍(BL1, NBL1)의 증폭속도를 더욱 지연시키므로, 상보 비트선 쌍(BL1, NBL1)의 데이터가 반전되어 오류판독으로 될 경우가 있다.
이와 같이 1 교점방식의 메모리 어레이에서는, 인접 비트선간에 기생용량이 존재하기 때문에 비트선으로 판독되는 데이터 패턴에 의존하여, 데이터가 잘못 판독될 가능성이 있으며, 특히 메모리 셀에 축적된 신호전하량이 리크전류 등에 의해 감소했을 경우에는, 비트선으로 판독되는 신호레벨은 더욱 작아져, 오류판독의 가능성은 한층 높아진다.
더욱이 종래의 다이내믹형 RAM에 있어서, 센스앰프회로가 클 경우, 고 집적화가 저하되고, 또 센스앰프회로를 구성하는 N채널형 및 P채널형 쌍 트랜지스터의 동작차이가 클 경우에는, 동작이 안정되지 못해 역시 데이터 오류판독의 가능성이있다.
도 1의 (a)는 본 발명 제 1 실시예의 다이내믹형 RAM의 개략구성을 나타내는 도이며, (b)는 메모리 셀의 구성도.
도 2는 본 발명 제 1 실시예의 다이내믹형 RAM의 서브어레이 상세 구성도.
도 3은 도 2의 Ⅲ-Ⅲ선 단면도.
도 4는 도 2의 Ⅳ-Ⅳ선 단면도.
도 5는 도 2의 Ⅴ-Ⅴ선 단면도.
도 6은 도 2의 Ⅵ-Ⅵ선 단면도.
도 7은 본 발명 제 1 실시예의 다이내믹형 RAM의 센스앰프 및 그 좌우에 위치하는 서브어레이에서의 전원용 배선 배치구성도.
도 8은 본 발명 제 1 실시예의 다이내믹형 RAM의 메모리 셀 배치구성도.
도 9는 다이내믹형 RAM의 센스앰프회로의 배치구성도.
도 10은 본 발명 제 2 실시예의 다이내믹형 RAM의 센스앰프회로의 배치구성도.
도 11은 본 발명 제 2 실시예의 다이내믹형 RAM의 센스앰프회로의 다른 배치구성도.
도 12는 다이내믹형 RAM의 센스앰프회로를 구성하는 쌍 트랜지스터의 종래배치구성도.
도 13은 본 발명 제 3 실시예의 다이내믹형 RAM의 센스앰프회로를 구성하는 쌍 트랜지스터의 배치구성도.
도 14는 본 발명 제 1 실시예의 다이내믹형 RAM의 칩 전체구성도.
도 15는 종래 다이내믹형 RAM의 개략구성도.
도 16은 종래 다이내믹형 RAM의 노이즈 혼입에 기인하는 데이터의 오류 판독동작의 설명도.
* 도면의 주요 부분에 대한 부호의 설명 *
MATA : 제 1 메모리매트 MATB : 제 2 메모리매트
MC : 메모리 셀 BL0~BLn, NBL0~NBLn : 비트선
ex : 돌출부분 WL0A~WLnA, WL0B~WLnB : 워드선
SA0~SAn : 센스앰프회로 SLD, SLDM1 : 제 1 배선패턴
SLDM2 : 제 2 배선패턴 P : 플레이트전극
PLT : 공통 플레이트전극 N : 축적노드
Q1 : 전송게이트(MOS트랜지스터) Q2 : MOS 커패시터
PLTMT2 : 플레이트전극 이면배선 WLMT : 워드선 이면배선
MBL0~MBL3 : 글로벌 비트선 SLDM3 : 제 3 배선패턴
VSSL : 접지전위 공급선 Nwell : 기판
BP : 비트선 프리차지전위 공급선
PLTMT, VCP2 : 플레이트전극 이면배선(제 4 배선패턴)
PLTMT2 : 제 5 배선패턴(플레이트전위 공급배선)
JT : 이면영역 OD : 활성영역
in : 확대부 NSA0, NSA1 : N채널형 쌍 트랜지스터
PSA0, PSA1 : P채널형 쌍 트랜지스터
SG0, SG1 : 스위치회로 G1, G2 : 게이트전극
4 : 내부전원 발생회로블록 5 : 메모리블록
6 : 메모리 어레이 7 : 센스앰프 열
8 : 서브어레이 10 : 메모리 칩
본 발명의 목적은, 비트선간의 간섭노이즈나 플레이트 노이즈를 억제하여 동작마진의 향상을 도모한 1 교점식 반도체기억장치를 제공하는 것이다.
또 본 발명의 다른 목적은, 플래너형 메모리 셀을 이용한 다이내믹형 RAM에서, 센스앰프회로 부근의 배치구성을 개량하여 고 집적화 동작의 안정화를 실현하는 것이다.
상기 목적을 달성하기 위해 본 발명에서는, 비트선간의 각각에 차단용 배선을 배치하거나, 다이내믹형 메모리 셀의 플레이트전극을 가능한 한 공통화 한다.
또 상기 다른 목적을 달성하기 위해 본 발명에서는, 비트선을 형성하는 배선층을 메모리매트와 센스앰프 열로 변경하거나, 센스앰프회로를 구성하는 쌍 트랜지스터의 게이트전극을 특수하게 형성한다.
즉 본 발명의 반도체기억장치는, 복수의 워드선과, 상기 워드선과 교차하는 방향으로 연장되는 복수의 비트선과, 상기 워드선과 비트선의 각 교점에 배치되고 1개의 MOS트랜지스터로 이루어지는 전송게이트 및 1개의 커패시터를 갖는 다이내믹형 메모리 셀을 구비하며, 상기 각 다이내믹형 메모리 셀의 전송게이트 한끝은 상기 비트선에 접속되고 다른 한끝은 상기 커패시터의 축적노드에 접속되며 게이트는 상기 워드선에 접속된 반도체기억장치로서, 상기 복수의 비트선의 인접하는 비트선간에는 각각, 상기 인접하는 비트선과 평행하게 연장되고 또 상기 인접하는 비트선과 동일 배선층에 형성된 차단용 제 1 배선패턴이 배치되는 것을 특징으로 한다.
이상으로써, 본 발명에서는 인접하는 비트선간에 배치된 차단용 제 1 배선패턴에 의해, 인접하는 비트선간의 간섭노이즈가 대폭 저감되므로, 데이터 판독동작의 안정화가 실현된다.
또 본 발명의 반도체기억장치는, 복수의 워드선과, 상기 워드선과 교차하는 방향으로 연장되는 복수의 비트선과, 상기 워드선과 비트선과의 각 교점에 배치되는 다이내믹형 메모리 셀을 구비하며, 상기 각 다이내믹형 메모리 셀은 1개의 MOS트랜지스터로 이루어지는 전송게이트와, 축적노드 및 플레이트전극을 갖는 1개의 커패시터를 구비함과 동시에, 상기 전송게이트는 한끝이 상기 비트선에 접속되고 다른 끝이 상기 커패시터의 축적노드에 접속되며 게이트가 상기 워드선에 접속되는 반도체기억장치이며, 상기 워드선과 상기 다이내믹형 메모리 셀의 플레이트전극은 동일 공정으로 형성되고, 상기 다이내믹형 메모리 셀의 플레이트전극은 공통 워드선에 접속된 다이내믹형 메모리 셀과, 이들 다이내믹형 메모리 셀의 커패시터와 커패시터끼리가 인접하여 배치되는 다른 다이내믹형 메모리 셀을 포함하는 복수의 다이내믹형 메모리 셀 상호간에서, 공통 플레이트전극인 것을 특징으로 한다.
이상으로써 본 발명에서는, 메모리 어레이 내에 구비한 복수의 다이내믹형 메모리 셀의 플레이트전극이 워드선의 존재에 의해 세분화되지만, 공통 워드선에 접속된 메모리 셀끼리 및 커패시터가 인접하는 메모리 셀끼리를 포함하는 많은 메모리 셀간에서 플레이트전극이 공통화되어 공통 플레이트전극이 되므로, 플레이트전극이 저 저항화되어 플레이트전극의 간섭노이즈에 대해 동작 안정화를 도모할 수 있다.
또한 본 발명의 반도체 기억장치는, 복수의 워드선과, 상기 워드선과 교차하는 방향으로 연장되는 복수의 비트선과, 복수의 플레이트 전극과, 상기 워드선과 비트선의 각 교점에 배치되는 다이내믹형 메모리 셀을 갖는 적어도 1개의 메모리매트를 구비하며, 상기 각 다이내믹형 메모리 셀은 1개의 MOS트랜지스터로 이루어지는 전송게이트와 축적노드를 가지며, 상기 플레이트전극 중 어느 1개에 접속된 1개의 커패시터를 구비함과 동시에, 상기 전송게이트는 한끝이 상기 비트선에 접속되고 다른 끝이 상기 커패시터의 축적노드에 접속되며 게이트가 상기 워드선에 접속된 반도체기억장치로서, 상기 플레이트전극의 각각은, 상기 워드선간에 워드선과 평행하게 연장되도록 배치되며, 상기 플레이트전극의 상층 배선층에 상기 플레이트전극과 평행하게 연장되는 플레이트전극 이면배선(trapping line)이 배치되고, 상기 플레이트전극과 상기 플레이트전극 이면배선이 각각, 동일 메모리매트 내의 복수개소에서 공통 접속되는 것을 특징으로 한다.
특히 본 발명에서, 상기 플레이트전극 이면배선과 상기 플레이트전극은, 복수의 메모리매트 상호간에 위치하는 영역에서 전기적으로 접속되는 것을 특징으로 한다.
이상으로써 본 발명에서는, 플레이트전극이 그 상층의 배선층에 배치된 플레이트전극 이면배선과 복수개소에서 접속되므로, 이 플레이트전극의 저 저항화가 가능해진다. 따라서 플레이트전극으로부터의 데이터판독 시의 간섭노이즈가 억제된다. 더구나 플레이트전극은 상기 워드선간에 워드선과 평행하게 연장되도록 배치되므로, 플레이트전극과 워드선을 동일공정에서 형성하는 것이 가능하다.
더불어, 본 발명의 반도체기억장치는 복수의 워드선과, 복수의 비트선과, 상기 워드선과 비트선의 각 교점에 배치되고, 상기 워드선 및 비트선에 접속되는 1개의 MOS트랜지스터로 이루어지는 전송게이트 및 축적노드 그리고 플레이트전극을 갖는 1개의 커패시터를 갖는 다이내믹형 메모리 셀을 구비한 적어도 제 1 및 제 2 메모리매트를 가지며, 상기 제 1 및 제 2 메모리매트가 상기 비트선 방향으로 배치되고, 상기 제 1 메모리매트의 비트선과 제 2 메모리매트의 비트선으로 이루어지는 상보 비트선 쌍을 구성하는 오픈 비트선형의 반도체기억장치로서, 상기 각 메모리매트에 대해 공통으로 배치되며, 상기 비트선 방향으로 연장되는 복수의 글로벌 비트선과, 상기 제 1 및 제 2 메모리매트 내의 다이내믹형 메모리 셀의 플레이트전극을 제 1 및 제 2 메모리매트간에서 공통으로 접속하고, 상기 복수의 글로벌 비트선 중 소정의 2개 사이에 상기 글로벌 비트선과 동일한 배선층에 형성된 플레이트전위 공급배선을 구비하는 것을 특징으로 한다.
이상으로써 본 발명에서는, 센스앰프 열을 끼고 좌우로 위치하는 2개의 메모리매트의 플레이트전극끼리가 제 6 배선패턴에 의해 접속되므로, 동작 시에 플레이트전극에 발생하는 노이즈가 양 메모리매트 사이에서 균등해져 플레이트노이즈가 저감된다.
또한 본 발명의 반도체기억장치는, 복수의 워드선과, 상기 워드선과 교차하는 방향으로 연장되는 복수의 비트선과, 상기 워드선과 비트선의 각 교점에 배치되고 1개의 MOS트랜지스터로 이루어지는 전송게이트 및 1개의 커패시터를 갖는 다이내믹형 메모리 셀을 구비하며, 상기 다이내믹형 메모리 셀은, 커패시터가 MOS트랜지스터로 구성되고 전송게이트는 워드선 방향으로 치우친 위치에 배치되며, 상기 커패시터의 활성영역은 상기 전송게이트 위치와는 반대쪽 부위가 비트선 방향으로 확대된 확대부를 갖고, 비트선은 상기 전송게이트를 향해 연장되는 돌출부분을 갖는 것을 특징으로 한다.
이상으로써 본 발명에서는, 다이내믹형 메모리 셀의 MOS커패시터의 면적을 한정된 영역에서 가능한 한 넓게 확보할 수 있다.
또 본 발명의 반도체기억장치는, 복수의 워드선과, 상기 워드선과 교차하는 방향으로 연장되는 복수의 비트선과, 상기 워드선과 비트선의 각 교점에 배치되고 상기 워드선 및 비트선에 접속되는 1개의 MOS트랜지스터와 축적노드를 갖는 1개의 커패시터를 갖는 다이내믹형 메모리 셀을 구비한 제 1 및 제 2 메모리매트와, 상기 제 1 및 제 2 메모리매트 사이에 배치되고 상기 제 1 메모리매트의 비트선과 제 2 메모리매트의 비트선으로 이루어지는 상보 비트선 쌍의 전위차를 증폭시키는 센스앰프 열을 구비한 오픈 비트선형의 반도체기억장치로서, 상기 제 1 및 제 2 메모리매트 내의 상기 비트선은 소정층 째의 배선층에 형성되고, 상기 센스앰프 열 내로 연장되는 비트선은 상기 소정층 째의 배선층과는 다른 배선층에 형성되는 것을 특징으로 한다.
이상으로써 본 발명에서는, 센스앰프 영역에 있어서 상보 비트선 쌍을 구성하는 2개의 비트선끼리가 상호 평행하고 또 그 배선간격도 센스앰프 열 방향으로 균등하게 되므로, 센스앰프회로의 배치가 쉬워짐과 동시에, 칩 면적이 작아진다.
또한 본 발명의 반도체기억장치는, 복수의 워드선과, 상기 워드선과 교차하는 방향으로 연장되는 복수의 비트선과, 상기 워드선과 비트선의 각 교점에 배치되고, 상기 워드선 및 비트선에 접속되는 1개의 MOS트랜지스터와 축적노드를 갖는 1개의 커패시터를 갖는 다이내믹형 메모리 셀을 구비한 제 1 및 제 2 메모리매트와, 상기 제 1 및 제 2 메모리매트 사이에 배치되고 상기 제 1 메모리매트의 비트선과 제 2 메모리매트의 비트선으로 이루어지는 상보 비트선 쌍의 전위차를 증폭시키는 센스앰프 열을 구비한 오픈 비트선형의 반도체기억장치로서, 상기 커패시터 및 상기 복수의 워드선 상방의 배선층에 상기 복수의 비트선이 형성되고, 인접하는 2 조의 상보 비트선 쌍의 피치에 대해 이 2 조의 상보 비트선 쌍에 대응하는 2 조의 센스앰프회로가 비트선 방향으로 나열 배치되는 것을 특징으로 한다.
특히 본 발명에서는, 2 조의 상보 비트선 쌍에 대응하는 2 조의 센스앰프회로에 있어서, 상기 각 센스앰프회로를 구성하는 N채널형 쌍 트랜지스터끼리는 인접하여 배치되고, P채널형 쌍 트랜지스터끼리도 인접하여 배치되는 것을 특징으로 한다.
이상으로써 본 발명에서는, 2 조의 상보 비트선 쌍에 대응하는 2 조의 센스앰프회로가 비트선 방향으로 나열되어 위치하므로, 센스앰프 열 방향(워드선 방향)의 배치크기가 축소된다. 특히 본 발명에서는, 2 조의 센스앰프회로를 구성하는 N채널형 쌍 트랜지스터끼리 및 P채널형 쌍 트랜지스터끼리가 각각 인접하여 배치되므로, N채널형 쌍 트랜지스터와 P채널형 쌍 트랜지스터의 분리영역이 삭감되어 비트선 방향의 배치크기도 축소된다.
더불어 본 발명의 반도체기억장치는, 상보 비트선 쌍의 전압차를 증폭시키는센스앰프회로를 구비한 반도체기억장치로서, 상기 센스앰프회로를 구성하는 P채널형 또는 N채널형 쌍 트랜지스터의 2개 게이트전극은, 동일 활성영역에서 상호 평행하게 형성되며, 상기 2개 게이트전극의 게이트길이는 상기 활성영역의 양 단부에서 중앙부보다 길게 설정되는 것을 특징으로 한다.
이상과 같이 본 발명에서는, 활성영역과 분리영역의 경계 근방의 채널영역이 임계전압 근방에서 트랜지스터로서 작용하기 어려워지므로, 쌍 트랜지스터간의 상대적 편차가 저감되어 센스앰프회로의 동작 안정성이 높아진다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시예)
이하 본 발명에 대한 바람직한 각 실시예를 첨부 도면에 따라 설명한다.
(제 1 실시예)
도 14는 본 발명의 제 1 실시예 반도체기억장치의 전체 개략배치를 나타낸다.
도 14에 있어서, 10은 다이내믹형 RAM을 구성하는 메모리칩이며, 이 메모리칩(10)에서, 1은 도면 중 왼쪽 끝에 배치된 메모리 제어회로블록, 2는 상기 메모리 제어회로블록(1)의 도면 중 오른쪽에 배치된 판독 및 기입앰프 및 열 선택회로블록, 3은 중앙부에서 메모리칩(10)의 긴 쪽 방향으로 배치된 행 디코더 및 워드선 구동회로블록, 4는 도면 중 오른쪽 끝에 배치된 내부전원 발생회로블록, 5는 상기 행 디코더 및 워드선 구동회로블록(3)의 도면 중 위쪽 및 아래쪽으로 2 분할시켜배치된 메모리블록이다.
상기 각 메모리블록(5)은, 메모리칩(10)의 긴 쪽 방향으로 16개 배치시킨 메모리 어레이(6)를 갖는다. 상기 메모리 어레이(6)는 확대도에 나타낸 바와 같이, 메모리 칩(10)의 짧은 쪽 방향으로 2 열 배치된 메모리 셀 어레이(이하 서브어레이라 칭함)(8)와, 동일 행의 2개의 서브어레이(8)간에 배치된 센스앰프 열(7)과, 상하 서브어레이(8) 간에 형성된 워드선 이면영역(9)으로 구성된다. 상기 센스앰프 열(7)을 구성하는 각 센스앰프회로는, CMOS형 래치회로를 포함하여 구성된다. 본 실시예의 다이내믹형 RAM은, 상기 센스앰프 열(7)을 중심으로 왼쪽으로 연장되는 비트선과 오른쪽으로 연장되는 비트선에 의해 상보 비트선 쌍을 구성하는, 이른바 1 교점방식(오픈비트선 방식)의 구성이다.
상기 각 메모리블록(5) 상에는, 각 메모리어레이(6)를 관통하여 연장되는 복수의 글로벌 비트선(도시 생략)이 형성되며, 이 각 글로벌 비트선은 각 메모리 어레이(6)에서 스위치수단(도시 생략)에 의해 각 메모리 어레이(6)의 비트선과 선택 접속된다. 상기 기입 및 판독 앰프 그리고 열 선택회로블록(2)에는, 도시하지 않지만 상기 글로벌 비트선을 선택하는 열 선택회로와, 상기 열 선택회로에서 선택된 글로벌 비트선 쌍의 증폭동작을 하는 판독앰프회로와, 상기 글로벌 비트선 쌍에 데이터의 기입동작을 행하는 기입앰프회로가 포함된다. 또 상기 내부전원발생 회로블록(4)에는 도시하지 않지만, 강압회로, 플레이트전위 발생회로, 비트선 프리차지전위 발생회로가 포함된다.
확대도에 나타낸 1개의 서브어레이(8)에는, 예를 들어 워드선이 32개, 리던던시 워드선이 1개, 및 이들과 교차하는 방향으로 연장되는 비트선이 32개 배설되고, 그 각 워드선과 비트선의 교점에는, 1 트랜지스터, 1 커패시터 구성의 다이내믹형 메모리 셀이 접속된다. 1개의 서브어레이(8) 내에 32개의 워드선과 32개의 비트선이 배설되므로, 메모리 셀의 수는 32 ×32＝1024 개로 된다. 각 메모리 어레이(6)에는, 64 개의 서브어레이(8)가 배설되고, 또 메모리 어레이(6)가 비트선 방향으로 16 개 배설되므로, 기억용량은 1024 ×64 ×16＝1M가 된다. 메모리블록(5)은 상하로 2개 배설되므로 전체적으로는 1M ×2＝2M비트의 기억용량을 갖게 된다.
도 1의 (a)는, 도 14에 확대도에 나타낸 2개의 서브어레이(8) 및 그 사이에 배치된 센스앰프 열(7)의 구체적 구성을 나타낸다.
도 1의 (a)에서 MATA는 센스앰프 열(7) 왼쪽에 위치하는 서브어레이, MATB는 오른쪽에 위치하는 서브어레이, WL0A~WLnA 및 WL0B~WLnB는 각각 워드선, BL0~BLn 및 NBL0~NBLn은 비트선이며, 동일 열 1 쌍의 비트선(BL0, NBL0)~(BLn, NBLn)에 의해 상보 비트선을 구성한다. MC는 1개의 트랜지스터와 1개의 커패시터로 구성되는 다이내믹형 메모리 셀, SA0~SAn은 센스앰프회로이며 CMOS형 래치회로를 포함한다. 또 PLT는 상기 메모리 셀(MC) 커패시터의 공통 플레이트전극이며, 1개의 워드선(예를 들어 WL0A)에 접속된 복수 개의 메모리 셀(MC)과, 이들 메모리 셀(MC)과 커패시터끼리가 인접하는 다른 복수 개의 메모리 셀(MC)(도 1의 (a)에서는 워드선(WL1A)에 접속된 복수 개의 메모리 셀(MC))을 포함하는 복수의 메모리 셀(MC)간의 공통전극이다. WLDA 및 WLDB는 워드선 구동회로이다. 센스앰프 열(7)은 복수의 센스앰프회로(SA0~SAn)를 갖는다.
그리고 도 1의 (a)에 있어서, SLD는 각 서브어레이(MATA, MATB)별로, 인접하는 비트선(BL0~BLn)간, 및 인접하는 비트선(NBL0~NBLn)간에 각각 배치된 다수의 제 1 배선패턴이다. 이 제 1 배선패턴(SLD)에는, 고정전위로서 전원전위(VDD)가 공급된다. 비트선(BL0~BLn, NBL0~NBLn)은 제 1 메탈배선층에 형성되고, 상기 제 1 배선패턴(SLD)도 상기 비트선(BL0~BLn, NBL0~NBLn)과 동일 배선층에 형성된다. Cbs는 상기 비트선(BL0~BLn, NBL0~NBLn)과 상기 제 1 배선패턴(SLD)간의 기생용량을 나타낸다.
본 실시예에서는, 상기와 같이 서브어레이(MATA) 내에서 인접하는 비트선(BL0~BLn)간, 및 서브어레이(MATB) 내에서 인접하는 비트선(NBL0~NBLn)간에, 이들 비트선과 동일 배선층에 형성된 제 1 배선패턴(SLD)을 형성하고, 이 제 1 배선패턴(SLD)의 전위는 고정전위(VDD)로 설정된다. 따라서 메모리 셀(MC)로부터 기억정보를 상보 비트선 쌍으로 판독할 때나, 비트선에 판독된 미소전위차를 대응하는 센스앰프회로(SA0~SAn)에서 증폭시킬 때, 이들 제 1 배선패턴(SLD)이 차폐선으로서 기능하므로, 인접 비트선간의 기생용량을 통해 발생하는 데이터 판독으로의 간섭노이즈를 대폭으로 저감할 수 있어, 데이터의 판독동작을 보다 안정시킬 수 있다.
상기 메모리 셀(MC)의 회로도를 도 1의 (b)에 나타낸다. 도 1의 (b)에서, Q1은 P채널형 MOS트랜지스터로 이루어지는 전송게이트, Q2는 마찬가지로 P채널형 MOS트랜지스터로 이루어지는 커패시터이며, 평행평판형의 메모리 셀이다. 도 1의 (b)에서는 P채널형 MOS트랜지스터로 이루어지는 전송게이트(Q1) 및 커패시터(Q2)를 예시하지만, 이들 소자(Q1, Q2)를 N채널형 MOS트랜지스터로 구성해도 된다. WL은 워드선, BL은 비트선이며, 상기 워드선(WL)이 전송게이트(Q1)의 게이트로, 비트선(BL)이 전송게이트(Q1)의 소스 및 드레인의 한쪽에, 전송게이트(Q1)의 소스 및 드레인의 다른 쪽이 MOS커패시터(Q2)의 축적노드(N)에, MOS커패시터(Q2)의 플레이트전극(P)이 상기 공통전극인 공통 플레이트전극(PLT)으로 접속된다.
도 2는 상하로 나열되는 2개의 서브어레이(MATA)와, 이 양 서브어레이간에 위치하는 워드선 이면영역(trapping region)(JT)의 더욱 상세한 구성을 나타낸다. 도 2의 서브어레이(MATA)에서, BL0~BL7은 제 1 메탈배선층에 형성된 비트선, SAsect0 및 SAsect1은 센스앰프 열, WL은 폴리실리콘으로 형성된 워드선, WLMT는 제 2 메탈배선층에 형성된 워드선 이면배선, PLT는 공통 플레이트전극이며, 폴리실리콘 배선으로 형성됨과 동시에, 1개의 워드선(WL)에 공통 접속된 복수의 메모리 셀(MC)과 이들 메모리 셀(MC)에 인접하는 다른 복수의 메모리 셀(MC)로 플레이트전극을 공용화시킨 것이다.
또한 PLTMT는 제 2 메탈배선층에 형성된 플레이트전극 이면배선, SLDM1은 상기 제 1 배선패턴이며, 제 1 메탈배선층에 형성됨과 동시에, 인접하는 비트선(BL0~BL7) 사이에 위치한다. SLDM2는 제 2 메탈배선층에 형성된 제 2 배선패턴이며, 상기 제 1 배선패턴(SLDM1)과 교차하여 워드선(WL)이 연장되는 방향으로 배치되고, 그 각 교차점에서, 후술하는 콘택트(VIA1)(도면 중 검은 원점으로 표시)에 의해 제 1 배선패턴(SLDM1)에 공통으로 접속된다. 고정전위로서 전원전위(VDD)가 제 2 배선패턴(SLDM2)에 공급되며, 이 전원전위(VDD)는 제 2 배선패턴(SLDM2)을 거쳐 제 1 배선패턴(SLDM1)으로 공급된다. JT는 워드선 이면형성영역이며, 워드선(WL)과 워드선 이면배선(WLMT)을 접속함과 동시에 공통 플레이트전극(PLT)과 플레이트전극 이면배선(PLTMT)을 접속하기 위한 영역이다. 또 도면 중 검은 원점으로 나타내는 VIA1은 제 1 층 메탈배선과 제 2 층 메탈배선을 접속하는 콘택트, 도면 중 ×표로 나타내는 CW는 제 1 층의 배선과 폴리실리콘 및 활성영역을 접속하는 콘택트이다.
본 실시예에서 상기 제 1 배선패턴(SLDM1)은, 비트선(BL0~BL7)과 서로 평행하며 또 이들 비트선과 동일 배선층에서 형성되고, 서브어레이(MATA)의 좌우 끝부분에서 콘택트(CW)에 의해 서브어레이(MATA) 기판과 접속된다. 또한 상기 제 2 배선패턴(SLDM2)은, 워드선 이면배선(WLMT)과 동일 배선층에서 이들 워드선 이면배선(WLMT)과 서로 평행하게 배치된다.
도 3은 상기 도 2의 서브어레이(MATA)에서의 Ⅲ-Ⅲ선 단면도, 도 4는 워드선 이면형성영역(JT)에서의 Ⅳ-Ⅳ선 단면도이다. 도 3에 있어서, 복수의 메모리 셀(MC)에서 공통화된 공통 플레이트전극(PLT)은, 인접하는 2개의 워드선(WL) 사이에 위치하며 이들 워드선(WL)과 평행하게 연장되도록, 워드선(WL)과 동일 제조공정에서 제 1 폴리실리콘층에 형성된다. 또 제 1 배선패턴(SLDM1)은, 제 2 배선패턴(SLDM2)과의 각 교점에서 제 1 층 메탈배선과 제 2 층 메탈배선을 접속하는 콘택트(VIA1)로 접속됨과 동시에, 좌우 끝 부분에서 이 제 1 배선패턴(SLDM1)과 활성영역(n+)을 접속하는 콘택트(CW)로써 기판(NWELL)에 고정전위(VDD)를 공급한다. 또 제 1 배선패턴(SLDM1) 위쪽에는 제 2 층 배선층이 형성되며, 이 배선층에는 1개의 서브어레이(8) 내의 공통플레이트전극(PLT) 위쪽에 위치하는 부위에 플레이트전극 이면배선(제 4 배선패턴)(PLTMT)이 형성된다. 상기 제 2 층 배선층에는 이 플레이트전극 이면배선(PLTMT)을 중심으로 하여, 그 좌우에 인접하여 워드선 이면배선(WLMT)이 플레이트전극 이면배선(PLTMT)과 평행하게 연장되도록 형성되며, 또 이 워드선 이면배선(행 선택신호배선)(WLMT) 좌우에 인접하여 상기 제 2 배선패턴(SLDM2)이 형성된다. 따라서 도 3에서 확실한 바와 같이, 플레이트전극 이면배선(제 4 배선패턴)(PLTMT)은 그 좌우에 위치하는 2개의 워드선 이면배선(WLMT) 사이에 위치한다.
따라서 도 2에서 알 수 있는 바와 같이, 임의의 4 개의 워드선 이면배선(WLMT) 주위에서는, 왼쪽의 2개 워드선 이면배선(행 선택신호배선)(WLMT, WLMT) 간에 플레이트전극 이면배선(제 4 배선패턴)(PLTMT)이 배치되고, 중앙의 2개의 워드선 이면배선(WLMT, WLMT) 간에 제 2 배선패턴(SLDM2)이 배치되며, 오른쪽 2개의 워드선 이면배선(WLMT, WLMT) 간에 플레이트전극 이면배선(PLTMT)이 배치되는 관계가 된다. 즉 인접하는 2개마다의 워드선 이면배선(WLMT, WLMT) 간에는 각각, 제 2 배선패턴(SLDM2)과 플레이트전극 이면배선(PLTMT)이 번갈아 배치된다. 따라서 제 2 배선패턴(SLDM2)은, 인접하는 2개의 워드선 이면배선(WLMT)별로, 그 인접하는 2개의 워드선 이면배선(WLMT)간에 1개 배치되고, 플레이트전극 이면배선(PLTMT)도 2개의 워드선 이면배선(WLMT)별로 1개 배치된다.
도 4에서는 워드선 이면형성영역(JT)에 있어서, 플레이트전극이면배선(PLTMT)은 콘택트(VIA1) 및 콘택트(CW)에 의해 그 바로 아래쪽에 위치하는 공통 플레이트전극(PLT)에 접속된다. 또 워드선 이면배선(WLMT)은, 콘택트(VIA1)에 의해 제 1 배선층으로 들어온 후, 공통 플레이트전극(PLT)의 양 단부를 피하도록 왼쪽 또는 오른쪽으로 꺾어지며, 콘택트(CW)에 의해 폴리실리콘층의 워드선(WL)에 접속된다.
도 5는, 도 2의 공통 플레이트전극(PLT)에서의 V-V선 단면도, 도 6은 상기 제 2 배선패턴(SLDM2)에서의 Ⅵ-Ⅵ선 단면도이다. 도 5에서 서브메모리 영역에는, 제 1 메탈배선층에 복수 비트선(BL)과 상기 제 1 배선패턴(SLDM1)이 교대로 형성된다. 제 2 메탈배선층에는 플레이트전극 이면배선(PLMT)이 형성되며, 이 이면배선(PLTMT)은 워드선 이면형성영역(JT)에서 콘택트(VIA1) 및 콘택트(CW)에 의해 폴리실리콘층의 공통 플레이트전극(PLT)에 접속된다.
또 도 6에서 서브메모리영역에는, 제 1 메탈배선층에 복수의 비트선(BL)과 제 1 배선패턴(SLDM1)이 교대로 구성된다. 또 제 2 메탈배선층에 형성된 제 2 배선패턴(SLDM2)은, 제 1 배선패턴(SLDM1)과의 교점에서 콘택트(VIA1)에 의해 이 제 1 배선패턴(SLDM1)과 접속된다. 여기서 도 3~도 6에서 메모리 셀의 트랜지스터 및 커패시터의 단면구조에 대해서는 설명을 생략한다.
이상의 설명과 도 2, 도 3 및 도 6에서 알 수 있는 바와 같이, 제 1 배선패턴(SLDM1)과 제 2 배선패턴(SLDM2)을 그물망 상으로 배치하고, 고정전위(VDD)를 제 2 배선패턴(SLDM2)으로부터 제 1 배선패턴(SLDM1)으로 공급하므로, 고정전위(VDD)를 저 저항으로 제 1 배선패턴(SLDM1)에 공급할 수 있다. 따라서 인접비트선(BL)사이에 형성된 이 제 1 배선패턴(SLDM1)의 차폐기능을 더욱 안정되게 발휘시킬 수 있다.
더욱이 도 2 및 도 3에 나타낸 바와 같이, 상기 제 1 배선패턴(SLDM1)의 고정전위(VDD)를 기판(NWELL)에도 공급하여, 기판전위를 제 1 배선패턴(SLDM1)의 고정전위와 동일 전위로 하므로 기판전위의 안정화도 도모할 수 있다.
또한 본 실시예와 같이 워드선(WL)과 공통 플레이트전극(PLT)을 동일 제조공정으로 폴리실리콘층에 형성한 구조의 메모리 셀에서는, 공통 플레이트전극(PLT)이 그 좌우에 위치하는 워드선(WL)에 의해 동일 메모리 어레이(MATA) 내에서 분단, 세분화되는 관계상, 그 세분화된 각 공통 플레이트전극(PLT)의 저항값은 높아진다. 그러나, 본 실시예에서는 공통 플레이트전극(PLT) 상층(워드선 이면배선(WLMT) 및 상기 제 2 배선패턴(SLDM2)과 동일 배선층)에, 플레이트전극 이면배선(제 4 배선패턴)(PLTMT)을 형성하고, 이 플레이트전극 이면배선(PLTMT)을 각 워드선 이면형성영역(JT)에서 콘택트(VIA1, CW)로 폴리실리콘층의 공통 플레이트전극(PLT)에 공통 접속하므로, 공통 플레이트전극(PLT)의 저 저항화가 가능해진다. 따라서 공통 플레이트전극(PLT)으로부터의 데이터 판독 시의 간섭노이즈를 억제하여, 데이터 판독동작의 안정화를 도모할 수 있다.
더불어 도 4에서 알 수 있는 바와 같이, 워드선 이면배선(WLMT)의 좌우에 플레이트전극 이면배선(PLTMT)과 제 2 배선패턴(SLDM2)이 배치되는 구성이므로, 2개의 워드선(WL)끼리의 간섭노이즈를 저감할 수 있어 데이터 판독동작의 안정화를 도모할 수 있다.
본 실시예에서는 도 1의 (b)에 나타내는 플래너형(병행평판형)의 MOS커패시터를 이용한 메모리 셀을 사용한다. 이 플래너형 메모리 셀은, 스택형 커패시터나 트렌치형 커패시터와 같은 입체형 커패시터를 사용한 메모리 셀에 반해, 메모리 셀의 면적이 크고 구조가 단순하다. 때문에 비트선 피치 및 워드선 피치가 완화되어, CMOS프로세스에 대해 특별한 제조공정의 추가가 필요 없다. 따라서 플래너형 메모리 셀을 사용할 경우에는 특히, 상기 기술한 구성을 취하기 쉬워져 동작의 안정성과 함께 제조원가의 삭감이 가능해진다.
또, 본 실시예에서는 워드선(WL) 및 공통 플레이트전극(PLT)을 폴리실리콘층에 형성하지만, 폴리실리콘과 텅스텐의 적층구조로 대표되는 식의 구조라도 되며, 요컨대 워드선과 플레이트전극이 동일 제조공정으로 형성되면 된다. 또 본 실시예에서는 비트선(BL) 및 제 1 배선패턴(SLDM1)을 제 1 메탈배선층에 형성하지만, 이들을 다른 배선재료 및 다른 배선층에 형성해도 되며, 요컨대 비트선(BL)과 제 1 배선패턴(SLDM1)이 동일 제조공정으로 형성되면 된다.
도 7은 본 실시예의 다이내믹형 RAM에서의 전원공급방법의 일례를 나타내며, 전원공급용 메탈배선층에서의 구성을 나타낸다.
도 7에 있어서, BL0~BL5 및 NBL0~NBL5는 비트선이며 모두 제 1 메탈배선층에 형성됨과 동시에, 동일 행의 비트선(BL0, NBL0)~(BL5, NBL5)끼리의 상보 비트선 쌍을 구성한다. MBL0~MBL3은 상기 비트선(BL0~BL5, NBL0~NBL5)과 동일방향으로 연장되어 각 메모리 어레이(6)를 관통하는 글로벌 비트선이며, 제 3 층 메탈 배선층에 형성되어 각 메모리 어레이(6) 내의 센스앰프영역에서 소정의 스위칭수단(도시 생략)에 의해 어느 한 비트선에 선택적으로 접속된다.
또 SLDM1은, 인접하는 비트선(BL0~BL5) 사이 및 인접하는 비트선(NBL0~NBL5) 사이에 배치된 제 1 배선패턴이며, 제 1 층 메탈배선층에서 소정 길이로 분단되어 형성된다. 이들 제 1 배선패턴(SLDM1)이 분단되는 이유는 후술하기로 한다(도 8에서 설명함). SLDM2는 상기 제 1 배선패턴(SLDM1)과 교차하도록 형성된 제 2 배선패턴이며, 제 2 메탈배선층에 형성되고 같은 피치로 복수 개 형성됨과 동시에, 상기 제 1 배선패턴(SLDM1)과의 각 교점에서 콘택트(VIA1)(도면 중 검은 원점으로 표시)에 의해 제 1 배선패턴(SLDM1)과 접속된다. 또한 이 제 2 배선패턴(SLDM2)에는, 후술하는 바와 같이 고정전위(VDD)가 공급됨과 동시에, 워드선 이면형성영역(JT)에서 콘택트(VIA1)에 의해 메모리 어레이(6) 기판과 접속되어 그 기판전위를 안정화시킨다.
또 SLDM3은 제 3 배선패턴이며, 제 3 메탈배선층에 형성되고 상기 글로벌 비트선(MBL0~MBL3)과 동일 방향(비트선 방향)으로 동일 배선층에서 평행하게 연장되며, 상기 제 2 배선패턴(SLDM2)과의 각 교점에서 콘택트(VIA2)(도면 중 ×표로 표시)에 의해 각 제 2 배선패턴(SLDM2)과 접속된다. 그리고 이 제 3 배선패턴(SLDM3)은, 소정의 2개 글로벌 비트선(도 7에서는 MBL2와 MBL3)에 끼인 형태로 1개 형성되며, 전체적으로는 같은 피치로 복수 개 형성됨과 동시에, 각 메모리 어레이(6) 영역을 도 7에서 가로 방향으로 각 서브어레이(8) 및 센스앰프 열(7)을 관통하여, 도 14에 나타낸 내부전원 발생회로블록(4)에 접속되는 전원배선(VBP, VCP, VDD, VSS)의 배치영역까지 달한다. 그리고 이 배치영역 및 각 센스앰프 열(7)에서, 각 제 3배선패턴(SLDM3)은 콘택트(VIA3)(도면 중 △표로 표시)에 의해 전원배선(VDD)에 공통 접속되고, 내부전원 발생회로블록(4)의 전원전압(VDD)으로부터 전원공급을 받으며, 받은 고정전위를 센스앰프 열(7)의 각 센스앰프회로(SA0~SAn)에 공통으로 공급함과 동시에, 각 제 2 배선패턴(SLDM2)을 거쳐 각 제 1 배선패턴(SLDM1)에 공통으로 공급한다. 여기서, 제 3 배선패턴(SLDM3)을 내부전원 발생회로블록(4)의 접지배선(VSS) 및 센스앰프회로(SA0~SAn)의 접지배선에 공통 접속시켜 접지전위(고정전위)를 제 1 배선패턴(SLDM1)에 공급해도 된다.
이와 같이 제 1 배선패턴(SLDM1)에의 고정전위(전원전위(VDD))의 공급은 제 2 및 제 3 배선패턴(SLDM2, SLDM3)을 갖는 3 층 구조로 이루어지며, 제 1 및 제 2 배선층에서 이들 제 1 및 제 2 배선패턴(SLDM1, SLDM2)은 다수 개 형성되어, 이들 배선층 간에 서로 그물망 형상으로 교차하는 다중 그물구조가 된다. 따라서 이와 같은 배선구조에서 고정전위(VDD)를 공급함으로써, 센스앰프 열(7)을 포함하는 메모리 어레이(6) 전 영역에 고정전위(VDD)를 제 1 배선패턴(SLDM1)에 균등하고 또 저 저항으로 공급할 수 있게 되며, 그 결과 메모리 어레이(6) 내의 데이터 판독 및 기입 동작에 있어서 인접비트선 간의 간섭노이즈가 효과적으로 저감되므로, 장소 의존이 적고 안정된 동작이 가능해진다.
이어서 도 7에 대하여 설명한다. 도 7에서, PLTMT는 플레이트전극 이면배선(제 4 배선패턴)으로서, 도 1의 (b)의 메모리 셀 플레이트전극(P)에 플레이트전위(VCP)를 공급하기 위한 배선이며, 서브어레이(8) 상에서 제 2 메탈배선층에 형성됨과 동시에 글로벌 비트선(MBL0~MBL3)과 교차하는 방향으로 연장된다.
또 도 7에서 PLTMT2는 플레이트전위(VCP) 공급배선(제 5 배선패턴)으로서, 상기 플레이트전극 이면배선(PLTMT)과 교차하는 방향, 즉 비트선 방향으로 연장되며, 글로벌 비트선(MBL0~MBL3)과 동일 방향으로 동일 배선층(제 3 메탈배선층)에 형성된다. 상기 제 5 배선패턴(PLTMT2)은 워드선 이면형성영역(JT)에서, 센스앰프 열(7)을 중심으로 양쪽에 배치된 서브어레이(메모리 매트)(8)의 각 플레이트전극 이면배선(PLTMT)과 그 각 교차점에서 콘택트(VIA2)(도면 중 ×표로 표시)에 의해 접속된다.
또한 상기 제 5 배선패턴(PLTMT2)은, 2개의 글로벌 비트선(도 7에서는 MBL3과 이에 인접하는 도시하지 않은 글로벌 비트선)에 끼인 형태로 배치되지만, 전체적으로는 등 피치로 복수 개 형성되어, 1개의 워드선 이면형성영역(JT)과 이에 인접하는 1개의 서브어레이(8)를 1 단위로 하며, 이 1 단위의 영역 내마다 적어도 1개 배치된다. 따라서 복수 개의 플레이트전극 이면배선(제 4 배선패턴)(PLTMT)에 대하여 복수 개의 제 5 배선패턴(PLTMT2)이 교차 상태로 배치되므로, 양 메모리매트(MATA, MATB)의 각 공통 플레이트전극(PLT)으로의 플레이트전위(VCP) 공급 구성은 그물망 형상이 된다. 이들 제 5 배선패턴(PLTMT2)은, 각 서브어레이(8) 영역을 관통하여 내부전원 발생회로블록(4)에 접속되는 전원배선의 배치영역까지 달하며, 이 회로블록(4)에서 생성된 플레이트전위(VCP)를 전원배선(같은 부호인 VCP로 표시)을 거쳐 플레이트전극 이면배선(PLTMT)에 공급한다. 이 플레이트전극 이면배선(PLTMT)은 도 2에 나타낸 바와 같이, 각 워드선 이면형성영역(JT)에서 공통 플레이트전극(PLT)에 플레이트전위(VCP)를 공급한다.
이와 같이 본 실시예에서는, 복수 개의 제 5 배선패턴(PLTMT2)이, 센스앰프 열(7)을 중심으로 하여 양쪽에 배치된 메모리매트(8)의 복수 개 플레이트전극 이면배선(제 4 배선패턴)(PLTMT)과 접속되며, 각 메모리매트(8)의 공통 플레이트전극(PLT)끼리 저 저항으로 접속되므로, 동작 시에 공통 플레이트전극(PLT)에 발생하는 노이즈를 균등하게 할 수 있다. 더욱이 이와 같이 각 메모리매트(8)의 공통 플레이트전극(PLT)끼리를 저 저항으로 접속할 수 있으므로, 동작하는 쪽 메모리매트(8)의 공통 플레이트전극(PLT)에 발생하는 노이즈에 대해, 다른 메모리매트(8)의 공통 플레이트전극(PLT)이 평활용량으로서 작용하므로, 공통 플레이트전극(PLT)에 발생하는 노이즈를 한층 저감할 수 있어 더욱 동작의 안정화를 도모할 수 있다.
또 도 7에서, BP는 비트선 프리차지전위 공급선, VSSL은 접지전위 공급선이며, 이들 공급선(BP, VSSL)은 모두 글로벌 비트선(MBL0~MBL3)과 동일 방향으로 연장되고, 또 동일 배선층(제 3 메탈배선층)에 복수 개 형성된다. 또한 이들 공급선(BP, VSSL)은 각각, 2개의 글로벌 비트선에 끼인 형태로 배치됨과 동시에, 각 서브어레이(8) 내에서 소정의 피치로 배치되며, 2개의 워드선 이면형성영역(JT, JT)간에 적어도 1개 이상 포함되도록 배치된다. 상기 비트선 프리차지전위 공급선(BP) 및 접지전위 공급선(VSSL)은, 각 서브어레이(8) 및 센스앰프 열(7)을 관통하여 내부전원 발생회로블록(4)에 접속되는 전원배선의 배치영역에 달하며, 이 회로블록(4)으로부터 비트선 프리차지전위(VCP) 및 접지전위(VSS)를 받는다.
여기서, 본 실시예에서는 워드선 이면형성 구조의 다이내믹형 RAM에 대해 설명하지만, 서브워드선과 메인워드선을 갖는 계층 워드선 구조의 다이내믹형 RAM에서도 마찬가지로 적용할 수 있음은 물론이다. 즉, 워드선 이면형성 구조에서는, 서브어레이(8) 사이에 위치하는 영역은 워드선 이면영역(JT)이지만, 계층 워드선 구조의 다이내믹형 RAM에서는, 도시하지 않지만 서브어레이(메모리매트)(8) 사이에 위치하는 영역은 서브워드선 구동회로 영역이 된다. 또 본 실시예에서 이미 기술한 워드선 이면구조의 다이내믹형 RAM에서는 워드선 중의 어느 한 개와 선택적으로 활성화되기 위한 행 선택신호배선은 워드선 이면배선(WLMT)으로 하지만, 계층 워드선 구조의 다이내믹형 RAM에서는 행 선택신호배선은 메인 워드선이 이에 상당한다.
(메모리 셀의 구체적 구성)
도 8은 본 실시예의 다이내믹형 RAM에 구비되는 메모리 셀(MC)의 구체적인 배치구성을 나타낸다.
도 8에 있어서, WL은 워드선, BL은 비트선, PLT는 공통 플레이트전극, SLDM1은 인접하는 비트선(BL, BL) 사이에 배치된 제 1 배선패턴이며, 비트선(BL)과 동일한 제 1 메탈배선층에 형성된다. SLDM2는 제 2 배선패턴으로 제 2 메탈배선층에 형성된다. MC는 도 1의 (b)에 나타낸 바와 같이, 1개의 MOS 트랜지스터로 구성된 전송게이트(Q1)와, 1개의 MOS 트랜지스터로 구성된 MOS 커패시터(Q2)로 구성된 메모리 셀이다. 이 메모리 셀(MC)을 어레이 형태로 배치할 경우, 도 8에 나타낸 바와 같이 비트선 방향으로 4 개, 워드선 방향으로 2개 배치한 합계 8 개를 1 단위로 한다.
또 도 8에서, OD는 상기 메모리 셀(MC)의 활성영역이며, 이 활성영역(OD)과워드선(WL)이 겹치는 부분이 전송게이트(Q1)로서 형성된다. 또한 이 활성영역(OD)과 공통 플레이트전극(PLT)이 겹치는 부분이 MOS 커패시터(Q2)로서 형성된다. VIA1은 상기 제 1 배선패턴(SLDM1)과 제 2 배선패턴(SLDM2)을 접속하는 콘택트이다. 도 8에서 알 수 있는 바와 같이, 상기 공통 플레이트전극(PLT)은, 공통된 1개의 워드선(WL)에 접속된 메모리 셀(MC)끼리와, 인접하는 메모리 셀(MC)끼리를 포함한 복수의 메모리 셀(MC) 사이에서 공통화된다.
본 실시예에서는 MOS 커패시터(Q2)의 면적을 한정된 영역에서 가능한 한 넓게 하기 위해, 다음과 같은 구성을 채용한다. 이하, 도면 왼쪽 아래에 위치하는, 도면 중 굵은 선으로 두른 메모리 셀(MC)을 예로 들어 설명한다. 이 메모리 셀(MC)에서는 공통 플레이트전극(PLT)의 아래 절반 영역을 도면 중 오른쪽 방향의 비트선 방향으로 돌출시킨 확대부(in)를 갖는, 이른바 부츠형(단차형상)의 MOS 커패시터(Q2)로 구성된다. 이 공통 플레이트전극(PLT)의 돌출형상에 맞추어, 이 근방을 지나는 워드선(WL)도 이 돌출부분에서 도면 중 오른쪽 방향으로 굴곡이 진다. 이와 같은 공통 플레이트전극(PLT)이 돌출된 형상에 맞추어 전송게이트(Q1)의 위치는, 비트선(BL) 바로 아래가 아닌 도면 중 위쪽의 워드선 방향으로 치우친 위치에 설정됨과 동시에, 이 전송게이트(Q1)에 접속되는 비트선(BL)도, 전송게이트(Q1)를 향해 도면 중 위쪽으로 연장되는 돌출부분(ex)이 형성되고, 이 돌출부분(ex)의 선단 근방에 콘택트(CW)를 형성하여 이 콘택트(CW)에 의해 상기 돌출부분(ex)과 전송게이트(Q1)를 접속한다. 또한 상기 비트선(BL)의 돌출부분(ex)과 제 1 배선패턴(SLDM1)이 쇼트되지 않도록, 제 1 배선패턴(SLDM1)은 비트선(BL)의 돌출부분(ex)과 전송게이트(Q1)의 접속부분, 즉 콘택트(CW) 부근에서 분단된 구성이다.
도면 중 왼쪽 아래의 메모리 셀(MC)(R0)의 도면 중 오른쪽에 위치하는 메모리 셀(MC)(M0)은, 메모리 셀(MC)(R0)의 좌우반전형이며, 메모리 셀(MC)(M0)의 도면 중 오른쪽에 위치하는 메모리 셀(MC)(M180)은 메모리 셀(MC)(R0)의 상하반전형이고, 메모리 셀(MC)(M180)의 도면 중 오른쪽에 위치하는 메모리 셀(MC)(R180)은 메모리 셀(MC)(R0)의 상하좌우 반전형이다. 이 비트선(BL) 방향의 동일 열의 4 개 메모리 셀(MC(R0), MC(M0), MC(M180), MC(R180))을 서브단위로 하며, 워드선(WL) 방향에는, 상기 서브단위의 메모리 셀을 상하반전시킨 4 개의 메모리 셀(MC)로 이루어지는 다른 서브단위가 배치된다.
이상과 같은 메모리 셀(MC) 배치로써 본 실시예에서는, 넓은 MOS 커패시터(Q2)를 소면적으로 구성할 수 있음과 동시에, 비트선 간섭노이즈에 대하여 차폐효과를 갖는 제 1 배선패턴(SLDM1)도 효과적으로 구성하기가 가능하다. 따라서 칩 크기의 축소와 동작 안정성의 양립이 도모된 다이내믹 RAM을 얻을 수 있다.
(제 2 실시예)
이어서, 본 발명 제 2 실시예의 반도체기억장치를 설명한다. 본 실시예는, 다이내믹형 RAM에서의 센스앰프회로 및 비트선의 배치구성 개량에 관한 것이다.
우선 본 실시예를 설명하기 전에, 도 9의 배치구성을 설명한다. 도 9에 있어서, BL0, BL1, NBL0, NBL1은 각각 비트선이며, 비트선(BL0)과 비트선(NBL0)으로 상보 비트선 쌍을 구성하고, 비트선(BL1)과 비트선(NBL1)으로 상보 비트선 쌍을 구성한다. 이 각 비트선(BL0, BL1, NBL0, NBL1)은, 서브어레이(8) 영역과 센스앰프영역쌍방에 있어서 동일 메탈배선층(제 1 메탈배선층)에서 형성된다.
또 NSA0, NSA1, PSA0, PSA1은 각각, 센스앰프회로(CMOS형 래치회로) 내에서 쌍을 이루는 쌍 트랜지스터이다. 각 비트선 쌍((BL0, NBL0), (BL1, NBL1))에 있어서, 한쪽 비트선(BL0, BL1)과 다른 쪽 비트선(NBL0, NBL1)은, 상기 쌍 트랜지스터(NSA0, NSA1, PSA0, PSA1)를 중심으로 반대방향으로 연장되어 배치되고, 1 교점식(오픈 비트선형)의 메모리 어레이를 구성한다.
도 9에서는, 한쪽의 비트선 쌍(BL0, NBL0)용 센스앰프회로를 구성하는 N채널형 쌍 트랜지스터(NSA0) 및 P채널형 쌍 트랜지스터(PSA0)를 인접시켜 배치하고, 다른 쪽 비트선 쌍(BL1, NBL1)용 센스앰프회로를 구성하는 N채널형 쌍 트랜지스터(NSA1) 및 P채널형 쌍 트랜지스터(PSA1)를 인접시켜 배치하여, 상보 비트선을 이루는 각 비트선((BL0, NBL0)끼리, (BL1, NBL1)끼리)의 배선길이가 거의 균일하게 되도록 구성한 것이다.
따라서 도 9에서는, 2 조의 상보 비트선 쌍에 대해 2 조의 센스앰프회로가 2 열로 분할 배치되며, 실질적으로는 각 비트선 피치에 1개의 센스앰프회로를 구성할 수 있어, 센스앰프회로의 배치면적을 축소할 수 있다. 또 상보 비트선 쌍을 구성하는 2개의 비트선 사이의 용량 부하 균형을 균등하게 유지할 수 있으므로 동작의 안정화가 가능하다.
다음에, 본 실시예의 반도체기억장치를 도 10에 기초하여 설명한다.
도 10에 나타낸 센스앰프회로의 배치구성에서는, 비트선(BL0, BL1, NBL0, NBL1)을, 서브어레이(메모리매트)영역에서는 제 1 메탈배선층에 형성하고, 센스앰프영역으로 연장되는 부분에서는 제 1 층과는 다른 제 2 층 메탈배선층에 형성하는 구성이 된다. 또 서브어레이영역에서, 도 10 오른쪽 서브어레이영역에서의 기수 번째(도 10에서는 1번째)의 비트선(NBL0)과 도 10 왼쪽의 서브어레이영역에서의 우수 번째(도 10에서는 0번째)의 비트선(BL0)으로써 상보 비트선 쌍을 구성하며, 도 10의 오른쪽 서브어레이영역에서의 우수 번째(도 10에서는 0번째)의 비트선(NBL1)과 도 10의 왼쪽 서브어레이영역에서의 기수 번째(도 10에서는 1번째)의 비트선(BL1)으로써 상보 비트선 쌍을 구성한다. 이들 상보 비트선 쌍에서는 각각, 이 쌍을 구성하는 2개의 비트선((BL0, NBL0), (BL1, NBL1)) 사이에서 그 배선길이 및 배선 폭이 동등하다.
또한 센스앰프영역에서는, 1 조의 비트선 쌍(BL0, NBL0)용 센스앰프회로를 구성하는 N채널형 쌍 트랜지스터(NSA0) 및 P채널형 쌍 트랜지스터(PSA0)와, 다른 1 조의 비트선 쌍(BL1, NBL1)용 센스앰프회로를 구성하는 N채널형 쌍 트랜지스터(NSA1) 및 P채널형 쌍 트랜지스터(PSA1)가, 이 2 조의 상보 비트선 쌍의 동일 피치로 비트선 방향으로 나열 배치된다. 그리고 이 2 조의 센스앰프회로에서, N채널형 쌍 트랜지스터(NSA0, NSA1)끼리가 인접하여 1개소에 집중 배치되고, P채널형 쌍 트랜지스터(PSA0, PSA1)끼리도 인접하여 1개소에 집중 배치된다. 여기서 도 10에서 ×표는 제 1 층과 제 2 층을 잇는 콘택트를 나타낸다.
따라서 본 실시예에서는, 상보 비트선 쌍을 구성하는 2개의 비트선(BL0, NBL0)끼리, (BL1, NBL1)끼리의 배선길이 및 배선간격을 균등하게 구성할 수 있으므로, 용량부하 균형을 균등하게 유지할 수 있음과 동시에 센스앰프영역에서의 비트선(BL0, NBL0, BL1, NBL1) 상호가 평행하며 또 그 배선간격도 균등하므로, 센스앰프회로의 배치가 용이해진다.
또 2 조의 CMOS형 래치를 구성하는 4 개의 쌍 트랜지스터(NSA0, PSA0, NSA1, PSA1)를 비트선 방향으로 일직선상으로 배치할 수 있으므로, 어레이형상으로 배치하는 센스앰프회로의 피치를 제 2 층 배선피치의 4 배로 할 수 있으므로, 워드선 방향의 배치크기의 축소가 가능하다.
더불어, 2 조의 CMOS 래치회로의 N채널형 쌍 트랜지스터(NSA0, NSA1)끼리와 P채널형 쌍 트랜지스터(PSA0, PSA1)끼리를, 각각 1개의 영역에 집중시켜 배치하므로, N채널형 쌍 트랜지스터와 P채널형 쌍 트랜지스터의 분리영역을 삭감할 수 있어 비트선 방향으로도 배치크기를 축소할 수 있다.
도 11은, 상기 도 10에 나타낸 센스앰프회로의 배치 구성에 글로벌 비트선을 추가시킨 구성을 나타낸다.
도 11에서, MBL0, MBL1은 글로벌 비트선이며, 각 서브어레이(8)를 관통하여 제 3 배선층에 형성된다. 비트선(BL0, NBL0, BL1, NBL1)은, 센스앰프영역에서는 제 2 배선층에, 서브어레이영역에서는 제 1 배선층에 각각 형성된다. 도 11 중 왼쪽 서브어레이영역의 우수 번째(도 11에서는 0 번째)의 비트선(BL0)과 도 11 중 오른쪽 서브어레이영역의 기수 번째(도 11에서는 1 번째)의 비트선(NBL0)으로써 상보 비트선 쌍을 형성하고, 도 11 중 왼쪽 서브어레이영역의 기수 번째(도 11에서는 1 번째)의 비트선(BL1)과 도 11 중 오른쪽 서브어레이영역의 우수 번째(도 11에서는 0 번째)의 비트선(NBL1)으로써 다른 상보 비트선 쌍을 형성한다.
또 도 11에서, SG0은 비트선 쌍(BL0, NBL0)을 글로벌 비트선(MBL0, MBL1)에 접속하는 스위치회로, SG1은 비트선 쌍(BL1, NBL1)을 글로벌 비트선(MBL0, MBL1)에 접속하는 스위치회로이다. 상기 스위치회로(SG0)는, 센스앰프영역의 도면 중 왼쪽으로 연장되는 비트선(BL0, BL1)의 오른쪽 측방에 배치되며, 스위치회로(SG1)는, 센스앰프영역의 도면 중 오른쪽으로 연장되는 비트선(NBL0, NBL1)의 왼쪽 측방에 배치된다. 이들 2개의 스위치회로(SG0, SG1)로써, 2 조의 상보비트선 쌍 중 어느 한 쪽을 글로벌 비트선(MBL0, MBL1)에 선택적으로 접속시킨다.
일반적으로 스위치회로(SG0, SG1)에는, 비트선을 글로벌 비트선(MBL0, MBL1)에 접속하기 위해, 그 스위치회로(SG0, SG1)의 글로벌 비트선 쪽에 비트선과 다른 노드의 제 2 배선층이 필요하지만, 센스앰프영역에서는 제 2 배선층이 비트선(BL0, BL1, NBL0, NBL1)의 배선층으로 사용되므로, 이들 스위치회로(SG0, SG1)를 센스앰프영역에 배치할 수 없다. 이 센스앰프영역에서 상보 비트선 쌍이 인접할 경우에, 이 상보 비트선 쌍용 스위치회로를 배치하기 위해서는, 이 스위치회로를 센스앰프영역 양 측방에 분할하여 배치할 필요가 있어 배치효율이 나빠진다. 그러나 본 실시예에서는 비트선(BL0, BL1) 오른쪽 단부에 스위치회로(SG0)가 1개소로 모아서 배치되고, 다른 비트선(NBL0, NBL1)의 왼쪽 단부에 스위치회로(SG1)가 1개소로 모아서 배치된다. 따라서 이와 같이 각 상보 비트선 쌍((BL0, NBL0), (BL1, NBL1))에 대한 스위치회로(SG0, SG1)를 각각, 동일 영역에 모아서 배치 구성하므로, 배치면적의 축소가 가능해진다.
(제 3 실시예)
다음에, 본 발명의 제 3 실시예를 도 13에 기초하여 설명한다. 본 실시예는 센스앰프회로의 래치회로 개량에 관한 것이다.
우선 종래의 구성을 설명한다. 도 12는 센스앰프회로의 래치회로를 구성하는 쌍 트랜지스터의 종래 일반적인 개략 배치도이다. 도 12에 있어서, OD는 활성영역, Q1 및 Q2는 래치회로에서 쌍을 이루는 쌍 트랜지스터, BL 및 NBL은 상보 비트선 쌍, S는 상기 쌍 트랜지스터(Q1, Q2)의 공통소스이다. 한쪽 비트선(BL)은 한쪽 트랜지스터(Q1)의 게이트와 다른 쪽 트랜지스터(Q2)의 드레인에 접속되고, 다른 쪽 비트선(NBL)은 다른 쪽 트랜지스터(Q2)의 게이트와 한쪽 트랜지스터(Q1)의 드레인에 접속된다. 쌍 트랜지스터(Q1, Q2)는, 그 각 게이트전극(G1, G2)이 동일 활성영역(OD) 내에서 서로 평행하게 배치됨과 동시에, 공통의 소스전극(S)을 중심으로 점대칭으로 배치된다. 여기서 활성영역(OD) 상에서는, 상기 쌍 트랜지스터(Q1, Q2)의 게이트전극(G1, G2)의 게이트 길이(L1)는 서로 동일 길이(L1)이다.
최근의 미세화공정에서는, 상기 종래 구성에서 쌍 트랜지스터(Q1, Q2)의 게이트 길이 및 게이트 폭을 작게 설정하면, 상기 쌍 트랜지스터(Q1, Q2)의 임계전압의 상대편차가 현저해진다. 이 쌍 트랜지스터(Q1, Q2)의 임계전압의 상대편차가 커지면, 비트선의 수 십mV 부근의 미소전위를 증폭하는 센스앰프회로의 동작에서는 그 동작 마진이 적어져, 데이터의 판독오류가 발생하는 경우도 일어날 수 있다.
도 13은 상기 과제를 해결하기 위한 센스앰프회로 배치구성의 실시예를 나타낸다. 도 13에서 각 구성요소는 종래예를 나타낸 도 12와 동일하지만, 쌍 트랜지스터(Q1, Q2)의 활성영역(OD)에서 상호 평행하게 연장되는 게이트전극(G1, G2)에 있어서, 쌍 트랜지스터(Q1, Q2)의 활성영역(OD)과 분리영역의 경계부근(활성영역(OD) 양 단부)에서의 게이트 길이(L2)는, 중앙부근의 게이트 길이(L1)보다 길게(L2＞L1) 설정된다. 본 실시예에서는 L2＞2·L1로 설정된다. 또한 이 구성과 더불어, 쌍 트랜지스터(Q1, Q2)는 공통소스(S)를 중심으로 워드선 방향으로 대칭 및 비트선 방향으로도 대칭 구성된다.
따라서 본 실시예에서는 다음의 작용을 발휘한다. 즉 활성영역(OD)과 분리영역의 경계부근에서는, 인위적 편차나 주입이온의 농도차이 등에 기인하여 임계전압의 상대편차가 발생하지만, 활성영역(OD)과 분리영역의 경계부근에서의 게이트 길이(L2)가 길기 때문에, 이 부근의 채널영역은 임계전압 근방에서 트랜지스터로서 기능하기 어려워진다. 그 결과 쌍 트랜지스터(Q1, Q2)의 상대편차가 저감되므로, 미소전위차를 증폭시키는 센스앰프회로의 동작 안정성이 대폭 향상되게 된다.
이상으로써 본 발명의 반도체기억장치에 의하면, 인접하는 비트선 사이에 차폐용 제 1 배선패턴을 배치하므로, 인접하는 비트선 사이의 간섭노이즈를 대폭 저감할 수 있어, 데이터 판독동작의 안정화를 실현할 수 있다.
또 본 발명의 반도체기억장치에 의하면, 메모리 어레이 내에 구비된 복수의 다이내믹형 메모리 셀 플레이트전극이 워드선의 존재에 의해 세분화되지만, 공통 워드선에 접속된 메모리 셀끼리 및 커패시터가 인접하는 메모리 셀 끼리를 포함하는 많은 메모리 셀 사이에서 플레이트전극을 공통화시켜 공통 플레이트전극으로 하므로, 플레이트전극이 저 저항화되어 플레이트전극의 간섭노이즈에 대해 동작 안정화를 도모할 수 있다.
또한 본 발명의 반도체 집적회로에 의하면, 다이내믹형 메모리 셀의 플레이트전극을, 그 상층의 배선층에 배치한 플레이트전극 이면배선과 복수 개소에서 접속하므로, 이 플레이트전극의 저 저항화를 가능하게 하여, 플레이트전극으로부터 데이터 판독 시의 간섭노이즈를 억제할 수 있다. 더욱이 다이내믹형 메모리 셀의 플레이트전극을 워드선 사이에 워드선과 평행하게 연장되도록 배치하므로, 플레이트전극과 워드선을 동일 공정으로 형성할 수 있다.
더불어 본 발명의 반도체기억장치에 의하면, 센스앰프 열을 끼고 좌우에 위치하는 2개의 메모리매트 플레이트전극끼리를 플레이트전위 공급배선으로 접속하므로, 동작 시 플레이트전극에 발생하는 노이즈를 양 메모리매트 사이에서 균등하게 할 수 있어 플레이트 노이즈를 효과적으로 저감할 수 있다.
또한 본 발명의 반도체기억장치에 의하면, 다이내믹형 메모리 셀의 MOS 커패시터 면적을, 한정된 영역에서 가능한 한 넓게 확보할 수 있다.
또 본 발명의 반도체기억장치에 의하면, 센스앰프영역에서는 상보 비트선 쌍을 구성하는 2개의 비트선끼리를, 상호 평행하고 그 배선간격도 센스앰프 열 방향으로 균등하게 하므로, 센스앰프회로의 배치를 용이하게 할 수 있음과 동시에 칩 면적을 작게 할 수 있다.
또한 본 발명의 반도체기억장치에 의하면, 2 조의 상보 비트선 쌍에 대응하는 2 조의 센스앰프회로를 비트선 방향으로 나열 위치시키므로, 센스앰프 열 방향(워드선 방향)의 배치크기를 축소할 수 있다. 특히 본 발명에서는, 2 조의 센스앰프회로를 구성하는 N채널형 쌍 트랜지스터끼리, 및 P채널형 쌍 트랜지스터끼리를 각각 인접시켜 배치하므로, N채널형 쌍 트랜지스터와 P채널형 쌍 트랜지스터의 분리영역을 삭감할 수 있어, 비트선 방향의 배치크기도 축소할 수 있다.
더불어 본 발명의 반도체기억장치에 의하면, 활성영역과 분리영역의 경계근방의 채널영역을 임계전압 근방에서 트랜지스터로서 작용하기 어렵게 하므로, 쌍 트랜지스터 사이의 상대편차를 저감할 수 있어 센스앰프회로의 동작 안정성을 높일 수 있다.

Claims (30)

  1. 복수의 워드선과,
    상기 워드선과 교차하는 방향으로 연장되는 복수의 비트선과,
    상기 워드선과 비트선의 각 교점에 배치되고 1개의 MOS트랜지스터로 이루어지는 전송게이트 및 1개의 커패시터를 갖는 다이내믹형 메모리 셀을 구비하며,
    상기 각 다이내믹형 메모리 셀의 전송게이트 한끝은 상기 비트선에 접속되고, 다른 한끝은 상기 커패시터의 축적노드에 접속되며, 게이트는 상기 워드선에 접속된 반도체기억장치로서,
    상기 복수의 비트선의 인접하는 비트선간에는 각각, 상기 인접하는 비트선과 평행하게 연장되고 또 상기 인접하는 비트선과 동일 배선층에 형성된 차단용 제 1 배선패턴이 배치되는 것을 특징으로 하는 반도체기억장치.
  2. 제 1 항에 있어서,
    적어도 제 1 및 제 2 메모리매트를 구비하며,
    상기 제 1 및 제 2 메모리매트는, 각각 상기 복수의 워드선과, 상기 복수의 비트선과, 상기 복수의 다이내믹형 메모리 셀을 갖고,
    상기 제 1 및 제 2 메모리매트는, 상기 비트선이 연장되는 방향으로 배치되며,
    상기 제 1 메모리매트의 각 비트선과, 이 각 비트선에 대응하는 상기 제 2메모리매트의 각 비트선에 의해 각각 상보 비트선 쌍을 구성하는 오픈 비트선형의 반도체기억장치이고,
    상기 제 1 메모리매트의 각 인접하는 비트선 사이, 및 상기 제 2 메모리매트의 각 인접하는 비트선 사이에는, 각각 상기 차폐용 제 1 배선패턴이 배치되는 것을 특징으로 하는 반도체기억장치.
  3. 제 1 항에 있어서,
    상기 다이내믹형 메모리 셀은, 커패시터가 MOS 트랜지스터로 구성된 병행평판형이며,
    상기 커패시터의 플레이트전극과 상기 복수의 워드선은 동일 공정에서 형성되고,
    상기 커패시터 및 상기 복수 워드선의 상방 배선층에, 상기 복수의 비트선과 상기 제 1 배선패턴이 형성되는 것을 특징으로 하는 반도체기억장치.
  4. 제 3 항에 있어서,
    상기 제 1 배선패턴은, 제 1 메탈배선층에 형성되는 것을 특징으로 하는 반도체기억장치.
  5. 제 1 항에 있어서,
    상기 제 1 배선패턴은, 고정전위로 설정되는 것을 특징으로 하는 반도체기억장치.
  6. 제 5 항에 있어서,
    상기 제 1 배선패턴과 상기 다이내믹형 메모리 셀의 기판은, 공통 전위로 설정되는 것을 특징으로 하는 반도체기억장치.
  7. 제 5 항에 있어서,
    상기 제 1 배선패턴은, 내부전원 발생회로로 이어지는 전원선에 접속되는 것을 특징으로 하는 반도체기억장치.
  8. 제 1 항에 있어서,
    상기 제 1 배선패턴 각각과 교차하고 워드선이 연장되는 방향으로 배치된 복수의 제 2 배선패턴을 가지며,
    상기 제 1 배선패턴은, 각각 상기 제 2 배선패턴과의 각 교점에서 접속되고,
    상기 제 1 및 제 2 배선패턴이 전체적으로 행 및 열로 그물망 형태로 배치되는 것을 특징으로 하는 반도체기억장치.
  9. 제 8 항에 있어서,
    상기 복수의 워드선 중 어느 1개를 선택적으로 활성화시키는 행 선택신호배선을 가지며,
    상기 제 2 배선패턴은, 각각 행 선택신호배선과 평행하게 연장되고 또 상기 행 선택신호배선과 동일 배선층에 형성되는 것을 특징으로 하는 반도체기억장치.
  10. 제 8 항에 있어서,
    상기 제 2 배선패턴은, 각각 상기 2개의 행 선택신호배선별 1개의 비율로, 인접하는 2개의 행 선택신호배선간에 배치되는 것을 특징으로 하는 반도체기억장치.
  11. 제 8 항에 있어서,
    상기 제 1 배선패턴은, 각각 비트선 방향에서 비트선과 상기 다이내믹형 메모리 셀의 전송게이트와의 접속부위별로 분단되며,
    상기 제 2 배선패턴 위층의 배선층에는, 비트선이 연장되는 방향으로 제 3 배선패턴이 형성되고,
    상기 제 2 배선패턴은, 각각 상기 제 3 배선패턴과의 각 교점에서 제 3 배선패턴과 접속되는 것을 특징으로 하는 반도체기억장치.
  12. 복수의 워드선과,
    상기 워드선과 교차하는 방향으로 연장되는 복수의 비트선과,
    상기 워드선과 비트선과의 각 교점에 배치되는 다이내믹형 메모리 셀을 구비하며,
    상기 각 다이내믹형 메모리 셀은 1개의 MOS트랜지스터로 이루어지는 전송게이트와, 축적노드 및 플레이트전극을 갖는 1개의 커패시터를 구비함과 동시에, 상기 전송게이트는 한끝이 상기 비트선에 접속되고 다른 끝이 상기 커패시터의 축적노드에 접속되며 게이트가 상기 워드선에 접속되는 반도체기억장치이며,
    상기 워드선과 상기 다이내믹형 메모리 셀의 플레이트전극은 동일 공정에서 형성되고,
    상기 다이내믹형 메모리 셀의 플레이트전극은,
    공통 워드선에 접속된 다이내믹형 메모리 셀과, 이들 다이내믹형 메모리 셀의 커패시터와 커패시터끼리가 인접하여 배치되는 다른 다이내믹형 메모리 셀을 포함하는 복수의 다이내믹형 메모리 셀 상호간에, 공통 플레이트전극으로 이루어지는 것을 특징으로 하는 반도체기억장치.
  13. 복수의 워드선과,
    상기 워드선과 교차하는 방향으로 연장되는 복수의 비트선과,
    복수의 플레이트전극과,
    상기 워드선과 비트선의 각 교점에 배치되는 다이내믹형 메모리 셀을 갖는 적어도 1개의 서브어레이를 구비하며,
    상기 각 다이내믹형 메모리 셀은, 1개의 MOS트랜지스터로 이루어지는 전송게이트와 축적노드를 갖고, 상기 플레이트전극 중 어느 1개에 접속된 1개의 커패시터를 구비함과 동시에, 상기 전송게이트는 한끝이 상기 비트선에 접속되고 다른 끝이상기 커패시터의 축적노드에 접속되며 게이트가 상기 워드선에 접속된 반도체기억장치로서,
    상기 플레이트전극의 각각은, 상기 워드선간에 워드선과 평행하게 연장되도록 배치되며,
    상기 플레이트전극의 상층 배선층에 상기 플레이트전극과 평행하게 연장되는 플레이트전극 이면배선이 배치되고,
    상기 플레이트전극과 상기 플레이트전극 이면배선이 각각, 동일 메모리매트 내의 복수 개소에서 공통 접속되는 것을 특징으로 하는 반도체기억장치.
  14. 제 13 항에 있어서,
    상기 플레이트전극 이면배선은, 상기 비트선이 배치된 배선층보다 위층 배선층에 형성되는 것을 특징으로 하는 반도체기억장치.
  15. 제 13 항에 있어서,
    상기 복수의 워드선 중 어느 1개를 선택적으로 활성화시키는 행 선택신호배선을 가지며,
    상기 플레이트전극 이면배선은 각각, 상기 행 선택신호배선과 평행하게 연장되고, 또 상기 행 선택신호배선과 동일 배선층에 형성되는 것을 특징으로 하는 반도체기억장치.
  16. 제 13 항에 있어서,
    상기 플레이트전극 이면배선과 상기 플레이트전극은, 복수의 서브어레이 상호간에 위치하는 영역에서 전기적으로 접속되는 것을 특징으로 하는 반도체기억장치.
  17. 제 13 항에 있어서,
    상기 복수의 워드선 중 어느 1개를 선택적으로 활성화시키는 행 선택신호배선을 가지며,
    상기 플레이트전극 이면배선은, 상기 행 선택신호배선 사이에 배치되는 것을 특징으로 하는 반도체기억장치.
  18. 제 13 항에 있어서,
    상기 복수의 플레이트전극 이면배선과 교차되고, 비트선 방향으로 연장되는 복수의 플레이트전위 공급배선을 가지며, 상기 플레이트전극 이면배선과 상기 복수의 플레이트전위 공급배선이 그물망 형태로 배치되고,
    상기 플레이트전극 이면배선과 복수의 플레이트전위 공급배선은 이들 각 교점에서 전기적으로 접속되며,
    상기 복수의 플레이트전위 공급배선을 통해 플레이트전위를 상기 플레이트전극 이면배선에 공급하는 것을 특징으로 하는 반도체기억장치.
  19. 제 13 항에 있어서,
    적어도 제 1 및 제 2 서브어레이를 구비하며,
    상기 제 1 및 제 2 서브어레이는 각각, 상기 복수의 워드선과, 상기 복수의 비트선과, 상기 복수의 다이내믹형 메모리 셀을 구비함과 동시에, 상기 비트선이 연장되는 방향으로 배치되고,
    상기 제 1 서브어레이의 각 비트선과, 이 각 비트선에 대응하는 상기 제 2 서브어레이의 각 비트선으로써 각각 상보 비트선 쌍을 구성하는 오픈 비트선형의 반도체 기억장치로서,
    상기 복수의 비트선과 인접하는 비트선간에 각각 배치되고, 상기 인접하는 비트선과 평행하게 연장하며 또 상기 인접하는 비트선과 동일 배선층에 형성된 차폐용 제 1 배선패턴과,
    상기 제 1 배선패턴의 각각과 교차하며, 이 각 교점에서 접속되고 또 워드선이 연장되는 방향으로 배치된 복수의 제 2 배선패턴과,
    상기 복수의 워드선 중 어느 1개를 선택적으로 활성화시키는 행 선택신호배선을 가지며,
    상기 플레이트전극 이면배선, 상기 제 2 배선패턴 및 상기 행 선택신호배선은, 상호 평행하고 또 동일 배선층에 배치되고,
    상기 행 선택신호배선 사이에, 상기 제 2 배선패턴과 상기 플레이트전극 이면배선이 번갈아 배치되는 것을 특징으로 하는 반도체기억장치.
  20. 복수의 워드선과, 복수의 비트선과, 상기 워드선과 비트선의 각 교점에 배치되고, 상기 워드선 및 비트선에 접속되는 1개의 MOS트랜지스터로 이루어지는 전송게이트 및 축적노드 그리고 플레이트전극을 갖는 1개의 커패시터를 갖는 다이내믹형 메모리 셀을 구비한 적어도 제 1 및 제 2 서브어레이를 가지며,
    상기 제 1 및 제 2 서브어레이가 상기 비트선 방향으로 배치되고, 상기 제 1 서브어레이의 비트선과 제 2 서브어레이의 비트선으로 이루어지는 상보 비트선 쌍을 구성하는 오픈 비트선형의 반도체기억장치로서,
    상기 각 서브어레이에 대해 공통으로 배치되며, 상기 비트선 방향으로 연장되는 복수의 글로벌 비트선과,
    상기 제 1 및 제 2 서브어레이 내의 다이내믹형 메모리 셀의 플레이트전극을 제 1 및 제 2 서브어레이간에서 공통으로 접속하고, 상기 복수의 글로벌 비트선 중 소정의 2개 사이에 상기 글로벌 비트선과 동일한 배선층에 형성된 플레이트전위 공급배선을 구비하는 것을 특징으로 하는 반도체기억장치.
  21. 제 20 항에 있어서,
    상기 복수의 워드선 중 어느 1개를 선택적으로 활성화시키는 행 선택신호배선을 가지며,
    상기 2개의 서브어레이 사이에 위치하는 영역과 이 영역에 인접하는 1개의 서브어레이를 1 단위로 하여, 각 단위마다 상기 플레이트전위 공급배선이 적어도 1개 배치되는 것을 특징으로 하는 반도체기억장치.
  22. 복수의 워드선과,
    상기 워드선과 교차하는 방향으로 연장되는 복수의 비트선과,
    상기 워드선과 비트선의 각 교점에 배치되고, 1개의 MOS트랜지스터로 이루어지는 전송게이트 및 1개의 커패시터를 갖는 다이내믹형 메모리 셀을 구비하며,
    상기 다이내믹형 메모리 셀은,
    커패시터가 MOS트랜지스터로 구성되고,
    전송게이트는 워드선 방향으로 치우친 위치에 배치되며,
    상기 커패시터의 활성영역은 상기 전송게이트 위치와는 반대쪽 부위가 비트선 방향으로 확대된 확대부를 갖고,
    비트선은 상기 전송게이트를 향해 연장되는 돌출부분을 갖는 것을 특징으로 하는 반도체기억장치.
  23. 제 22 항에 있어서,
    상기 다이내믹형 메모리 셀을 워드선 방향으로 2개, 비트선 방향으로 4 개 배치한 8 개의 다이내믹형 메모리 셀을 기본단위로 하고,
    비트선 방향의 4 개의 다이내믹형 메모리 셀은, 왼쪽 끝에 위치하는 다이내믹형 메모리 셀을 기준으로, 좌우반전형, 상하반전형, 상하좌우반전형으로서 오른쪽 방향으로 차례로 배치되어 이루어지며,
    상기 4 개의 다이내믹형 메모리 셀의 워드선 방향에 위치하는 다른 4 개의다이내믹형 메모리 셀은, 상기 4 개의 다이내믹형 메모리 셀의 상하반전형으로서 배치되는 것을 특징으로 하는 반도체기억장치.
  24. 복수의 워드선과, 상기 워드선과 교차하는 방향으로 연장되는 복수의 비트선과, 상기 워드선과 비트선의 각 교점에 배치되고, 상기 워드선 및 비트선에 접속되는 1개의 MOS트랜지스터와 축적노드를 갖는 1개의 커패시터를 갖는 다이내믹형 메모리 셀을 구비한 제 1 및 제 2 서브어레이와,
    상기 제 1 및 제 2 서브어레이 사이에 배치되고 상기 제 1 서브어레이의 비트선과 제 2 서브어레이의 비트선으로 이루어지는 상보 비트선 쌍의 전위차를 증폭시키는 센스앰프 열을 구비한 오픈 비트선형의 반도체기억장치로서,
    상기 제 1 및 제 2 서브어레이 내의 상기 비트선은 소정 층의 배선층에 형성되고,
    상기 센스앰프 열 내로 연장되는 비트선은 상기 소정 층의 배선층과는 다른 배선층에 형성되는 것을 특징으로 하는 반도체기억장치.
  25. 제 24 항에 있어서,
    상기 각 상보 비트선 쌍에서는, 이 상보 비트선 쌍을 구성하는 2개의 비트선 사이의 배선길이 및 배선 폭이 거의 동등한 것을 특징으로 하는 반도체기억장치.
  26. 복수의 워드선과, 상기 워드선과 교차하는 방향으로 연장되는 복수의 비트선과, 상기 워드선과 비트선의 각 교점에 배치되고, 상기 워드선 및 비트선에 접속되는 1개의 MOS트랜지스터와 축적노드를 갖는 1개의 커패시터를 갖는 다이내믹형 메모리 셀을 구비한 제 1 및 제 2 서브어레이와,
    상기 제 1 및 제 2 서브어레이 사이에 배치되고 상기 제 1 서브어레이의 비트선과 제 2 서브어레이의 비트선으로 이루어지는 상보 비트선 쌍의 전위차를 증폭시키는 센스앰프 열을 구비한 오픈 비트선형의 반도체기억장치로서,
    상기 커패시터 및 상기 복수의 워드선 상방의 배선층에 상기 복수의 비트선이 형성되고,
    인접하는 2 조의 상보 비트선 쌍의 피치에 대해 이 2 조의 상보 비트선 쌍에 대응하는 2 조의 센스앰프회로가 비트선 방향으로 나열 배치되는 것을 특징으로 하는 반도체기억장치.
  27. 제 26 항에 있어서,
    상기 제 1 서브어레이의 기수 번째 비트선과, 상기 제 2 서브어레이의 우수 번째 비트선이 상보 비트선 쌍을 구성하며,
    상기 제 1 서브어레이의 우수 번째 비트선과, 상기 제 2 서브어레이의 기수 번째 비트선이 상보 비트선 쌍을 구성하는 것을 특징으로 하는 반도체기억장치.
  28. 제 26 항에 있어서,
    2 조의 상보 비트선 쌍에 대응하는 2 조의 센스앰프회로에 있어서,
    상기 각 센스앰프회로를 구성하는 N채널형 쌍 트랜지스터끼리는 인접하여 배치되고, P채널형 쌍 트랜지스터끼리도 인접하여 배치되는 것을 특징으로 하는 반도체기억장치.
  29. 제 27 항에 있어서,
    상보 비트선 쌍의 위층 배선층에는, 상기 상보 비트선 쌍에 대응하는 2개의 글로벌 비트선이 형성되며,
    상기 상보 비트선 쌍의 단부 근방에는, 이 상보 비트선 쌍을 상기 2개의 글로벌 비트선에 접속시키는 스위치회로가 1개소에 모아져 배치되는 것을 특징으로 하는 반도체기억장치.
  30. 상보 비트선 쌍의 전압차를 증폭시키는 센스앰프회로를 구비한 반도체기억장치로서,
    상기 센스앰프회로를 구성하는 P채널형 또는 N채널형 쌍 트랜지스터의 2개 게이트전극은, 동일 활성영역에서 상호 평행하게 형성되며,
    상기 2개의 게이트전극의 게이트길이는 상기 활성영역의 양단부에서 중앙부보다 길게 설정되는 것을 특징으로 하는 반도체기억장치.
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