JP2022051369A - 半導体記憶装置 - Google Patents

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Abstract

Figure 2022051369000001
【課題】パワー・オン・リード処理に掛かる時間を短くする半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、ユーザデータ及びシステム情報を記憶可能であるプレーンＰ０と、ユーザデータ及びシステム情報を記憶可能なプレーンＰ１と、プレーンＰ０から読み出したシステム情報の偶数ビットデータ又は奇数ビットデータの一方を格納可能なプレーンＰ０のラッチ回路ＡＤＬと、プレーンＰ１から読み出した前ステム情報の偶数ビットデータ又は奇数ビットデータの他方を格納可能なプレーンＰ１のラッチ回路ＡＤＬと、シーケンサ２７を有する。シーケンサ２７は、偶数ビットデータを読み出してプレーンＰ０のラッチ回路ＡＤＬに格納する第１の処理と、奇数ビットデータを読み出してプレーンＰ１のラッチ回路ＡＤＬに格納する第２の処理とを並列に実行する。
【選択図】図１３

Description

本発明の実施形態は、半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリのような不揮発性メモリは、例えば、メモリシステムの起動時に、設定パラメータなどのシステム情報を、所定の記憶領域から読み出すパワー・オン・リード処理を実行する。システム情報のデータ量が増えると、システム情報を読み出す時間が長くなり、パワー・オン・リード処理に掛かる時間が長くなる。
特許第６１９０４６２号号公報
そこで、実施形態は、パワー・オン・リード処理に掛かる時間を短くする半導体記憶装置を提供することを目的とする。
実施形態の半導体記憶装置は、ユーザデータ及びシステム情報を記憶可能であって、前記システム情報は前記ユーザデータの書き込み動作及び読み出し動作に用いられる情報である、第１のメモリセルアレイと、前記ユーザデータ及び前記システム情報を記憶可能な第２のメモリセルアレイと、前記第１のメモリセルアレイから読み出した前記システム情報の偶数ビットデータ又は奇数ビットデータの一方である第１ビットデータを格納可能な第１のラッチ回路と、前記第２のメモリセルアレイから読み出した前記システム情報の前記偶数ビットデータ又は前記奇数ビットデータの他方である第２ビットデータを格納可能な第２のラッチ回路と、前記第１ビットデータを読み出して前記第１のラッチ回路に格納する第１の処理と、前記第２ビットデータを読み出して前記第２のラッチ回路に格納する第２の処理とを並列に実行する制御回路と、を有する。
第１の実施形態に関わるメモリシステムの構成例を示すブロック図である。 第１の実施形態に関わる不揮発性メモリの構成例を示すブロック図である。 第１の実施形態に関わる、３次元構造ＮＡＮＤメモリのブロックの回路構成例を示す図である。 第１の実施形態に関わる３次元構造ＮＡＮＤメモリのブロックの断面図である。 第１の実施形態に関わる、複数のビット線側から平面視したときのメモリセルアレイにおけるブロックの配置を示す図である。 第１の実施形態の閾値領域の一例を示す図である。 第１の実施形態に関わる、センスアンプの具体的な構成の一例を示す回路図である。 第１の実施形態に関わるセンスアンプの動作波形を示す図である。 第１の実施形態に関わる、電圧センス方式におけるセンスアンプの動作波形の一例を示す図である。 第１の実施形態に関わる、電流センス方式の読み出し時における電圧の変化を示す波形図である。 第１の実施形態に関わる、電圧センス方式の読み出し時における電圧の変化を示す波形図である。 第１の実施形態に関わる、複数のビット線における偶数番目のビット線と奇数番目のビット線の配置を模式的に示す図である。 第１の実施形態に関わる、偶数番目のビット線と奇数番目のビット線について、データを別々に読み出す場合を説明するための図である。 第１の実施形態に関わる、２つのプレーンからシステム情報が読み出される処理の流れを示す図である。 第１の実施形態におけるシステム情報の読み出し時間の比較を示す図である。 第１の実施形態の変形例におけるピーク電流の発生タイミングを示す図である。 第２の実施形態に関わる、２つのプレーンからシステム情報が読み出される処理の流れを示す図である。 第２の実施形態におけるシステム情報の読み出し時間を示す図である。 第３の実施形態に関わる、２つのプレーンからシステム情報が読み出される処理の流れを示す図である。 第３の実施形態におけるシステム情報の読み出し時間を示す図である。
以下、図面を参照して実施形態を説明する。
（第１の実施形態）
（メモリシステムの構成）
図１は、第１の実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
不揮発性メモリ２は、データを不揮発に記憶する半導体記憶装置であり、例えば、ＮＡＮＤフラッシュメモリを備えている。本実施形態では、不揮発性メモリ２は、メモリセルトランジスタあたり３ｂｉｔを記憶可能なメモリセルトランジスタを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリである。不揮発性メモリ２は、３次元化されている。
なお、不揮発性メモリ２は、メモリセルトランジスタあたり２ｂｉｔを記憶可能なメモリセルトランジスタを有するＮＡＮＤメモリ、すなわち２ｂｉｔ／Ｃｅｌｌ（ＭＬＣ：Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリ、あるいは、メモリセルトランジスタあたり４ｂｉｔを記憶可能なメモリセルトランジスタを有するＮＡＮＤメモリ、すなわち４ｂｉｔ／Ｃｅｌｌ（ＱＬＣ：Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリであってもよい。
さらになお、不揮発性メモリ２は、メモリセルトランジスタあたり１ｂｉｔを記憶可能なメモリセルトランジスタを有するＮＡＮＤメモリ、すなわち１ｂｉｔ／Ｃｅｌｌ（ＳＬＣ：Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリであってもよい。
メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６により接続される。
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）などを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。
メモリインターフェイス１５は、プロセッサ１２の指示に基づいてユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、例えば、符号化されて符号語として不揮発性メモリ２に格納される。
なお、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域の物理アドレスを指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。
ホストから書き込みリクエストを受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に与える。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。
ホストから読み出しリクエストを受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に与える。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
（不揮発性メモリの構成）
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、２つのメモリセルアレイ２３、２つのセンスアンプ２４、２つのロウデコーダ２５、レジスタ回路２６、シーケンサ２７、電圧生成回路２８、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。
不揮発性メモリ２は、２つのプレーンＰ０，Ｐ１を有するＮＡＮＤメモリである。各プレーンＰ０、Ｐ１は、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５を含む。各プレーンＰ０、Ｐ１は、独立して読み出し動作、書き込み動作、及び消去動作を実行することが可能な単位である。
メモリセルアレイ２３は、複数のブロックを備える。メモリセルアレイ２３は、ユーザデータ及びシステム情報（ＳＩ）を記憶可能である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。
入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。
信号／ＣＥは、不揮発性メモリ２の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥは、書き込みを可能にする。信号ＲＥは、読み出しを可能にする。信号ＷＰは、書き込み及び消去を禁止する。信号Ｒ／Ｂは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ１は、信号Ｒ／Ｂを受けることで、不揮発性メモリ２の状態を知ることができる。
電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。
ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。入出力回路２２は、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。
ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。信号名に付記された"／"は、アクティブ・ローを示す。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１にレディー／ビジー信号／ＲＢを送信する。
レジスタ回路２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ回路２６は、例えばＳＲＡＭから構成される。
シーケンサ２７は、レジスタ回路２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する制御回路である。シーケンサ２７は、レジスタＲを含む。
電圧生成回路２８は、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２８は、生成した電圧を、２つのメモリセルアレイ２３、２つのセンスアンプ２４、及び２つのロウデコーダ２５などに供給する。
各プレーンＰ０，Ｐ１のロウデコーダ２５は、レジスタ回路２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
各プレーンＰ０，Ｐ１のセンスアンプ２４は、レジスタ回路２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプ２４は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプ２４は、データの書き込み時には、書き込みデータをビット線に転送する。
センスアンプ２４は、センスアンプユニット群２４Ａとデータレジスタ２４Ｂを有している。データレジスタ２４Ｂは、データの読み出し時には、センスアンプ２４により検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送するセンスアンプユニット群２４Ａ中のラッチ回路ＸＤＬである。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプ２４へ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。
（メモリセルアレイの構成）
３次元構造ＮＡＮＤメモリのメモリセルアレイ２３は、複数のブロックを含む。図３は、３次元構造ＮＡＮＤメモリのブロックの回路構成例を示す図である。図４は、３次元構造ＮＡＮＤメモリのブロックの断面図である。メモリセルアレイ２３の他のブロックも、図３と同様の回路構成、及び、図４と同様の断面構造を有する。
図３に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択ゲートトランジスタＳＴ１，ＳＴ２とを含む。メモリセルトランジスタＭＴは、ゲートと電荷蓄積層とを備え、データを不揮発に保持する。
なお、メモリセルトランジスタＭＴの個数は８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。選択ゲートトランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、例えばカットオフ特性を高めるために、選択ゲートトランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択ゲートトランジスタを用いてもよい。さらに、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１，ＳＴ２との間など、メモリセルトランジスタＭＴの周期性が乱れる箇所には、ダミーセルトランジスタが設けられていてもよい。
メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択ゲートトランジスタＳＴ１の一端に接続され、他端側のメモリセルトランジスタＭＴ０が、選択ゲートトランジスタＳＴ２の一端に接続されている。
ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。他方で、選択ゲートトランジスタＳＴ２のゲートは、同一ブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。
ＮＡＮＤストリングＮＳを構成するメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲート電極には、それぞれワード線ＷＬ０～ＷＬ７が接続されており、また各ＮＡＮＤストリングＮＳ中のメモリセルトランジスタＭＴｉ（ｉ＝０～ｎ）間は、同一のワード線ＷＬｉ（ｉ＝０～ｎ）によって共通接続されている。すなわち、ブロックＢＬＫ内の各ＮＡＮＤストリングＮＳ中において対応する（図３において、Ｄ３方向の高さが同一となるメモリセルトランジスタＭＴｉの制御ゲート電極は、同一のワード線ＷＬｉに接続される。なお、以下の説明では、ＮＡＮＤストリングＮＳを単に「ストリング」という場合がある。
ＮＡＮＤストリングＮＳの選択ゲートトランジスタＳＴ１の他端（メモリセルトランジスタＭＴ７と接続されていない側の端部）は、ｍ本のビット線のいずれかに接続される。ビット線ＢＬは、同一ブロックＢＬＫ内において各ストリングユニットＳＵ０～ＳＵ３中のいずれかの位置ＮＡＮＤストリングＮＳに共通接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、対応するＮＡＮＤストリングＮＳに共通接続される。また、選択ゲートトランジスタＳＴ２の他端（メモリセルトランジスタＭＴ０と接続されていない側の端部）は、ソース線ＣＥＬＳＲＣに接続される。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。
上述した通り、同一のブロックＢＬＫ内にあるメモリセル（メモリセルトランジスタＭＴ）のデータは、一括して消去される。一方、データの読み出し及び書き込みは、メモリセルグループＭＧ単位（または、ページ単位）で行われる。本明細書では、１つのワード線ＷＬｉに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルをメモリセルグループＭＧと定義する。読み出し動作及び書き込み動作時において、物理アドレスに応じて、１本のワード線ＷＬｉおよび１本のセレクトゲート線ＳＧＤが選択され、メモリセルグループＭＧが選択される。
各プレーンＰ０，Ｐ１は、ユーザデータ領域とＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）領域を含む。ユーザデータ領域は、ユーザデータを記憶可能であり、メモリシステムのユーザからアクセス可能である。ＲＯＭ領域は、システム情報（ＳＩ）を記憶可能であり、一般に、メモリシステムのユーザからアクセスされない。
図２に示すように、各プレーンＰ０，Ｐ１のメモリセルアレイ２３の一部が、ＲＯＭ領域として使用される。ＲＯＭ領域は、ここでは、メモリセルアレイ２３に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの少なくとも一部の記憶領域である。以下、ＲＯＭ領域を有するブロックＢＬＫを、ＲＯＭブロックＲＯＭＢＬＫという。各プレーンＰ０，Ｐ１において、２つ以上のブロックＢＬＫがＲＯＭ領域として使用されてもよい。すなわち、各プレーンＰ０，Ｐ１は２つ以上のＲＯＭブロックＲＯＭＢＬＫを含んでいてもよい。
ＲＯＭ領域は、例えば、不揮発性メモリ２が動作するために必要なシステム情報を記憶する。システム情報は、例えば、ユーザデータの書き込み動作及び読み出し動作を制御するために用いられる情報である。不揮発性メモリ２が動作するために必要なシステム情報は、各種の設定パラメータであり、例えば、不良ブロック（使用不可のブロック）情報、タイミング情報、カラムリダンダンシ情報、トリミング情報である。トリミング情報は、例えば所定の電圧を生成するためのパラメータである。
不揮発性メモリ２は製造後、評価され、不良ブロック（使用不可のブロック）情報、カラムリダンダンシ情報、トリミング情報などが、システム情報として、ＲＯＭ領域に記憶される。システム情報ＳＩは、不揮発性メモリ２からメモリコントローラ１へ送信され、ＲＡＭ１１に格納される。
パワー・オン・リードは、メモリシステムまたは不揮発性メモリ２が起動後に実行される、ＲＯＭ領域からシステム情報（ＳＩ）を読み出すための読み出し処理である。パワー・オン・リードは、例えば、メモリシステムが起動後に最初に実行されるデータの読み出し処理である。不揮発性メモリ２は、パワー・オン・リードによりＲＯＭ領域から読み出されたシステム情報を用いて、ユーザデータの書き込み動作及び読み出し動作を制御する。
すなわち、不揮発性メモリ２が動作するために必要なシステム情報は、ＲＯＭブロックＲＯＭＢＬＫに予め書き込まれている。パワー・オン・リードによって、システム情報は、ＲＯＭブロックＲＯＭＢＬＫから読み出される。
図４において、Ｄ１方向はビット線ＢＬの延伸する方向に対応し、Ｄ２方向は、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳの延伸する方向に対応し、Ｄ３方向はワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳの積層方向に対応する。また、Ｄ１方向は半導体基板１００の表面に平行であり、Ｄ２方向は半導体基板１００の表面に平行かつＤ１方向に直交し、Ｄ３方向は半導体基板１００の表面に垂直かつＤ１方向及びＤ２方向に直交する。
図４に示すように、ｐ型ウェル領域（Ｐ－ｗｅｌｌ）上に複数のＮＡＮＤストリングＮＳが形成されている。すなわち、ｐ型ウェル領域上には、セレクトゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬｉとして機能する複数の配線層３３２、およびセレクトゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。
そして、これらの配線層３３３，３３２，３３１を貫通してｐ型ウェル領域に達するメモリホール３３４が形成されている。メモリホール３３４の側面には、ブロック絶縁膜３３５、電荷蓄積層３３６、およびゲート絶縁膜３３７が順次形成され、更にメモリホール３３４内に導電体柱３３８が埋め込まれている。導電体柱３３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択ゲートトランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。
各ＮＡＮＤストリングＮＳにおいて、ｐ型ウェル領域上に選択ゲートトランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択ゲートトランジスタＳＴ１が形成されている。導電体柱３３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。導電体柱３３８の上側には、導電体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。
さらに、ｐ型ウェル領域の表面内には、ｎ＋型不純物拡散層およびｐ＋型不純物拡散層が形成されている。ｎ＋型不純物拡散層上にはコンタクトプラグ３４０が形成され、コンタクトプラグ３４０上には、ソース線ＣＥＬＳＲＣとして機能する配線層が形成される。また、ｐ＋型不純物拡散層上にはコンタクトプラグ３４１が形成され、コンタクトプラグ３４１上には、ウェル線ＣＰＷＥＬＬとして機能する配線層が形成される。
以上の図４に示した構成が、図４の紙面の奥行き方向（Ｄ２方向）に複数配列されており、奥行き方向に一列に並ぶ複数のＮＡＮＤストリングの集合によって、１つのストリングユニットＳＵが形成される。
図５は、複数のビット線ＢＬ側から平面視したときのメモリセルアレイ２３におけるブロックの配置を示す図である。
Ｄ３方向からメモリセルアレイ２３を見たとき、複数のビット線ＢＬは、互いに平行に配置されている。複数のブロックＢＬＫは、ビット線ＢＬの延伸する方向に連設されている。各ブロックＢＬＫは、ビット線ＢＬに直交する方向に伸びるように形成されている。
ここでは、各プレーンＰ０，Ｐ１のメモリセルアレイ２３は、ｎ個のブロックＢＬＫを有している。
ＲＯＭブロックＲＯＭＢＬＫは、Ｄ１方向に並んだ複数のブロックＢＬＫの略真ん中のブロックである。図５では、Ｄ１方向に並んだブロックＢＬＫ０からブロックＢＬＫ（ｎ－１）の中の略真ん中のブロックＢＬＫ（ｎ／２）が、ＲＯＭ領域を有するＲＯＭブロックＲＯＭＢＬＫである。
ｎが例えば、２０００であれば、ブロックＢＬＫ０～ブロックＢＬＫ１９９９であり、ＲＯＭブロックＲＯＭＢＬＫは、１０００番目のブロックＢＬＫ１０００である。
（メモリセルトランジスタの閾値分布）
メモリセルトランジスタＭＴへのデータの書き込み動作は、大まかにはプログラム動作とベリファイ動作とを含む。プログラム動作は、電子を電荷蓄積層３３６に注入することによりメモリセルトランジスタＭＴの閾値電圧Ｖｔｈを上昇させる（または注入を禁止することで閾値電圧Ｖｔｈを維持させる）動作のことである。プログラム動作時には、シーケンサ２７は、ロウデコーダ２５を制御して対象のメモリセルトランジスタＭＴに接続されたワード線ＷＬにプログラム電圧Ｖｐｇｍを印加し、センスアンプ２４を制御して対象のメモリセルトランジスタＭＴに接続されたビット線ＢＬに、書き込むデータに対応したビット線電圧を印加する。
図６は、本実施形態の閾値領域の一例を示す図である。図６の上図では、３ｂｉｔ／ＣｅｌｌのメモリセルトランジスＭＴの閾値分布例を示している。不揮発性メモリ２では、メモリセルの電荷蓄積膜に蓄えられた電荷量により情報を記憶する。各メモリセルは、電荷量に応じた閾値電圧Ｖｔｈを有する。そして、メモリセルに記憶する複数のデータ値を、閾値電圧Ｖｔｈの複数の領域（閾値領域）にそれぞれ対応させる。
図６の上図の、Ｅｒ、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇと記載した８つの分布（山型）は、８つの閾値領域内のそれぞれの閾値分布を示している。このように、３ｂｉｔ／ＣｅｌｌのメモリセルトランジスＭＴは、７つの境界によって仕切られた閾値分布を有している。図１２の横軸は閾値電圧Ｖｔｈを示し、縦軸はメモリセル数（セル数）の分布を示している。
本実施形態では、閾値電圧ＶｔｈがＶｒ１以下となる領域を領域Ｅｒとよび、閾値電圧ＶｔｈがＶｒ１より大きくＶｒ２以下となる領域を領域Ａとよび、閾値電圧ＶｔｈがＶｒ２より大きくＶｒ３以下となる領域を領域Ｂとよび、閾値電圧ＶｔｈがＶｒ３より大きくＶｒ４以下となる領域を領域Ｃとよぶ。また、本実施形態では、閾値電圧ＶｔｈがＶｒ４より大きくＶｒ５以下となる領域を領域Ｄとよび、閾値電圧ＶｔｈがＶｒ５より大きくＶｒ６以下となる領域を領域Ｅとよび、閾値電圧ＶｔｈがＶｒ６より大きくＶｒ７以下となる領域を領域Ｆとよび、閾値電圧ＶｔｈがＶｒ７より大きい領域を領域Ｇとよぶ。
また、領域Ｅｒ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇに対応する閾値分布をそれぞれ分布Ｅｒ，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ（第１～第８の分布）と呼ぶ。Ｖｒ１～Ｖｒ７は、各領域の境界となる閾値電圧Ｖｔｈである。
図６の下図では、１ｂｉｔ／ＣｅｌｌのメモリセルトランジスＭＴの閾値分布例を示している。図６の下図の、Ｅｒ、Ａと記載した２つの分布（山型）は、２つの閾値領域内のそれぞれの閾値分布を示している。このように、１ｂｉｔ／ＣｅｌｌメモリセルトランジスＭＴは、１つの境界によって仕切られた閾値分布を有している。
不揮発性メモリ２では、メモリセルの複数の閾値領域（すなわち閾値分布）に複数のデータ値をそれぞれ対応させる。この対応をデータコーディングという。このデータコーディングをあらかじめ定めておき、データの書き込み（プログラム）時には、データコーディングに従って記憶するデータ値に応じた閾値領域内となるようにメモリセルに電荷を注入する。そして、読み出し時には、メモリセルに読み出し電圧を印加し、読み出し電圧よりメモリセルの閾値が低いか高いかにより、データが決定される。
不揮発性メモリ２は、例えば、第１モードと第２モードの２つの動作モードを有する。第１モードは、例えば、メモリセルトランジスＭＴが３ｂｉｔデータを記憶している場合に適用されるＴＬＣモードであり、第２モードは、メモリセルトランジスＭＴが１ｂｉｔデータを記憶している場合に適用されるＳＬＣモードである。
例えば、各プレーンＰ０，Ｐ１のユーザデータ領域においては、メモリセルトランジスＭＴは３ｂｉｔ／Ｃｅｌｌの閾値分布を持つ。各プレーンＰ０，Ｐ１のユーザデータ領域へのデータの書き込み動作及びユーザデータ領域からのデータの読み出し動作は、第１モードで実行される。なお、各プレーンＰ０，Ｐ１のユーザデータ領域においては、メモリセルトランジスＭＴは４ｂｉｔ／Ｃｅｌｌ、３ｂｉｔ／Ｃｅｌｌ、２ｂｉｔ／Ｃｅｌｌまたは１ｂｉｔ／Ｃｅｌｌいずれの閾値分布を持っていてもよいし、それらが組み合わされていてもよい。
例えば、各プレーンＰ０，Ｐ１のＲＯＭ領域においては、メモリセルトランジスＭＴは１ｂｉｔ／Ｃｅｌｌの閾値分布を持つ。各プレーンＰ０，Ｐ１のＲＯＭ領域へのデータの書き込み及びＲＯＭ領域からのデータの読み出しは、第２モードで実行される。なお、各プレーンＰ０，Ｐ１のＲＯＭ領域においては、メモリセルトランジスＭＴは４ｂｉｔ／Ｃｅｌｌ、３ｂｉｔ／Ｃｅｌｌ、２ｂｉｔ／Ｃｅｌｌまたは１ｂｉｔ／Ｃｅｌｌいずれの閾値分布を持っていてもよいし、それらが組み合わされていてもよい。ただし、ＲＯＭ領域は、ユーザデータ領域に比べて、高い信頼性が求められる。従って、１ｂｉｔ／ＣｅｌｌのメモリセルトランジスＭＴまたは２ｂｉｔ／ＣｅｌｌのメモリセルトランジスＭＴを用いることが好ましい。
第２モードでは、図６の下図に示すように、閾値レベルは１つであり、０又は１の２値データが各メモリセルトランジスタＭＴに記憶される。
（センスアンプ）
不揮発性メモリ２において、メモリセルトランジスＭＴへのデータの書き込み及びメモリセルトランジスＭＴからのデータの読み出しのとき、センスアンプ２４が用いられる。
不揮発性メモリ２において、メモリセルトランジスＭＴからのデータの読み出しは、電流センス方式と電圧センス方式のいずれかにより行われる。電流センス方式は、ビット線ＢＬに流れる電流の発生をセンスする方式である。電圧センス方式は、ビット線ＢＬの電圧変動をセンスする方式である。
電流センス方式は、例えば、高速動作のために、選択ワード線ＷＬの全ビット線ＢＬについてセンスアンプ２４にデータが読み出される。電圧センス方式は、例えば、読み出し精度の確保のために、選択ワード線ＷＬの全ビット線ＢＬのうち、偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏについて、センスアンプ２４に別々にデータが読み出される。なお、電流センス方式においても、センスアンプ２４が、偶数番目のビット線ＢＬｅについてのみ読み出す、あるいは奇数番目のビット線ＢＬｏについてのみ読み出すようにしてもよい。
例えば、前述の第１モードにおいては、ユーザデータ領域のメモリセルトランジスＭＴからのデータの読み出しは、電流センス方式により行われる。また、例えば、前述の第２モードにおいては、ＲＯＭ領域のメモリセルトランジスＭＴからのデータの読み出しは、電圧センス方式により行われる。なお、第１モードにおけるデータの読み出しが電圧センス方式により行われてもよいし、第２モードにおけるデータの読み出しが電流センス方式により行われてもよい。ただし、ユーザデータ領域に対して行われる第１モードの読み出しは、高速に行うことが求められる。従って、ユーザデータ領域に対して行われる第１モードの読み出しは、電流センス方式により行われることが好ましい。また、ＲＯＭ領域に対して行われる第２モードの読み出しは、ユーザデータ領域に対して行われる第１モードの読み出しに比べて、高い信頼性が求められる。従って、ＲＯＭ領域に対して行われる第２モードの読み出しは、電圧センス方式により行われることが好ましい。
図７は、図２中のセンスアンプ２４の具体的な構成の一例を示す回路図である。
センスアンプ２４は、ビット線ＢＬ０～ＢＬ（ｍ－１）にそれぞれ関連付けられた複数のセンスアンプユニットＳＡＵを含む。図７は、１つのセンスアンプユニットＳＡＵの詳細な回路構成を示している。
センスアンプユニットＳＡＵは、図７に示すように、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬを含んでいる。センスアンプ部ＳＡ並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬは、互いにデータを受信可能なようにバスＬＢＵＳによって接続される。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬは、読み出し及び書き込みデータを一時的に保持する。ラッチ回路ＸＤＬは、シーケンサ２７に接続され、センスアンプユニットＳＡＵとシーケンサ２７との間でデータの入出力に使用される。
ラッチ回路ＳＤＬは、例えばインバータ５０，５１及びｎチャネルＭＯＳトランジスタ５２，５３を含んでいる。インバータ５０の入力ノード及びインバータ５１の出力ノードはノードＬＡＴに接続される。インバータ５１の入力ノード及びインバータ５０の出力ノードはノードＩＮＶに接続される。インバータ５０，５１によって、ノードＩＮＶ，ＬＡＴのデータが保持される。シーケンサ２７からの書き込みデータは、ノードＬＡＴに供給される。ノードＩＮＶにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データである。
トランジスタ５２のドレイン・ソース路の一端はノードＩＮＶに接続され、他端はバスＬＢＵＳに接続される。また、トランジスタ５３のドレイン・ソース路の一端はノードＬＡＴに接続され、他端はバスＬＢＵＳに接続される。トランジスタ５３のゲートには制御信号ＳＴＬが入力され、トランジスタ５２のゲートには制御信号ＳＴＩが入力される。
なお、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ及びＸＤＬの回路構成はラッチ回路ＳＤＬと同様のため、説明を省略する。なお、センスアンプユニットＳＡＵに供給される各種制御信号は、シーケンサ２７から与えられるものである。
センスアンプ部ＳＡは、例えば、ｐチャネルＭＯＳトランジスタ４０、ｎチャネルＭＯＳトランジスタ４１～４８、及びキャパシタ４９を含んでいる。
センスアンプ部ＳＡは、読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。また、センスアンプ部ＳＡは、プログラム動作において、対応するビット線ＢＬを書き込むデータ“０”，“１”に応じた電圧値に設定する。
センスアンプ部ＳＡにおいて、プログラム動作には、トランジスタ４０～４４が関係する。内部電源電圧である電圧ＶＤＤを供給する電源線とノードＣＯＭとの間には、トランジスタ４０のソース・ドレイン路及びトランジスタ４１のドレイン・ソース路が直列接続される。また、ノードＣＯＭと接地電圧である電圧ＶＳＳを供給するノードＳＲＣとの間には、トランジスタ４４のドレイン・ソース路が接続される。また、ノードＣＯＭとビット線ＢＬとの間にはトランジスタ４２のドレイン・ソース路及びトランジスタ４３のドレイン・ソース路が直列接続される。
トランジスタ４０，４４のゲートはノードＩＮＶに接続される。従って、“０”データに対応してノードＬＡＴがローレベル（以下、“Ｌ”という）の場合には、ＩＮＶはハイレベル（以下、“Ｈ”という）に維持されており、トランジスタ４０がオフでありトランジスタ４４がオンである。逆に、“１”データに対応してノードＬＡＴが“Ｈ”の場合には、ノードＩＮＶは“Ｌ”に維持されており、トランジスタ４０がオンでありトランジスタ４４がオフである。
プログラム動作時には、トランジスタ４５，４６のゲートにそれぞれ供給される制御信号ＨＬＬ，ＸＸＬは“Ｌ”であり、トランジスタ４５，４６はオフである。トランジスタ４１に供給される制御信号は“Ｈ”であり、トランジスタ４１はオンである。また、通常プログラム動作時には、制御信号ＢＬＣ，ＢＬＳによって、トランジスタ４２，４３は導通する。
従って、“０”データがノードＬＡＴに保持されると、トランジスタ４０はオフでトランジスタ４４がオンとなって、ノードＳＲＣからの電圧ＶＳＳ（例えば０Ｖ）等のビット線電圧Ｖｂｌ＿Ｌがビット線ＢＬに供給される。また、“１”データがノードＬＡＴに保持されると、トランジスタ４０はオンでトランジスタ４４がオフとなって、トランジスタ４２，４３に与える制御信号ＢＬＣ，ＢＬＳに応じて、例えば、２．５Ｖ等のビット線電圧Ｖｂｌ＿Ｈがビット線ＢＬに供給される。
プログラム電圧Ｖｐｇｍがプログラム対象のワード線ＷＬには印加されたとき、書き込み対象メモリセルトランジスタＭＴでは、対応するビット線ＢＬの電位に応じて、電荷蓄積層３３６への電子の蓄積が行われる。“０”データのとき、ビット線ＢＬには電圧ＶＳＳが与えられるので、選択ワード線ＷＬへのプログラム電圧Ｖｐｇｍにより、書き込み対象メモリセルトランジスタの電荷蓄積層３３６への電子の蓄積が行われる。“１”データのとき、ビット線ＢＬには２．５Ｖ等のビット線電圧Ｖｂｌ＿Ｈが与えられるので、選択ワード線ＷＬへのプログラム電圧Ｖｐｇｍにより、書き込み対象メモリセルトランジスタの電荷蓄積層３３６への電子の蓄積は行われない。
各セルの閾値電圧Ｖｔｈがターゲットレベルに達したか否かが、ベリファイ動作によって、判定される。ベリファイ動作は、読み出し動作と同じである。
読み出し動作には、センスアンプ部ＳＡの全てのトランジスタ４０～４８及びキャパシタ４９が関係する。トランジスタ４０のドレインとノードＣＯＭとの間にはトランジスタ４５のドレイン・ソース路及び４６のドレイン・ソース路が直列接続される。また、バスＬＢＵＳと基準電位点との間には、トランジスタ４８のドレイン・ソース路及びトランジスタ４７のドレイン・ソース路が直列接続される。トランジスタ４５のソースとトランジスタ４６のドレインとはセンスノードＳＥＮに接続され、センスノードＳＥＮはトランジスタ４７のゲートに接続される。トランジスタ４５～４８のゲートには、それぞれ制御信号ＨＬＬ、ＸＸＬ、センスノードＳＥＮの電圧又は制御信号ＳＴＢが印加される。センスノードＳＥＮはキャパシタ４９を介してクロックＣＬＫが印加される。
データの読み出しは、ロウデコーダ２５によって、選択ワード線ＷＬに読み出し電圧を印加すると共に、センスアンプ２４によって、ビット線ＢＬに読み出されたデータをセンスして、読み出したデータが"０"であるか"１"であるかを判定することで行われる。なお、非選択ワード線ＷＬに接続されたメモリセルトランジスタを導通させるために、ロウデコーダ２５は、非選択ワード線ＷＬには各メモリセルトランジスタをオンにするために必要な十分に高い電圧ＶＲＥＡＤを与える。なお、隣接ワード線については、隣接ワード線に接続されたメモリセルトランジスタの導通を容易にするために、電圧ＶＲＥＡＤよりも若干高い電圧ＶＲＥＡＤＫを与えてもよい。
電流センス方式における読み出しにおいて、ロウデコーダ２５は、選択ワード線ＷＬに、読み出し電圧を印加し、非選択ワード線ＷＬに、電圧ＶＲＥＡＤ又はＶＥＲＥＤＫを印加する。読み出し動作時には、センスアンプ２４は、ビット線ＢＬを一定の電圧（例えば、０．５Ｖ）に固定すると共に、センスノードＳＥＮをビット線ＢＬの電圧よりも高い所定のプリチャージ電圧Ｖｐｒｅに充電する。この状態で、シーケンサ２７は、センスノードＳＥＮをビット線ＢＬに接続する。そうすると、センスノードＳＥＮからビット線ＢＬに電流が流れ、センスノードＳＥＮの電圧は次第に低下する。
センスノードＳＥＮの電圧は、対応するビット線ＢＬに接続されたメモリセルトランジスタの閾値電圧Ｖｔｈの状態に応じて変化する。即ち、メモリセルトランジスタの閾値電圧Ｖｔｈが読み出し電圧よりも低いときは、メモリセルトランジスタはオン状態であり、メモリセルトランジスタに大きなセル電流が流れ、センスノードＳＥＮの電圧が低下する速度は速くなる。また、メモリセルトランジスタの閾値電圧Ｖｔｈが読み出し電圧よりも高いときは、メモリセルトランジスタはオフ状態であり、メモリセルトランジスタに流れるセル電流は、小さいか、又は、メモリセルトランジスタにセル電流が流れず、センスノードＳＥＮの電圧が低下する速度は遅くなる。
このようなセンスノードＳＥＮの電圧低下の速度の差を利用して、メモリセルトランジスタの書き込みの状態が判定されて、結果がデータラッチ回路に記憶される。例えば、センスノードＳＥＮの電荷を放電し始める放電開始時（後述するｔ３）から所定の第１期間が経過した第１時点（後述するｔ４）で、センスノードＳＥＮの電圧がローレベル（以下、"Ｌ"）であるかハイレベル（以下、"Ｈ"）であるかが判定される。例えば、メモリセルトランジスタの閾値電圧Ｖｔｈが読み出し電圧よりも低い場合には、メモリセルトランジスタは完全オン状態であり、メモリセルトランジスタに大きなセル電流が流れる。このため、センスノードＳＥＮの電圧は、急速に低下し、電圧降下量は比較的大きく、第１時点において、センスノードＳＥＮが"Ｌ"になる。
また、メモリセルトランジスタの閾値電圧Ｖｔｈが読み出し電圧よりも高い場合には、メモリセルトランジスタはオフ状態であり、メモリセルトランジスタに流れるセル電流は、非常に小さいか、又は、メモリセルトランジスタにセル電流が流れない。このため、センスノードＳＥＮの電圧は、非常に緩やかに低下し、電圧降下量は比較的小さく、第１時点において、センスノードＳＥＮは、"Ｈ"のままとなる。
このように、ロウデコーダ２５により選択ワード線に読み出し電圧を印加しながら、センスアンプユニット群２４ＡがセンスノードＳＥＮの状態を監視することで、メモリセルトランジスタの閾値電圧Ｖｔｈが読み出し電圧よりも高いか低いかが判定される。従って、各レベル相互間の電圧を読み出し電圧として選択ワード線ＷＬに印加することで、各メモリセルトランジスタのレベルを判定し、各レベルに割り当てたデータを読み出すことができる。
図８Ａは、電流センス方式におけるセンスアンプ２４の動作波形の一例を示す図である。まず、ロウデコーダ２５は、選択ワード線ＷＬに、読み出し電圧として目標ステートに対応したＶｖを印加し、非選択ワード線ＷＬに、読み出し電圧Ｖｖよりも高い非選択読み出し電圧Ｖｐａｓｓ（例えば、５～７Ｖ）を印加する。
読み出し動作時には、シーケンサ２７は、先ずノードＩＮＶを“Ｌ”にして、トランジスタ４０をオンにする。また、制御信号ＢＬＸによってトランジスタ４１をオンにすると共に、制御信号ＢＬＣ及び制御信号ＢＬＳを所定の電圧に設定することで、ビット線ＢＬを一定の電圧（例えば、０．５Ｖ）に固定する。また、制御信号ＨＬＬを所定電圧に設定することで、センスノードＳＥＮをビット線ＢＬの電圧よりも高い所定のプリチャージ電圧Ｖｐｒｅに充電する。この状態で、制御信号ＸＸＬを“Ｈ”にすると（ｔ３）、センスノードＳＥＮからトランジスタ４６、４２及び４３を介してビット線ＢＬに電流が流れ、センスノードＳＥＮの電圧は次第に低下する。
センスノードＳＥＮの電圧は、読み出し対象のメモリセル（選択メモリセル）の閾値電圧Ｖｔｈの状態に応じて変化する。即ち、選択メモリセルの閾値電圧Ｖｔｈが読み出し電圧Ｖｖよりも低いときは、選択メモリセルはオン状態であり、選択メモリセルに大きなセル電流が流れ、センスノードＳＥＮの電圧が低下する速度は速くなる。また、選択メモリセルの閾値電圧Ｖｔｈが読み出し電圧Ｖｖよりも高いときは、選択メモリセルはオフ状態であり、選択メモリセルに流れるセル電流は、小さいか、又は、選択メモリセルにセル電流が流れず、センスノードＳＥＮの電圧が低下する速度は遅くなる。
そこで、センスノードＳＥＮの電荷を放電し始める放電開始時ｔ３から第１期間が経過した第１時点ｔ４、即ち、制御信号ＸＸＬを"Ｈ"にしてから第１期間が経過した時点で、制御信号ＸＸＬを"Ｌ"にするとともに、制御信号ＳＴＢを"Ｈ"にしてトランジスタ４８をオンにすると、センスノードＳＥＮの電圧が"Ｌ"であるか"Ｈ"であるかに応じてトランジスタ４７がオン，オフする。制御信号ＳＴＢを"Ｈ"にしてトランジスタ４８をオンにすると、センスノードＳＥＮの電位に応じて、トランジスタ４７がオン又はオフとなり、バスＬＢＵＳが更新される。なお、ビット線ＢＬの電圧は、オン状態のメモリセルトランジスタに接続されているかオフ状態のメモリセルトランジスタに接続されているかに関わらず、
制御信号ＢＬＣに応じた一定の電圧に維持される（ほとんど電圧が低下しない）。
読み出し電圧を変化させながら、各メモリセルトランジスタのレベルを判定することにより、センスアンプ２４においてデータの読み出しが行われる。
電圧センス方式における読み出しにおいても、ロウデコーダ２５は、選択ワード線ＷＬに、読み出し電圧を印加し、非選択ワード線ＷＬに、電圧ＶＲＥＡＤ又はＶＲＥＡＤＫを印加する。また、ロウデコーダ２５は、選択ストリングＳＵに対応する選択ゲート線ＳＧＤに電圧ＶＲＥＡＤを印加するとともに、非選択ストリングＳＵに対応する選択ゲート線ＳＧＤと選択ゲート線ＳＧＳに電圧ＶＳＳを印加する。さらに、センスアンプ２４は、ビット線ＢＬを充電する。これらの電圧の印加が完了した後で、センスアンプ２４は、ビット線ＢＬをフローティング状態にし、ロウデコーダ２５は、選択ゲート線ＳＧＳに電圧ＶＲＥＡＤを印加する。そうすると、オン状態のメモリセルトランジスタに接続されたビット線ＢＬは電圧ＶＳＳに放電され、オフ状態のメモリセルトランジスタに接続されたビット線ＢＬは電圧が維持される（ＶＳＳには放電されない）。
図８Ｂは、電圧センス方式におけるセンスアンプ２４の動作波形の一例を示す図である。ビット線ＢＬが充電された後、フローティング状態にされた時点ｔ１１以降の時刻ｔ１２において選択ゲート線ＳＧＳに電圧ＶＲＥＡＤを印加されると、オン状態のメモリセルトランジスタに接続されたビット線ＢＬは電圧ＶＳＳに放電され、オフ状態のメモリセルトランジスタに接続されたビット線ＢＬは電圧が維持される（ＶＳＳには放電されない）。
その後、センスノードＳＥＮの電荷を放電し始める放電開始時ｔ１３から第２期間が経過した第２時点ｔ１４、即ち、制御信号ＸＸＬを"Ｈ"にしてから第２期間が経過した時点で、制御信号ＸＸＬを"Ｌ"にするとともに、制御信号ＳＴＢを"Ｈ"にしてトランジスタ４８をオンにすると、センスノードＳＥＮの電圧が"Ｌ"であるか"Ｈ"であるかに応じてトランジスタ４７がオン，オフする。
図９は、電流センス方式の読み出し時における電圧の変化を示す波形図である。横軸は時間であり、縦軸は、電圧である。図９は、あるページが読み出される場合に、読み出し対象のワード線ＷＬｎの電圧が３回変化される場合を示す。
電流センス方式の読み出しにおいては、一連の読み出しの開始時において、選択ゲート線ＳＧＳ、ＳＧＤ及び全ワード線ＷＬに例えばＶＲＥＡＤ（５Ｖ）程度の所定の電圧を印加するリードスパイク期間が設けられる。その後、リードスパイク期間の終了後に、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤの電圧をＶＳＳ程度に立ち下げるとともに、メモリセルトランジスタのデータの読み出しを行うために、選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤと選択ゲート線ＳＧＳに、ＶＲＥＡＤ程度の電圧を印加し続けながら、読み出し電圧ＶＣＧＲＶを正方向に遷移させる。
図１０は、電圧センス方式の読み出し時における電圧の変化を示す波形図である。横軸は時間であり、縦軸は、電圧である。
例えば、システム情報等は、１ｂｉｔ／ＣｅｌｌでＲＯＭ領域に書き込まれる。すなわち、システム情報等は、ＲＯＭ領域に、２値データ（すなわち１ビットデータ）として書き込まれる。
電圧センス方式の読み出しにおいては、選択ワード線ＷＬに読み出し電圧ＶＣＧＲＶを印加する。また、選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤと選択ワード線ＷＬを除く全ワード線ＷＬにＶＲＥＡＤ程度の電圧を印加するとともに、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤと選択ゲート線ＳＧＳにＶＳＳ程度の電圧を印加する。そして、それらの電圧の印加が完了した後で、選択ゲート線ＳＧＳにＶＲＥＡＤ程度の電圧を印加する。
複数のビット線ＢＬは、ブロックＢＬＫ内のビット線ＢＬにおいて端から順番に数えたときに、偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏを有する。システム情報の読み出し精度の確保のために、システム情報の偶数ビットデータと奇数ビットデータは、別々に読み出される。
本実施形態では、後述するように２つのデータ部（ｄｆ１，ｄｆ２）の偶数番目（偶数番目のビット線ＢＬｅ）のデータ同士で比較し、かつ奇数番目（奇数番目のビット線ＢＬｏ）のデータ同士で比較することによって、システム情報に誤りがないかをチェックすることができるように、システム情報は、システム情報領域に記憶される。
図１１は、複数のビット線ＢＬにおける偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏの配置を模式的に示す図である。
図１２は、偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏについて、データを別々に読み出す場合を説明するための図である。
センスアンプ２４は、図１２の上側に示すように、最初に偶数番目のビット線ＢＬｅ（斜線で示す）のデータを読み出し、その後、図１２の下側に示すように、奇数番目のビット線ＢＬｏ（斜線で示す）のデータを読み出すことができる。あるいは、最初に奇数番目のビット線ＢＬｏ（斜線で示す）のデータを読み出し、その後、偶数番目のビット線ＢＬｅ（斜線で示す）のデータを読み出してもよい。
偶数番目のビット線ＢＬｅについてデータの読み出しが行われるとき、奇数番目のビット線ＢＬｏに、例えば電圧ＶＳＳが印加される。各偶数番目のビット線ＢＬｅを、両側の２本の奇数番目のビット線ＢＬｏによりシールドするためである。
同様に、奇数番目のビット線ＢＬｏについてデータの読み出しが行われるとき、偶数番目のビット線ＢＬｅに、例えば電圧ＶＳＳが印加される。各奇数番目のビット線ＢＬｏを、両側の２本の偶数番目のビット線ＢＬｅによりシールドするためである。
よって、シーケンサ２７は、センスアンプ２４を制御することにより、偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏを独立して読み出すことができる。
（システム情報の読み出し）
次に、システム情報の読み出しについて説明する。
上述したように、システム情報は、不良ブロック（使用不可のブロック）情報、カラムリダンダンシ情報、トリミング情報などを含む。システム情報は、不揮発性メモリ２が動作するために必要な情報である。
よって、システム情報は、読み出した情報に誤りがないかをチェックできるように、２つに分割された２つのデータ部に同じデータを含む。システム情報は、１ページに記憶される。その場合、１ページ中の２つのデータ部に同じデータが記憶される。２つのデータが一致するかをチェックすることによって、システム情報に誤りがないかが判定される。このチェックについては、後述する。
本実施形態では、システム情報の読み出しを速く行うために、２つのプレーンＰ０，Ｐ１の一方において、偶数番目のビット線ＢＬｅのデータの読み出しが行われ、２つのプレーンＰ０，Ｐ１の他方において、奇数番目のビット線ＢＬｏのデータの読み出しが行われる。
図１３は、２つのプレーンＰ０，Ｐ１からシステム情報が読み出される処理の流れを示す図である。
システム情報ＳＩは、偶数番目のビット線ＢＬｅから読み出された偶数ビットデータＥと、奇数番目のビット線ＢＬｏから読み出された奇数ビットデータＯとからなる。上述したように、プレーンＰ０に記憶されたシステム情報ＳＩは、プレーンＰ１に記憶されたシステム情報ＳＩは、同じデータである。システム情報ＳＩは、２つのデータ部ｄｆ１，ｄｆ２を有する。データ部ｄｆ１のデータと、データ部ｄｆ２のデータは同じである。
偶数ビットデータＥは、ビット線ＢＬｅが選択されて読み出されたデータである。奇数ビットデータＯは、ビット線ＢＬｏが選択されて読み出されたデータである。図１３に示すように、偶数ビットデータＥは、プレーンＰ０のラッチ回路ＡＤＬに格納され、奇数ビットデータＯは、プレーンＰ１のラッチ回路ＡＤＬに格納される。すなわち、各プレーンＰ０，Ｐ１のラッチ回路ＡＤＬは、プレーンＰ０，Ｐ１のメモリセルアレイ２３から読み出したシステム情報ＳＩの偶数ビットデータＥ又は奇数ビットデータＯを格納可能である。プレーンＰ０のラッチ回路ＡＤＬには、システム情報ＳＩの偶数ビットデータＥ又は奇数ビットデータＯの一方が格納され、プレーンＰ１のラッチ回路ＡＤＬには、システム情報ＳＩの偶数ビットデータＥ又は奇数ビットデータＯの他方が格納される。
プレーンＰ０のシステム情報ＳＩから偶数ビットデータＥを読み出してラッチ回路ＡＤＬへ転送する処理と、プレーンＰ１のシステム情報ＳＩから奇数ビットデータＯを読み出してラッチ回路ＡＤＬに転送する処理が、並列に実行される。各プレーンＰ０，Ｐ１におけるシステム情報ＳＩの読み出し処理は、シーケンサ２７によって実行される。すなわち、制御回路であるシーケンサ２７は、偶数ビットデータＥ又は奇数ビットデータＯの一方を読み出してプレーンＰ０のラッチ回路ＡＤＬに格納する第１の処理と、偶数ビットデータＥ又は奇数ビットデータＯの他方を読み出してプレーンＰ０のラッチ回路ＡＤＬに格納する第２の処理とを並列に実行する。
シーケンサ２７は、プレーンＰ０のラッチ回路ＡＤＬの偶数ビットデータＥを、プレーンＰ０のラッチ回路ＸＤＬに転送する。同様に、シーケンサ２７は、プレーンＰ１のラッチ回路ＡＤＬの奇数ビットデータＯを、プレーンＰ１のラッチ回路ＸＤＬに転送する。
図２において、二点鎖線ｄ０は、プレーンＰ０のメモリセルアレイ２３のＲＯＭブロックＲＯＭＢＬＫから偶数ビットデータＥが読み出され、ラッチ回路ＸＤＬに格納されることを示す。同様に、図２において、二点鎖線ｄ１は、プレーンＰ１のメモリセルアレイ２３のＲＯＭブロックＲＯＭＢＬＫから奇数ビットデータＯが読み出され、ラッチ回路ＸＤＬに格納されることを示す。
プレーンＰ０のラッチ回路ＸＤＬの偶数ビットデータＥとプレーンＰ１のラッチ回路ＸＤＬの奇数ビットデータＯは、レジスタ回路２６を経由してシーケンサ２７に転送される。偶数ビットデータＥと奇数ビットデータＯに対して、シーケンサ２７において相補チェックが行われる。例えば、シーケンサ２７は、受信した偶数ビットデータＥについて相補チェックを実行し、その後、受信した奇数ビットデータＯについて相補チェックを実行する。
図２において、二点鎖線ｄ０１は、プレーンＰ０のラッチ回路ＸＤＬに格納された偶数ビットデータＥが、シーケンサ２７に転送されることを示す。同様に、図２において、二点鎖線ｄ１１は、プレーンＰ１のラッチ回路ＸＤＬに格納された奇数ビットデータＯが、シーケンサ２７に転送されることを示す。
相補チェックにより偶数ビットデータＥ及び奇数ビットデータＯに誤りがなかったとき、シーケンサ２７は、偶数ビットデータＥ及び奇数ビットデータＯを合成して、システム情報ＳＩをレジスタＲに格納する
上述したように、ＲＯＭ領域に記憶されるシステム情報ＳＩは、ＲＯＭ領域に記憶されたとき、あるいはＲＯＭ領域から読み出されたときに、データに誤りがないかをチェックできるように、２つに分割された２つのデータ部ｄｆ１，ｄｆ２に２つの同じデータを含んでいる。２つのデータ部ｄｆ１，ｄｆ２の２つの同じデータを、偶数番目のデータ同士で比較し、かつ奇数番目のデータ同士で比較することによって、転送されたシステム情報ＳＩに誤りがないかを相補チェックすることができる。
相補チェックは、２バイト単位で、２つのデータ部ｄｆ１，ｄｆ２の２つのデータを比較し、一致するか否かにより行われる。偶数ビットデータＥについては、２つのデータ部ｄｆ１，ｄｆ２について、２バイト単位で比較してデータが一致するかが判定される。奇数ビットデータＯについても、２つのデータ部ｄｆ１，ｄｆ２について、２バイト単位で比較してデータが一致するかが判定される。よって、システム情報ＳＩのデータサイズをＬバイトとしたとき、（Ｌ／２）バイトを２で除算した回数（ｋ）だけデータ比較が行われる。
なお、相補チェックは、ここでは、シーケンサ２７において実行されているが、専用回路を設け、その専用回路において実行するようにしてもよい。すなわち、実施形態では、偶数ビットデータＥと奇数ビットデータＯのそれぞれに誤りがあるかの判定は、シーケンサ２７により行っているが、シーケンサ２７とは別の回路により行うようにしてもよい。
たとえば、図２において点線で示すように、各センスアンプ２４内に相補チェック回路２４Ｃを設け、偶数ビットデータＥの相補チェックと奇数ビットデータＯの相補チェックが並列に実行可能となるようにしてもよい。すなわち、プレーンＰ０のセンスアンプ２４の相補チェック回路２４Ｃが偶数ビットデータＥに誤りがあるかの判定を行う第１判定回路として機能し、プレーンＰ１のセンスアンプ２４の相補チェック回路２４Ｃが奇数ビットデータＯに誤りがあるかの判定を行う第２判定回路として機能する。この場合、相補チェックが並列に実行されるので、パワー・オン・リード処理時間はより短くなる。２つの相補チェックのチェック結果は、シーケンサ２７へ通知される。
本実施形態によれば、プレーンＰ０のＲＯＭ領域から偶数ビットデータＥを読み出してラッチ回路ＡＤＬへ転送する処理と、プレーンＰ１のＲＯＭ領域から奇数ビットデータＯを読み出してラッチ回路ＡＤＬに転送する処理とが、並列に実行されるので、システム情報ＳＩを速く読み出すことができる。
比較例として、プレーンＰ０のＲＯＭ領域から偶数ビットデータＥを読み出してラッチ回路ＡＤＬに転送し、その後にプレーンＰ０のＲＯＭ領域から奇数ビットデータＯを読み出してラッチ回路ＢＤＬに転送する方法がある。この方法の場合、偶数ビットデータＥと奇数ビットデータＯは合成されて、システム情報としてラッチ回路ＸＤＬに転送される。ラッチ回路ＸＤＬに格納されたデータに誤りがないかがチェックされる。
しかし、この場合、偶数ビットデータＥと奇数ビットデータＯのいずれかに誤りがあるときは、次にプレーンＰ１を用いて同じ動作をする。そのため、再度、プレーンＰ１のＲＯＭ領域から偶数ビットデータＥを読み出してラッチ回路ＡＤＬに転送し、その後にプレーンＰ１のＲＯＭ領域から奇数ビットデータＯを読み出してラッチ回路ＢＤＬに格納する処理を実行するため、時間が掛かってしまうという問題がある。
図１４は、上述した実施形態におけるシステム情報ＳＩの読み出し時間の比較を示す図である。
上述した実施形態（図１４において実線で示す）では、偶数ビットデータＥの読み出しと奇数ビットデータＯの読み出しは並列に行われる。点線で示すように、比較例の場合は、偶数ビットデータＥの読み出しと奇数ビットデータＯの読み出しはシーケンシャルに行われる。
よって、上述した第１の実施形態では、プレーンＰ０の偶数ビットデータＥを読み出してラッチ回路ＸＤＬに格納する処理と、プレーンＰ１の奇数ビットデータＯを読み出してラッチ回路ＸＤＬに格納する処理が並列に実行されるので、この比較例に比べて、システム情報ＳＩの偶数ビットデータＥと奇数ビットデータＯをそれぞれの読み出し時間は、半分になる。
以上のように、上述した実施形態によれば、パワー・オン・リード処理に掛かる時間を短くする半導体記憶装置を提供することができる。
（変形例）
上述した構成では、プレーンＰ０のＲＯＭブロックＲＯＭＢＬＫからシステム情報ＳＩの偶数ビットデータＥを読み出してラッチ回路ＡＤＬへ転送する第１の処理と、プレーンＰ１のＲＯＭブロックＲＯＭＢＬＫからシステム情報ＳＩの奇数ビットデータＯを読み出してラッチ回路ＡＤＬに転送する第２の処理とが並列に実行されるが、第１と第２の処理が同時に開始となるため、不揮発性メモリ２におけるピーク電流が大きくなる。データを読み出すために、ワード線ＷＬ及びビット線ＢＬへの充電などのセットアップが行われるため、偶数ビットデータＥと奇数ビットデータＯの読み出しの開始時にピーク電流が発生する。
そこで、本変形例では、このようなピーク電流が大きくならないように、第１の処理の実行開始時刻と、第２の処理の実行開始時刻に時間差を設けるようにしている。すなわち、第１の処理の実行開始タイミングと第２の処理の実行開始タイミングが一致しないように、２つのタイミングをずらしている。
図１５は、本変形例におけるピーク電流の発生タイミングを示す図である。プレーンＰ０のＲＯＭブロックＲＯＭＢＬＫからシステム情報ＳＩの偶数ビットデータＥを読み出すタイミングｔｅと、プレーンＰ１のＲＯＭブロックＲＯＭＢＬＫからシステム情報ＳＩの奇数ビットデータＯを読み出すタイミングｔｏとは、時間ｔｄだけずれている。
そのため、タイミングｔｅによるピーク電流Ｉｐの発生タイミングと、タイミングｔｏによるピーク電流Ｉｐの発生タイミングとが重ならない。図１５において、ピーク電流Ｉｐの発生タイミングは、山形形状の点線で示される。
本変形例によれば、偶数ビットデータＥを読み出す第１の処理におけるピーク電流のタイミングと、奇数ビットデータＯを読み出す第２の処理におけるピーク電流のタイミングは、重ならない。よって、不揮発性メモリ２におけるピーク電流を小さくすることができる。
（第２の実施形態）
第１の実施形態では、１つのプレーンから偶数ビットデータＥが読み出され、もう一つのプレーンから奇数ビットデータＯが読み出されているが、第２の実施形態では、一方のプレーンから読み出された偶数ビットデータＥ又は奇数ビットデータＯに誤りがあったとき、その誤りのあった偶数ビットデータＥ又は奇数ビットデータＯを、他方のプレーンから読み出すようにした。
第２の実施形態のメモリシステムの構成は、第１の実施形態のメモリシステムの構成と同じであるので、同じ構成要素については同じ符号を用いて説明は省略し、異なる構成についてのみ説明する。
図１６は、第２の実施形態に関わる、２つのプレーンＰ０，Ｐ１からシステム情報が読み出される処理の流れを示す図である。図１７は、第２の実施形態におけるシステム情報ＳＩの読み出し時間の比較を示す図である。
例えば、システム情報ＳＩの偶数ビットデータＥが、プレーンＰ０のＲＯＭブロックＲＯＭＢＬＫから読み出されラッチ回路ＡＤＬに格納される。システム情報ＳＩの奇数ビットデータＯが、プレーンＰ１のＲＯＭブロックＲＯＭＢＬＫから読み出されラッチ回路ＡＤＬに格納される。この場合に、相補チェックの結果、偶数ビットデータＥに誤りがあったとき（×印で示す）、シーケンサ２７は、プレーンＰ１のＲＯＭブロックＲＯＭＢＬＫから偶数ビットデータＥを読み出してラッチ回路ＢＤＬに格納する。
そして、プレーンＰ１のＲＯＭ領域から読み出した偶数ビットデータＥについて相補チェックが行われる。その相補チェックにより、偶数ビットデータＥに誤りがなければ、プレーンＰ１のＲＯＭブロックＲＯＭＢＬＫから読み出した偶数ビットデータＥと奇数ビットデータＯを合成して、システム情報ＳＩが生成され、レジスタＲに格納される。
本実施形態によれば、相補チェックの結果、誤りのあったデータ（偶数ビットデータＥ又は奇数ビットデータＯ）だけが、誤りのなかったプレーン（上記の例では、プレーンＰ１）から読み出されるので、システム情報を速く読み出すことができる。
図１７において点線は、上述した比較例においてプレーンＰ０のＲＯＭブロックＲＯＭＢＬＫから偶数ビットデータＥと奇数ビットデータＯが読み出された後に、相補チェックが行われることを示す。そして、その相補チェックで偶数ビットデータＥと奇数ビットデータＯのいずれかに誤りがあると、プレーンＰ１のＲＯＭブロックＲＯＭＢＬＫから偶数ビットデータＥと奇数ビットデータＯが読み出され、相補チェックが行われる。よって、比較例では、パワー・オン・リード時間が掛かってしまう。
これに対して、本実施形態では、２つのプレーンの内の一方のプレーンにおいて偶数ビットデータＥと奇数ビットデータＯのいずれかに誤りがあるときは、他方のプレーンを用いて誤りのあった偶数又は奇数ビットデータだけを読み出すようにしている。すなわち、シーケンサ２７は、偶数ビットデータＥ又は奇数ビットデータＯに誤りがあるかの判定の結果に基づいて、偶数ビットデータＥ又は奇数ビットデータＯの一方に誤りがあると判定されたとき、誤りがあると判定されなかった偶数ビットデータＥ又は奇数ビットデータＯの他方を読み出したプレーンのメモリセルアレイ２３から、偶数ビットデータＥ又は奇数ビットデータＯの一方を読み出す第３の処理を実行する。偶数ビットデータＥ又は奇数ビットデータＯに誤りがあるかの判定は、シーケンサ２７とは別の回路で行うようにしてもよい。
よって、第２の実施形態では、実施例１の効果に加えて、読み出した偶数ビットデータＥ又は奇数ビットデータＯに誤りがあった場合にも、システム情報を速く読み出すことができる。
なお、本実施形態においても、第１の実施形態の変形例は適用可能である。すなわち、偶数ビットデータＥの読み出し時のピーク電流Ｉｐの発生タイミングと奇数ビットデータＯの読み出し時のピーク電流Ｉｐの発生タイミングを重ならないようにしてもよい。
（第３の実施形態）
第２の実施形態では、一方のプレーンから読み出された偶数ビットデータＥ又は奇数ビットデータＯに誤りがあった判定されたとき、その誤りのあった偶数ビットデータＥ又は奇数ビットデータＯを、誤りのなかった他方のプレーンから読み出されるようにしているが、第３の実施形態では、２つのプレーンＰ０，Ｐ１から読み出された偶数ビットデータＥ又は奇数ビットデータＯに誤りがあるかの判定を待たずに、相補チェック中に、２つのプレーンＰ０，Ｐ１からそれぞれ未読み出しの奇数ビットデータＯと偶数ビットデータＥを読み出す。すなわち、第３の実施形態では、２つのプレーンＰ０，Ｐ１から読み出した偶数ビットデータＥと奇数ビットデータＯの一方に誤りがあった場合に備えて、事前に各プレーンＰ０，Ｐ１から偶数ビットデータＥと奇数ビットデータＯの両方が読み出される。
第３の実施形態のメモリシステムの構成は、第１及び第２の実施形態のメモリシステムの構成と同じであるので、同じ構成要素については同じ符号を用いて説明は省略し、異なる構成についてのみ説明する。
図１８は、第３の実施形態に関わる、２つのプレーンＰ０，Ｐ１からシステム情報が読み出される処理の流れを示す図である。図１９は、第３の実施形態におけるシステム情報ＳＩの読み出し時間を示す図である。
図１８に示すように、偶数ビットデータＥと奇数ビットデータＯが、それぞれプレーンＰ０とＰ１から読み出される。その後、読み出された偶数ビットデータＥと奇数ビットデータＯについて相補チェックが実行される。この相補チェックが実行されているときに、奇数ビットデータＯと偶数ビットデータＥが、それぞれプレーンＰ０とＰ１から読み出される。
もしも、２つのプレーンＰ０、Ｐ１から読み出した偶数ビットデータＥと奇数ビットデータＯの一方に誤りがあった場合は、誤りがあったことが判明した後に、シーケンサ２７は、データに誤りのあったプレーンではない他のプレーンにおいて読み出されているデータを、直ぐに用いて相補チェックをすることができる。
図１８では、プレーンＰ０から偶数ビットデータＥが読み出されラッチ回路ＡＤＬに格納され、プレーンＰ１から奇数ビットデータＯＤＤが読み出されラッチ回路ＡＤＬに格納された後に、偶数ビットデータＥと奇数ビットデータＯの両方について相補チェックが実行される。
その相補チェックが実行されている間に、プレーンＰ０からの奇数ビットデータＯの読み出しが開始され、奇数ビットデータＯはラッチ回路ＢＤＬに格納される。同様に、相補チェックが実行されている間に、プレーンＰ１からの偶数ビットデータＥの読み出しが開始され、偶数ビットデータＥは、ラッチ回路ＢＤＬに格納される。すなわち、相補チェックの結果が判明することを待たずに、シーケンサ２７は、プレーンＰ０、Ｐ１から、既に読み出された偶数ビットデータＥと奇数ビットデータＯとは逆の奇数ビットデータと偶数ビットデータの読み出しを開始する。
図１９では、プレーンＰ０から読み出した偶数ビットデータＥに誤りがあると判定されたとき、プレーンＰ１において既に読み出されている偶数ビットデータＥについて相補チェックが実行される場合が示されている。
以上のように、シーケンサ２７は、偶数ビットデータＥ又は奇数ビットデータＯに誤りがあるかの判定をしているときに、プレーンＰ０のメモリセルアレイ２３から奇数ビットデータＯを読み出し、かつプレーンＰ１のメモリセルアレイ２３から偶数ビットデータＥを読み出す第３の処理を実行する。偶数ビットデータＥ又は奇数ビットデータＯに誤りがあるかの判定は、シーケンサ２７とは別の回路で行うようにしてもよい。
本実施形態によれば、相補チェックの結果において誤りが検出された場合に備えて、各プレーンにおいて、偶数ビットデータＥ又は奇数ビットデータＯの両方が事前に読み出されるので、システム情報ＳＩを速く読み出すことができる。
よって、第３の実施形態では、第１の実施形態の効果に加えて、読み出した偶数ビットデータＥ又は奇数ビットデータＯに誤りがあった場合にも、システム情報を速く読み出すことができる。
なお、本実施形態においても、第１の実施形態の変形例は適用可能である。すなわち、偶数ビットデータＥの読み出し時のピーク電流Ｉｐの発生タイミングと奇数ビットデータＯの読み出し時のピーク電流Ｉｐの発生タイミングを重ならないようにしてもよい。
以上のように、上述した各実施形態によれば、パワー・オン・リード処理に掛かる時間を短くする半導体記憶装置を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ メモリコントローラ
２ 不揮発性メモリ
１１ ＲＡＭ
１２ プロセッサ
１３ ホストインターフェイス
１４ ＥＣＣ回路
１５ メモリインターフェイス
１６ 内部バス
２１ ロジック制御回路
２２ 入出力回路
２３ メモリセルアレイ
２４ センスアンプ
２４Ａ センスアンプユニット群
２４Ｂ データレジスタ
２４Ｃ 相補チェック回路
２５ ロウデコーダ
２６ レジスタ回路
２７ シーケンサ
２８ 電圧生成回路
３２ 入出力用パッド群
３４ ロジック制御用パッド群
３５ 電源入力用端子群
４０，４１，４２，４３，４４，４５，４６，４７，４８ トランジスタ
４９ キャパシタ
５０，５１ インバータ
５２，５３ トランジスタ
１００ 半導体基板
３３１，３３２，３３３ 配線層
３３４ メモリホール
３３５ ブロック絶縁膜
３３６ 電荷蓄積層
３３７ ゲート絶縁膜
３３８ 導電体柱
３３９ コンタクトプラグ
３４０ コンタクトプラグ
３４１ コンタクトプラグ

Claims (9)

  1. ユーザデータ及びシステム情報を記憶可能であって、前記システム情報は前記ユーザデータの書き込み動作及び読み出し動作に用いられる情報である、第１のメモリセルアレイと、
    前記ユーザデータ及び前記システム情報を記憶可能な第２のメモリセルアレイと、
    前記第１のメモリセルアレイから読み出した前記システム情報の偶数ビットデータ又は奇数ビットデータの一方である第１ビットデータを格納可能な第１のラッチ回路と、
    前記第２のメモリセルアレイから読み出した前記システム情報の前記偶数ビットデータ又は前記奇数ビットデータの他方である第２ビットデータを格納可能な第２のラッチ回路と、
    前記第１ビットデータを読み出して前記第１のラッチ回路に格納する第１の処理と、前記第２ビットデータを読み出して前記第２のラッチ回路に格納する第２の処理とを並列に実行する制御回路と、
    を有する、半導体記憶装置。
  2. 前記第１ビットデータ又は前記第２ビットデータに誤りがあるかの判定の結果に基づいて、前記制御回路は、前記第１ビットデータに前記誤りがあると判定されたとき、前記第２のメモリセルアレイから、前記第１ビットデータを読み出す第３の処理を実行する、請求項１に記載の半導体記憶装置。
  3. 前記第１ビットデータと前記第２ビットデータのそれぞれに誤りがあるかの判定は、前記制御回路により行われる、請求項２に記載の半導体記憶装置。
  4. 前記第１ビットデータと前記第２ビットデータのそれぞれに誤りがあるかの判定は、前記制御回路とは別の回路により行われる、請求項２に記載の半導体記憶装置。
  5. 前記別の回路は、前記第１ビットデータに誤りがあるかの判定を行う第１判定回路と、前記第２ビットデータに誤りがあるかの判定を行う第２判定回路を含む、請求項４に記載の半導体記憶装置。
  6. 前記第１ビットデータ又は前記第２ビットデータに誤りがあるかの判定をしているときに、前記制御回路は、前記第１のメモリセルアレイから前記第２ビットデータを読み出し、かつ前記第２のメモリセルアレイから前記第１ビットデータを読み出す第３の処理を実行する、請求項１に記載の半導体記憶装置。
  7. 前記第１ビットデータと前記第２ビットデータのそれぞれに誤りがあるかの判定は、前記制御回路により行われる、請求項６に記載の半導体記憶装置。
  8. 前記第１ビットデータと前記第２ビットデータのそれぞれに誤りがあるかの判定は、前記制御回路とは別の回路により行われる、請求項６に記載の半導体記憶装置。
  9. 前記別の回路は、前記第１ビットデータに誤りがあるかの判定を行う第１判定回路と、前記第２ビットデータに誤りがあるかの判定を行う第２判定回路を含む、請求項８に記載の半導体記憶装置。
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