JP2023038769A - 半導体記憶装置 - Google Patents

Abstract

【課題】読み出し動作時間が長くなるのを抑制した半導体記憶装置を提供する。【解決手段】実施形態の不揮発性メモリ２は、メモリセルアレイ２１と、第１書き込み動作と、第１書き込み動作後の第２書き込み動作とを実行可能で、第２書き込み動作において、ｎビットデータを書き込むプログラム動作と、プログラム動作により書き込まれたｎビットデータのベリファイを行うベリファイ動作とを実行するシーケンサ２５と、を有する。シーケンサ２５は、メモリセルＭＴ１に隣接する２つのメモリセルＭＴ２、ＭＴ３に書き込まれたデータを読み出し、読み出したデータと、メモリセルＭＴ１に第１書き込み動作により書き込まれたデータとに基づいて、第２書き込み動作におけるメモリセルＭＴ１のベリファイ動作のためのベリファイ電圧レベルを複数設定する。【選択図】図１９

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置が複数回の書き込み動作（書き込みシーケンス）を行うことによって多値データの書き込みを行う方式がある。そのような方式では、多値データの書き込みを行うために必要となる時間が長くなってしまう場合がある。また、多値データを書き込むことで、半導体記憶装置からデータを読み出すために必要となる時間が長くなってしまう場合がある。

特開２０１８－１３７００６号公報

実施形態は、読み出し動作のための時間あるいは書き込み動作のための時間が長くなるのを抑制した半導体記憶装置を提供することを目的とする。

実施形態の半導体記憶装置は、１メモリセル当たりｎ（ｎは、２以上の整数）ビットデータを記憶可能なメモリセルを複数含むメモリセルアレイと、各メモリセルにｎビット中ｐ（ｐ＜ｎ）ビットデータを書き込む第１書き込み動作と、前記第１書き込み動作後に前記各メモリセルに前記ｎビットデータを書き込む第２書き込み動作とを実行可能で、前記第２書き込み動作において、前記ｎビットデータを書き込むプログラム動作と、前記プログラム動作により書き込まれた前記ｎビットデータのベリファイを行うベリファイ動作とを実行する制御回路と、を有し、前記制御回路は、第１メモリセルに隣接する少なくとも１つの第２メモリセルに書き込まれた少なくとも１つの第１データを読み出し、読み出した前記第１データと、前記第１メモリセルに前記第１書き込み動作により書き込まれた第２データとに基づいて、前記第２書き込み動作における前記第１メモリセルの前記ベリファイ動作のためのベリファイ電圧レベルを複数設定する。

第１の実施形態のメモリシステムの構成例を示すブロック図である。 第１の実施形態の不揮発性メモリの構成例を示すブロック図である。 第１の実施形態に係わる、３次元構造のメモリセルアレイのブロックの構成例を示す図である。 第１の実施形態に係わる、３次元構造のＮＡＮＤメモリセルアレイの一部領域の断面図である。 第１の実施形態のメモリセルの閾値電圧分布を示す図である。 第１の実施形態に係わる、センスアンプの１つのセンスアンプユニットの具体的な構成の一例を示す回路図である。 第１の実施形態に係わる、書き込み動作における各配線の電圧変化を示す図である。 第１の実施形態に係わる、ベリファイ動作における各配線の電圧変化を示す図である。 第１の実施形態に係わる、２段階書き込み方式における閾値電圧の分布を示す図である。 第１の実施形態の２段階書き込み方式における書き込み動作の順番を示す図である。 第１の実施形態に係わる、隣接する２本のワード線の２つの隣接メモリセルの閾値電圧分布の例を示す図である。 第１の実施形態に係わる、隣接する２本のワード線の２つの隣接メモリセルの閾値電圧分布の例を示す図である。 第１の実施形態に係わる、データリテンション劣化による、閾値電圧分布の変化を示す図である。 第１の実施形態に係わる、ＭＬＣ書き込み動作（１回目の書き込み動作）におけるコマンドシーケンスを示す図である。 第１の実施形態に係わる、ＱＬＣ書き込み動作（２回目の書き込み動作）におけるコマンドシーケンスを示す図である。 第１の実施形態に係わる、ＱＬＣ書き込み動作（２回目の書き込み動作）のコマンドシーケンスと、コマンドシーケンスの実行に伴う７つのラッチ回路のデータの格納状況を示す図である。 第１の実施形態に係わる、１つのラッチ回路に格納されるデータを示す図である。 第１の実施形態に係わる、ベリファイ動作における閾値電圧分布と６つのラッチ回路のデータとの関係を説明するための図である。 第１の実施形態に係わる、ステートＳ１５のベリファイ動作時のベリファイ電圧レベルの変化を示す図である。 第１の実施形態に係わる、１つのラッチ回路を用いた場合のデータの例を示す図である。 第１の実施形態に係わる、１つのラッチ回路を用いた場合の、内部データ読み出し処理における５つのラッチ回路ＡＤＬ～ＥＤＬのデータの変化を示す図である。 第２の実施形態に係わる、ＭＬＣ書き込み動作（１回目の書き込み動作）が終了した後のデータリテンション劣化による４つのレベルの閾値電圧分布の変化を説明するための図である。 第２の実施形態に係わる、Ｖｔｈトラッキングリードにおける選択ワード線の読み出し電圧の変化を示す図である。 第２の実施形態に係わる、Ｖｔｈトラッキングリードにおける谷位置探索処理を示す図である。 第２の実施形態に係わる、書き込み動作におけるループとベリファイ動作の関係を示す図である。 第２の実施形態に係わる、ループごとの閾値電圧分布の変化を示す図である。 第２の実施形態に係わる、ループ１５と、ループ１６におけるベリファイ動作の際の読み出し電圧の変化を示す図である。 第２の実施形態に係わる、データリテンション劣化に応じた、ループごとの閾値電圧分布の変化を示す図である。 第２の実施形態に係わる、データリテンション劣化を予め想定して、ベリファイ動作開始ループを設定した場合の、ループごとの閾値電圧分布の変化を示す図である。 第２の実施形態のＱＬＣ書き込み動作（２回目の書き込み動作）におけるコマンドシーケンスを示す図である。 第２の実施形態に係わる、書き込み動作におけるループとベリファイ動作の対象となるステートの関係を示す図である。 第２の実施形態のＱＬＣ書き込み動作（２回目の書き込み動作）のフローチャートである。 第２の実施形態に係わる、Ｖｔｈトラッキングリードを用いた各レベルの読み出し電圧のずれ量に応じて、各ステートのベリファイ動作開始ループを調整した結果の、ループとベリファイ動作の関係を示す図である。

以下、図面を参照して実施形態を説明する。
（第１の実施形態）
（メモリシステムの構成）

図１は、本発明の実施形態のメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と、半導体記憶装置としての不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

不揮発性メモリ２は、データを不揮発に記憶するメモリであり、例えば、ＮＡＮＤメモリ（ＮＡＮＤ型フラッシュメモリ）を備えている。不揮発性メモリ２は、例えば、メモリセルトランジスタ（以下、メモリセルともいう）あたり４ｂｉｔを記憶可能なメモリセルを有するＮＡＮＤメモリ、すなわち４ｂｉｔ／Ｃｅｌｌ（ＱＬＣ：Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリである。

メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１と不揮発性メモリ２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。

例えば、不揮発性メモリ２とメモリコントローラ１は、それぞれが、半導体チップ（以下、単に"チップ"ともいう）として形成される。

チップイネーブル信号／ＣＥは、不揮発性メモリ２をイネーブルにするための信号である。レディービジー信号／ＲＢは、不揮発性メモリ２がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示すための信号である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を不揮発性メモリ２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。信号／ＷＥが"Ｌ（Ｌｏｗ）"レベルである間に信号ＤＱ＜７：０＞を取り込むよう不揮発性メモリ２に指示する。

リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、不揮発性メモリ２からデータを読み出すための信号である。例えば、信号ＤＱ＜７：０＞を出力する際の不揮発性メモリ２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を不揮発性メモリ２に指示するための信号である。信号ＤＱ＜７：０＞は、不揮発性メモリ２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。

メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６で接続される。

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）などを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。

メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、一般的には符号化されて符号語として不揮発性メモリ２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。

ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。

ホストから書き込みリクエストを受信した場合、メモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。

ホストから読み出しリクエストを受信した場合、メモリシステムは次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェイス１３を介してホストに送信する。
（不揮発性メモリの構成）

図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ロウデコーダ２７、センスアンプ２８、入出力用パッド群２９、ロジック制御用パッド群３０、及び、電源入力用端子群３１を備えている。

メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性のメモリセル（図示せず）を含む。各メモリセルは、ロウ及びカラムに対応付けられている。メモリセルアレイ２１は、複数のブロックＢＬＫを備えている。メモリセルアレイ２１は、複数のメモリセルを含む。後述するように、各メモリセルは、１メモリセル当たりｎ（ｎは、２以上の整数）ビットデータを記憶可能である。

入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２４に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプ２８との間で送受信する。

ロジック制御回路２３は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２３は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、不揮発性メモリ２の状態を外部に通知する。

レジスタ２４には、コマンド、アドレス及びステータスが格納される。より具体的には、レジスタ２４はコマンドレジスタ２４Ａ、アドレスレジスタ２４Ｂ及びステータスレジスタ２４Ｃを含み、それぞれ、コマンド、アドレス及びステータスを格納する。

シーケンサ２５は、コマンドレジスタ２４Ａに保持されたコマンドに基づき、不揮発性メモリ２全体の動作を制御する制御回路である。

電圧生成回路２６は、シーケンサ２５からの指示に基づき、データの書き込み、読み出し、及び、消去等の動作に必要な電圧を生成する。

ロウデコーダ２７は、アドレスレジスタ２４Ｂからアドレスに含まれるブロックアドレスおよびロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックを選択するとともに、当該ロウアドレスに基づいて対応するワード線を選択する。

センスアンプ２８は、データの読み出し時には、メモリセルからビット線に読み出されたデータをセンスし、センスした読み出しデータを入出力回路２２に転送する。センスアンプ２８は、データの書き込み時には、ビット線を介して書き込まれる書き込みデータをメモリセルに転送する。より具体的には、センスアンプ２８はセンスアンプユニット群２８Ａとデータレジスタ２８Ｂとを含み、データの読み出し時には、センスアンプユニット群２８Ａによって読み出された読み出しデータを、データレジスタ２８Ｂに格納する。また、データの書き込み時には、データレジスタ２８Ｂに格納された書き込みデータをセンスアンプユニット群２８Ａに転送し、センスアンプユニット群２８Ａビット線を介してメモリセルに対する書き込みデータを書き込む。

入出力用パッド群２９は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。

ロジック制御用パッド群３０は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。

電源入力用端子群３１は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。メモリセルアレイ２１へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路２８の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において不揮発性メモリ２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、不揮発性メモリ２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、不揮発性メモリ２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。
（ＮＡＮＤメモリセルアレイの構成）

図３は、３次元構造のメモリセルアレイ２１のブロックの構成例を示す図である。図３は、３次元構造のメモリセルアレイ２１を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイ２１の他のブロックも図３と同様の構成を有する。なお、本実施形態は、２次元構造のメモリセルアレイにも適用可能である。

図示するように、ブロックＢＬＫは、例えば４つのストリングユニット（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、ここでは８個のメモリセルＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１，ＳＴ２とを含む。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルＭＴの個数は、ここでは８個であるが、８個に限られず、例えば、３２個、４８個、６４個、９６個等でもよい。選択トランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、例えばカットオフ特性を高めるために、選択トランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択トランジスタを用いてもよい。さらに、メモリセルＭＴと選択トランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。

複数のメモリセルＭＴは、選択トランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。複数のメモリセルＭＴの一端側のメモリセルＭＴ７が、選択トランジスタＳＴ１に接続され、複数のメモリセルＭＴの他端側のメモリセルＭＴ０が、選択トランジスタＳＴ２に接続されている。

ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に接続される。他方で、選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。

ＮＡＮＤストリングＮＳを構成するメモリセルＭＴ０～ＭＴ７のゲートには、それぞれワード線ＷＬ０～ＷＬ７が接続されている。ブロックＢＬＫ内において同一行にあるメモリセルＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。なお、以下の説明では、ＮＡＮＤストリングＮＳを単に「ストリング」という場合がある。

各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルＭＴは、ＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴや他のメモリセルＭＴを介して、ビット線に接続されている。上述した通り、同一のブロックＢＬＫ内にあるメモリセルＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、メモリセルグループＭＧ単位（またはページ単位）で行われる。本明細書では、１つのワード線ＷＬｉに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルＭＴをメモリセルグループＭＧと定義する。本実施形態では、不揮発性メモリ２は４ビット（１６値）のデータを保持可能なＱＬＣ（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリである。従って、１つのメモリセルグループＭＧが、４ページ分のデータを保持することができる。各メモリセルＭＴが保持することができる４ビットは、それぞれこの４ページに対応する。

図４は、３次元構造のＮＡＮＤメモリセルアレイの一部領域の断面図である。図４に示すように、ｐ型ウェル領域（Ｐ－ｗｅｌｌ）上に複数のＮＡＮＤストリングＮＳが形成されている。すなわち、ｐ型ウェル領域上には、セレクトゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬｉとして機能する複数の配線層３３２、およびセレクトゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。

そして、これらの配線層３３３，３３２，３３１を貫通してｐ型ウェル領域に達するメモリホール３３４が形成されている。メモリホール３３４の側面には、ブロック絶縁膜３３５、電荷蓄積膜（電荷保持領域）３３６、およびゲート絶縁膜３３７が順次形成され、更にメモリホール３３４内に導電体柱３３８が埋め込まれている。導電体柱３３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。すなわち、配線層３３１と導電体柱３３８とそれらの間の膜３３５～３３７がそれぞれ選択トランジスタＳＴ１として機能し、配線層３３２と導電体柱３３８とそれらの間の膜３３５～３３７がそれぞれメモリセルＭＴとして機能し、配線層３３３と各導電体柱３３８とそれらの間の膜３３５～３３７が選択トランジスタＳＴ２として機能する。

各ＮＡＮＤストリングＮＳにおいて、ｐ型ウェル領域上に選択トランジスタＳＴ２、複数のメモリセルＭＴ、及び選択トランジスタＳＴ１が順に形成されている。導電体柱３３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。導電体柱３３８の上端には、導電体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。

さらに、ｐ型ウェル領域の表面内には、ｎ＋型不純物拡散層およびｐ＋型不純物拡散層が形成されている。ｎ＋型不純物拡散層上にはコンタクトプラグ３４０が形成され、コンタクトプラグ３４０上には、ソース線ＳＬとして機能する配線層が形成される。

以上の図４に示した構成が、図４の紙面の奥行き方向に複数配列されており、奥行き方向に一列に並ぶ複数のＮＡＮＤストリングの集合によって、１つのストリングユニットＳＵが形成される。
（閾値電圧分布）

図５はメモリセル（メモリセルトランジスタ）の閾値電圧分布を示す図である。図５は、４ｂｉｔ／Ｃｅｌｌの不揮発性メモリ２の閾値電圧分布例を示している。不揮発性メモリ２において、メモリセルＭＴに記憶する多値データ（ここでは４ビット）の各データ値に応じて、メモリセルＭＴの閾値電圧が設定される。すなわち、各メモリセルＭＴは、ｎ（ｎは、２以上の整数）ビットデータを記憶可能であり、各データ値に応じた閾値電圧が、各メモリセルＭＴに設定される。電荷蓄積膜（電荷保持領域）への電荷量の注入は、確率的であるため、図５に示すように、各メモリセルＭＴの閾値電圧も統計的に分布する。

後述するように、４ビットは、下位（Ｌｏｗｅｒ Ｌｅｖｅｌ）ページ、中位（Ｍｉｄｄｌｅ Ｌｅｖｅｌ）ページ、上位（Ｕｐｐｅｒ Ｌｅｖｅｌ）ページ及びトップ（Ｔｏｐ Ｌｅｖｅｌ）ページのデータに対応する。

また、本実施形態では、データの書き込みは、２段階で行われる。シーケンサ２５は、各メモリセルにｎビット中ｐ（ｐ＜ｎ）ビットデータを書き込む第１書き込み動作（後述するＭＬＣ書き込み動作）と、第１書き込み動作後に各メモリセルに（ｎ－ｐ）ビットデータを追加的に書き込むことによりｎビットデータを書き込む第２書き込み動作（後述するＱＬＣ書き込み動作）とを実行可能である。シーケンサ２５は、第２書き込み動作（ＱＬＣ書き込み動作）において、ｎビットデータを書き込むプログラム動作と、プログラム動作により書き込まれたｎビットデータのベリファイを行うベリファイ動作とを実行する。

本実施形態では、１回目の書き込み動作では、下位ページと中位ページに２ビットデータが書き込まれ、２回目の書き込み動作では、上位ページとトップページの２ビットデータが追加的書き込まれることにより４ビットデータが書き込まれる。図５は、上位ページとトップページのデータが書き込まれた後のメモリセルＭＴの閾値電圧分布を示す。後述するように、１回目の書き込み動作では、４つの閾値電圧分布に対応する４つのレベルＥｒ，Ａ，Ｂ，Ｃのいずれかに対応するデータが各メモリセルＭＴに書き込まれる。すなわち、１回目の書き込み動作では、２ビットデータに対応する４個の閾値電圧分布に対応する４個のレベルＥｒ，Ａ，Ｂ，Ｄのいずれかに対応するデータが各メモリセルＭＴに書き込まれる。２回目の書き込み動作よって、４ビットデータに対応する１６個の閾値電圧分布に対応する１６個のステートＥｒ，Ｓ１，・・・，Ｓ１５のいずれかに対応するデータが各メモリセルＭＴに書き込まれる。

図５は横軸に閾値電圧Ｖｔｈをとり縦軸にメモリセル数（セル数）をとって、閾値電圧分布をＤＥｒ，ＤＳ１，ＤＳ２，ＤＳ３，・・・，ＤＳ１３，ＤＳ１４，ＤＳ１５の１６個の山型の領域にて示しており、これらの各領域の閾値電圧の幅が各ターゲット領域に対応する。図５の例では、１６個のターゲット領域内のいずれかにメモリセルＭＴの閾値電圧を設定することで、メモリセルＭＴに１６値を取り得るデータ（４ビットデータ）を記憶させることが可能である。

本実施形態では、閾値電圧Ｖｔｈが図５の電圧Ｖｒ１以下となるターゲット領域をステートＥｒとよび、閾値電圧が電圧Ｖｒ１より大きく電圧Ｖｒ２以下となるターゲット領域をステートＳ１とよび、閾値電圧が電圧Ｖｒ２より大きく電圧Ｖｒ３以下となるターゲット領域をステートＳ２とよび、閾値電圧が電圧Ｖｒ３より大きく電圧Ｖｒ４以下となるターゲット領域をステートＳ３とよぶ。以下同様に、図５に示すように、ステートＳ４からＳ１５が、それぞれの電圧に応じて設定される。

すなわち、ステートは、各メモリセルＭＴに記憶させるデータ値に対応したいずれのターゲット領域であるかを示すものであり、４ビット１６値の場合にはターゲット領域は、ステートＥｒ，Ｓ１～Ｓ１５の１６個のステートに分けられる。なお、各ステートＥｒ，Ｓ１，Ｓ２，Ｓ３，・・・，Ｓ１３，Ｓ１４，Ｓ１５にそれぞれ対応する閾値電圧分布をそれぞれ分布ＤＥｒ，ＤＳ１，ＤＳ２，ＤＳ３，・・・，ＤＳ１３，ＤＳ１４，ＤＳ１５と呼ぶ。電圧Ｖｒ１～Ｖｒ１５は、各ターゲット領域の境界となる基準電圧である。なお、ベリファイ動作においては、ワード線ＷＬに電圧Ｖｒ１～Ｖｒ１５をベリファイ電圧として印加し、センスアンプユニットＳＡＵによってビット線ＢＬに流れる電流をセンスする。対象のメモリセルＭＴがオフになっていると判定された場合、ステートに対応した閾値電圧に到達したことを判定する。
（センスアンプ）

次に、読み出し動作及びベリファイ動作におけるセンスアンプ２８の動作について説明する。

図６は、センスアンプユニット群２８Ａに含まれる１つのセンスアンプユニットと、それに対応したデータレジスタ２８Ｂに含まれる１つのラッチ回路ＸＤＬの具体的な構成の一例を示す回路図である。センスアンプ２８はセンスアンプユニット群２８Ａとデータレジスタ２８Ｂを含む。センスアンプユニット群２８は、ビット線ＢＬ０～ＢＬ（ｍ－１）にそれぞれ関連付けられた複数のセンスアンプユニットＳＡＵを含む。また、データレジスタ２８Ｂは、複数のセンスアンプユニットＳＡＵとそれぞれ対応する複数のラッチ回路ＸＤＬを含む。図６には、１本のビット線ＢＬに接続された１つのセンスアンプユニットＳＡＵと１つのラッチ回路ＸＤＬの詳細な回路構成を示している。

センスアンプユニットＳＡＵは、図６に示すように、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ及びＦＤＬを含んでいる。センスアンプ部ＳＡ並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ、ＦＤＬ及びＸＤＬは、互いにデータを受信可能なように接続される。そのうちラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ及びＦＤＬは、バスＬＢＵＳによって接続される。バスＬＢＵＳとラッチ回路ＸＤＬとは、トランジスタ５４およびバスＤＢＵＳを介して接続される。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ、ＦＤＬ及びＸＤＬは、読み出しデータ、書き込みデータ及び後述する各種データを一時的に保持する。ラッチ回路ＸＤＬは、入出力回路２２に接続され、センスアンプユニットＳＡＵとシーケンサ２５との間でデータの入出力に使用される。トランジスタ５４のゲートには制御信号ＳＷが入力される。制御信号ＳＷにより、バスＬＢＵＳとバスＸＢＵＳの接続及び切断が制御される。

ラッチ回路ＡＤＬとＢＤＬには、それぞれ下位ページデータと中位ページデータが格納される。ラッチ回路ＣＤＬとＤＤＬには、それぞれ上位ページデータとトップページデータが格納される。後述するように、ラッチ回路ＥＤＬとＦＤＬには、隣接メモリセルＭＴの書き込みデータ（閾値電圧）に関する情報が格納される。

ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ及びＤＤＬは、書き込みデータの４ビットデータが格納される。ラッチ回路ＥＤＬとＦＤＬは、後述するように隣接する２つのメモリセルＭＴの閾値電圧に関する情報が格納される。選択ワード線ＷＬｎのある１つのメモリセルをメモリセルＭＴ１とすれば、隣接ワード線ＷＬ（ｎ＋１）の（メモリセルＭＴ１に隣接する）隣接メモリセルＭＴ２と隣接ワード線ＷＬ（ｎ－１）の（メモリセルＭＴ１に隣接する）隣接メモリセルＭＴ３についての閾値電圧に関する情報（ここではＥｒレベルであるか否かを示す情報）が、それぞれラッチ回路ＥＤＬとＦＤＬに格納される。例えば、ラッチ回路ＥＤＬにデータ「１」が格納されている場合は、隣接メモリセルＭＴ２の閾値電圧は「Ｅｒ」レベルであることを示す。

ラッチ回路ＳＤＬは、例えばインバータ５０，５１及びｎチャネルＭＯＳトランジスタ５２，５３を含んでいる。インバータ５０の入力ノード及びインバータ５１の出力ノードはノードＬＡＴに接続される。インバータ５１の入力ノード及びインバータ５０の出力ノードはノードＩＮＶに接続される。インバータ５０，５１によって、ノードＩＮＶ，ＬＡＴのデータが保持される。シーケンサ２５からの書き込みデータは、ノードＬＡＴに供給される。ノードＩＮＶにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データである。

トランジスタ５２のドレイン・ソース路の一端はノードＩＮＶに接続され、他端はバスＬＢＵＳに接続される。また、トランジスタ５３のドレイン・ソース路の一端はノードＩＮＶに接続され、他端はバスＬＢＵＳに接続される。トランジスタ５３のゲートには制御信号ＳＴＬが入力され、トランジスタ５２のゲートには制御信号ＳＴＩが入力される。

なお、各ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ、ＥＤＬ及びＸＤＬの回路構成はラッチ回路ＳＤＬと同様のため、説明を省略する。なお、センスアンプユニットＳＡＵに供給される各種制御信号は、シーケンサ２５から与えられるものである。

センスアンプ部ＳＡは、例えば、ｐチャネルＭＯＳトランジスタ４０、ｎチャネルＭＯＳトランジスタ４１～４８、及びキャパシタ４９を含んでいる。

センスアンプ部ＳＡは、読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが"０"であるか"１"であるかを判定する。また、センスアンプ部ＳＡは、プログラム動作において、対応するビット線ＢＬを書き込むデータ"０"，"１"に応じた電圧値に設定する。

センスアンプ部ＳＡにおいて、プログラム動作には、トランジスタ４０～４４が関係する。内部電源電圧である電圧ＶＤＤを供給する電源線とノードＣＯＭとの間には、トランジスタ４０のソース・ドレイン路及びトランジスタ４１のドレイン・ソース路が直列接続される。また、ノードＣＯＭと接地電圧である電圧Ｖｓｓを供給するノードＳＲＣとの間には、トランジスタ４４のドレイン・ソース路が接続される。また、ノードＣＯＭとビット線ＢＬとの間にはトランジスタ４２のドレイン・ソース路及びトランジスタ４３のドレイン・ソース路が直列接続される。

トランジスタ４０，４４のゲートはノードＩＮＶに接続される。従って、"０"データに対応してノードＬＡＴがローレベル（以下、"Ｌ"ともいう）の場合には、ＩＮＶはハイレベル（以下、"Ｈ"ともいう）に維持されており、トランジスタ４０がオフでありトランジスタ４４がオンである。逆に、"１"データに対応してノードＬＡＴが"Ｈ"の場合には、ノードＩＮＶは"Ｌ"に維持されており、トランジスタ４０がオンでありトランジスタ４４がオフである。

プログラム動作時には、トランジスタ４５，４６のゲートにそれぞれ供給される制御信号ＨＬＬ，ＸＸＬは"Ｌ"であり、トランジスタ４５，４６はオフである。トランジスタ４１に供給される制御信号は"Ｈ"であり、トランジスタ４１はオンである。また、通常プログラム動作時には、制御信号ＢＬＣ，ＢＬＳによって、トランジスタ４２，４３は導通する。

従って、"０"データがノードＬＡＴに保持されると、トランジスタ４０はオフでトランジスタ４４がオンとなって、ノードＳＲＣからの電圧Ｖｓｓ（例えば０Ｖ）等のビット線電圧Ｖｂｌ＿Ｌがビット線ＢＬに供給される。また、"１"データがノードＬＡＴに保持されると、トランジスタ４０はオンでトランジスタ４４がオフとなって、トランジスタ４２，４３に与える制御信号ＢＬＣ，ＢＬＳに応じて、例えば、２．５Ｖ等のビット線電圧Ｖｂｌ＿Ｈがビット線ＢＬに供給される。

ベリファイ動作には、センスアンプ部ＳＡの全てのトランジスタ４０～４８及びキャパシタ４９が関係する。トランジスタ４０のドレインとノードＣＯＭとの間にはトランジスタ４５のドレイン・ソース路及び４６のドレイン・ソース路が直列接続される。また、バスＬＢＵＳと基準電圧点との間には、トランジスタ４８のドレイン・ソース路及び４７のドレイン・ソース路が直列接続される。トランジスタ４５のソースとトランジスタ４６のドレインとはセンスノードＳＥＮに接続され、センスノードＳＥＮはトランジスタ４７のゲートに接続される。トランジスタ４５～４８のゲートには、それぞれ制御信号ＨＬＬ、ＸＸＬ、センスノードＳＥＮの電圧又は制御信号ＳＴＢが印加される。センスノードＳＥＮはキャパシタ４９を介してクロックＣＬＫが印加される。

図７は、書き込み動作における各配線の電圧変化を示す図である。図７は、プログラム動作における各配線の電圧変化を示している。プログラム動作は、ワード線及びビット線に印加するプログラム電圧及びビット線電圧に従って行われる。ワード線（図７の選択ＷＬ，非選択ＷＬ）に電圧が印加されないブロックＢＬＫは、書き込み対象でない非選択ブロックＢＬＫ（図７下段）である。また、ビット線電圧は、ビット線ＢＬに接続された選択トランジスタＳＴ１が導通することによりメモリセルＭＴに印加されるので、書き込み対象のブロックＢＬＫ（選択ブロックＢＬＫ）のうち、セレクトゲート線ＳＧＤが印加されないストリングユニットＳＵは書き込み対象でない非選択ＳＵ（図７中段）である。なお、選択ブロックＢＬＫの非選択ＳＵ（図７中段）についても、プログラム電圧Ｖｐｇｍの印加の前に、セレクトゲート線ＳＧＤを例えば５Ｖにして選択トランジスタＳＴ１を導通させておくようにしてもよい。

書き込み対象のブロックＢＬＫ（選択ブロックＢＬＫ）の書き込み対象のストリングユニットＳＵ（選択ＳＵ）（図７上段）については、プログラム電圧Ｖｐｇｍの印加の前に、図７上段の左側に示すように、選択ＳＵについてはセレクトゲート線ＳＧＤを例えば５Ｖにして、選択トランジスタＳＴ１を導通させておく。また、プログラム動作時には、セレクトゲート線ＳＧＳは例えば０Ｖである。従って、選択トランジスタＳＴ２はオフ状態となる。一方、図７上段の右側に示すプログラム電圧Ｖｐｇｍ印加時には、セレクトゲート線ＳＧＤを例えば２．５Ｖとする。これにより、選択トランジスタＳＴ１の導通、非導通の状態は、選択トランジスタＳＴ１に接続されるビット線ＢＬのビット線電圧によって決まる。

上述したように、センスアンプ３１は、各ビット線ＢＬにデータを転送する。"０"データが与えられたビット線ＢＬにはビット線電圧Ｖｂｌ＿Ｌとして例えば０Ｖの接地電圧Ｖｓｓが印加される。"１"データが与えられたビット線ＢＬにはビット線電圧Ｖｂｌ＿Ｈとして書き込み禁止電圧Ｖｉｎｈｉｂｉｔ（例えば２．５Ｖ）が印加される。従って、プログラム電圧Ｖｐｇｍ印加時には、"０"データが与えられたビット線ＢＬに接続された選択トランジスタＳＴ１は導通し、"１"データが与えられたビット線ＢＬに接続された選択トランジスタＳＴ１はカットオフする。カットオフした選択トランジスタＳＴ１に接続されているメモリセルＭＴは書き込み禁止となる。

導通状態となった選択トランジスタＳＴ１に接続されているメモリセルＭＴは、ワード線ＷＬに印加される電圧に従って電荷蓄積膜への電子の注入が行われる。ワード線電圧として、電圧Ｖｐａｓｓが与えられたワード線ＷＬに接続されたメモリセルＭＴは、閾値電圧に拘わらず導通状態となるが、電荷蓄積膜への電子の注入は行われない。一方、ワード線電圧として、プログラム電圧Ｖｐｇｍが与えられたワード線ＷＬに接続されたメモリセルＭＴは、プログラム電圧Ｖｐｇｍに応じて電荷蓄積膜への電子の注入が行われる。

即ち、ロウデコーダ２７は、選択ブロックＢＬＫにおいていずれかのワード線ＷＬを選択し、選択ワード線に電圧Ｖｐｇｍを印加し、その他の非選択ワード線ＷＬに電圧Ｖｐａｓｓを印加する。電圧Ｖｐｇｍは、トンネル現象により電子を電荷蓄積膜に注入するための高電圧であり、Ｖｐｇｍ＞Ｖｐａｓｓである。ロウデコーダ２７によってワード線ＷＬの電圧を制御しながら、センスアンプ２８によって各ビット線ＢＬにデータを供給することで、メモリセルアレイ２１の各メモリセルＭＴへの書き込み動作が行われる。

図８は、ベリファイ動作における各配線の電圧変化を示す図である。ロウデコーダ２７が、プログラム動作がなされたブロックＢＬＫおよびストリングユニットＳＵを選択し、選択されたブロックＢＬＫにおけるセレクトゲート線ＳＧＳおよび選択されたストリングユニットＳＵにおけるセレクトゲート線ＳＧＤに、例えば５Ｖを印加する。これにより、選択されたストリングユニットＳＵに含まれるＮＡＮＤストリングでは、選択トランジスタＳＴ１と選択トランジスタＳＴ２の両方がオン状態となる。

一方で、非選択のブロックＢＬＫにおけるセレクトゲート線ＳＧＳおよび、選択されたブロックＢＬＫにおける非選択のストリングユニットＳＵにおけるセレクトゲート線ＳＧＤには電圧Ｖｓｓを印可して、選択トランジスタＳＴ１および／またはＳＴ２をオフ状態とさせる。これにより、非選択のストリングユニットＳＵに含まれるＮＡＮＤストリングでは、少なくとも選択トランジスタＳＴ１がオフ状態となる。また、非選択のブロックＢＬＫに含まれるＮＡＮＤストリングでは、選択トランジスタＳＴ１と選択トランジスタＳＴ２の両方がオフ状態となる。

また、ロウデコーダ２７は、選択ブロックＢＬＫにおいていずれかのワード線ＷＬを選択し、選択ワード線ＷＬに電圧Ｖｃｇｒｖを印加し、その他の非選択ワード線ＷＬに電圧Ｖｒｅａｄを印加する。例えば、メモリセルＭＴの閾値電圧をレベルＡにするためのプログラム動作を行った場合、ベリファイ動作では電圧Ｖｃｇｒｖとして電圧ＡＶを用いる。同様に、メモリセルＭＴの閾値電圧をレベルＢにするためのプログラム動作を行った場合、ベリファイ動作では電圧Ｖｃｇｒｖとして電圧ＢＶを用いる。電圧Ｖｒｅａｄは、非選択ワード線ＷＬに接続されたメモリセルＭＴをそれらの閾値電圧にかかわらずオンさせるための電圧であり、Ｖｒｅａｄ＞Ｖｃｇｒｖ（ＧＶ）である。ＧＶは、ＭＬＣ書き込み動作の場合は、レベルＣに対応するベリファイ電圧ＶｒＣであり、ＱＬＣ書き込み動作の場合は、ステートＳ１５に対応するベリファイ電圧Ｖｒ１５である。

また、例えば、１回目の書き込み動作における中位ページデータのベリファイ動作では、図８において点線で示すように、電圧Ｖｃｇｒｖは、レベルＡとレベルＣの２つの電圧レベルを有する。

そして、センスアンプ２８が各ビット線ＢＬを電圧Ｖｂｌに充電する。電圧Ｖｂｌは、ソース線ＳＬの電圧Ｖｓｌよりも大きく、Ｖｂｌ＞Ｖｓｌである。これにより、選択されたストリングユニットＳＵに含まれるＮＡＮＤストリングでは、選択ワード線ＷＬに接続されたメモリセルＭＴの閾値電圧に応じて、ビット線ＢＬ側からソース線ＳＬ側へ、電流が流れる（あるいは流れない）。これにより、閾値電圧が所望のレベルまで上昇しているかどうかを検証することができる。

上述したように、書き込み動作は、プログラム動作とベリファイ動作とを含むループを繰り返すことにより実行される。プログラム動作では、選択ワード線ＷＬにプログラム電圧Ｖｐｇｍが印加される。続くベリファイ動作では、検証する閾値電圧レベルに対応して、ＭＬＣ書き込み動作の場合はレベルＡ～Ｃに対応するベリファイ電圧ＶｒＡ～Ｃのうち少なくとも１つ、ＱＬＣ書き込み動作の場合はステートＳ１～Ｓ１５に対応するベリファイ電圧Ｖｒ１～Ｖｒ１５のうち少なくとも１つが印加される。なお、各ループにおいて、プログラム動作が実行された後、ベリファイ動作が複数回実行されることがある。反対に、各ループにおいて、プログラム動作が実行された後、ベリファイ動作が実行されないこともある。すなわち、書き込み動作は複数のループを含み、各ループは少なくともプログラム動作を含む。また、各ループは、１回又は複数回のベリファイ動作を含み得る。各ループにおいて、ベリファイ動作は、プログラム動作に続いて実行される。

１回目のループにおけるプログラム電圧Ｖｐｇｍは最も低い電圧値に設定され、２回目、３回目・・・とループが進むにつれて、次第にプログラム電圧Ｖｐｇｍを大きな電圧値に設定するようになっている。また、各ループにおいてベリファイ動作を行うステートが予め設定されている。後述するように、目標ステート毎に、ベリファイ動作開始ループが設定されている。各ステートのベリファイ動作は所定のループにおいてのみ行われ、ベリファイ動作によって、設定されているターゲット領域に閾値電圧が到達したと判定されたメモリセルＭＴについては、その後、書き込み禁止とされる。
（動作）

データの書き込みは、書き込みシーケンスを複数回に分割して実行する多段階（本実施形態では２段階）書き込み方式により行われる。２段階書き込み方式では、１回目においては、ｎ１（本実施形態では、ｎ１＝４）ページのうちの半分のページ（本実施形態では、２ページ）分のデータが書き込まれ、２回目においては、残りの半分のページ（本実施形態では、２ページ）分のデータが書き込まれる。

図９は、２段階書き込み方式における閾値電圧Ｖｔｈの分布を示す図である。図９の横軸は、閾値電圧Ｖｔｈを示し、縦軸は、メモリセル数を示している。

図９に示すように、１回目の書き込み動作において、各メモリセルＭＴを２ビットデータを記憶するＭＬＣ（Ｍｕｌｔｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）として用いるための書き込みが行われる。１回目の書き込み動作を、ＭＬＣ書き込み動作ともいう。１回目の書き込み動作（ＭＬＣ書き込み動作）では、４値データ（レベルＥｒ，Ａ，Ｂ，Ｃ）のいずれか対応したデータが各メモリセルＭＴに書き込まれる。２回目の書き込み動作において、各メモリセルＭＴを４ビットデータを記憶するＱＬＣとして用いるための書き込みが行われる。２回目の書き込み動作を、ＱＬＣ書き込み動作ともいう）が行われる。２回目の書き込み動作（ＱＬＣ書き込み動作）では、各セルに１６値データ（ステートＳ０～Ｓ１５）のいずれかに対応したデータが各メモリセルＭＴに書き込まれる。

ＭＬＣ書き込み動作においては、４ページの内の下位（Ｌｏｗｅｒ Ｌｅｖｅｌ）ページと中位（Ｍｉｄｄｌｅ Ｌｅｖｅｌ）ページのデータが書き込まれる。すなわち、１回目の書き込み動作では、４値（Ｅｒ，Ａ，Ｂ，Ｃ）のいずれかのデータが、選択ワード線ＷＬのうちあるセレクトゲート線ＳＧＤに対応したメモリセルグループＭＧに含まれる各メモリセルＭＴに書き込まれる。図９において、「Ｍ」は、中位ページのデータの読み出し電圧を示し、「Ｌ」は、下位ページのデータの読み出し電圧を示す。すなわち、書き込まれた下位ページと中位ページのデータは、ＱＬＣ書き込み動作が行われる前においても、読み出すことができるように書き込まれる。

図９に示すように、ＭＬＣ書き込み動作により書き込まれた４値の各レベルをＱＬＣ書き込み動作によりさらに４つのレベルに分割することにより、１６値データが各メモリセルＭＴに書き込まれる。

シーケンサ２５は、メモリセルグループＭＧに含まれる各メモリセルＭＴに対して、例えば、４ページ分のデータを一度に書き込む場合がある。この場合、例えば、ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ及びＤＤＬに、それぞれ下位、中位、上位及びトップのページデータが格納される。シーケンサ２５は、４つのラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ及びＤＤＬに格納されたデータを用いて、４ページ分のデータを各メモリセルグループＭＧに書き込む。

２段階書き込み方式では、シーケンサ２５は、ＭＬＣ書き込み動作を実行した後にＱＬＣ書き込み動作を実行する。より具体的には、シーケンサ２５は、ＭＬＣ書き込み動作を実行した後、時間をおいて、ＱＬＣ書き込み動作を実行する。その場合、ＱＬＣ書き込み動作のときに、シーケンサ２５は、ＱＬＣ書き込み動作の対象となる各メモリセルＭＴから下位ページデータ及び中位ページデータを読み出す。シーケンサ２５は、読み出した下位ページデータ及び中位ページデータと、メモリコントローラ１から受信した上位ページデータ及びトップページデータとを用いてＱＬＣ書き込み動作を実行する。これにより、メモリコントローラ１から不揮発性メモリ２へ転送するデータの量を削減できる。

図１０は、２段階書き込み方式における書き込み動作の順番を示す図である。図１０は、複数のワード線ＷＬの一部のワード線ＷＬ０～ＷＬ２のみ示し、ストリングユニットが、ＳＵ０～ＳＵ４の５つの場合を示している。図１０中の"［"と"］"の括弧内の番号は、書き込み動作の順番を示す。

２段階書き込み方式では、隣り合う２本のワード線ＷＬへの書き込みが交互に行われる。図１０に示すように、ストリングユニットＳＵ０～ＳＵ４のワード線ＷＬ０へのＭＬＣ書き込み動作が順に実行された後（［１］～［５］）に、ストリングユニットＳＵ０のワード線ＷＬ１へのＭＬＣ書き込み動作が行われる（［６］）。

ストリングユニットＳＵ０のワード線ＷＬ１へのＭＬＣ書き込み動作（［６］）の後、ストリングユニットＳＵ０のワード線ＷＬ０へのＱＬＣ書き込み動作が実行される（［７］）。ストリングユニットＳＵ０のワード線ＷＬ０へのＱＬＣ書き込み動作の後、ストリングユニットＳＵ１に戻り、ストリングユニットＳＵ１のワード線ＷＬ１へのＭＬＣ書き込み動作が行われる（［８］）。

以後、同様に、図１０に示すように、ワード線ＷＬ０とワード線ＷＬ１へのＭＬＣ書き込み動作とＱＬＣ書き込み動作が交互に実行される（［９］～［１５］）。

ストリングユニットＳＵ４のワード線ＷＬ０へのＱＬＣ書き込み動作（［１５］）の後、ストリングユニットＳＵ０のワード線ＷＬ２へのＭＬＣ書き込み動作が行われる（［１６］）。ストリングユニットＳＵ０のワード線ＷＬ２へのＭＬＣ書き込み動作（［１６］）の後、ストリングユニットＳＵ０のワード線ＷＬ１へのＱＬＣ書き込み動作が実行される（［１７］）。

以後、ワード線ＷＬ１とワード線ＷＬ２へのＭＬＣ書き込み動作とＱＬＣ書き込み動作が、ワード線ＷＬ０とワード線ＷＬ１へのＭＬＣ書き込み動作とＱＬＣ書き込み動作と同様に、交互に実行される（［１７］～）。

以上のように、全てのストリングユニットＳＵ０～ＳＵ４のワード線ＷＬ（ｎ－１）の全てのメモリセルＭＴにＱＬＣ書き込み動作を実行した後（［１５］）、ストリングユニットＳＵ０のワード線ＷＬ（ｎ＋１）の１つのメモリセルＭＴにＭＬＣ書き込み動作が実行される（［１６］）。そして、そのメモリセルＭＴに対するＭＬＣ書き込み動作の実行後、ストリングユニットＳＵ０のワード線ＷＬｎに戻って、ＱＬＣ書き込み動作が実行される（［１７］）。

２段階書き込み方式の場合、ＭＬＣ書き込み動作が実行された後、時間が経過してからＱＬＣ書き込み動作が実行される。ここで、時間経過により、データリテンション劣化（メモリセルＭＴが保持する電子が経時的に変化することによる、メモリセルＭＴの閾値電圧の変動）が発生する。例えば、ＱＬＣ書き込み動作によりあるメモリセルＭＴにステートＳ１５のデータを書き込んでも、隣接メモリセルＭＴの閾値電圧がレベルＥｒなどの低い閾値電圧のステートの場合、ステートＳ１５のメモリセルＭＴの閾値電圧分布は、隣接ワード線の隣接メモリセルＭＴの影響を受けて、閾値電圧が低くなる方向にずれる場合がある。

図１１及び図１２は、隣接する２本のワード線ＷＬｎ、ＷＬ（ｎ＋１）の２つの隣接メモリセルＭＴの閾値電圧分布の例を示す図である。図１１の下段は、ワード線ＷＬｎのレベルＣのメモリセルＭＴに対して、ＱＬＣ書き込み動作が実行される場合の閾値電圧分布を示している。

例えば、選択ワード線ＷＬｎのあるメモリセルＭＴ１の閾値電圧分布がＭＬＣ書き込み動作によりレベルＣとなっているとき、そのレベルＣのメモリセルＭＴ（以下、ＭＴ１ともいう）の閾値電圧は、ＱＬＣ書き込み動作により、閾値電圧レベルがステートＳ１２からＳ１５のいずれかとなる。

図１１の上段は、ＭＬＣ書き込み動作によって、メモリセルＭＴ１の隣接メモリセルＭＴ（すなわち隣接ワード線ＷＬ（ｎ＋１）におけるメモリセル（以下、ＭＴ２ともいう））の閾値電圧分布が、レベルＣとなっているときに、ＱＬＣ書き込み動作が実行される場合の閾値電圧分布を示している。メモリセルＭＴ２の閾値電圧分布は、その後のＱＬＣ書き込み動作によってステートＳ１２～Ｓ１５のいずれかとなる。

図１２の上段は、メモリセルＭＴ２の閾値電圧レベルが、ＭＬＣ書き込み動作によって、レベルＥｒとなっているときに、ＱＬＣ書き込み動作が実行される場合の閾値電圧分布を示している。このメモリセルＭＴ２の閾値電圧レベルは、その後のＱＬＣ書き込み動作によってステートＳ０～Ｓ３のいずれかとなる。

図１１及び図１２のいずれの場合も、ＱＬＣ書き込み動作が実行された後のメモリセルＭＴ１の閾値電圧は隣接メモリセルＭＴ２の電荷の影響を受けて、データリテンション劣化が発生する。しかし、図１１の場合は、メモリセルＭＴ１の閾値電圧と隣接メモリセルＭＴ２の閾値電圧の差は小さいため、メモリセルＭＴ１に蓄積されている電荷は、メモリセルＭＴ２へ漏れ難い。一方、図１２の場合、メモリセルＭＴ１の閾値電圧と隣接メモリセルＭＴ２の閾値電圧の差は大きいため、メモリセルＭＴ１に蓄積されている電荷は、メモリセルＭＴ２へ向かって漏れ易い。特に、図１２の場合は、メモリセルＭＴ１が最も高い閾値電圧（レベルＣ）であり、隣接メモリセルＭＴ２が最も低い閾値電圧（レベルＥｒ）であるため、メモリセルＭＴ１に蓄積されている電荷は、メモリセルＭＴ２へ向かって特に漏れ易い。そのため、レベルＣのメモリセルＭＴ１の閾値電圧分布は、ＱＬＣ書き込み動作が実行された後、変化し易い、すなわち低い電圧側へずれ易い。ワード線ＷＬｎの各メモリセルＭＴ１の閾値電圧分布のずれ量は、隣接ワード線ＷＬ（ｎ＋１）における隣接メモリセルＭＴ２の閾値電圧のレベル（あるいはステート）に応じて異なる。

図１１及び図１２は、選択ワード線ＷＬｎのメモリセルＭＴ１の閾値電圧に対する、隣接ワード線ＷＬ（ｎ＋１）のメモリセルＭＴ２の電荷の影響を示しているが、隣接ワード線ＷＬ（ｎ－１）のメモリセルＭＴ３の電荷もメモリセルＭＴ１の閾値電圧に影響する。

図１３は、データリテンション劣化による、閾値電圧分布の変化を示す図である。図１３において、ＱＬＣ書き込み動作が実行された直後の閾値電圧分布は、実線で示し、データリテンション劣化によりずれた閾値電圧分布は、点線又は一点鎖線で示されている。

図１１の場合、隣り合う２つのメモリセルＭＴ１，ＭＴ２の閾値電圧は共に高いため、データリテンション劣化によるメモリセルＭＴ１から隣接メモリセルＭＴ２への電荷の漏れ量は少ない。その場合、点線で示すように、データリテンション劣化によるメモリセルＭＴ１の閾値電圧分布のずれ量は小さい。

しかし、図１２の場合、メモリセルＭＴ１の閾値電圧は高く、かつメモリセルＭＴ２の閾値電圧は低いため、データリテンション劣化によるメモリセルＭＴ１から隣接メモリセルＭＴ２への電荷の漏れ量は、多い。よって、図１３において、一転鎖線で示すように、データリテンション劣化によるメモリセルＭＴ１の閾値電圧分布のずれ量ｄＴＨは大きい。

データリテンション劣化によるメモリセルＭＴ１の閾値電圧分布のずれ量ｄＴＨは、選択ワード線ＷＬｎの各メモリセルＭＴの隣接メモリセルＭＴ２，ＭＴ３の電荷量に応じて、異なる。

例えば、隣接メモリセルＭＴ２の閾値電圧分布がレベルＡの場合、データリテンション劣化によるメモリセルＭＴ１に閾値電圧分布のずれ量は、図１３に示すずれ量ｄＴＨよりは、小さくなる。さらに、メモリセルＭＴ２が閾値電圧のレベルＢの場合、データリテンション劣化によるメモリセルＭＴ１に閾値電圧分布のずれ量は、図１３に示すずれ量ｄＴＨより、さらに小さくなる。

また、上述したように、メモリセルＭＴ１の閾値電圧は、隣接ワード線ＷＬ（ｎ＋１）の隣接メモリセルＭＴ２の閾値電圧のレベル（あるいはステート）から影響を受けるだけでなく、隣接ワード線ＷＬ（ｎ－１）の隣接メモリセルＭＴ３の閾値電圧のレベル（あるいはステート）からも影響を受ける。

よって、本実施形態では、メモリセルＭＴ１についてのＱＬＣ書き込み動作におけるベリファイ電圧レベルが、隣接する２つのメモリセルＭＴ２とＭＴ３の両方の閾値電圧に基づいて、調整される。

また、メモリセルＭＴ１の電荷の漏れ量は、メモリセルＭＴ１のデータ（目標ステート）と各隣接メモリセルＭＴ２、ＭＴ３のデータの差に応じて異なるので、その差に応じて、ＱＬＣ書き込み動作におけるベリファイ電圧レベルを調整するのが好ましい。

しかし、メモリセルＭＴ１の閾値電圧と各隣接メモリセルＭＴ２、ＭＴ３との閾値電圧の差が最も大きい場合に、メモリセルＭＴ１の電荷の漏れ量が最も多くなるため、読み出されたメモリセルＭＴ２、ＭＴ３のデータと、メモリセルＭＴ１の書き込みデータ（目標ステート）との差が最も大きい場合にのみ、ＱＬＣ書き込み動作におけるベリファイ電圧レベルが調整するようにしてもよい。

そこで、以下に説明する本実施形態では、隣接メモリセルＭＴ２、ＭＴ３のデータと、メモリセルＭＴ１の書き込みデータ（目標ステート）との差が最も大きい場合にのみ、ベリファイ電圧レベルが調整される。言い換えれば、例えば、図１３のような場合、メモリセルＭＴ１についてのＱＬＣ書き込み動作におけるベリファイ電圧レベルが調整される。

ベリファイ電圧レベルの調整は、シーケンサ２５がＱＬＣ書き込み動作を実行するときに、行われる。図１３において、メモリセルＭＴ１の閾値電圧分布が二点鎖線で示す高い閾値電圧分布になるように、ベリファイ電圧レベルが設定される。

次に、シーケンサ２５の書き込み動作のシーケンスを説明する。図１４は、ＭＬＣ書き込み動作におけるコマンドシーケンスを示す図である。ＭＬＣ書き込み動作が行われるとき、メモリコントローラ１は、不揮発性メモリ２へＭＬＣ書き込みコマンド、アドレス及びデータを出力する。ＭＬＣ書き込みコマンドは、ＭＬＣ書き込みの実行を指示するコマンドである。

シーケンサ２５は、ＭＬＣ書き込みコマンドを受信する。さらに、シーケンサ２５は、ＭＬＣ書き込みコマンドを受信した後、アドレスと書き込みデータを受信する。コマンド、アドレス及びデータの受信後、シーケンサ２５は、ＭＬＣ書き込み動作を実行する。受信したデータは、ラッチ回路ＸＤＬを介して、２つのラッチ回路ＡＤＬ，ＢＤＬに格納される。シーケンサ２５は、ラッチ回路ＡＤＬ，ＢＤＬに格納された下位ページデータと中位ページデータに基づいて、ＭＬＣ書き込み動作を実行する。

図１５は、ＱＬＣ書き込み動作におけるコマンドシーケンスを示す図である。ＱＬＣ書き込み動作が行われるとき、メモリコントローラ１は、不揮発性メモリ２へＱＬＣ書き込みコマンド、アドレス及びデータを出力する。ＱＬＣ書き込みコマンドは、ＱＬＣ書き込みの実行を指示するコマンドである。

まず、シーケンサ２５は、ＱＬＣ書き込みコマンドを受信する。さらに、シーケンサ２５は、ＱＬＣ書き込みコマンドを受信した後、アドレスとデータを受信する。データの受信後、シーケンサ２５は、隣接ワード線ＷＬ（ｎ＋１）に対応するメモリセルグループＭＧの各メモリセルＭＴ及び隣接ワードＷＬ（ｎ－１）に対応するメモリセルグループＭＧの各メモリセルＭＴからデータを読み出す。隣接ワード線ＷＬ（ｎ＋１）に対応するメモリセルグループＭＧの各メモリセルＭＴ及び隣接ワードＷＬ（ｎ－１）に対応するメモリセルグループＭＧの各メモリセルＭＴからデータを読み出す処理を隣接セル読み出し処理ＮＤＲともいう。

以下では、ＭＬＣ書き込み動作によって書き込まれたデータを、ＭＬＣ書き込みデータともいう。隣接セル読み出し処理ＮＤＲでは、隣接ワード線ＷＬ（ｎ－１）のＭＬＣ書き込みデータと、隣接ワード線ＷＬ（ｎ＋１）のＭＬＣ書き込みデータとが読み出される。

続いて、シーケンサ２５は、選択ワード線ＷＬｎに対応するメモリセルグループＭＧの各メモリセルＭＴからＭＬＣ書き込みデータを読み出す。選択ワード線ＷＬｎに対応するメモリセルグループＭＧの各メモリセルＭＴからＭＬＣ書き込みデータを読み出す処理を書き込み対象セル読み出し処理ＳＤＲともいう。書き込み対象セル読み出し処理ＳＤＲにおいては、ＭＬＣ書き込み動作によって選択ワード線ＷＬｎに書き込まれている下位ページの読み出しと中位ページの読み出しが読み出される。

以上のように、シーケンサ２５は、ＱＬＣ書き込み動作において、ＱＬＣ書き込みコマンドを受信すると、隣接ワード線ＷＬ（ｎ＋１）、ＷＬ（ｎ－１）の複数のメモリセルＭＴのデータを読み出す隣接セル読み出し処理ＮＤＲと選択ワード線ＷＬｎの各メモリセルＭＴのＭＬＣ書き込みデータを読み出す書き込み対象セル読み出し処理ＳＤＲとを実行する。

以下、隣接セル読み出し処理ＮＤＲと書き込み対象セル読み出し処理ＳＤＲとを含む処理を、内部データ読み出し処理ＩＤＬ１という。

そして、シーケンサ２５は、ＱＬＣ書き込み動作を実行する。ＱＬＣ書き込み動作では、プログラム動作とベリファイ動作が実行される。プログラム動作は、選択ワード線ＷＬへのプログラム電圧の印加とベリファイ電圧の印加とを含む。ＱＬＣ書き込み動作は、下位及び中位ページのデータと、上位及びトップページのデータとに基づいて実行される。下位及び中位ページのデータは、書き込み対象セル読み出し処理ＳＤＲにより得られ、データラッチＡＤＬ，ＢＤＬに格納されている。上位及びトップページのデータは、メモリコントローラ１から送信され、データラッチＣＤＬ，ＤＤＬに格納されている。

シーケンサ２５は、隣接ワード線ＷＬ（ｎ＋１）、ＷＬ（ｎ－１）の複数のメモリセル（以下、隣接メモリセルともいう）ＭＴのデータ（すなわち閾値電圧分布のレベル）とワード線ＷＬｎの複数のメモリセル（以下、書き込み対象メモリセルともいう）のＭＴ書き込みデータ（すなわち閾値電圧分布のレベル）との差に基づいて、ＱＬＣ書き込み動作におけるベリファイ電圧レベルを、調整する。

ＱＬＣ書き込み動作について、より具体的に説明する。

図１６は、ＱＬＣ書き込み動作のコマンドシーケンスと、コマンドシーケンスの実行に伴う７つのラッチ回路ＸＤＬ～ＦＤＬのデータの格納状況を示す図である。

レディービジー信号／ＲＢがＨｉｇｈレベルであるとき、上位ページデータを指定するコマンドｃ１、書き込みコマンドｃ２と、アドレスデータ（Ａｄｄ（ＷＬｎ））と、上位ページデータ（Ｄａｔａ＿Ｕ）と、コマンドｃ３を、シーケンサ２５は受信する。メモリコントローラ１から送信されたコマンド及びアドレスは、コマンドレジスタ２４Ａ及びアドレスレジスタ２４Ｂにそれぞれ格納される。上位ページデータ（Ｄａｔａ＿Ｕ）は、ラッチ回路ＸＤＬへ転送され、格納される。

図１６に示すように、シーケンサ２５は、レディービジー信号／ＲＢをＬｏｗレベルにして、コマンドレジスタ２４Ａに格納されたコマンドに基づいて、ラッチ回路ＸＤＬに格納されている上位ページデータ（Ｄａｔａ＿Ｕ）をラッチ回路ＣＤＬに転送する。転送後、レディービジー信号／ＲＢは、Ｈｉｇｈレベルになる。

続いて、レディービジー信号／ＲＢがＨｉｇｈレベルであるとき、トップページデータを指定するコマンドｃ４、書き込みコマンドｃ２と、アドレスデータ（Ａｄｄ（ＷＬｎ））と、トップページデータ（Ｄａｔａ＿Ｔ）と、コマンドｃ５を、シーケンサ２５は受信する。メモリコントローラ１から送信されたコマンド及びアドレスは、コマンドレジスタ２４Ａ及びアドレスレジスタ２４Ｂにそれぞれ格納される。トップページデータ（Ｄａｔａ＿Ｔ）は、ラッチ回路ＸＤＬへ転送され、格納される。

図１６に示すように、シーケンサ２５は、レディービジー信号／ＲＢがＬｏｗレベルにして、コマンドレジスタ２４Ａに格納されたコマンドに基づいて、ラッチ回路ＸＤＬに格納されているトップページデータ（Ｄａｔａ＿Ｔ）をラッチ回路ＤＤＬに転送する。

続いて、シーケンサ２５は、内部データ読み出し処理ＩＤＬ１を実行する。

隣接セル読み出し処理ＮＤＲでは、隣接する２つのワード線ＷＬ（ｎ＋１）、ＷＬ（ｎ－１）の複数のメモリセルＭＴのＭＬＣ書き込みデータが読み出される。

図１６に示すように、隣接ワード線ＷＬ（ｎ＋１）のデータ読み出し（ＷＬ（ｎ＋１） ｒｅａｄ）が行われ、シーケンサ２５は、そのデータ読み出しの結果に基づいて、隣接メモリセルＭＴ２の書き込みデータ（閾値電圧）に関する情報を、ラッチ回路ＥＤＬに格納する。

図１７は、ラッチ回路ＥＤＬに格納されるデータを示す図である。図１７に示すように、読み出したデータ（閾値電圧）がレベルＡ，Ｂ，Ｃである場合、シーケンサ２５は、ラッチ回路ＥＤＬに「０」を格納する。また、読み出したデータ（閾値電圧）がレベルＥｒである場合、シーケンサ２５は、ラッチ回路ＥＤＬに「１」を格納する。

続いて、隣接するワード線ＷＬ（ｎ－１）の複数のメモリセルＭＴのＭＬＣ書き込みデータが読み出される。

続いて、図１６に示すように、隣接ワード線ＷＬ（ｎ－１）のデータ読み出し（ＷＬ（ｎ－１） ｒｅａｄ）が行われ、シーケンサ２５は、そのデータ読み出しの結果に基づいて、隣接メモリセルＭＴ２の書き込みデータ（閾値電圧）に関する情報を、ラッチ回路ＦＤＬに格納する。

隣接セル読み出し処理ＮＤＲに続いて書き込み対象セル読み出し処理ＳＤＲが実行される。書き込み対象セル読み出し処理ＳＤＲでは、ワード線ＷＬｎの複数のメモリセルＭＴのＭＬＣ書き込みデータが読み出される。シーケンサ２５は、そのデータ読み出しの結果を、ラッチ回路ＡＤＬ，ＢＤＬに格納する。下位ページデータは、ラッチ回路ＡＤＬに格納され、中位ページデータは、ラッチ回路ＢＤＬに格納される。

シーケンサ２５は、ラッチ回路ＡＤＬ～ＦＤＬに格納されたデータに基づいてベリファイ電圧レベルを調整しながら、ワード線ＷＬｎ（ワード線ＷＬｎおよびセレクトゲート線ＳＧＤとの組み合わせによって選択されるメモリセルグループＭＧ）に対する書き込み動作を実行する。

上述したように、本実施形態では、選択ワード線ＷＬｎにおいてＭＬＣ書き込み動作によりレベルＣのデータが書き込まれたメモリセルＭＴに対して、ベリファイ電圧レベルの調整が行われる。従って、目標ステートがＳ１２～Ｓ１５のメモリセルＭＴへのプログラム動作後のベリファイ動作において、ベリファイ電圧レベルの調整が行われる。

図１８は、閾値電圧分布と、ベリファイ動作におけるラッチ回路ＡＤＬ～ＦＤＬのデータとの関係を説明するための図である。図１８に含まれる分布図の横軸は閾値電圧であり、縦軸はメモリセルグループＭＧにおける当該閾値電圧に対応するメモリセルＭＴの個数である。図１９は、ステートＳ１５のベリファイ動作時のベリファイ電圧レベルの変化を示す図である。図１９の横軸は、時間であり、縦軸は、ベリファイ電圧レベル（又は読み出し電圧ＶＣＧ）である。

図１８のＳＳ１は、隣接ワード線ＷＬ（ｎ＋１）、ＷＬ（ｎ－１）の２つの隣接メモリセルＭＴ２，ＭＴ３のＭＬＣ書き込みデータが共にレベルＥｒであるとき（ケース１）の、ラッチ回路ＡＤＬ～ＦＤＬのデータの変化を示す。ラッチ回路ＥＤＬとＦＤＬには、共に「１」が格納される。ラッチ回路ＡＤＬ～ＤＤＬには、ステートＳ１５に対応するデータとして、それぞれ「０」が格納される。

図１８のＳＳ２は、隣接ワード線ＷＬ（ｎ＋１）の隣接メモリセルＭＴ２のＭＬＣ書き込みデータがレベルＡ，Ｂ，Ｃのいずれかであり、隣接ワード線ＷＬ（ｎ－１）の隣接メモリセルＭＴ３のＭＬＣ書き込みデータがレベルＥｒであるとき（ケース２）の、ラッチ回路ＡＤＬ～ＦＤＬのデータの変化を示す。ラッチ回路ＥＤＬには、「０」が格納され、ラッチ回路ＦＤＬには、「１」が格納される。ラッチ回路ＡＤＬ～ＤＤＬには、ステートＳ１５に対応するデータとして、それぞれ「０」が格納される。

図１８のＳＳ３は、隣接ワード線ＷＬ（ｎ＋１）の隣接メモリセルＭＴ２のＭＬＣ書き込みデータがレベルＥｒであり、隣接ワード線ＷＬ（ｎ－１）の隣接メモリセルＭＴ３のＭＬＣ書き込みデータがレベルＡ，Ｂ，Ｃのいずれかであるとき（ケース３）の、ラッチ回路ＡＤＬ～ＦＤＬのデータの変化を示す。ラッチ回路ＥＤＬには、「１」が格納され、ラッチ回路ＦＤＬには、「０」が格納される。ラッチ回路ＡＤＬ～ＤＤＬには、ステートＳ１５に対応するデータとして、それぞれ「０」が格納される。

図１８のＳＳ４は、隣接ワード線ＷＬ（ｎ＋１）とＷＬ（ｎ－１）の２つの隣接メモリセルＭＴ２，ＭＴ３のＭＬＣ書き込みデータがレベルＡ，Ｂ，Ｃのいずれかであるとき（ケース４）の、ラッチ回路ＡＤＬ～ＦＤＬのデータの変化を示す。ラッチ回路ＥＤＬとＦＤＬには、共に「０」が格納される。ラッチ回路ＡＤＬ～ＤＤＬには、ステートＳ１５に対応するデータとして、それぞれ「０」が格納される。

ケース１の場合、隣接メモリセルＭＴへの電荷の漏れ量が最も多い。ケース４の場合は、隣接メモリセルＭＴへの電荷の漏れ量が最も少ない。ケース２と３の場合は、接メモリセルＭＴへの電荷の漏れ量は、ケース１よりは多くなく、ケース４よりは少なくない。

そこで、各メモリセルＭＴ１のベリファイ電圧レベルを、３段階のいずれかに設定して、データの書き込み動作が実行される。

シーケンサ２５は、隣接ワード線ＷＬ（ｎ＋１）とＷＬ（ｎ－１）の２つの隣接メモリセルＭＴ２，ＭＴ３のＭＬＣ書き込みデータと、書き込み対象のメモリセルＭＴ１のＭＬＣ書き込みデータと、目標ステートデータとに基づいて、選択ワード線ＷＬｎの各メモリセルＭＴ１に対するベリファイ動作を実行する。

各メモリセルＭＴ１では、目標ステートがＳ１２～Ｓ１５のいずれかでなければ、ベリファイ電圧レベルの調整は行われない。

また、各メモリセルＭＴ１では、目標ステートがＳ１２～Ｓ１５のいずれかであっても、２つのメモリセルＭＴ２，ＭＴ３の両方のＭＬＣ書き込みデータがＥｒレベルでないとき（レベルＡ，Ｂ，Ｃのいずれかであるとき）も、ベリファイ電圧レベルの調整は行われない。すなわち、ケース４の場合、ベリファイ電圧レベルの調整は行われない。

しかし、各メモリセルＭＴ１では、目標ステートがＳ１２～Ｓ１５のいずれかであり、２つのメモリセルＭＴ２，ＭＴ３の一方のＭＬＣ書き込みデータが、Ｅｒレベルであるときは、ベリファイ電圧レベルの調整が行われる。すなわち、ケース２と３の場合、ベリファイ電圧レベルの調整は行われる。

また、各メモリセルＭＴ１では、目標ステートがＳ１２～Ｓ１５のいずれかであり、２つのメモリセルＭＴ２，ＭＴ３の両方のＭＬＣ書き込みデータが、Ｅｒレベルであるときも、ベリファイ電圧レベルの調整が行われる。すなわち、ケース１の場合も、ベリファイ電圧レベルの調整は行われる。

ステートＳ１２～Ｓ１５の各ステートのベリファイ動作のために、シーケンサ２５は、ベリファイ電圧レベルを複数設定する。ベリファイ電圧レベルは、メモリセルＭＴ毎に設定される。

ケース１～４に対応して、図１９に示すように、ベリファイ電圧レベルが複数レベルに設定される。図１９は、ステートＳ１５のベリファイ動作において、標準的な１つのベリファイ電圧Ｖｒ１５の代わりに複数レベルのベリファイ電圧Ｖｒ１５＿Ｌ１、Ｖｒ１５＿Ｌ２、Ｖｒ１５＿Ｌ３を用いた例を示す。例えば、ベリファイ電圧Ｖｒ１５＿Ｌ２はベリファイ電圧Ｖｒ１５＿Ｌ１より所定のオフセット量だけ高く、ベリファイ電圧Ｖｒ１５＿レベルＬ３はベリファイ電圧Ｖｒ１５＿Ｌ２より所定のオフセット量だけ高い。すなわち、シーケンサ２５は、ＱＬＣ書き込み動作に含まれるあるステートに対するベリファイ動作において、標準的な１つのベリファイ電圧の代わりに、複数レベルのベリファイ電圧を段階的に印加する。複数レベルのベリファイ電圧のうちどれを適用するかは、隣接する２つのメモリセルＭＴ２、ＭＴ３に書き込まれたデータに応じて選択する。

ケース４のメモリセルＭＴにはベリファイ電圧Ｖｒ１５＿Ｌ１を適用する。ケース２，３のメモリセルＭＴにはベリファイ電圧Ｖｒ１５＿Ｌ２を適用する。ケース１のメモリセルＭＴにはベリファイ電圧Ｖｒ１５＿Ｌ３を適用する。

図１８と図１９では、ステートＳ１５のベリファイ動作において複数レベルのベリファイ電圧を用いる例を示しているが、ステートＳ１２、Ｓ１３、Ｓ１４それぞれのベリファイ動作においても、複数レベルのベリファイ電圧を用いてもよい。ステートＳ１２、Ｓ１３、Ｓ１４それぞれのベリファイ動作においても、ステートＳ１５のベリファイ動作と同様に３段階のベリファイ電圧を用いる。なお、ベリファイ電圧のオフセット量は、ステートごとに異なっていてもよい。

よって、選択ワード線ＷＬｎのステートＳ１５のベリファイ動作において、ケース４のメモリセルＭＴにはベリファイ電圧Ｖｒ１５＿Ｌ１が適用され、ケース２，３のメモリセルＭＴにはベリファイ電圧Ｖｒ１５＿Ｌ２が適用され、ケース１のメモリセルＭＴにはベリファイ電圧Ｖｒ１５＿Ｌ３が適用される。

以上のように、シーケンサ２５は、メモリセルＭＴ１に隣接する２つのメモリセルＭＴ２、ＭＴ３に書き込まれたデータを読み出し、その読み出したデータと、メモリセルＭＴ１にＭＬＣ書き込み動作により書き込まれたデータとに基づいて、ＱＬＣ書き込み動作におけるメモリセルＭＴ１のベリファイ動作のためのベリファイ電圧レベルを複数設定する。

また、シーケンサ２５は、２つのメモリセルＭＴ２、ＭＴ３の両方がレベルＥｒである場合と、一方がレベルＥｒである場合とで、複数のベリファイ電圧レベルを、変更している。すなわち、シーケンサ２５は、複数のベリファイ電圧レベルを、２つのメモリセルＭＴ２、ＭＴ３に書き込まれたデータに応じて設定する。

なお、ベリファイ電圧Ｖｒ１５＿Ｌ１、Ｖｒ１５＿Ｌ２，Ｖｒ１５＿Ｌ３のうちいずれか対応するレベルでベリファイ動作がパスすると、そのメモリセルＭＴに対応して設けられたラッチ回路ＡＤＬ～ＤＤＬのデータは全て「０」のデータから全て「１」のデータ（ステートＳ０を示すデータ）に書き替えられる。すなわち、メモリセルＭＴがステートＳ１５の閾値電圧分布に到達したと判断されるまでは、ラッチ回路ＡＤＬ～ＤＤＬのデータは全て「０」のデータに維持される。しかし、ベリファイ電圧Ｖｒ１５＿Ｌ１、Ｖｒ１５＿Ｌ２，Ｖｒ１５＿Ｌ３のうちいずれか対応するレベルでベリファイ動作がパスすると、そのメモリセルＭＴに対応して設けられたラッチ回路ＡＤＬ～ＤＤＬのデータは全て「０」のデータ（ステートＳ１５を示すデータ）から全て「１」のデータ（ステートＳ０を示すデータに更新され、当該メモリセルＭＴは次回以降のループにおけるプログラム動作の対象からは除外される（書き込み禁止状態に設定される）。なお、ラッチ回路ＥＤＬ，ＦＤＬのデータは変更されない。

具体的には、図１９において、ケース４に対応するメモリセルＭＴについてはベリファイ電圧Ｖｒ１５＿Ｌ１でベリファイ動作がパスすると、ラッチ回路ＡＤＬ～ＤＤＬのデータラッチ操作ＬＯ１が実行されて、ラッチ回路ＡＤＬ～ＤＤＬのデータはすべて「１」に更新される。ケース２又はケース３に対応するメモリセルＭＴについてはベリファイ電圧Ｖｒ１５＿Ｌ２でベリファイ動作がパスすると、ラッチ回路ＡＤＬ～ＤＤＬのデータラッチ操作ＬＯ２が実行されて、ラッチ回路ＡＤＬ～ＤＤＬのデータはすべて「１」に更新される。また、ケース１に対応するメモリセルＭＴについてはベリファイ電圧Ｖｒ１５＿Ｌ３でベリファイ動作がパスすると、ラッチ回路ＡＤＬ～ＤＤＬのデータラッチ操作ＬＯ３が実行されて、ラッチ回路ＡＤＬ～ＤＤＬのデータ「０」はすべて「１」に更新される。

なお、上述した例では、隣接ワード線ＷＬ（ｎ＋１）とＷＬ（ｎ－１）に対応するラッチ回路ＥＤＬ，ＦＤＬが用いられているが、１つのラッチ回路ＥＤＬだけを用いてもよい。すなわち、隣接ワード線ＷＬ（ｎ＋１）とＷＬ（ｎ－１）の２つの隣接メモリセルのデータを格納するラッチ回路は、少なくとも１つあればよい。

図２０は、１つのラッチ回路ＥＤＬを用いた場合のデータの例を示す図である。図２０は、２つの隣接メモリセルＭＴ２，ＭＴ３のデータに関する情報を１つのラッチ回路ＥＤＬに格納されるデータを示す。

図２０に示すように、２つのワード線ＷＬ（ｎ＋１）とＷＬ（ｎ－１）の２つの隣接メモリセルＭＴ２，ＭＴ３のデータが共にＥｒであるとき、シーケンサ２５は、ラッチ回路ＥＤＬに「１」を格納する。２２つの隣接メモリセルＭＴ２，ＭＴ３の一方のデータがＥｒであるとき、シーケンサ２５は、ラッチ回路ＥＤＬに「０」を格納する。２つの隣接メモリセルＭＴ２，ＭＴ３のデータが共にＡ，Ｂ，Ｃのいずれかであるとき、シーケンサ２５は、ラッチ回路ＥＤＬに「０」を格納する。すなわち、図２０は、２つの隣接メモリセルＭＴ２，ＭＴ３に対する読み出し結果と、ラッチ回路ＥＤＬに格納されるデータとの対応を示すテーブルである。

図２１は、１つのラッチ回路ＥＤＬを用いた場合の、内部データ読み出し処理ＩＤＬ１におけるラッチ回路ＡＤＬ～ＥＤＬのデータの変化を示す図である。図２１に示すように、隣接ワード線ＷＬ（ｎ＋１）の複数のメモリセルＭＴ２のＭＬＣ書き込みデータの読み出し（ＷＬ（ｎ＋１） ｒｅａｄ）が行われ、そのデータ読み出しの結果が、ラッチ回路ＥＤＬに格納される。

続いて、隣接するワード線ＷＬ（ｎ－１）の複数のメモリセルＭＴ３のＭＬＣ書き込みデータが読み出されるが、シーケンサ２５は、図２０に示すテーブルに従って、２つの隣接メモリセルＭＴ２，ＭＴ３の読み出し結果に基づくデータをラッチ回路ＥＤＬに格納する。そして、シーケンサ２５は、選択ワード線ＷＬｎの複数のメモリセルＭＴ１のＭＬＣ書き込みデータの読み出し（ＷＬｎ ｒｅａｄ）が行われ、そのデータ読み出しの結果が、ラッチ回路ＡＤＬ，ＢＤＬに格納する。そして、シーケンサ２５は、ラッチ回路ＡＤＬ～ＥＤＬに格納されたデータに基づいてベリファイ電圧レベルを調整しながら、ワード線ＷＬｎに対する書き込み動作を実行する。

よって、１つのラッチ回路ＥＤＬを用いても、上述した実施形態と同様の効果を得ることができる。

以上のように、隣接メモリセルＭＴ２，ＭＴ３への電荷の漏れが最も多いと想定されるメモリセルＭＴ１（ケース１のメモリセル）のベリファイ電圧レベルが高く設定される。また、隣接メモリセルＭＴ２，ＭＴ３への電荷の漏れが少なくないと想定されるメモリセルＭＴ１（ケース２，３のメモリセル）のベリファイ電圧レベルもやや高く設定される。

その結果、ＱＬＣ書き込み動作が実行された直後、レベルＥｒのメモリセルＭＴ２、ＭＴ３に隣接するメモリセルＭＴ１は、高めの閾値電圧分布を有する。そのため、メモリセルＭＴ１の閾値電圧分布が低めにシフトしても、同じワード線ＷＬ内において、同じステートの複数のメモリセルＭＴの閾値電圧分布は、ほぼ揃うようになる。

選択ワード線ＷＬｎの各メモリセルＭＴ１の閾値電圧分布は、隣接ワード線ＷＬ（ｎ＋１）、ＷＬ（ｎ－１）における対応する隣接メモリセルＭＴ２，ＭＴ３の閾値電圧分布の状態に応じて影響を受けるため、選択ワード線ＷＬｎの各メモリセルＭＴ１の閾値電圧分布は、大きくばらつく可能性がある。閾値電圧分布がばらついた状態でデータを読み出すために、例えば、隣接するワード線の読み出しを行うなどの追加的な読み出し電圧レベル補正処理を行うと、データを読み出すためにより長い時間が必要となる。

これに対して、本実施形態によれば、このような補正処理の発生率が低下するので、データを読み出すために必要となる時間を低減することができる。

次に、上述した実施形態の変形例を説明する。
（変形例１）

上述した実施形態では、各センスアンプユニットＳＡＵは、隣接メモリセルＭＴ２とＭＴ３のデータがレベルＥｒであるかを示すデータを、ラッチ回路ＥＤＬとＦＤＬに格納している。しかし、上述したように、電荷の漏れ量は、メモリセルＭＴ１と各隣接メモリセルＭＴ２，ＭＴ３とのデータの差に応じて異なる。よって、各センスアンプユニットＳＡＵが、隣接メモリセルＭＴ２、ＭＴ３のデータ（レベルＥｒ，Ａ，Ｂ，Ｃ）を示す情報を格納できるより多くのラッチ回路を有するようにして、メモリセルＭＴ１のＭＬＣ書き込みデータ（あるいは目標ステート）と隣接メモリセルＭＴ２、ＭＴ３のデータとの差に応じて、ベリファイ電圧レベルをより細かく複数設定するようにしてもよい。

例えば、隣接メモリセルＭＴ２がレベルＥｒである場合と、レベルＡである場合で、ベリファイ電圧レベルを異ならせるようにしてもよい。

すなわち、隣接メモリセルＭＴ２，ＭＴ３のデータが、４つのレベルＥｒ，Ａ，Ｂ，Ｃのいずれにあるかを保持し、その保持されたデータと、メモリセルＭＴ１のＭＬＣ書き込みデータ（あるいは目標ステート）との差に応じて、シーケンサ２５がベリファイ電圧レベルをより細かく設定する。

そのような構成によれば、ベリファイ電圧レベルは、より細かく段階的に変更可能となり、データを読み出すために必要となる時間がデータリテンション劣化によって悪化することを抑制できる。
（変形例２）

メモリセルＭＴ１についてのＱＬＣ書き込み動作におけるベリファイ電圧レベルは、隣接する２つのメモリセルＭＴ２とＭＴ３のいずれか一方だけを考慮して調整するようにしてもよい。

上述した実施形態では、選択ワード線ＷＬｎのメモリセルＭＴ１のＱＬＣ書き込み動作が実行されるとき、２つのメモリセルＭＴ２，ＭＴ３の２つのＭＬＣ書き込みデータとメモリセルＭＴ１のＭＬＣ書き込みデータ（あるいは目標ステート）との差に応じて、ワード線ＷＬｎのＱＬＣ書き込み動作におけるベリファイ電圧レベルを調整している。しかし、隣接ワード線ＷＬ（ｎ＋１）とＷＬ（ｎ－１）の２つのメモリセルＭＴ２，ＭＴ３の少なくとも一方のＭＬＣ書き込みデータとメモリセルＭＴ１のＭＬＣ書き込みデータ（あるいは目標ステート）との差に応じて、ワード線ＷＬｎに対するＱＬＣ書き込み動作におけるベリファイ電圧レベルを調整するようにしてもよい。例えば、隣接ワード線ＷＬ（ｎ＋１）のメモリセルＭＴ２のＭＬＣ書き込みデータとメモリセルＭＴ１のＭＬＣ書き込みデータ（あるいは目標ステート）との差に応じて、ワード線ＷＬｎに対するＱＬＣ書き込み動作におけるベリファイ電圧レベルを調整するようにしてもよい。

本変形例２によっても、第１実施形態と同様の効果を得ることができる。
（第２の実施形態）

第１の実施形態では、２回目の書き込み動作（ＱＬＣ書き込み動作）のときに、将来のデータリテンション劣化による電荷の漏れを想定して、想定した漏れ量が多い場合に閾値電圧分布が高めになるように予めベリファイ電圧レベルが調整される。

しかし、２回目の書き込み動作（ＱＬＣ書き込み動作）が１回目の書き込み動作（ＭＬＣ書き込み動作）の直後に行われた場合は、データリテンション劣化は発生していない。一方で、１回目の書き込み動作の後、ある程度の時間が経過してから２回目の書き込み動作が行われると、データリテンション劣化が発生している。

そこで、第２の実施形態では、２回目の書き込みの動作ときに、ＭＬＣ書き込みデータ（１回目の書き込み動作によって書き込まれたデータ）の読み出しを行い、閾値電圧分布のずれ量を検出する、すなわちデータリテンション劣化の程度が判定される。そして、そのずれ量（差）に応じて、各ステートのベリファイ動作開始ループが調整される。

本実施形態も第１の実施形態と同様に、多段書き込み方式の例として、各メモリセルグループＭＧが４ビットデータを保持可能で、図９と同じ２段階書き込み方式の場合を説明する。

本実施形態に係るメモリシステムの構成は、第１の実施形態に係るメモリシステムの構成と同じであるので、本実施形態のメモリシステムの構成要素のうち、第１の実施形態のメモリシステムと同じ構成要素については説明を省略し、異なる構成について詳述する。

まず、データリテンション劣化による閾値電圧分布の変化について説明する。図２２は、ＭＬＣ書き込み動作が実行された後のデータリテンション劣化による４つのレベルの閾値電圧分布の変化を説明するための図である。

図２２の上段は、ＭＬＣ書き込み動作が実行された直後の、４つのレベルＥｒ、Ａ、Ｂ、Ｃの閾値電圧分布を示す。「Ｍ」は、中位ページのデータの読み出し電圧を示し、「Ｌ」は、下位ページのデータの読み出し電圧を示す。ＭＬＣ書き込み動作が実行された後、読み出し電圧Ｌを用いて、下位ページのデータを読み出すことが可能であり、読み出し電圧Ｍを用いて、中位ページのデータを読み出すことが可能である。読み出し電圧Ｍ，Ｌは、例えばシーケンサ２５が保持している設定情報であり、予め設定されている。以下、下位ページと中位ページのデータの読み出しを、ＭＬＣ読み出しともいう。

図２２の下段は、ＭＬＣ書き込み動作が実行されてから時間が経過した場合の、４つのレベルＥｒ、Ａ、Ｂ、Ｃの閾値電圧分布を示す。データリテンション劣化により３つのレベルＡ、Ｂ、Ｃの閾値電圧分布は変化し、選択ワード線に印加するべき読み出し電圧Ｍ，Ｌは低下する。図２２の下段は、レベルＢの読み出し電圧Ｌが、ずれ量ｄｖだけ低下したことを示している。

このずれ量ｄｖは、後述するＶｔｈトラッキングリードにより検出される。同様に、レベルＡ，Ｃの閾値電圧分布のずれ量もＶｔｈトラッキングリードにより算出される。

データリテンション劣化によりレベルＡ、Ｂ、Ｃの閾値電圧分布が変化すると、ＱＬＣ書き込み動作のために、予め設定された読み出し電圧Ｍ，Ｌを用いてＭＬＣデータの読み出しを行うと、読み出したデータは、異なったデータとして読み出される場合がある。その場合、読み出しエラーが発生する。結果として、ＱＬＣ書き込み動作におけるＭＬＣ読み出しの信頼性が低下する。

また、一般に、ＱＬＣ書き込み動作のとき、閾値電圧が目標ステートの近傍にまで達していないと想定される場合は、ベリファイ動作が省略される。ベリファイ動作を省略することによって、書き込み時間ＴＰＲＯＧの短縮が図られている。そのため、書き込み動作に含まれる複数のループに対応して、ベリファイ動作開始ループが予め設定される。

しかし、データリテンション劣化により、ＭＬＣ書き込み動作が実行された後の閾値電圧分布が低い電圧側にシフトすると、目標ステートのためのベリファイ動作が開始されたとき、各メモリセルＭＴの閾値電圧分布が目標ステートの近傍にまで達しない。そのため、無駄なベリファイ動作が実行されることにより、書き込み時間ＴＰＲＯＧが無駄に長くなってしまう。

そこで、本実施形態では、まず、ＱＬＣ書き込み動作におけるＭＬＣ読み出しにおいて、Ｖｔｈトラッキングリードが行われる。Ｖｔｈトラッキングリードは、ＭＬＣ読み出しの読み出し電圧の最適値を探索し、その探索により得られた修正読み出し電圧を用いて、ＭＬＣ読み出しを行うものである。そのＭＬＣ読み出しにより読み出されたＭＬＣデータを用いて、ＱＬＣ書き込み動作が実行されるので、ＭＬＣ読み出しにおける読み出しエラーの発生が防止される。

図２３は、Ｖｔｈトラッキングリードにおける選択ワード線ＷＬｎの読み出し電圧の変化を示す図である。図２４は、Ｖｔｈトラッキングリードにおける谷位置探索処理を示す図である。

図２３に示すように、ＱＬＣ書き込み動作におけるＭＬＣ読み出しは、探索リードと最適値リードの２つのリード動作を含む。以下、ＱＬＣ書き込み時のＭＬＣ読み出しを、内部データ読み出し処理ＩＤＬ２ともいう。図２３は、中位ページのデータを読み出すときの読み出し電圧ＡＲとＣＲのそれぞれの最適値を用いたデータ読み出しの場合を示す。

探索リードは、Ｖｔｈトラッキングリードによる最適読み出し電圧の探索のための読み出しである。図２３に示すように、探索リードは、読み出し電圧ＡＲの探索リードＳＲ１と、読み出し電圧ＣＲの探索リードＳＲ２を含む。また、最適値リードは、読み出し電圧ＡＲの最適値リードＯＲ１と、読み出し電圧ＣＲの最適値リードＯＲ２を含む。図２４は、レベルＥｒとレベルＡの２つの閾値電圧分布の間の読み出し電圧の最適値を探索するＶｔｈトラッキングリードを説明するための図である。レベルＡとレベルＢ間、及びレベルＢとレベルＣの間の読み出し電圧の最適値を探索するＶｔｈトラッキングリードの説明は省略する。

図２４に示すように、Ｖｔｈトラッキングリードでは、レベルＥｒとレベルＡの間に存在する最適読み出し電圧（すなわち谷位置）を算出するために、複数回の読み出しが行われる。複数回の読み出しは、読み出し電圧を所定の範囲内で変化させて行われる。Ｖｔｈトラッキングリードの所定の範囲と読み出し回数は、レベル間で想定されるデータリテンション劣化により想定されるずれ量に基づいて予め設定される。

谷位置は、例えば、複数回の読み出しにおける各回におけるオンするメモリセルＭＴの数とオフするメモリセルＭＴの数の比率から判定される。

なお、図２４には、中位ページの最適読み出し電圧を探索するために、レベルＥｒとＡの谷位置探索のＶｔｈトラッキングリードが示されているが、Ｖｔｈトラッキングリードは、下位ページと中位ページの３つの最適読み出し電圧について行われる。

図２４は、互いに異なる９つの読み出し電圧ｖ１～ｖ９に基づいて、所定の範囲内で９回の読み出しが行われる場合を示す。探索リードでは、読み出されたデータに基づいて、最適な読み出し電圧が算出されて谷位置が判定される。各谷位置は、ワード線ＷＬ毎に判定される。

後述するように、Ｖｔｈトラッキングリードにより判定された谷位置が、読み出し電圧ｖ１～ｖ９により定められた複数の範囲ｒ１，ｒ２，ｒ３，ｒ４，ｒ５のいずれにあるかに基づいて、ベリファイ動作開始ループの位置が調整される。すなわち、ベリファイ動作を開始するタイミングが調整される。

算出された各ページの最適な読み出し電圧を用いて、ＭＬＣ読み出しが実行されるので、ＭＬＣ読み出し時の読み出しエラーを防止することができる。

また、目標ステート毎に、所定のベリファイ動作開始ループが設定されている。

図２５は、書き込み動作におけるループとベリファイ動作の関係を示す図である。図２５は、ループ１から３６の範囲を示している。図２５に示すようなベリファイ動作を行うステートとループの関係は、予め設定され、その予め設定されたに基づいて、ベリファイ動作が行われる。

データの書き込み動作は、プログラム動作とベリファイ動作を含む。図２５は、各ステートに対応してベリファイ動作を行うループを示す。各ステートＳ１～Ｓ１５において、プログラム動作は、１回目のループから実行される。プログラム動作は、各ステートＳ１～Ｓ１５において、最大で、丸印が含まれるループまで行われる。

図２５中の矢印は、目標ステート毎のベリファイ動作開始ループを示す。図２５中の丸印は、ベリファイ動作を行うことが可能なループを示している。例えば、ステートＳ５のデータに対するベリファイ動作は、ループ７からループ１６まで行われる。ループ７がＳ５のベリファイ動作開始ループであり、ループ１６がＳ５のベリファイ動作終了ループである。言い換えれば、ステートＳ５のデータは、ループ１からループ６までのプログラム動作によっては、閾値電圧が目標ステート（Ｓ５）の近傍にまで達していないと想定されるため、ループ６までのベリファイ動作が省略されている。このように、無駄なベリファイ動作を省略することによって、書き込み時間ＴＰＲＯＧの短縮が図られる。

本実施形態では、各ステートのベリファイ動作開始ループは、上述したＶｔｈトラッキングリードにより判定された谷位置が、複数の範囲ｒ１，ｒ２，ｒ３，ｒ４，ｒ５のいずれにあるかに応じて、変更される。

本実施形態では、例えば、シーケンサ２５がＶｔｈトラッキングリードにより判定された谷位置に応じたオフセット量ｄＬを保持し、予め設定されたテーブルに基づいて当該オフセット量ｄＬに応じたベリファイ動作開始ループを再設定する。さらに、谷位置のずれ量ｄｖに応じて、ベリファイ動作開始ループに対するオフセット量が変更される。ここでは、谷位置がｒ１の範囲にあるときのオフセット量（すなわち加算ループ数）は、２ｄＬであり、谷位置がｒ２の範囲にあるときのオフセット量は、ｄＬであり、谷位置がｒ３の範囲にあるときのオフセット量は、０であり、谷位置がｒ４の範囲にあるときのオフセット量は、（－ｄＬ）であり、谷位置がｒ５の範囲にあるときのオフセット量は、（－２ｄＬ）であるように、オフセット量は変更される。よって、例えば、オフセット量ｄＬを「１」とした場合、谷位置がｒ１の範囲にあるとき、あるステートのベリファイ動作開始ループが１０として設定されていても、２ループだけ遅くなって、そのステートのベリファイ動作開始ループは１２に変更される。また、谷位置がｒ４の範囲にあるときは、あるステートのベリファイ動作開始ループが１０として設定されていても、１ループだけ早くなって、そのステートのベリファイ動作開始ループは９に変更される。

すなわち、シーケンサ２５は、ＭＬＣ書き込み動作により書き込まれたデータに対応する閾値電圧分布間の谷位置を探索し、探索された谷位置の電圧に基づいて、ベリファイ動作のためのベリファイ動作開始ループを変更する。ここでは、シーケンサ２５は、谷位置の電圧と、ＭＬＣデータを読み出すために予め設定された読み出し電圧との差に応じて、ベリファイ動作開始ループを変更する。

図２６は、ループごとの閾値電圧分布の変化を示す図である。図２６は、レベルＢの閾値電圧分布をステートＳ１０の閾値電圧分布になるようにプログラム動作が行われるときの閾値電圧分布の変化と、ベリファイ動作の開始タイミングを示す。

例えば、図９に示すように、レベルＢの閾値電圧分布の電荷は、ＱＬＣ書き込み動作により、ステートＳ６、Ｓ７、Ｓ１０、Ｓ１１のいずれかになる。プログラム動作において印加されるプログラム電圧Ｖｐｇｍの大きさと、メモリセルＭＴの閾値電圧の上昇量には相関関係がある。従って、あるステートＳｎに対して、ベリファイ動作を開始すべきタイミングは、ループと対応して決められる。すなわち、ステートＳｎごとに、ベリファイ動作開始ループＮ（Ｓｎ）が設定される。例えば、ステートＳ１０の場合、データリテンション劣化を想定しなければ、図２５に示すように、ステートＳ１０に対するベリファイ動作を開始するタイミングを示すベリファイ動作開始ループＮ（Ｓ１０）は１６である。データリテンション劣化を想定しなければ、図２６に示すように、ループ１５以前においては、ステートＳ１０のベリファイ動作をすることは無駄となる。ステートＳ１０のベリファイ動作が、予め設定されたループＮ（Ｓｎ）から実行されることにより、無駄なベリファイ動作の実行を抑制しつつ、ステートＳ１０の所望の閾値電圧分布を得ることができる。

図２５では、ステートＳ１０のベリファイ動作が開始するベリファイ動作開始ループＮ（Ｓ１０）は、１６である。すなわち、ループ１５以前は（実行中のループをループカウント値Ｌｃによって示した場合、ＬｃがＮ（Ｓ１０）未満であるときは）、ステートＳ１０のためのベリファイ動作は実行されない。図２６においてｄ１は、レベルＢの閾値電圧分布を示し、ｄ２は、ループ１５以前の閾値電圧分布を示す。

ステートＳ１０の閾値電圧分布は、レベルＢの閾値電圧分布から生成される。各メモリセルＭＴの閾値電圧分布は、ループが進行するにつれて（ループカウント値Ｌｃが増加するにつれて）、徐々に閾値電圧が高くなるように変化していく。

図２７は、ループ１５（Ｌｃ＝１５）と、ループ１６（Ｌｃ＝１６）において、ベリファイ動作の際に選択ワード線に印加される読み出し電圧の変化を示す図である。図２５のテーブルによれば、ループ１５（Ｌｃ＝１５）においては、ステートＳ５からＳ９についてのベリファイ動作が実行される。同様に、ループ１６（Ｌｃ＝１６）においては、ステートＳ５からＳ１０についてのベリファイ動作が実行される。

例えば、図２６においてｄ１で示すようなレベルＢの閾値電圧分布からｄ４で示すようなステートＳ１０の閾値電圧分布を生成する場合、ループ１５以前（Ｌｃ＜Ｎ（Ｓ１０））のプログラム動作によって生成される閾値電圧分布ｄ２は、点線で示すベリファイ電圧Ｖｒ１０（ステートＳ１０のためのベリファイ電圧）まで到達しない。一方で、ループ１６（Ｌｃ＝Ｎ（Ｓ１０））のプログラム動作によって生成される閾値電圧分布ｄ３は、点線で示すベリファイ電圧Ｖｒ１０の近傍に到達する。従って、図２６に示すような閾値電圧分布の変化を想定した場合、ループ１５以前ではステートＳ１０のベリファイ動作は不要であり、ループ以後にステートＳ１０のベリファイ動作を実行することにより、無駄なベリファイ動作を省略しつつ、ステートＳ１０の閾値電圧分布として所望の分布ｄ４が生成できる。

すなわち、実行中のループを示すループカウント値ＬｃがＮ（Ｓｎ）になると（図２６の例では、Ｎ（Ｓ１０）＝１６）になると、当該ステートＳｎのためのベリファイ動作が開始される。理想的な状態を想定すると、ベリファイ動作開始ループＮ（Ｓｎ）より前のループでは図２６のｄ２に示すように目標ステートのベリファイ電圧（点線で示すベリファイ電圧Ｖｒ１０）に到達せず、図２６のｄ３に示すように、ベリファイ動作開始ループＮ（Ｓｎ）において目標ステートのベリファイ電圧に一部が近接した状態となる。図２６のｄ３に示す状態からベリファイ動作を開始させることにより、無駄なベリファイ動作を省略しつつ、各ステートの閾値電圧分布として図２６のｄ４に示すように幅の狭い分布を生成できる。

しかし、ＭＬＣ書き込み動作が実行された後の閾値電圧分布（例えばレベルＢ）は低い電圧側へシフトする場合がある。

図２８は、ＭＬＣ書き込み動作が終了した後におけるデータリテンション劣化によるループごとの閾値電圧分布の変化を示す図である。図２８に示すように、レベルＢの閾値電圧分布が点線で示す位置から実線で示す位置に変化した場合、例えば、ループ１５以前のプログラム動作によって生成される閾値電圧分布ｄ３は目標ステート（Ｓ１０）に対応するベリファイ電圧（Ｖｒ１０）まで到達せず、ループ１６＋Ｍのプログラム動作によって得られる閾値電圧分布ｄａが目標ステート（Ｓ１０）に対応するベリファイ電圧（Ｖｒ１０）の近傍まで到達する。この場合、ループ１６＋Ｍより前に実施されるベリファイ動作は無駄となり、Ｍ回分のベリファイ動作時間ｔ１だけ書き込み動作全体の時間が増えることになる。

すなわち、ＭＬＣデータの閾値電圧分布が低い電圧側へシフトした場合、データリテンション劣化を想定せずに設定されたベリファイ動作開始ループからベリファイ動作を実行すると、無駄なベリファイ動作が発生してしまう。

一方で、単純に閾値電圧分布が低い電圧側へシフトすることを想定してベリファイ動作開始ループＮ（Ｓｎ）を設定すると、データリテンション劣化の影響が小さい場合、オーバープログラミングが発生し得る。

図２９は、単純に閾値電圧分布が低い電圧側へシフトすることを想定してベリファイ動作開始ループＮ（Ｓｎ）をより大きい値に再設定した場合の、ループごとの閾値電圧分布の変化を示す図である。例えば、データリテンション劣化を想定しない場合のステートＳ１０に対するベリファイ動作開始ループＮ（Ｓ１０）として、１６ではなく、それより大きい１７に再設定した例を考える。ここで、もしもデータリテンション劣化による閾値電圧分布が低い電圧側へのシフトが想定したよりも小さかった場合、図２９に示すように、ループ１６（本来のベリファイ動作開始ループＮ（Ｓ１０））のプログラム動作によって生成される閾値電圧分布ｄ２がベリファイ電圧（Ｖｒ１０）の近傍に来ている。そして、ループ１７（大きい値に再設定されたベリファイ動作開始ループＮ（Ｓ１０））のプログラム動作によって生成される閾値電圧分布ｄ３は、ある程度の部分がベリファイ電圧（Ｖｒ１０）を超過している。各メモリセルＭＴは、すでに閾値電圧がベリファイ電圧を超過していても、プログラム動作よりも前にベリファイ動作によって書き込み禁止状態に設定されていないと、プログラム動作の対象となってしまう。その結果、各ステートの閾値電圧分布として図２９のｄ４に示すように幅の広い分布が生成されてしまうおそれがある。もしも閾値電圧分布がより高いステートのベリファイ電圧に到達した場合（あるいは、メモリセルグループＭＧの中で閾値電圧がより高いステートのベリファイ電圧に到達してしまったメモリセルＭＴの数が多くなることにより、メモリコントローラ１のＥＣＣ回路１４によるエラー訂正ができなくなった場合）、オーバープログラミングとなる。

そこで、本実施形態では、各ステートＳｎに対するベリファイ動作開始ループＮ（Ｓｎ）を、ＭＬＣ書き込み動作が実行された後の閾値電圧分布のずれ量ｄｖに応じて調整する。

具体的には、ＱＬＣ書き込み動作において、ＭＬＣ書き込みにより書き込まれたデータの閾値電圧分布に対してＶｔｈトラッキングを行い、最適な読み出し電圧を検出する。その検出して得られた最適な読み出し電圧と、当初想定された読み出し電圧との差（図２２のずれ量ｄｖ）に応じて、必要なステートに対するベリファイ動作開始ループを変更する。例えば、レベルＢの閾値電圧分布のずれ量ｄｖに応じて、ステートＳ６，Ｓ７，Ｓ１０，Ｓ１１のベリファイ動作開始ループを所定量だけ大きく設定して、ベリファイ動作の開始を遅らせる。すなわち、シーケンサ２５は、谷位置が、ＭＬＣ書き込みデータを読み出すために予め設定された読み出し電圧よりも低い場合は、ベリファイ動作の開始を遅らせるように、ベリファイ動作開始ループを変更する。

以上のように、レベル間の谷位置が最適な読み出し電圧に基づいてＭＬＣ読み出しを実行するので、ＱＬＣ書き込み動作においてＭＬＣ書き込みデータを読み出す際の信頼性が向上する。さらに、通常の読み出し電圧とのずれ量ｄｖに応じて、各ステートＳｎに対するベリファイ動作開始ループＮ（Ｓｎ）が変更されるので、無駄なベリファイ動作を省略され、書き込み時間ＴＰＲＯＧの短縮化を図ることができる。

図３０は、ＱＬＣ書き込み動作におけるコマンドシーケンスを示す図である。

ＱＬＣ書き込み動作が行われるとき、シーケンサ２５は、ＱＬＣ書き込みコマンドを受信する。

さらに、シーケンサ２５は、受信したＱＬＣ書き込みコマンドに関わるアドレスとデータを受信する。

データの受信後、シーケンサ２５は、選択ワード線ＷＬｎに対して上述した谷位置探索処理ＶＳを実行する。すなわち、ＭＬＣデータについての最適読み出し電圧を算出する。

続いて、シーケンサ２５は、最適読み出し電圧を用いて、選択ワード線ＷＬｎの各メモリセルＭＴのＭＬＣ書き込みデータの読み出し処理（書き込み対象セル読み出し処理ＳＤＲ１ともいう）を実行する。この書き込み対象セル読み出し処理ＳＤＲ１においても、下位ページの読み出しと中位ページの読み出しの２回の読み出しが実行される。

以上のように、シーケンサ２５は、ＱＬＣ書き込み動作において、ＱＬＣ書き込みコマンドを受信すると、谷位置を探索する谷位置探索処理ＶＳと、ＭＬＣ書き込みにより書かれたデータの読み出しを行うデータ読み出し処理（ＳＤＲ１）とを実行する。書き込み対象セル読み出し処理ＳＤＲ１では、ＭＬＣ書き込み動作により書かれたデータの読み出しは、探索された谷位置に基づいて行われる。

そして、シーケンサ２５は、ＱＬＣ書き込み動作を実行する。ＱＬＣ書き込み動作では、各レベルの読み出し電圧のずれ量ｄｖに応じて、各ステートのベリファイ動作開始ループＮ（Ｓｎ）を調整する。

具体的には、上述した無駄なベリファイ動作を行わないように、あるいは無駄なベリファイ動作の数を減らすように、シーケンサ２５は、ステートＳ１～Ｓ１５の少なくとも一部のベリファイ動作開始ループを遅らせる。

図３１は、本実施形態に関わる、書き込み動作におけるループとベリファイ動作の対象となるステートの関係を示す図である。ベリファイ動作開始ループが所定量だけ大きく設定されると、予め設定されたベリファイ動作開始ループから新しく設定されたベリファイ動作開始ループまでは、対象となるステートのベリファイ動作が省略される。図３１において、点線の丸印は省略されたベリファイ動作を示す。

図３２は、ＱＬＣ書き込み動作のフローチャートである。実行中のループに対応するループカウント値をＬｃで表す。例えば、１回目のループにおいては、Ｌｃは１となる。なお、本フローチャートにおいて、ＱＬＣ書き込み動作が実行される前におけるループカウント値Ｌｃは０にセットされている。

シーケンサ２５は、ループカウント値Ｌｃを１インクリメントにして、所定のプログラムパルスを選択ワード線ＷＬに印加する（ステップ１０１）。以下、「ステップ」は「ｓ」とも表記される。例えば、「ステップ１０１」は「ｓ１０１」とも表記される。

シーケンサ２５は、当該ループにおいてベリファイ動作の対象となる各ステートＳｎのプログラムが終了したかを判定する（ｓ１０２）。ｎは、１～１５のいずれかである。例えば、ループ１においてはステートＳ１がベリファイ動作の対象となり、ループ３においてはステートＳ１及びＳ２がベリファイ動作の対象となり、ループ２０においてはステートＳ８、Ｓ９、Ｓ１０、Ｓ１１及びＳ１２がベリファイ動作の対象となる。

当該ループにおいてベリファイ動作の対象となる各ステートＳｎについてのプログラムが終了しているとき（ｓ１０２：ＹＥＳ）、シーケンサ２５は、ステートＳ１５のプログラムが終了しているか（すなわちｎ＝１５？）を判定する（ｓ１０３）。

プログラムがステートＳ１５まで終了しているとき（ｓ１０３；ＹＥＳ）、シーケンサ２５は、図３２の処理を終了する。

ステートＳ１５まで終了していないとき（ｓ１０３；ＮＯ）、シーケンサ２５は、ｎを１インクリメントして（ｓ１０８）、その後、ｓ１０２の処理を実行する。

当該ループにおいてベリファイ動作の対象となる各ステートＳｎについてのプログラムが終了していないとき（ｓ１０２：ＮＯ）、シーケンサ２５は、ループカウント値Ｌｃ（実行中のループ）が、各ステートＳｎのベリファイ動作開始ループＮ（Ｓｎ）以上であるかを判定する（ｓ１０５）。すなわち、当該ループにおいて、ステートＳｎのベリファイ動作を実行する必要があるかどうかを判定する。

ループカウント値Ｌｃ（実行中のループ）が、各ステートＳｎのベリファイ動作開始ループＮ（Ｓｎ）以上ではないとき（ｓ１０５：ＮＯ）、シーケンサ２５は、ループカウント値Ｌｃを１インクリメントする（ｓ１０４）。ｓ１０４の後、シーケンサ２５は、所定のプログラムパルスを選択ワード線ＷＬに出力して、次のループのプログラム動作を実行する（ｓ１０１）。

ループカウント値Ｌｃ（実行中のループ）が、ステートＳｎのベリファイ動作開始ループＮ（Ｓｎ）以上であるとき（ｓ１０５：ＹＥＳ）、シーケンサ２５は当該ステートＳｎについてベリファイ動作を実行する（ｓ１０６）。

ｓ１０６の後、シーケンサ２５は、ステートＳ１５のベリファイ動作が実行済みであるかどうか（すなわちｎ＝１５？）を判定する（ｓ１０７）。

ステートＳ１５のベリファイ動作が実行済みであるとき（ｓ１０７：ＹＥＳ）、シーケンサ２５は、ｓ１０４を実行する。このとき、Ｓ１０４では、ｎは初期化される。

ステートＳ１５のベリファイ動作が実行済みでないとき（ｓ１０７：ＮＯ）、シーケンサ２５は、ｎを１インクリメントして（ｓ１０８）、その後、ｓ１０２の処理を実行する。

図３３は、Ｖｔｈトラッキングリードを用いた各レベルの読み出し電圧のずれ量ｄｖに応じて、各ステートのベリファイ動作開始ループＮ（Ｓｎ）を調整した結果の、ループとベリファイ動作の関係を示す図である。

図３３において、網掛けがされたステートについて、ベリファイ動作開始ループＮ（Ｓｎ）が変更されたことを示している。例えば、ステートＳ４のベリファイ動作開始ループＮ（Ｓ４）は、オフセット量２ｄＬだけ省略されている。すなわち、ループ５とループ６においてステートＳ４のベリファイ動作は実行されない。同様に、ステートＳ１０のベリファイ動作開始ループＮ（Ｓ１０）は、オフセット量ｄＬだけ省略されている。また、ステートＳ１２～Ｓ１５のベリファイ動作開始ループＮ（Ｓ１２）～Ｎ（Ｓ１５）は、オフセット量ｄＬだけ追加されている。

以上のように、本実施形態によれば、無駄なベリファイ動作の実行を抑制できるので、閾値電圧分布への悪影響を避けつつ、データを書き込むために必要となる時間を低減できる。

特に、ＭＬＣデータのＶｔｈトラッキングリードにより検出された谷位置の情報を、ＱＬＣ書き込み動作の直前に取得して、ベリファイ動作開始ループが決定されるので、ベリファイ動作が無駄のない最適な回数で実行可能である。

なお、上述した各実施形態では、不揮発性メモリ２は、メモリセルあたり４ビットを記憶可能なＱＬＣのＮＡＮＤメモリであるが、不揮発性メモリ２は、２ｂｉｔ／Ｃｅｌｌ、３ｂｉｔ／Ｃｅｌｌ、又は５ｂｉｔ／ＣｅｌｌのＮＡＮＤメモリであっても構わない。また、３回以上の書き込み動作によって多値データを書き込む方式であってもよい。例えば、３ｂｉｔ／ＣｅｌｌのＮＡＮＤメモリの場合、１回目の書き込み動作で１ビット分のデータが書き込まれて、２回目の書き込み動作で残り２ビット分のデータが書き込まれる方式でもよい。例えば、５ｂｉｔ／ＣｅｌｌのＮＡＮＤメモリの場合、１回目の書き込み動作で２ビット分のデータが書き込まれて２回目の書き込み動作で残り３ビット分のデータが書き込まれる方式でもよいし、１回目の書き込み動作で３ビット分のデータが書き込まれて２回目の書き込み動作で残り２ビット分のデータが書き込まれる方式でもよい。また、例えば、５ｂｉｔ／ＣｅｌｌのＮＡＮＤメモリの場合、１回目の書き込み動作で１ビット分のデータが書き込まれて、２回目の書き込み動作で他の２ビット分のデータが書き込まれて、３回目の書き込み動作で残り２ビット分のデータが書き込まれる方式でもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ メモリコントローラ、
２ 不揮発性メモリ、
１２ プロセッサ、
１３ ホストインターフェイス、
１４ ＥＣＣ回路、
１５ メモリインターフェイス、
１６ 内部バス、
２１ メモリセルアレイ、
２２ 入出力回路、
２３ ロジック制御回路、
２４ レジスタ、
２５ シーケンサ、
２６ 電圧生成回路、
２７ ロウデコーダ、
２８ センスアンプ、
２８ 電圧生成回路、
２９ 入出力用パッド群、
３０ ロジック制御用パッド群、
３１ 電源入力用端子群、
３１ センスアンプ、
４０～４８ トランジスタ、
４９ キャパシタ、
５０，５１ インバータ、
５２，５３ トランジスタ、
３３１、３３２、３３３ 配線層、
３３４ メモリホール、
３３５ ブロック絶縁膜、
３３６ 電荷蓄積膜、
３３７ ゲート絶縁膜、
３３８ 導電体柱、
３３９、３４０ コンタクトプラグ

Claims (12)

1. １メモリセル当たりｎ（ｎは、２以上の整数）ビットデータを記憶可能なメモリセルを複数含むメモリセルアレイと、
   各メモリセルにｎビット中ｐ（ｐ＜ｎ）ビットデータを書き込む第１書き込み動作と、前記第１書き込み動作後に前記各メモリセルに前記ｎビットデータを書き込む第２書き込み動作とを実行可能で、前記第２書き込み動作において、前記ｎビットデータを書き込むプログラム動作と、前記プログラム動作により書き込まれた前記ｎビットデータのベリファイを行うベリファイ動作とを実行する制御回路と、
   を有し、
   前記制御回路は、第１メモリセルに隣接する少なくとも１つの第２メモリセルに書き込まれた少なくとも１つの第１データを読み出し、読み出した前記第１データと、前記第１メモリセルに前記第１書き込み動作により書き込まれた第２データとに基づいて、前記第２書き込み動作における前記第１メモリセルの前記ベリファイ動作のためのベリファイ電圧レベルを複数設定する、半導体記憶装置。
2. 前記制御回路は、前記複数のベリファイ電圧レベルを、前記第１データに応じて設定する、請求項１に記載の半導体記憶装置。
3. 前記制御回路は、前記第２書き込み動作において、前記複数のベリファイ電圧レベルを、前記第１データに応じて段階的に高くなるように設定する、請求項２に記載の半導体記憶装置。
4. 前記制御回路は、前記第２の書き込み動作において、前記ｎビットデータの書き込みコマンドを受信すると、前記第１データを読み出す第１読み出し処理と前記第２データを読み出す第２読み出し処理とを実行する、請求項１に記載の半導体記憶装置。
5. 前記少なくとも１つの第１データを格納するための少なくとも１つの第１のラッチ回路を有する、請求項１に記載の半導体記憶装置。
6. 前記少なくとも１つの第１のラッチ回路は、前記第１メモリセルに隣接する２つのメモリセルのための２つの前記第１のラッチ回路を有する、請求項１に記載の半導体記憶装置。
7. 前記第２データを格納する第２のラッチ回路を有する、請求項５に記載の半導体記憶装置。
8. １メモリセル当たりｎ（ｎは、２以上の整数）ビットデータを記憶可能なメモリセルを複数含むメモリセルアレイと、
   各メモリセルにｎビット中ｐ（ｐ＜ｎ）ビットデータを書き込む第１書き込み動作と、前記第１書き込み動作後に前記各メモリセルに前記ｎビットデータを書き込む第２書き込み動作とを実行可能で、前記第２書き込み動作において、前記ｎビットデータを書き込むプログラム動作と、前記プログラム動作により書き込まれた前記ｎビットデータのベリファイを行うベリファイ動作とを実行する制御回路と、
   を有し、
   前記制御回路は、前記第１書き込み動作により書き込まれたデータに対応する２つの閾値電圧分布の谷位置を探索し、探索された前記谷位置の電圧に基づいて、前記ベリファイ動作のためのベリファイ動作開始ループを変更する、半導体記憶装置。
9. 前記制御回路は、前記谷位置の電圧と、前記データを読み出すために予め設定された読み出し電圧との差に応じて、前記ベリファイ動作開始ループを変更する、請求項８に記載の半導体記憶装置。
10. 前記制御回路は、前記谷位置が、前記データを読み出すために前記予め設定された読み出し電圧よりも低い場合は、前記ベリファイ動作の開始を遅らせるように、前記ベリファイ動作開始ループを変更する、請求項９に記載の半導体記憶装置。
11. 前記制御回路は、前記第２の書き込み動作において、前記ｎビットデータの書き込みコマンドを受信すると、前記谷位置を探索する谷位置探索処理と、前記第１書き込み動作により書かれた前記ｐビットデータの読み出しを行うデータ読み出し処理とを実行する、請求項９に記載の半導体記憶装置。
12. 前記データ読み出し処理は、前記第１書き込み動作により書かれた前記ｐビットデータの読み出しを、探索された前記谷位置に基づいて行う、請求項１１に記載の半導体記憶装置。

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