JP2020009509A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 書き込み性能を向上する。【解決手段】 実施形態の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイ２０と、複数のメモリセルにそれぞれ接続された複数のビット線と、複数のメモリセルに共通接続されたワード線と、ワード線にプログラムパルスを印加して、複数のメモリセルにデータをプログラムする制御回路２４とを含む。制御回路２４は、１回のプログラムパルスを用いて、第１ステートの第１メモリセルと、前記第１ステートより高い第２ステートの第２メモリセルとをプログラムする。【選択図】 図１１

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。また、３次元に積層された複数のメモリセルを備えたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１２−１６４４０９号公報
実施形態は、書き込み性能を向上することが可能な半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、複数のメモリセルを含み、前記複数のメモリセルの各々は、複数のステートのいずれかにプログラム可能である、メモリセルアレイと、前記複数のメモリセルにそれぞれ接続された複数のビット線と、前記複数のメモリセルに共通接続されたワード線と、前記ワード線にプログラムパルスを印加して、前記複数のメモリセルにデータをプログラムする制御回路とを具備する。前記制御回路は、１回のプログラムパルスを用いて、第１ステートの第１メモリセルと、前記第１ステートより高い第２ステートの第２メモリセルとをプログラムする。
第１実施形態に係るメモリシステムのブロック図。 図１に示したＮＡＮＤ型フラッシュメモリのブロック図。 １つのブロックＢＬＫの回路図。 ブロックＢＬＫの一部領域の断面図。 メモリセルトランジスタの閾値分布の一例を示す模式図。 図２に示したセンスアンプユニット、及びデータレジスタのブロック図。 １つのセンスアンプユニットの回路図。 プログラムシーケンスを説明する模式図。 ＱＰＷ方式を説明する模式図。 第１実施形態に係るプログラム動作を説明する図。 第１実施形態に係るプログラム動作を説明するタイミング図。 他のプログラム動作を説明する図。 第２実施形態に係るプログラム動作を説明する図。 第２実施形態に係るプログラム動作を説明するタイミング図。 第２実施形態に係るプログラムシーケンスを説明する図。 第２実施形態の変形例に係るプログラム動作を説明する図。 第３実施形態に係るプログラム動作を説明する図。 第４実施形態に係るプログラム動作を説明する図。 第４実施形態に係るプログラム動作を説明するタイミング図。
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。各機能ブロックは、ハードウェア及びソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。
［１］ 第１実施形態
［１−１］ メモリシステム１の構成
図１は、第１実施形態に係るメモリシステム１のブロック図である。メモリシステム１は、ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）２、及びメモリコントローラ３を備える。
メモリシステム１は、ホスト装置が搭載されたマザーボード上にメモリシステム１を構成する複数のチップを実装して構成してもよいし、メモリシステム１を１つのモジュールで実現するシステムＬＳＩ（large-scale integrated circuit）、又はＳｏＣ（system on chip）として構成してもよい。メモリシステム１の例としては、ＳＤＴＭカードのようなメモリカード、ＳＳＤ（solid state drive）、及びｅＭＭＣ（embedded multimedia card）などが挙げられる。
ＮＡＮＤ型フラッシュメモリ２は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ２の具体的な構成については後述する。
メモリコントローラ３は、ホスト装置４からの命令に応答して、ＮＡＮＤ型フラッシュメモリ２に対して書き込み（プログラムともいう）、読み出し、及び消去などを命令する。また、メモリコントローラ３は、ＮＡＮＤ型フラッシュメモリ２のメモリ空間を管理する。メモリコントローラ３は、ホストインターフェース回路（ホストＩ／Ｆ）１０、プロセッサ１１、ＲＡＭ（Random Access Memory）１２、バッファメモリ１３、ＮＡＮＤインターフェース回路（ＮＡＮＤ Ｉ／Ｆ）１４、及びＥＣＣ（Error Checking and Correcting）回路１５などを備える。これらのモジュールは、バス１６を介して互いに接続される。
ホストインターフェース回路１０は、ホストバスを介してホスト装置４に接続され、ホスト装置４との間でインターフェース処理を行う。また、ホストインターフェース回路１０は、ホスト装置４との間で、命令、アドレス、及びデータの送受信を行う。
プロセッサ１１は、例えばＣＰＵ（Central Processing unit)から構成される。プロセッサ１１は、メモリコントローラ３全体の動作を制御する。例えば、プロセッサ１１は、ホスト装置４から書き込み命令を受けた場合に、これに応答して、ＮＡＮＤインターフェースに基づく書き込み命令をＮＡＮＤ型フラッシュメモリ２に発行する。読み出し及び消去の場合も同様である。また、プロセッサ１１は、ウェアレベリング、及びガベージコレクションなど、ＮＡＮＤ型フラッシュメモリ２を管理するための様々な処理を実行する。
ＲＡＭ１２は、プロセッサ１１の作業領域として使用され、ＮＡＮＤ型フラッシュメモリ２からロードされたファームウェア、及びプロセッサ１１が作成した各種テーブルなどを格納する。ＲＡＭ１２は、ＤＲＡＭ及び／又はＳＲＡＭから構成される。バッファメモリ１３は、ホスト装置４から送信されたデータを一時的に保持するとともに、ＮＡＮＤ型フラッシュメモリ２から送信されたデータを一時的に保持する。バッファメモリ１３は、ＲＡＭ１２に含まれていてもよい。
ＥＣＣ回路１５は、書き込み動作時には、書き込みデータに対して誤り訂正符号を生成し、この誤り訂正符号を書き込みデータに付加してＮＡＮＤインターフェース回路１４に送る。また、ＥＣＣ回路１５は、読み出し動作時には、読み出しデータに対して、読み出しデータに含まれる誤り訂正符号を用いて誤り検出及び誤り訂正を行う。なお、ＥＣＣ回路１５は、ＮＡＮＤインターフェース回路１４内に設けるようにしてもよい。
ＮＡＮＤインターフェース回路１４は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ２に接続され、ＮＡＮＤ型フラッシュメモリ２との間でインターフェース処理を行う。また、ＮＡＮＤインターフェース回路１４は、ＮＡＮＤ型フラッシュメモリ２との間で命令、アドレス、及びデータの送受信を行う。
［１−１−１］ ＮＡＮＤ型フラッシュメモリ２の構成
図２は、図１に示したＮＡＮＤ型フラッシュメモリ２のブロック図である。
ＮＡＮＤ型フラッシュメモリ２は、メモリセルアレイ２０、入出力回路２１、ロジック制御回路２２、レジスタ群（ステータスレジスタ２３Ａ、アドレスレジスタ２３Ｂ、及びコマンドレジスタ２３Ｃを含む）、シーケンサ（制御回路）２４、電圧生成回路２５、ロウデコーダ２６、カラムデコーダ２７、センスアンプユニット２８、及びデータレジスタ（データキャッシュ）２９を備える。
メモリセルアレイ２０は、ｊ個のブロックＢＬＫ０〜ＢＬＫ（ｊ−１）を備える。ｊは、１以上の整数である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルから構成される。メモリセルアレイ２０には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。
入出力回路２１及びロジック制御回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３に接続される。入出力回路２１は、メモリコントローラ３との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０〜ＤＱ７）を送受信する。
ロジック制御回路２２は、メモリコントローラ３からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎ）を受信する。信号名に付記された“ｎ”は、アクティブ・ローを示す。また、ロジック制御回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３にレディー／ビジー信号ＲＢｎを送信する。
信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ２の選択を可能にし、当該ＮＡＮＤ型フラッシュメモリ２を選択する際にアサートされる。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥｎは、ＤＱ線を介してＮＡＮＤ型フラッシュメモリ２にデータを入力することを可能にする。信号ＲＥｎは、ＤＱ線を介してＮＡＮＤ型フラッシュメモリ２からデータを出力することを可能にする。信号ＷＰｎは、書き込み及び消去を禁止する際にアサートされる。信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ３は、ＮＡＮＤ型フラッシュメモリ２から信号ＲＢｎを受けることで、ＮＡＮＤ型フラッシュメモリ２の状態を知ることができる。
ステータスレジスタ２３Ａは、ＮＡＮＤ型フラッシュメモリ２の動作に必要なデータを一時的に保持する。アドレスレジスタ２３Ｂは、アドレスを一時的に保持する。コマンドレジスタ２３Ｃは、コマンドを一時的に保持する。ステータスレジスタ２３Ａ、アドレスレジスタ２３Ｂ、及びコマンドレジスタ２３Ｃは、例えばＳＲＡＭから構成される。
制御回路２４は、コマンドレジスタ２３Ｃからコマンドを受け、このコマンドに基づくシーケンスに従ってＮＡＮＤ型フラッシュメモリ２を統括的に制御する。制御回路２４は、時刻又はクロックをカウントするタイマー２４Ａを備える。制御回路２４は、タイマー２４Ａのカウント値を用いて、タイミング制御を行うことが可能である。
電圧生成回路２５は、ＮＡＮＤ型フラッシュメモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２５は、生成した電圧を、メモリセルアレイ２０、ロウデコーダ２６、及びセンスアンプユニット２８などに供給する。
ロウデコーダ２６は、アドレスレジスタ２３Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２６は、デコードされたロウアドレスに基づいて、ワード線などの選択動作を行う。そして、ロウデコーダ２６は、メモリセルアレイ２０に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
カラムデコーダ２７は、アドレスレジスタ２３Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２７は、デコードされたカラムアドレスに基づいて、ビット線の選択動作を行う。
センスアンプユニット２８は、読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット２８は、書き込み動作時には、書き込みデータをビット線に転送する。
データレジスタ２９は、読み出し動作時には、センスアンプユニット２８から転送されたデータを一時的に保持し、これをシリアル（例えば８ビットずつ）に入出力回路２１へ転送する。また、データレジスタ２９は、書き込み動作時には、入出力回路２１からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット２８へパラレルに転送する。データレジスタ２９は、ＳＲＡＭなどで構成される。
［１−１−２］ ブロックＢＬＫの構成
図３は、１つのブロックＢＬＫの回路図である。複数のブロックＢＬＫの各々は、複数のストリングユニットＳＵを備える。図３には、４個のストリングユニットＳＵ０〜ＳＵ３を例示している。１個のブロックＢＬＫに含まれるストリングユニットＳＵの数は、任意に設定可能である。
複数のストリングユニットＳＵの各々は、複数のＮＡＮＤストリング（メモリストリング）ＮＳを備える。１個のストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数は、任意に設定可能である。
複数のＮＡＮＤストリングＮＳの各々は、複数のメモリセルトランジスタＭＴ、及び２個の選択トランジスタＳＴ１、ＳＴ２を備える。複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。本明細書では、メモリセルトランジスタを、メモリセル又はセルと呼ぶ場合もある。図３は、簡略化のために、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）を備える構成例を示しているが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタＭＴの数は、実際にはこれよりも多く、また、任意に設定可能である。メモリセルトランジスタＭＴは、制御ゲート電極と電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、１ビットのデータ、又は２ビット以上のデータを記憶することが可能である。
ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＤ１〜ＳＧＤ３が接続される。ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＳ１〜ＳＧＳ３が接続される。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵ０〜ＳＵ３には、共通の選択ゲート線ＳＧＳが接続されていてもよい。各ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に接続される。
各ブロックＢＬＫ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（ｍ−１）のいずれかに共通接続される。“ｍ”は１以上の整数である。さらに、各ビット線ＢＬは、複数のブロックＢＬＫに共通接続され、複数のブロックＢＬＫの各々に含まれる各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。各ブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫに共通接続される。
各ブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴのデータは、例えば一括して消去される。読み出し及び書き込みは、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。すなわち、セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。
なお、ＮＡＮＤストリングＮＳは、ダミーセルトランジスタを備えていてもよい。具体的には、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間には、例えば２個のダミーセルトランジスタ（図示せず）が直列接続される。メモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間には、例えば２個のダミーセルトランジスタ（図示せず）が直列接続される。複数のダミーセルトランジスタのゲートにはそれぞれ、複数のダミーワード線が接続される。ダミーセルトランジスタの構造は、メモリセルトランジスタと同じである。ダミーセルトランジスタは、データを記憶するためのものではなく、書き込み動作や消去動作中に、メモリセルトランジスタや選択トランジスタが受けるディスターブを緩和する機能を有する。
［１−１−３］ ブロックＢＬＫの積層構造
次に、ブロックＢＬＫの積層構造の一例について説明する。図４は、ブロックＢＬＫの一部領域の断面図である。図４において、Ｘ方向は、選択ゲート線が延びる方向であり、Ｘ方向と水平面内で直交するＹ方向は、ビット線が延びる方向であり、Ｚ方向は、積層方向である。
半導体層又は半導体基板内には、ｐ型ウェル領域（ｐ−ｗｅｌｌ）３０が設けられる。ｐ型ウェル領域３０上には、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ウェル領域３０上には、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３２、及び選択ゲート線ＳＧＤとして機能する配線層３３がそれぞれ、この順に複数の絶縁層を介して積層される。図面が煩雑になるのを避けるために、積層された複数の配線層の間に設けられた複数の絶縁層のハッチングを省略している。
メモリホール３４は、配線層３１、３２、３３を貫通してウェル領域３０に達する。メモリホール３４内には、ピラー状の半導体層（半導体ピラー）３５が設けられる。半導体ピラー３５の側面には、ゲート絶縁膜３６、電荷蓄積層（絶縁膜）３７、及びブロック絶縁膜３８がこの順に積層される。これらによってメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２が構成される。半導体ピラー３５は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域である。半導体ピラー３５の上端は、コンタクトプラグ３９を介して、ビット線ＢＬとして機能する金属配線層４０に接続される。
ウェル領域３０の表面領域には、高濃度のｎ型不純物が導入されたｎ＋型拡散領域４１が設けられる。拡散領域４１上にはコンタクトプラグ４２が設けられ、コンタクトプラグ４２は、ソース線ＳＬとして機能する金属配線層４３に接続される。さらに、ウェル領域３０の表面領域には、高濃度のｐ型不純物が導入されたｐ＋型拡散領域４４が設けられる。拡散領域４４上にはコンタクトプラグ４５が設けられ、コンタクトプラグ４５は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層４６に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域３０を介して半導体ピラー３５に電圧を印加するための配線である。
以上の構成が、図４の紙面の奥行き方向（Ｘ方向）に複数配列されており、Ｘ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが構成される。
［１−１−４］ メモリセルトランジスタの閾値分布
次に、メモリセルトランジスタＭＴの取り得る閾値電圧Ｖｔｈの分布について説明する。図５は、メモリセルトランジスタＭＴの閾値分布の一例を示す模式図である。メモリセルトランジスタＭＴは、２ビット以上のデータを記憶することが可能である。本実施形態では、メモリセルトランジスタＭＴが３ビットのデータを記憶する場合、いわゆるＴＬＣ（triple level cell）方式を例に説明する。
３ビットのデータは、下位（lower）ビット、中位（middle）ビット、及び上位（upper）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、複数の閾値電圧に応じた８つの状態（ステート）のうちのいずれかを取り得る。８つのステートを、低い方から順に、ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”と呼ぶ。ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”の各々に属する複数のメモリセルトランジスタＭＴは、分布を形成する。
ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”にはそれぞれ、例えば、データ“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”が割り当てられる。ビットの並びは、下位ビット“Ｘ”、中位ビット“Ｙ”、上位ビット“Ｚ”とすると、“Ｚ、Ｙ、Ｘ”である。閾値分布とデータとの割り当ては、任意に設定可能である。
読み出し対象のメモリセルトランジスタＭＴに記憶されたデータを読み出すために、当該メモリセルトランジスタＭＴの閾値電圧が属するステートが判定される。ステートの判定のために、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲが用いられ、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲは、この順に高くなる。
ステート“Ｅｒ”は、例えば、データが消去された状態（消去状態）に相当する。ステート“Ｅｒ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＲより低く、例えば負の値を有する。
ステート“Ａ”〜“Ｇ”は、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、ステート“Ａ”〜“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。ステート“Ａ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＡＲより高く、かつ読み出し電圧ＢＲ以下である。ステート“Ｂ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＢＲより高く、かつ読み出し電圧ＣＲ以下である。ステート“Ｃ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＣＲより高く、かつ読み出し電圧ＤＲ以下である。ステート“Ｄ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＤＲより高く、かつ読み出し電圧ＥＲ以下である。ステート“Ｅ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＥＲより高く、かつ読み出し電圧ＦＲ以下である。ステート“Ｆ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＦＲより高く、かつ読み出し電圧ＧＲ以下である。ステート“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＧＲより高く、電圧ＶＲＥＡＤより低い。
電圧ＶＲＥＡＤは、非読み出し対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのステートにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。つまり、制御ゲートに電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。
以上のように、各メモリセルトランジスタＭＴは、８個のステートのいずれかに設定され、３ビットデータを記憶することが可能である。また、書き込み及び読み出しは、１つのセルユニットＣＵ内のページ単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３個のページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。下位ビット、中位ビット、及び上位ビットについて一括して書き込み又は読み出されるページはそれぞれ、下位（lower）ページ、中位（middle）ページ、及び上位（upper）ページと呼ばれる。
［１−１−５］ センスアンプユニット２８及びデータレジスタ２９の構成
図６は、図２に示したセンスアンプユニット２８、及びデータレジスタ２９のブロック図である。
センスアンプユニット２８は、ビット線ＢＬ０〜ＢＬ（ｍ−１）に対応したセンスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）を備える。各センスアンプユニットＳＡＵは、センスアンプＳＡ、及びデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＳＤＬ、ＴＤＬを備える。センスアンプＳＡ、及びデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＳＤＬ、ＴＤＬは、互いにデータが転送可能なように接続される。
データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＳＤＬ、ＴＤＬは、データを一時的に保持する。書き込み動作時には、センスアンプＳＡは、データラッチ回路ＳＤＬが保持するデータに応じて、ビット線ＢＬの電圧を制御する。データラッチ回路ＴＤＬは、センスアンプユニット２８内のデータ演算用に使用される。データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬは、メモリセルトランジスタＭＴが２ビット以上のデータを保持する多値動作用に使用される。すなわち、データラッチ回路ＡＤＬは、下位ページを保持するために使用される。データラッチ回路ＢＤＬは、中位ページを保持するために使用される。データラッチ回路ＣＤＬは、上位ページを保持するために使用される。センスアンプユニットＳＡＵが備えるデータラッチ回路の数は、１つのメモリセルトランジスタＭＴが保持するビット数に応じて任意に設定可能である。
センスアンプＳＡは、読み出し動作時には、対応するビット線ＢＬに読み出されたデータを検知し、データ“０”及びデータ“１”のいずれであるかを判定する。また、センスアンプＳＡは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。
データレジスタ２９は、センスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）に対応した数のデータラッチ回路ＸＤＬを備える。データラッチ回路ＸＤＬは、入出力回路２１に接続される。データラッチ回路ＸＤＬは、入出力回路２１から送られた書き込みデータを一時的に保持し、また、センスアンプユニットＳＡＵから送られた読み出しデータを一時的に保持する。より具体的には、入出力回路２１とセンスアンプユニット２８との間のデータ転送は、１ページ分のデータラッチ回路ＸＤＬを介して行われる。入出力回路２１が受信した書き込みデータは、データラッチ回路ＸＤＬを介して、データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送される。センスアンプＳＡによって読み出された読み出しデータは、データラッチ回路ＸＤＬを介して、入出力回路２１に転送される。
（センスアンプユニットＳＡＵの具体的な構成例）
次に、センスアンプユニットＳＡＵの具体的な構成例について説明する。図７は、１つのセンスアンプユニットＳＡＵの回路図である。センスアンプユニットＳＡＵに供給される複数の信号は、シーケンサ２４によって生成される。
センスアンプＳＡは、例えばｐチャネルＭＯＳトランジスタ５０、ｎチャネルＭＯＳトランジスタ５１〜５７、及びキャパシタ５８を備える。
トランジスタ５０のソースは、センスアンプ用の電源電圧ＶＤＤＳＡが供給される電源端子に接続され、そのドレインは、ノードＳＥＮに接続され、そのゲートは、データラッチ回路ＳＤＬ内のノードＩＮＶ_Ｓに接続される。トランジスタ５１のドレインは、ノードＳＥＮに接続され、そのソースは、ノードＣＯＭに接続され、そのゲートには、信号ＢＬＸが入力される。
トランジスタ５２のドレインは、ノードＣＯＭに接続され、そのゲートには、信号ＢＬＣが入力される。トランジスタ５３のドレインは、トランジスタ５２のソースに接続され、そのソースは、対応するビット線ＢＬに接続され、そのゲートには、信号ＢＬＳが入力される。トランジスタ５３は、高耐圧のＭＯＳトランジスタである。
トランジスタ５４のドレインは、ノードＣＯＭに接続され、そのソースは、ノードＳＲＣに接続され、そのゲートは、ノードＩＮＶ_Ｓに接続される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。トランジスタ５５のドレインは、ノードＳＥＮに接続され、そのソースは、ノードＣＯＭに接続され、そのゲートには、信号ＸＸＬが入力される。
トランジスタ５６のソースは、接地電圧ＶＳＳが供給される接地端子に接続され、そのゲートは、ノードＳＥＮに接続される。トランジスタ５７のソースは、トランジスタ５６のドレインに接続され、そのドレインは、バスＬＢＵＳに接続され、そのゲートには、信号ＳＴＢが入力される。信号ＳＴＢは、ビット線ＢＬに読み出されたデータを判定するタイミングを制御する。
キャパシタ５８の一方の電極は、ノードＳＥＮに接続され、キャパシタ５８の他方の電極には、クロック信号ＣＬＫが入力される。
データラッチ回路ＳＤＬは、インバータ６０、６１、及びｎチャネルＭＯＳトランジスタ６２、６３を備える。インバータ６０の入力端子は、ノードＬＡＴ_Ｓに接続され、その出力端子は、ノードＩＮＶ_Ｓに接続される。インバータ６１の入力端子は、ノードＩＮＶ_Ｓに接続され、その出力端子は、ノードＬＡＴ_Ｓに接続される。トランジスタ６２の一端は、ノードＩＮＶ_Ｓに接続され、その他端は、バスＬＢＵＳに接続され、そのゲートには、信号ＳＴＩが入力される。トランジスタ６３の一端は、ノードＬＡＴ_Ｓに接続され、その他端は、バスＬＢＵＳに接続され、そのゲートには、信号ＳＴＬが入力される。例えば、ノードＬＡＴ_Ｓに保持されるデータは、データラッチ回路ＳＤＬに保持されるデータに相当し、ノードＩＮＶ_Ｓに保持されるデータは、ノードＬＡＴ_Ｓに保持されるデータの反転データに相当する。データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＴＤＬの回路構成は、データラッチ回路ＳＤＬの回路構成と同様であるため、説明を省略する。
センスアンプユニットＳＡＵは、プリチャージ回路６４、及びバススイッチ６６をさらに備える。
プリチャージ回路６４は、バスＬＢＵＳをプリチャージする。プリチャージ回路６４は、例えばｎチャネルＭＯＳトランジスタ６５を含む。トランジスタ６５のドレインは、バスＬＢＵＳに接続され、そのソースには、プリチャージ用の電圧ＶＨＬＢが印加され、そのゲートには、信号ＬＰＣが入力される。プリチャージ回路６４は、バスＬＢＵＳに電圧ＶＨＬＢを転送することで、バスＬＢＵＳをプリチャージする。
バススイッチ６６は、バスＬＢＵＳとバスＤＢＵＳとを接続する。バスＬＢＵＳは、データレジスタ２９に含まれるデータラッチ回路ＸＤＬに接続される。バススイッチ６６は、例えばｎチャネルＭＯＳトランジスタ６７を含む。トランジスタ６７の一端は、バスＬＢＵＳに接続され、その他端は、バスＤＢＵＳに接続され、そのゲートには、信号ＤＳＷが入力される。
［１−２］ 動作
上記のように構成されたメモリシステム１の動作について説明する。
［１−２−１］ プログラムシーケンスの概要
ＮＡＮＤ型フラッシュメモリ２は、プログラムコマンド、アドレス、及び書き込みデータをメモリコントローラ３から受信すると、プログラムシーケンスを実行する。
図８は、プログラムシーケンスを説明する模式図である。図８は、選択ワード線（ＷＬ_ｓｅｌ）に印加される電圧を抽出して示している。
プログラムシーケンスは、順に繰り返される複数のプログラムループからなる。複数のプログラムループの各々は、プログラム動作と、ベリファイ動作とからなる。
プログラム動作は、メモリセルトランジスタＭＴの電荷蓄積層に電荷（電子）を注入することで、メモリセルトランジスタＭＴの閾値電圧を上昇させる、又は、電荷蓄積層への電子の注入を禁止することで、メモリセルトランジスタＭＴの閾値電圧を維持させる動作である。選択ワード線には、プログラム電圧ＶＰＧＭが印加される。閾値電圧を上昇させる動作を「“０”書き込み」と呼び、閾値電圧を維持させる動作を「“１”書き込み」又は「書き込み禁止」と呼ぶ。より具体的には、“０”書き込みと“１”書き込みとは、ビット線ＢＬに印加される電圧が異なる。“０”書き込みに対応するビット線ＢＬには、例えば接地電圧ＶＳＳが印加される。“１”書き込みに対応するビット線ＢＬには、例えば電源電圧ＶＤＤＳＡ（＞ＶＳＳ）が印加される。
ベリファイ動作は、プログラム動作の後、メモリセルトランジスタＭＴのデータを読み出し、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達したか否かを判定する動作である。選択ワード線には、所望のベリファイ電圧（図８のＶＦＹ）が印加される。メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達している場合を、「ベリファイをパスした」と呼び、ターゲットレベルに達していない場合を、「ベリファイをフェイルした」と呼ぶ。ベリファイ動作の詳細は、読み出し動作と同じである。
また、図８に示すように、プログラムループが増えるごとに、プログラム電圧ＶＰＧＭがステップアップ電圧ΔＶＰＧＭだけ高く設定される。これにより、メモリセルトランジスタＭＴの閾値電圧を順次シフトさせることができる。
次に、ＱＰＷ（quick pass write）方式について説明する。図９は、ＱＰＷ方式を説明する模式図である。
ＱＰＷ方式では、ベリファイ動作において２種類のベリファイ電圧ＶＨ、ＶＬが用いられる。ベリファイ電圧ＶＨ、ＶＬは、メモリセルトランジスタＭＴのステートごとに設けられる。ベリファイ電圧ＶＬは、ベリファイ電圧ＶＨより所定の電圧ΔＶＲだけ低く設定される。ベリファイ電圧ＶＨは、メモリセルトランジスタＭＴの最終的な目標の閾値電圧に対応する。ベリファイ電圧ＶＨによるベリファイにパスしたメモリセルトランジスタＭＴは、以降のプログラム動作で書き込み禁止に設定される。
ＱＰＷ方式によるプログラム動作では、ベリファイ電圧ＶＨ、ＶＬによるベリファイ結果に応じて、プログラム対象のビット線ＢＬに印加される電圧が異なる。具体的には、センスアンプユニット２８は、メモリセルトランジスタＭＴの閾値電圧がベリファイ電圧ＶＬ未満の場合、対応するビット線ＢＬに例えば接地電圧ＶＳＳを印加し、メモリセルトランジスタＭＴの閾値電圧がベリファイ電圧ＶＬ以上かつベリファイ電圧ＶＨ未満である場合、対応するビット線ＢＬにＱＰＷ用の電圧ＶＱＰＷを印加する。電圧ＶＱＰＷは、“ＶＤＤＳＡ＞ＶＱＰＷ＞ＶＳＳ”の関係を有する。
この状態で、選択ワード線にプログラム電圧ＶＰＧＭが印加されると、図９に示すように、閾値電圧がベリファイ電圧ＶＬ以上かつベリファイ電圧ＶＨ未満のメモリセルトランジスタＭＴにおける閾値電圧の上昇量が、閾値電圧が電圧ＶＬ未満のメモリセルトランジスタＭＴにおける閾値電圧の上昇量よりも小さくなる。
このため、ＱＰＷ方式が適用されたプログラム動作では、メモリセルトランジスタＭＴの最終的な目標の閾値電圧ＶＨを大きく超えることが抑制されるため、プログラムが終了したステートの閾値分布を狭くすることができる。
［１−２−２］ プログラム動作
次に、プログラム動作について説明する。図１０は、第１実施形態に係るプログラム動作を説明する図である。メモリセルトランジスタＭＴは、２ステージのプログラム動作により、目的の閾値電圧に設定される。第１ステージのプログラム動作をＬＭプログラム、第２ステージのプログラム動作をｆｉｎｅプログラムと呼ぶ。
まず、消去状態のセルユニットＣＵに対してＬＭプログラムが実行される。ＬＭプログラムでは、メモリセルトランジスタＭＴは、ステート“Ｅｒ”又は“ＬＭ”にプログラムされる。ステート“ＬＭ”に属するメモリセルトランジスタＭＴは、ベリファイ電圧ＶＬＭ以上に設定される。ステート“ＬＭ”の閾値電圧は、ステート“Ａ”以上かつステート“Ｄ”以下の閾値電圧に設定される。
ＬＭプログラムの後に、ｆｉｎｅプログラムが実行される。ｆｉｎｅプログラムでは、プログラム対象のメモリセルトランジスタＭＴは、ステート“Ｅｒ”〜“Ｇ”のいずれかにプログラムされる。具体的には、ＬＭプログラムにおいてステート“Ｅｒ”に属するメモリセルトランジスタＭＴは、ステート“Ｅｒ”〜“Ｃ”のいずれかにプログラムされる。ＬＭプログラムにおいてステート“ＬＭ”に属するメモリセルトランジスタＭＴは、ステート“Ｄ”〜“Ｇ”のいずれかにプログラムされる。ステート“Ａ”〜“Ｇ”に属するメモリセルトランジスタＭＴはそれぞれ、ベリファイ電圧ＶＡ〜ＶＧを用いてプログラムされる。２ステージプログラム（ＬＭ−Ｆｉｎｅプログラム）における閾値電圧とデータとの割り当ては、例えば以下のように設定される。
ステート“Ｅｒ”＝データ“１１１”
ステート“Ａ”＝データ“１０１”
ステート“Ｂ”＝データ“０１１”
ステート“Ｃ”＝データ“００１”
ステート“Ｄ”＝データ“１１０”
ステート“Ｅ”＝データ“１００”
ステート“Ｆ”＝データ“０１０”
ステート“Ｇ”＝データ“０００”
ＬＭプログラムでは、２段階でメモリセルトランジスタＭＴの閾値電圧が設定されるため、ｆｉｎｅプログラム時の閾値変動を小さくできる。これにより、隣接するメモリセルトランジスタＭＴにおいて、電荷蓄積層の容量結合に起因する閾値変動を小さくできる。
ここで、本実施形態では、ステート“Ａ”のプログラムと、ステート“Ｂ”のプログラムとが、同一のプログラム電圧（プログラムパルス）を用いて並行して実行される。さらに、閾値電圧が低いステート“Ａ”のメモリセルトランジスタＭＴに接続されたビット線に接地電圧ＶＳＳを印加する期間を、閾値電圧が高いステート“Ｂ”のメモリセルトランジスタＭＴに接続されたビット線に接地電圧ＶＳＳを印加する期間より短くするようにしている。
図１１は、第１実施形態に係るプログラム動作を説明するタイミング図である。以下の説明において、選択ワード線を“ＷＬ_ｓｅｌ”、非選択ワード線を“ＷＬ_ｕｓｅｌ”、書き込み禁止のビット線を“ＢＬ（Inhibit）”、ステート“Ａ”にプログラムされるビット線を“ＢＬ（Ｐｒｏｇ_Ａ）”、ステート“Ａ”かつＱＰＷ対象のビット線を“ＢＬ（ＱＰＷ_Ａ）”、ステート“Ｂ”にプログラムされるビット線を“ＢＬ（Ｐｒｏｇ_Ｂ）”、ステート“Ｂ”かつＱＰＷ対象のビット線を“ＢＬ（ＱＰＷ_Ｂ）”と表記する。
ＮＡＮＤ型フラッシュメモリ２は、メモリコントローラ３から書き込み命令（プログラムコマンド、アドレス、及びプログラムデータを含む）を受ける。その後、シーケンサ２４は、プログラム動作を実行する。
まず、ビット線の充電動作が行われる。時刻ｔ０において、センスアンプユニット２８は、ビット線ＢＬ（Inhibit）、ビット線ＢＬ（Ｐｒｏｇ_Ａ）、及びビット線ＢＬ（ＱＰＷ_Ａ）に電源電圧ＶＤＤＳＡを印加し、ビット線ＢＬ（Ｐｒｏｇ_Ｂ）に接地電圧ＶＳＳを印加し、ビット線ＢＬ（ＱＰＷ_Ｂ）に電圧ＶＱＰＷを印加する。また、ロウデコーダ２６は、選択ゲート線ＳＧＤに電圧Ｖｓｇｄｈを印加し、選択ゲート線ＳＧＳに接地電圧ＶＳＳを印加する。電圧Ｖｓｇｄｈは、選択トランジスタＳＴ１をオン状態にする電圧である。ソース線ＳＬには、ＶＳＲＣが印加される。電圧ＶＳＲＣは、“ＶＳＳ≦ＶＳＲＣ＜ＶＤＤＳＡ”である。これにより、選択トランジスタＳＴ１がオンし、選択トランジスタＳＴ２がオフする。
この結果、書き込み禁止のビット線、及びステート“Ａ”に関するビット線ＢＬに接続されたＮＡＮＤストリングでは、チャネルに電源電圧ＶＤＤＳＡが転送される。ビット線ＢＬ（Ｐｒｏｇ_Ｂ）に接続されたＮＡＮＤストリングでは、チャネルに接地電圧ＶＳＳが転送される。ビット線ＢＬ（ＱＰＷ_Ｂ）に接続されたＮＡＮＤストリングでは、チャネルに電圧ＶＱＰＷが転送される。その後、ロウデコーダ２６は、選択ゲート線ＳＧＤに電圧Ｖｓｇｄを印加する。電圧Ｖｓｇｄは、電圧Ｖｓｇｄｈより低い電圧であり、選択ビット線（接地電圧ＶＳＳ及び電圧ＶＱＰＷが印加されたビット線）に接続された選択トランジスタＳＴ１をオンさせるが、非選択ビット線ＢＬ（電源電圧ＶＤＤＳＡが印加されたビット線ＢＬ）に接続された選択トランジスタＳＴ１をカットオフさせる電圧である。
時刻ｔ１において、ロウデコーダ２６は、選択ワード線ＷＬ_ｓｅｌにプログラム電圧ＶＰＧＭを印加し、非選択ワード線ＷＬ_ｕｓｅｌに、電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、メモリセルトランジスタＭＴの閾値電圧によらず、メモリセルトランジスタＭＴをオン状態にする電圧である。プログラム電圧ＶＰＧＭは、電圧ＶＰＡＳＳより高い電圧である。
ビット線ＢＬ（Ｐｒｏｇ_Ｂ）に接続されたＮＡＮＤストリングでは、選択ワード線とチャネルとの電位差が大きくなり、メモリセルトランジスタＭＴの電荷蓄積層に電子が注入される。ビット線ＢＬ（ＱＰＷ_Ｂ）に接続されたＮＡＮＤストリングでは、ビット線ＢＬ（Ｐｒｏｇ_Ｂ）に比べて、選択ワード線とチャネルとの電位差が若干小さくなり、メモリセルトランジスタＭＴの電荷蓄積層に注入される電子の数が少なくなる。書き込み禁止のビット線、及びステート“Ａ”に関するビット線ＢＬに接続されたＮＡＮＤストリングでは、チャネルの電位がブーストされるため、選択ワード線とチャネルとの電位差が大きくならず、メモリセルトランジスタＭＴの閾値電圧が維持される。すなわち、時刻ｔ１において、ステート“Ａ”にプログラムされるメモリセルトランジスタＭＴでは、プログラムが行われない（すなわち、電荷蓄積層に電子がほとんど注入されない）。
時刻ｔ２において、センスアンプユニット２８は、ビット線ＢＬ（Ｐｒｏｇ_Ａ）に接地電圧ＶＳＳを印加し、ビット線ＢＬ（ＱＰＷ_Ａ）に電圧ＶＱＰＷを印加する。ビット線の電圧を変化させるタイミングは、制御回路２４によりタイマー２４Ａを用いて制御される。これにより、ビット線ＢＬ（Ｐｒｏｇ_Ａ）に接続されたＮＡＮＤストリングでは、チャネルに接地電圧ＶＳＳが転送される。ビット線ＢＬ（ＱＰＷ_Ａ）に接続されたＮＡＮＤストリングでは、チャネルに電圧ＶＱＰＷが転送される。この結果、ステート“Ａ”のメモリセルトランジスタＭＴがプログラムされる。
なお、ステート“Ｃ”〜“Ｇ”のメモリセルトランジスタにおけるプログラム動作、すなわちビット線の制御は、ステート“Ｂ”のプログラム動作と同じである。
時刻ｔ３において、ロウデコーダ２６は、全ワード線ＷＬに接地電圧ＶＳＳを印加する。期間ｔ１〜ｔ３がプログラム電圧ＶＰＧＭの印加期間である。時刻ｔ４において、ビット線ＢＬ及びソース線ＳＬがリセットされる。また、選択トランジスタＳＴ１、ＳＴ２は、オフ状態にされる。
続いて、ベリファイ動作が実行される。時刻ｔ５において、ロウデコーダ２６は、選択ワード線ＷＬ_ｓｅｌに、ステート“Ａ”用のベリファイ電圧ＶＡを印加する。センスアンプユニット２８は、全ビット線（ＢＬ（Inhibit）、ＢＬ（Ｐｒｏｇ_Ａ）、ＢＬ（ＱＰＷ_Ａ）、ＢＬ（Ｐｒｏｇ_Ｂ）、及びＢＬ（ＱＰＷ_Ｂ）を含む）に、電圧ＶＢＬ（＞ＶＳＳ）を印加する。なお、非選択ワード線ＷＬ_ｕｓｅｌには、電圧ＶＲＥＡＤが印加される。選択トランジスタＳＴ１、ＳＴ２は、オン状態にされる。ソース線ＳＬには、例えば、電圧ＶＢＬより低く、接地電圧ＶＳＳ以上の電圧ＶＳＲＣが印加される。センスアンプユニット２８は、ビット線の電位を判定する。これにより、ステート“Ａ”にプログラムされるメモリセルトランジスタＭＴの閾値電圧がベリファイされる。
時刻ｔ６において、ロウデコーダ２６は、選択ワード線ＷＬ_ｓｅｌに、ステート“Ｂ”用のベリファイ電圧ＶＢを印加する。センスアンプユニット２８は、ビット線の電位を判定する。これにより、ステート“Ｂ”にプログラムされるメモリセルトランジスタＭＴの閾値電圧がベリファイされる。
なお、実際には、ステート“Ａ”及びステート“Ｂ”の各々においてＱＰＷ用の２種類のベリファイ電圧ＶＬ、ＶＨが用いられるが、図１１では、簡略化して、ベリファイ電圧ＶＡ、ＶＢのみを例示している。また、ステート“Ｂ”より高いステートのベリファイも適宜実施される。
時刻ｔ７において、ワード線、ビット線ＢＬ、及びソース線ＳＬがリセットされる。また、選択トランジスタＳＴ１、ＳＴ２は、オフ状態にされる。その後、ベリファイがフェイルしたメモリセルトランジスタＭＴに対してプログラムループが繰り返される。また、プログラムループ数が増えるごとに、プログラム電圧がステップアップ電圧ΔＶＰＧＭだけ高く設定される。
［１−２−３］ 他のプログラム動作
次に、他のプログラム動作について説明する。図１２は、他のプログラム動作を説明する図である。メモリセルトランジスタＭＴは、１ステージのプログラム動作（フルシーケンスプログラム）により、目的の閾値電圧に設定される。フルシーケンスプログラムにおける閾値電圧とデータとの割り当ては、例えば図５のように設定される。
フルシーケンスプログラムでは、ステート“Ａ”〜“Ｇ”が連続してプログラムされる。さらに、前述した２ステージプログラム（ＬＭ−Ｆｉｎｅプログラム）と同様に、ステート“Ａ”のプログラムと、ステート“Ｂ”のプログラムとは、同一のプログラム電圧を用いて並行して実行される。ステート“Ａ”及びステート“Ｂ”におけるプログラム動作の詳細は、図１１と同じである。
［１−３］ 第１実施形態の効果
以上詳述したように第１実施形態では、ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）２は、ワード線にプログラムパルスを印加して、複数のメモリセルにデータをプログラムする制御回路２４を備える。制御回路２４は、１回のプログラムパルスを用いて、ステート“Ａ”の第１メモリセルと、ステート“Ｂ”の第２メモリセルとを並行してプログラムする。さらに、１回のプログラムパルスを印加している期間において、制御回路２４は、第１メモリセルに接続された第１ビット線に、接地電圧ＶＳＳを印加するタイミングを、第２メモリセルに接続された第２ビット線に、接地電圧ＶＳＳを印加するタイミングより遅くするようにしている。
従って第１実施形態によれば、ステート“Ａ”及びステート“Ｂ”のプログラムを同一のプログラムパルスで行うことができる。これにより、プログラムパルス数を低減でき、ひいてはプログラムにかかる時間（プログラム時間）を短くできる。結果として、書き込み性能を向上することが可能なＮＡＮＤ型フラッシュメモリ２を実現できる。
また、ステート“Ａ”及びステート“Ｂ”のプログラムを並行して実行した後、１回のベリファイ動作で、ステート“Ａ”のメモリセルとステート“Ｂ”のメモリセルとの閾値電圧を判定している。ステート“Ａ”のメモリセルとステート“Ｂ”のメモリセルとを個別のプログラムループでプログラムする場合、ベリファイ動作もプログラムループごとに実行する必要がある。この場合、ベリファイ動作の回数分だけベリファイにかかる時間（ベリファイ時間）が長くなる。これに比較して、本実施形態では、ベリファイ時間を短くできる。
また、ＱＰＷ方式においても、第１メモリセルに接続された第１ビット線に、電圧ＶＱＰＷを印加するタイミングを、第２メモリセルに接続された第２ビット線に、電圧ＶＱＰＷを印加するタイミングより遅くするようにしている。これにより、ステート“Ａ”及びステート“Ｂ”のプログラムを実行する際、同一のプログラムパルスを用いて、ＱＰＷ方式を実現できる。
［２］ 第２実施形態
第２実施形態では、１回のプログラムループにおいて、ステート“Ａ”〜“Ｃ”用の第１プログラムパルスと、ステート“Ｄ”〜“Ｇ”用の第２プログラムパルスとを連続して選択ワード線に印加する。さらに、第１プログラムパルスを用いて、ステート“Ａ”及びステート“Ｂ”のプログラムを並行して実行し、第２プログラムパルスを用いて、ステート“Ｄ”及びステート“Ｅ”のプログラムを並行して実行するようにしている。
図１３は、第２実施形態に係るプログラム動作を説明する図である。まず、第１ステージのＬＭプログラムが実行される。
続いて、第２ステージのｆｉｎｅプログラムが実行される。ｆｉｎｅプログラムでは、ステート“Ａ”及びステート“Ｂ”にプログラムされるメモリセルトランジスタＭＴが同一プログラムパルスを用いてプログラムされる。また、ｆｉｎｅプログラムでは、ステート“Ｄ”及びステート“Ｅ”にプログラムされるメモリセルトランジスタＭＴが同一プログラムパルスを用いてプログラムされる。
図１４は、第２実施形態に係るプログラム動作を説明するタイミング図である。図１５は、第２実施形態に係るプログラムシーケンスを説明する図である。ステート“Ｄ”にプログラムされるビット線を“ＢＬ（Ｐｒｏｇ_Ｄ）”、ステート“Ｄ”かつＱＰＷ対象のビット線を“ＢＬ（ＱＰＷ_Ｄ）”、ステート“Ｅ”にプログラムされるビット線を“ＢＬ（Ｐｒｏｇ_Ｅ）”、ステート“Ｅ”かつＱＰＷ対象のビット線を“ＢＬ（ＱＰＷ_Ｅ）”と表記する。
時刻ｔ０〜ｔ４において、ステート“Ａ”〜“Ｃ”のプログラムが実行される。ステート“Ａ”及びステート“Ｂ”のメモリセルトランジスタＭＴにおけるプログラム動作は、第１実施形態で説明した図１１と同じである。ステート“Ｃ”のメモリセルトランジスタにおけるプログラム動作は、ステート“Ｂ”のプログラム動作と同じである。
また、時刻ｔ０において、センスアンプユニット２８は、ビット線ＢＬ（Ｐｒｏｇ_Ｄ）、ビット線ＢＬ（ＱＰＷ_Ｄ）、ビット線ＢＬ（Ｐｒｏｇ_Ｅ）、及びビット線ＢＬ（ＱＰＷ_Ｅ）に、電源電圧ＶＤＤＳＡ又は接地電圧ＶＳＳを印加する。ステート“Ｆ”及びステート“Ｇ”のメモリセルトランジスタＭＴにおけるプログラム動作は、ステート“Ｅ”のプログラム動作と同じである。すなわち、ステート“Ｄ”〜“Ｇ”のメモリセルトランジスタＭＴは、“０”書き込みであってもよいし、“１”書き込みであってもよい。
続いて、ステート“Ｄ”〜“Ｇ”のプログラムが実行される。時刻ｔ５において、センスアンプユニット２８は、ビット線ＢＬ（Inhibit）、ビット線ＢＬ（Ｐｒｏｇ_Ｄ）、及びビット線ＢＬ（ＱＰＷ_Ｄ）に電源電圧ＶＤＤＳＡを印加し、ビット線ＢＬ（Ｐｒｏｇ_Ｅ）に接地電圧ＶＳＳを印加し、ビット線ＢＬ（ＱＰＷ_Ｅ）に電圧ＶＱＰＷを印加する。また、ロウデコーダ２６は、選択ゲート線ＳＧＤに電圧Ｖｓｇｄｈを印加し、選択ゲート線ＳＧＳに接地電圧ＶＳＳを印加する。ソース線ＳＬには、ＶＳＲＣが印加される。これにより、選択トランジスタＳＴ１がオンし、選択トランジスタＳＴ２がオフする。
この結果、書き込み禁止のビット線、及びステート“Ｄ”に関するビット線ＢＬに接続されたＮＡＮＤストリングでは、チャネルに電源電圧ＶＤＤＳＡが転送される。ビット線ＢＬ（Ｐｒｏｇ_Ｅ）に接続されたＮＡＮＤストリングでは、チャネルに接地電圧ＶＳＳが転送される。ビット線ＢＬ（ＱＰＷ_Ｅ）に接続されたＮＡＮＤストリングでは、チャネルに電圧ＶＱＰＷが転送される。その後、ロウデコーダ２６は、選択ゲート線ＳＧＤに電圧Ｖｓｇｄを印加する。なお、ステート“Ａ”〜“Ｃ”に関するビット線は、書き込み禁止のビット線ＢＬ（Inhibit）と同じ電圧に設定される。
時刻ｔ６において、ロウデコーダ２６は、選択ワード線ＷＬ_ｓｅｌにプログラム電圧“ＶＰＧＭ＋ＩＮＣ_ＶＰＧＭ１”を印加する。電圧ＶＰＧＭは、ステート“Ａ”〜“Ｃ”用のプログラム電圧と同じである。電圧ＩＮＣ_ＶＰＧＭ１は、電圧ＶＰＧＭに増加される電圧であり、プログラム電圧“ＶＰＧＭ＋ＩＮＣ_ＶＰＧＭ１”がステート“Ｅ”のプログラムに最適となるように調整するための電圧である。電圧ＩＮＣ_ＶＰＧＭ１は、メモリセルトランジスタＭＴの特性に応じて最適に設計される。非選択ワード線ＷＬ_ｕｓｅｌの電圧制御は、第１実施形態と同じである。この時点で、ステート“Ｅ”に関するプログラムが開始される。
時刻ｔ７において、センスアンプユニット２８は、ビット線ＢＬ（Ｐｒｏｇ_Ｄ）に接地電圧ＶＳＳを印加し、ビット線ＢＬ（ＱＰＷ_Ｄ）に電圧ＶＱＰＷを印加する。この時点で、ステート“Ｄ”に関するプログラムが開始される。
時刻ｔ８において、ロウデコーダ２６は、全ワード線ＷＬに接地電圧ＶＳＳを印加する。時刻ｔ９において、ビット線ＢＬ及びソース線ＳＬがリセットされる。また、選択トランジスタＳＴ１、ＳＴ２は、オフ状態にされる。
続いて、図１５に示すように、ベリファイ動作が実行される。ベリファイ動作では、ベリファイ電圧ＶＡ、ＶＢ、ＶＤ、ＶＥが用いられる。ベリファイ動作は、ベリファイ電圧の数が異なる以外は、第１実施形態と同じである。図１５では、ベリファイ電圧ＶＦＹを簡略化して示している。その後、ベリファイがフェイルしたメモリセルトランジスタＭＴに対してプログラムループが繰り返される。また、プログラムループ数が増えるごとに、プログラム電圧がステップアップ電圧ΔＶＰＧＭだけ高く設定される。
第２実施形態によれば、１回のプログラムループにおいて、ステート“Ａ”〜“Ｃ”のプログラムと、ステート“Ｄ”〜“Ｇ”のプログラムと実行することができる。さらに、第１プログラムパルスを用いて、ステート“Ａ”及びステート“Ｂ”のプログラムを並行して実行し、第２プログラムパルスを用いて、ステート“Ｄ”及びステート“Ｅ”のプログラムを並行して実行することができる。これにより、プログラムパルス数を低減でき、ひいてはプログラム時間を短くできる。
また、１回のベリファイ動作で、ステート“Ａ”、“Ｂ”、“Ｄ”、“Ｅ”のメモリセルの閾値電圧を判定している。これにより、ベリファイ時間を短くできる。
なお、図１３及び図１４では、２ステージのプログラム動作を例に挙げて説明しているが、フルシーケンスプログラムに適用することも可能である。図１６は、第２実施形態の変形例に係るプログラム動作を説明する図である。図１３及び図１４と同様に、１回のプログラムループにおいて、ステート“Ａ”〜“Ｃ”用の第１プログラムパルスと、ステート“Ｄ”〜“Ｇ”用の第２プログラムパルスとが連続して選択ワード線に印加される。
［３］ 第３実施形態
第３実施形態では、１つのプログラムループにおいて、３種類のプログラムパルスを連続して選択ワード線に印加するようにしている。
図１７は、第３実施形態に係るプログラム動作を説明する図である。１回のプログラムループにおいて、３種類のプログラムパルスが連続して選択ワード線に印加される。すなわち、第１プログラムパルスを用いて、ステート“Ａ”及びステート“Ｂ”のプログラムが並行して実行され、第２プログラムパルスを用いて、ステート“Ｃ”及びステート“Ｄ”のプログラムが並行して実行され、第３プログラムパルスを用いて、ステート“Ｅ”及びステート“Ｆ”が並行して実行される。
第１プログラムパルス、第２プログラムパルス、及び第３プログラムパルスの順に、電圧レベルが高くなる。第１プログラムパルスは、ステート“Ｂ”のプログラムに最適なように設定される。第２プログラムパルスは、ステート“Ｄ”のプログラムに最適なように設定される。第３プログラムパルスは、ステート“Ｆ”のプログラムに最適なように設定される。ステート“Ｇ”に対応するビット線の電圧制御は、ステート“Ｆ”の電圧制御と同じである。
第３実施形態によれば、１回のプログラムループで、６個のステートのプログラムを実行することができる。
なお、第３実施形態では、フルシーケンスプログラムを例に挙げて説明しているが、第３実施形態を２ステージプログラムに適用することも可能である。
［４］ 第４実施形態
第４実施形態では、３種類のステートを１つのプログラムパルスを用いて並行してプログラムするようにしている。
図１８は、第４実施形態に係るプログラム動作を説明する図である。ステート“Ｅ”〜“Ｇ”は、同一プログラムパルスを用いてプログラムされる。
図１９は、第４実施形態に係るプログラム動作を説明するタイミング図である。ステート“Ｆ”にプログラムされるビット線を“ＢＬ（Ｐｒｏｇ_Ｆ）”、ステート“Ｆ”かつＱＰＷ対象のビット線を“ＢＬ（ＱＰＷ_Ｆ）”、ステート“Ｇ”にプログラムされるビット線を“ＢＬ（Ｐｒｏｇ_Ｇ）”、ステート“Ｇ”かつＱＰＷ対象のビット線を“ＢＬ（ＱＰＷ_Ｇ）”と表記する。
最初に、ステート“Ａ”及びステート“Ｂ”のプログラムが並行して実行され、続いて、ステート“Ｃ”及びステート“Ｄ”のプログラムが並行して実行される。２種類のステートを同一プログラムパルスを用いてプログラムする動作は、前述した通りであり、図示を省略する。
続いて、図１９に示すように、ステート“Ｅ”〜“Ｇ”のプログラムが実行される。時刻ｔ０において、センスアンプユニット２８は、ビット線ＢＬ（Inhibit）、ＢＬ（Ｐｒｏｇ_Ｅ）、ＢＬ（ＱＰＷ_Ｅ）、ＢＬ（Ｐｒｏｇ_Ｆ）、及びＢＬ（ＱＰＷ_Ｆ）に電源電圧ＶＤＤＳＡを印加し、ビット線ＢＬ（Ｐｒｏｇ_Ｇ）に接地電圧ＶＳＳを印加し、ビット線ＢＬ（ＱＰＷ_Ｇ）に電圧ＶＱＰＷを印加する。また、ロウデコーダ２６は、選択ゲート線ＳＧＤに電圧Ｖｓｇｄｈを印加し、選択ゲート線ＳＧＳに接地電圧ＶＳＳを印加する。ソース線ＳＬには、ＶＳＲＣが印加される。これにより、選択トランジスタＳＴ１がオンし、選択トランジスタＳＴ２がオフする。なお、ステート“Ａ”〜“Ｄ”に関するビット線は、書き込み禁止のビット線ＢＬ（Inhibit）と同じ電圧に設定される。
時刻ｔ１において、ロウデコーダ２６は、選択ワード線ＷＬ_ｓｅｌにプログラム電圧“ＶＰＧＭ＋ＩＮＣ_ＶＰＧＭ２”を印加する。電圧ＶＰＧＭは、ステート“Ｂ”用のプログラム電圧と同じである。電圧ＩＮＣ_ＶＰＧＭ２は、電圧ＶＰＧＭに増加される電圧であり、プログラム電圧“ＶＰＧＭ＋ＩＮＣ_ＶＰＧＭ２”がステート“Ｇ”のプログラムに最適となるように調整するための電圧である。電圧ＩＮＣ_ＶＰＧＭ２は、メモリセルトランジスタＭＴの特性に応じて最適に設計される。非選択ワード線ＷＬ_ｕｓｅｌの電圧制御は、第１実施形態と同じである。この時点で、ステート“Ｇ”に関するプログラムが開始される。
時刻ｔ２において、センスアンプユニット２８は、ビット線ＢＬ（Ｐｒｏｇ_Ｆ）に接地電圧ＶＳＳを印加し、ビット線ＢＬ（ＱＰＷ_Ｆ）に電圧ＶＱＰＷを印加する。この時点で、ステート“Ｆ”に関するプログラムが開始される。
時刻ｔ３において、センスアンプユニット２８は、ビット線ＢＬ（Ｐｒｏｇ_Ｅ）に接地電圧ＶＳＳを印加し、ビット線ＢＬ（ＱＰＷ_Ｅ）に電圧ＶＱＰＷを印加する。この時点で、ステート“Ｅ”に関するプログラムが開始される。
時刻ｔ４において、ロウデコーダ２６は、全ワード線ＷＬに接地電圧ＶＳＳを印加する。時刻ｔ５において、ビット線ＢＬ及びソース線ＳＬがリセットされる。また、選択トランジスタＳＴ１、ＳＴ２は、オフ状態にされる。
続いて、ベリファイ動作が実行される。ベリファイ動作では、ベリファイ電圧ＶＡ〜ＶＧが用いられる。その後、ベリファイがフェイルしたメモリセルトランジスタＭＴに対してプログラムループが繰り返される。また、プログラムループ数が増えるごとに、プログラム電圧がステップアップ電圧ΔＶＰＧＭだけ高く設定される。
第４実施形態によれば、３種類のステート（図１９の例では、ステート“Ｅ”、“Ｆ”、“Ｇ”）を１つのプログラムパルスを用いて並行してプログラムすることができる。
なお、第４実施形態では、フルシーケンスプログラムを例に挙げて説明しているが、第４実施形態を２ステージプログラムに適用することも可能である。
［５］ 変形例
上記実施形態では、１つのメモリセルトランジスタが３ビットのデータを記憶する場合を例に説明したが、これに限定されない。上記実施形態は、１つのメモリセルが２ビットのデータを記憶可能である２ｂｉｔｓ／ｃｅｌｌ方式に適用してもよい。また、上記実施形態は、１つのメモリセルが４ビットのデータを記憶可能である４ｂｉｔｓ／ｃｅｌｌ方式に適用してもよい。さらに、上記実施形態は、１つのメモリセルが５ビット以上のデータを記憶可能である記憶方式に適用してもよい。
また、２種類のプログラムパルスを用いてプログラムされるステートの種類は、任意に設定可能である。同様に、３種類のプログラムパルスを用いてプログラムされるステートの種類は、任意に設定可能である。また、１つのプログラムパルスを用いてプログラムするステート数は、４個以上であってもよい。
上記実施形態では、１つのプログラムループに含まれる複数のプログラムパルスが後段にいくほど高くなるようにしている。例えば、１回目のプログラムパルスを第１プログラムパルス、１回目のプログラムパルスを第２プログラムパルスとすると、“第１プログラムパルス＜第２プログラムパルス”の関係を有する。しかし、これに限定されず、複数のプログラムパルスが後段にいくほど低くなるようにしてもよい。
本明細書において、“接続”とは、電気的に接続されていることを示し、例えば、接続された２つの素子の間に、別の素子を介することを除外しない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２…ＮＡＮＤ型フラッシュメモリ、３…メモリコントローラ、４…ホスト装置、１０…ホストインターフェース回路、１１…プロセッサ、１２…ＲＡＭ、１３…バッファメモリ、１４…ＮＡＮＤインターフェース回路、１５…ＥＣＣ回路、１６…バス、２０…メモリセルアレイ、２１…入出力回路、２２…ロジック制御回路、２３Ａ…ステータスレジスタ、２３Ｂ…アドレスレジスタ、２３Ｃ…コマンドレジスタ、２４…シーケンサ、２５…電圧生成回路、２６…ロウデコーダ、２７…カラムデコーダ、２８…センスアンプユニット、２９…データレジスタ

Claims (6)

  1. 複数のメモリセルを含み、前記複数のメモリセルの各々は、複数のステートのいずれかにプログラム可能である、メモリセルアレイと、
    前記複数のメモリセルにそれぞれ接続された複数のビット線と、
    前記複数のメモリセルに共通接続されたワード線と、
    前記ワード線にプログラムパルスを印加して、前記複数のメモリセルにデータをプログラムする制御回路と
    を具備し、
    前記制御回路は、１回のプログラムパルスを用いて、第１ステートの第１メモリセルと、前記第１ステートより高い第２ステートの第２メモリセルとをプログラムする
    半導体記憶装置。
  2. 前記制御回路は、
    第１時刻において、前記第１メモリセルに接続された第１ビット線に、第１電圧を印加し、前記第２メモリセルに接続された第２ビット線に、前記第１電圧より低い第２電圧を印加し、
    前記第１時刻の後の第２時刻において、前記第１及び第２ビット線に、前記第２電圧を印加する
    請求項１に記載の半導体記憶装置。
  3. 前記制御回路は、前記１回のプログラムパルスを印加した後に、前記第１及び第２メモリセルのステートを確認するベリファイ動作を実行する
    請求項１又は２に記載の半導体記憶装置。
  4. 複数のメモリセルを含み、前記複数のメモリセルの各々は、複数のステートのいずれかにプログラム可能である、メモリセルアレイと、
    前記複数のメモリセルにそれぞれ接続された複数のビット線と、
    前記複数のメモリセルに共通接続されたワード線と、
    前記ワード線にプログラムパルスを印加して、前記複数のメモリセルにデータをプログラムする制御回路と
    を具備し、
    前記制御回路は、
    第１プログラムパルスと、前記第１プログラムパルスより高い第２プログラムパルスとを前記ワード線に印加し、
    前記第１プログラムパルスを用いて、第１ステートの第１メモリセルと、前記第１ステートより高い第２ステートの第２メモリセルとをプログラムし、
    前記第２プログラムパルスを用いて、前記第２ステートより高い第３ステートの第３メモリセルと、前記第３ステートより高い第４ステートの第４メモリセルとをプログラムする
    半導体記憶装置。
  5. 前記複数のビット線は、前記第１メモリセルに接続された第１ビット線、前記第２メモリセルに接続された第２ビット線、前記第３メモリセルに接続された第３ビット線、及び前記第４メモリセルに接続された第４ビット線を含み、
    前記制御回路は、
    前記第１プログラムパルスを印加する第１期間内の第１時刻において、前記第１ビット線に第１電圧を印加し、前記第２ビット線に前記第１電圧より低い第２電圧を印加し、前記第３及び第４ビット線に前記第１電圧又は前記第２電圧を印加し、
    前記第１期間内かつ前記第１時刻の後の第２時刻において、前記第１及び第２ビット線に前記第２電圧を印加し、前記第３及び第４ビット線に前記第１電圧又は前記第２電圧を印加し、
    前記第２プログラムパルスを印加する第２期間内の第３時刻において、前記第１乃至第３ビット線に前記第１電圧を印加し、前記第４ビット線に前記第２電圧を印加し、
    前記第２期間内かつ前記第３時刻の後の第４時刻において、前記第１及び第２ビット線に前記第１電圧を印加し、前記第３及び第４ビット線に前記第２電圧を印加する
    請求項４に記載の半導体記憶装置。
  6. 前記制御回路は、前記第１及び第２プログラムパルスを印加した後に、前記第１乃至第４メモリセルのステートを確認するベリファイ動作を実行する
    請求項４又は５に記載の半導体記憶装置。
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