TWI696181B - 半導體記憶裝置 - Google Patents

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Abstract

本發明之實施形態提供一種能夠提高性能之半導體記憶裝置。 實施形態之半導體記憶裝置包含：第1平面，其包含複數個記憶體單元；第2平面，其包含複數個記憶體單元；複數條第1位元線，其等連接於前述第1平面；複數條第2位元線，其等連接於前述第2平面；複數個第1感測放大器，其等分別對前述複數條第1位元線充電；及複數個第2感測放大器，其等分別對前述複數條第2位元線充電。於前述第1及第2平面並行地動作之情形時，自前述複數個第1感測放大器朝前述複數條第1位元線供給之電流與自前述複數個第2感測放大器朝前述複數條第2位元線供給之電流之總和達到第1電流值後，下降至第2電流值，其後，上升至第3電流值。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置之一種，已知悉NAND型快閃記憶體。又，已知悉三維地積層之具備複數個記憶體單元之NAND型快閃記憶體。
實施形態提供一種能夠提高性能之半導體記憶裝置。
實施形態之半導體記憶裝置具備：第1平面，其包含複數個記憶體單元；第2平面，其包含複數個記憶體單元；複數條第1位元線，其等連接於前述第1平面；複數條第2位元線，其等連接於前述第2平面；複數個第1感測放大器，其等分別對前述複數條第1位元線充電；及複數個第2感測放大器，其等分別對前述複數條第2位元線充電。於前述第1及第2平面並行地動作之情形時，自前述複數個第1感測放大器朝前述複數條第1位元線供給之電流與自前述複數個第2感測放大器朝前述複數條第2位元線供給之電流之總和達到第1電流值後，下降至第2電流值，其後，上升至第3電流值。
以下，針對實施形態參照圖式進行說明。以下所示之若干個實施形態係例示用於將本發明之技術思想具體化之裝置及方法者，而並非藉由構成零件之形狀、構造、配置等特定本發明之技術思想者。各功能區塊可以硬體及軟體之任一者或組合兩者而實現。各功能區塊無須如以下之例般進行區別。例如，一部分功能可藉由與例示之功能區塊不同之功能區塊執行。進而，例示之功能區塊亦可分隔為更加細微之功能副區塊。此外，在以下之說明中，針對具有相同之機能及構成之要件賦予相同符號，且僅在必要時進行重複說明。
[1]　第1實施形態 [1-1]　記憶體系統1之構成 圖1係第1實施形態之記憶體系統1之方塊圖。記憶體系統1具備：NAND型快閃記憶體(半導體記憶裝置)2、及記憶體控制器3。
記憶體系統1可於主機裝置所搭載之母板上安裝構成記憶體系統1之複數個晶片而構成，亦可構成為以1個模組實現記憶體系統1之系統LSI(large-scale integrated circuit，大規模積體電路)、或SoC(system on chip，晶片上系統)。作為記憶體系統1之例，可舉出如SDTM 卡之記憶卡、SSD(solid state drive，固態硬碟機)、及eMMC(embedded multimedia card，嵌入式多媒體卡)等。
NAND型快閃記憶體2具備複數個記憶體單元(亦稱為記憶體單元電晶體)，而將資料非揮發性地記憶。針對NAND型快閃記憶體2之具體構成將於後述。
記憶體控制器3應答來自主機裝置4之命令，而命令NAND型快閃記憶體2進行寫入(亦稱為程式化)、讀出、及抹除等。又，記憶體控制器3管理NAND型快閃記憶體2之記憶空間。記憶體控制器3具備：主機介面電路(主機I/F)10、處理器11、RAM(Random Access Memory，隨機存取記憶體)12、緩衝記憶體13、NAND介面電路(NAND I/F)14、及ECC(Error Checking and Correcting，錯誤檢查並更正)電路15等。該等模組經由匯流排16互相連接。
主機介面電路10經由主機匯流排連接於主機裝置4，在與主機裝置4之間進行介面處理。又，主機介面電路10在與主機裝置4之間進行命令、位址、及資料之發送/接收。
處理器11包含例如CPU(Central Processing unit，中央處理單元)。處理器11控制記憶體控制器3整體之動作。例如，處理器11若自主機裝置4接受到寫入命令，應答該命令而基於NAND介面對NAND型快閃記憶體2發行寫入命令。讀出及抹除之情形亦為同樣。又，處理器11執行損耗平均等的用於管理NAND型快閃記憶體2之各種處理。
RAM12被用作處理器11之工作區域，儲存自NAND型快閃記憶體2載入之韌體、及處理器11作成之各種表等。RAM12包含DRAM及/或SRAM。緩衝記憶體13暫時地保持自主機裝置4發送之資料，且暫時地保持自NAND型快閃記憶體2發送之資料。緩衝記憶體13亦可包含於RAM12。
ECC電路15在寫入動作時，對寫入資料產生糾錯碼，且將該糾錯碼附加於寫入資料並朝NAND介面電路14發送。又，ECC電路15在讀出動作時使用讀出資料所含之糾錯碼對讀出資料進行錯誤檢測及/或錯誤更正。再者，ECC電路15亦可設置於NAND介面電路14內。
NAND介面電路14經由NAND匯流排連接於NAND型快閃記憶體2，在與NAND型快閃記憶體2之間進行介面處理。又，NAND介面電路14在與NAND型快閃記憶體2之間進行命令、位址、及資料之發送/接收。
[1-1-1]　NAND型快閃記憶體2之構成 圖2係圖1所示之NAND型快閃記憶體2之方塊圖。
NAND型快閃記憶體2具備：記憶體單元陣列20、輸入輸出電路21、邏輯控制電路22、暫存器群(包含：狀態暫存器23A、位址暫存器23B、及命令暫存器23C)、定序器(控制電路)24、電壓產生電路25、列解碼器26、行解碼器27、感測放大器單元28、及資料暫存器(資料快取器)29。
記憶體單元陣列20具備複數個平面PB。在圖2中，作為一例顯示2個平面PB0、PB1。複數個平面PB之各者具備複數個記憶體單元電晶體。為了對記憶體單元電晶體施加電壓，而於記憶體單元陣列20配設有複數條位元線、複數條字元線、及源極線等。針對平面PB之具體之構成將於後述。
輸入輸出電路21及邏輯控制電路22經由NAND匯流排連接於記憶體控制器3。輸入輸出電路21在與記憶體控制器3之間經由NAND匯流排發送/接收信號DQ(例如DQ0～DQ7)。
邏輯控制電路22經由NAND匯流排自記憶體控制器3接收外部控制信號(例如：晶片啟用信號CEn、命令鎖存啟用信號CLE、位址鎖存啟用信號ALE、寫入啟用信號WEn、讀出啟用信號REn、及寫保護信號WPn。附記於信號名之「n」表示低態有效。又，邏輯控制電路22經由NAND匯流排朝記憶體控制器3發送備妥/忙碌信號RBn。
信號CEn可選擇NAND型快閃記憶體2，在選擇該NAND型快閃記憶體2時確證。信號CLE可將作為信號DQ發送之命令鎖存於命令暫存器。信號ALE可將作為信號DQ發送之位址鎖存於位址暫存器。信號WEn可寫入。信號REn可讀出。信號WPn在禁止寫入及抹除時確證。信號RBn表示NAND型快閃記憶體2為備妥狀態(可受理來自外部之命令之狀態)，或為忙碌狀態(無法受理來自外部之命令之狀態)。記憶體控制器3可藉由自NAND型快閃記憶體2接收信號RBn而知悉NAND型快閃記憶體2之狀態。
狀態暫存器23A暫時地保持NAND型快閃記憶體2之動作所需之資料。位址暫存器23B暫時地保持位址。命令暫存器23C暫時地保持命令。狀態暫存器23A、位址暫存器23B、及命令暫存器23C係由例如SRAM構成。
定序器24自命令暫存器23C接收命令，依照基於該命令之序列統括地控制NAND型快閃記憶體2。
電壓產生電路25自NAND型快閃記憶體2之外部接受電源電壓，利用該電源電壓，產生寫入動作、讀出動作、及抹除動作所需之複數個電壓。電壓產生電路25將產生之電壓朝記憶體單元陣列20、列解碼器26、及感測放大器單元28等供給。
列解碼器26自位址暫存器23B接受列位址，且將該列位址解碼。列解碼器26基於經解碼之列位址進行字元線等之選擇動作。而後，列解碼器26朝記憶體單元陣列20傳送寫入動作、讀出動作、及抹除動作所需之複數個電壓。
行解碼器27自位址暫存器23B接受行位址，且將該行位址解碼。行解碼器27基於經解碼之行位址進行位元線之選擇動作。
感測放大器單元28在讀出動作時檢測及放大自記憶體單元電晶體朝位元線讀出之資料。又，感測放大器單元28在寫入動作時將寫入資料朝位元線傳送。
資料暫存器29在讀出動作時暫時地保持自感測放大器單元28傳送之資料，且將其串列地朝輸入輸出電路21傳送。又，資料暫存器29在寫入動作時暫時地保持自輸入輸出電路21串列地傳送之資料，且並列地將其朝感測放大器單元28傳送。資料暫存器29係由SRAM等構成。
於NAND型快閃記憶體2經由對應之端子施加有電源電壓VCC及接地電壓VSS。
[1-1-2]　平面PB之構成 圖3係圖2所示之平面PB0、PB1之方塊圖。
平面PB0、PB1之各者具備j個區塊BLK0～BLK(j-1)。「j」係1以上之整數。又，平面PB0、PB1具備之區塊BLK之數目可互不相同。
複數個區塊BLK之各者具備複數個記憶體單元電晶體。記憶體單元電晶體包含可電性地覆寫之記憶體單元。針對區塊BLK之具體之構成將於後述。
列解碼器26、感測放大器單元28、及資料暫存器29係就每個平面PB設置。亦即，於平面PB0連接有列解碼器26-0及感測放大器單元28-0。於感測放大器單元28-0連接有資料暫存器29-0。於平面PB1連接有列解碼器26-1及感測放大器單元28-1。於感測放大器單元28-1連接有資料暫存器29-1。
[1-1-3]　區塊BLK之構成 圖4係平面PB所含之1個區塊BLK之電路圖。複數個區塊BLK之各者具備複數個串單元SU。於圖4中例示4個串單元SU0～SU3。1個區塊BLK所含之串單元SU之數目可任意地設定。
複數個串單元SU之各者具備複數個NAND串(記憶串)NS。1個串單元SU所含之NAND串NS之數目可任意地設定。
複數個NAND串NS之各者具備複數個記憶體單元電晶體MT、及2個選擇電晶體ST1、ST2。複數個記憶體單元電晶體MT係在選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間串聯連接。在本說明書中，存在將記憶體單元電晶體亦稱為記憶體單元或單元之情形。圖4為了簡略化，而顯示NAND串NS具備8個記憶體單元電晶體MT(MT0～MT7)之構成例，但NAND串NS所具備之記憶體單元電晶體MT之數目實際上可多於該數目，或可任意地設定。記憶體單元電晶體MT具備控制閘極電極及電荷蓄積層，而將資料非揮發性地記憶。記憶體單元電晶體MT可記憶1位元之資料、或2位元以上之資料。
串單元SU0所含之複數個選擇電晶體ST1之閘極共通連接於選擇閘極線SGD0，同樣地，於串單元SU1～SU3各自連接有選擇閘極線SGD1～SGD3。串單元SU0所含之複數個選擇電晶體ST2之閘極係共通連接於選擇閘極線SGS0，同樣地，於串單元SU1～SU3各自連接有選擇閘極線SGS1～SGS3。又，亦可於各區塊BLK所含之串單元SU0～SU3連接有共通之選擇閘極線SGS。位於各區塊BLK內之記憶體單元電晶體MT0～MT7之控制閘極各自連接於字元線WL0～WL7。
在各區塊BLK內呈矩陣狀地配置之NAND串NS之中，位於同一行之複數個NAND串NS之選擇電晶體ST1之汲極係共通連接於位元線BL0～BL(m-1)之任一者。「m」為1以上之整數。再者，各位元線BL共通連接於複數個區塊BLK，且連接於位於複數個區塊BLK之各者所含之各串單元SU內之1個NAND串NS。各區塊BLK所含之複數個選擇電晶體ST2之源極共通連接於源極線SL。源極線SL共通連接於例如複數個區塊BLK。
位於各區塊BLK內之複數個記憶體單元電晶體MT之資料例如被批次抹除。讀出及寫入係對共通連接於配設在1個串單元SU之1條字元線WL的複數個記憶體單元電晶體MT批次進行。將在1個串單元SU內共有字元線WL之記憶體單元電晶體MT之組稱為單元組CU。將單元組CU所含之複數個記憶體單元電晶體MT各自記憶之1位元之資料之集合稱為頁。亦即，對單元組CU之寫入動作及讀出動作係以頁為單位執行。
又，NAND串NS亦可具備虛設單元電晶體。具體而言，於選擇電晶體ST2與記憶體單元電晶體MT0之間，串聯連接有例如2個虛設單元電晶體(未圖示)。於記憶體單元電晶體MT7與選擇電晶體ST1之間，串聯連接有例如2個虛設單元電晶體(未圖示)。於複數個虛設單元電晶體之閘極各自連接有複數條虛設字元線。虛設單元電晶體之構造係與記憶體單元電晶體相同。虛設單元電晶體不是用於記憶資料者，而是具有在寫入動作及抹除動作中緩和記憶體單元電晶體及選擇電晶體所受到之干擾之功能。
[1-1-4]　區塊BLK之積層構造 圖5係區塊BLK之一部分區域之剖視圖。在圖5中，X方向為選擇閘極線延伸之方向，與X方向在水平面內正交之Y方向為位元線延伸之方向，Z方向為積層方向。
於半導體層內設置有p型井區域(p-well)30。於p型井區域30上設置有複數個NAND串NS。亦即，於井區域30上，作為選擇閘極線SGS發揮功能之配線層31、作為字元線WL0～WL7發揮功能之8層配線層32、及作為選擇閘極線SGD發揮功能之配線層33各自依此順序隔著複數個絕緣層而積層。為了避免圖式變得繁雜，而省略設置於所積層之複數個配線層之間之複數個絕緣層之陰影。
記憶體孔34貫通配線層31、32、33而到達井區域30。於記憶體孔34內設置有柱狀之半導體層(半導體柱)35。於半導體柱35之側面，依序設置有閘極絕緣膜36、電荷蓄積層(絕緣膜)37、及阻擋絕緣膜38。藉此構成記憶體單元電晶體MT、及選擇電晶體ST1、ST2。半導體柱35作為NAND串NS之電流路徑發揮功能，係供形成各電晶體之通道之區域。半導體柱35之上端經由接觸插塞39，連接於作為位元線BL發揮功能之金屬配線層40。
於井區域30之表面區域，設置有導入了高濃度之n型雜質之n+ 型擴散區域41。於擴散區域41上設置有接觸插塞42，接觸插塞42連接於作為源極線SL發揮功能之金屬配線層43。再者，於井區域30之表面區域設置有導入了高濃度之p型雜質之p+ 型擴散區域44。於擴散區域44上設置有接觸插塞45，接觸插塞45連接於作為井配線CPWELL發揮功能之金屬配線層46。井配線CPWELL係用於經由井區域30朝半導體柱35施加電壓之配線。
以上之構成在圖5之紙面之進深方向(X方向)排列複數個，由在X方向排列之複數個NAND串NS之集合構成串單元SU。
[1-1-5]　記憶體單元電晶體之臨限值分佈 其次，針對記憶體單元電晶體MT之所能獲得之臨限值電壓Vth之分佈進行說明。圖6係顯示記憶體單元電晶體MT之臨限值分佈之一例之示意圖。記憶體單元電晶體MT可記憶2位元以上之資料。在本實施形態中，以記憶體單元電晶體MT記憶3位元之資料之情形即所謂之TLC(triple level cell，三位階單元)方式為例進行說明。
3位元之資料係由下位(lower)位元、中位(middle)位元、及上位(upper)位元規定。若記憶體單元電晶體MT記憶3位元，記憶體單元電晶體MT具有8個臨限值電壓中之任一個。將8個臨限值電壓自較低者起依序稱為狀態「Er」、「A」、「B」、「C」、「D」、「E」、「F」、及「G」。屬狀態「Er」、「A」、「B」、「C」、「D」、「E」、「F」、及「G」之各者之複數個記憶體單元電晶體MT形成分佈。
於狀態「Er」、「A」、「B」、「C」、「D」、「E」、「F」、及「G」各自被分配有例如，資料「111」、「110」、「100」、「000」、「010」、「011」、「001」、及「101」。若將位元之排列設為上位位元「X」、中位位元「Y」、及下位位元「Z」，則為「X、Y、Z」。臨限值分佈與資料之分配可任意地設計。
為了讀出記憶於讀出對象之記憶體單元電晶體MT之資料，而判定該記憶體單元電晶體MT之臨限值電壓所屬之狀態。為了判定狀態，而使用讀出電壓VA、VB、VC、VD、VE、VF、及VG。
狀態「Er」例如相當於資料經抹除之狀態(抹除狀態)。屬狀態「Er」之記憶體單元電晶體MT之臨限值電壓低於電壓VA，例如具有負值。
狀態「A」～「G」相當於電荷注入於電荷蓄積層而於記憶體單元電晶體MT寫入有資料之狀態，屬狀態「A」～「G」之記憶體單元電晶體MT之臨限值電壓例如具有正值。屬狀態「A」之記憶體單元電晶體MT之臨限值電壓高於讀出電壓VA，且為讀出電壓VB以下。屬狀態「B」之記憶體單元電晶體MT之臨限值電壓高於讀出電壓VB，且為讀出電壓VC以下。屬狀態「C」之記憶體單元電晶體MT之臨限值電壓高於讀出電壓VC，且為讀出電壓VD以下。屬狀態「D」之記憶體單元電晶體MT之臨限值電壓高於讀出電壓VD，且為讀出電壓VE以下。屬狀態「E」之記憶體單元電晶體MT之臨限值電壓高於讀出電壓VE，且為讀出電壓VF以下。屬狀態「F」之記憶體單元電晶體MT之臨限值電壓高於讀出電壓VF，且為讀出電壓VG以下。屬狀態「G」之記憶體單元電晶體MT之臨限值電壓高於讀出電壓VG，且低於電壓VREAD。
電壓VREAD係對連接於非讀出對象之單元組CU之記憶體單元電晶體MT之字元線WL施加之電壓，高於處於任一狀態之記憶體單元電晶體MT之臨限值電壓。即，對控制閘極電極施加有電壓VREAD之記憶體單元電晶體MT與所保持之資料無關而形成導通狀態。
如以上所述般，各記憶體單元電晶體MT被設為8個狀態之任一者，而可記憶3位元資料。又，寫入及讀出係以1個單元組CU內之頁單位進行。若記憶體單元電晶體MT記憶3位元資料，對1個單元組CU內之3頁分別分配有下位位元、中位位元、及上位位元。將對於下位位元、中位位元、及上位位元批次寫入或讀出之頁分別稱為下位(lower)頁、中位(middle)頁、及上位(upper)頁。
[1-1-6]　感測放大器單元28及資料暫存器29之構成 圖7係圖3所示之感測放大器單元28-0、28-1、及資料暫存器29-0、29-1之方塊圖。圖7抽出感測放大器單元28-0而顯示，但感測放大器單元28-0、28-1為相同之構成。同樣地，圖7抽出資料暫存器29-0而顯示，但資料暫存器29-0、29-1為相同之構成。
感測放大器單元28-0具備與位元線BL0～BL(m-1)相應之感測放大器單元SAU0～SAU(m-1)。各感測放大器單元SAU具備：感測放大器SA、及資料鎖存電路SDL、ADL、BDL、CDL。於各感測放大器單元SAU中，感測放大器SA、及資料鎖存電路SDL、ADL、BDL、CDL以可相互傳送資料之方式連接。
資料鎖存電路SDL、ADL、BDL、CDL暫時地保持資料。於寫入動作時，感測放大器SA根據資料鎖存電路SDL我保持之資料而控制位元線BL之電壓。資料鎖存電路ADL、BDL、CDL係用以供記憶體單元電晶體MT保持2位元以上之資料之多值動作而使用。亦即，資料鎖存電路ADL係用以保持下位頁而使用。資料鎖存電路BDL係用以保持中位頁而使用。資料鎖存電路CDL係用以保持上位頁而使用。感測放大器單元SAU所具備之資料鎖存電路之數目可根據1個記憶體單元電晶體MT所保持之位元數而任意地變更。
感測放大器SA在讀出動作時，檢測於對應之位元線BL讀出之資料，而判定資料為「0」及資料「1」之何者。又，感測放大器SA在寫入動作時，基於寫入資料對位元線BL施加電壓。
資料暫存器29-0具備與感測放大器單元SAU0～SAU(m-1)對應之數目之資料鎖存電路XDL。資料鎖存電路XDL連接於輸入輸出電路21。資料鎖存電路XDL暫時地保持自輸入輸出電路21傳送之寫入資料，且，暫時地保持自感測放大器單元SAU傳送之讀出資料。更具體而言，輸入輸出電路21與感測放大器單元28-0之間之資料傳送係經由1頁之資料鎖存電路XDL進行。輸入輸出電路21接收到之寫入資料經由資料鎖存電路XDL朝資料鎖存電路ADL、BDL、CDL中之任一者傳送。由感測放大器SA讀出之讀出資料經由資料鎖存電路XDL朝輸入輸出電路21傳送。
(VHSASLOW設定電路) 圖8係說明感測放大器SA之電源電路之電路圖。
感測放大器單元28-0更具備：穩壓器51-0、可變電流源53-0、及VHSASLOW設定電路52-0。同樣地，感測放大器單元28-1更具備：穩壓器51-1、可變電流源53-1、及VHSASLOW設定電路52-1。定序器24控制穩壓器51-0、51-1、及VHSASLOW設定電路52-0、52-1之動作。
穩壓器51-0連接於被供給電源電壓VCC之電源端子。穩壓器51-0使用電源電壓VCC產生電壓VDDSA。
可變電流源53-0將被供給有電壓VDDSA之電源端子、與感測放大器SA之VHSA端子予以連接。可變電流源53-0朝對應之平面PB0所含之感測放大器SA0～SA(m-1)供給電流，且將VHSA端子之電壓設為電壓VDDSA。感測放大器SA0～SA(m-1)使用施加於VHSA端子之電壓而動作。
VHSASLOW設定電路52-0產生包含可變之DAC值之信號VHSA_IREFP。將該信號VHSA_IREFP供給至可變電流源53-0。可變電流源53-0基於信號VHSA_IREFP將特定之電流朝VHSA端子供給。VHSASLOW設定電路52-0具有限制在對應之平面PB0流動之消耗電流ICC0之功能。
又，穩壓器51-1、可變電流源53-1、及VHSASLOW設定電路52-1之構成係與穩壓器51-0、可變電流源53-0、及VHSASLOW設定電路52-0之構成相同。
[1-2]　動作 針對如上述般構成之記憶體系統1之動作進行說明。
[1-2-1]　程式化動作 首先，針對程式化動作進行說明。圖9係說明程式化動作之時序圖。
於時刻t10開始位元線BL之充電。亦即，感測放大器單元28對選擇位元線BL施加接地電壓VSS(=0V)，對非選擇位元線BL施加禁止寫入用之電壓(例如電源電壓VDD)。列解碼器26對選擇閘極線SGD施加電壓Vsgdh，對選擇閘極線SGS施加接地電壓VSS。電壓Vsgdh係將選擇電晶體ST1設為導通狀態之電壓。於源極線SL施加有Vsrc。電壓Vsrc為「VSS≦Vsrc＜VDD」。藉此，選擇電晶體ST1導通，且選擇電晶體ST2關斷。其結果為，在連接於非選擇位元線BL之NAND串中，於通道內傳送有電源電壓VDD。另一方面，在連接於選擇位元線BL之NAND串中，於通道內傳送有接地電壓VSS。
於時刻t11，列解碼器26對選擇閘極線SGD施加接地電壓VSS。藉此，選擇電晶體ST1關斷。
於時刻t12，列解碼器26對選擇閘極線SGD施加電壓Vsgd，對全字元線WL施加電壓Vpass。電壓Vsgd係低於電壓Vsgdh之電壓，且係雖然使連接於選擇位元線BL(施加有接地電壓VSS之位元線)之選擇電晶體ST1導通，但使連接於非選擇位元線BL(施加有電源電壓VDD之位元線BL)之選擇電晶體ST1截止之電壓。電壓Vpass係無關於記憶體單元電晶體MT之臨限值電壓，而將記憶體單元電晶體MT設為導通狀態之電壓。
於時刻t13，列解碼器26對選擇字元線WL施加程式化電壓Vpgm。程式化電壓Vpgm係大於電壓Vpass之電壓。藉此，在選擇NAND串中，選擇字元線WL與通道之電位差變大，而電子被注入於選擇記憶體單元電晶體MT之電荷蓄積層。另一方面，在非選擇NAND串中，選擇字元線WL與通道之電位差未變大，而維持記憶體單元電晶體MT之臨限值電壓。
於時刻t14，對選擇字元線WL施加有接地電壓VSS。於時刻t15，對非選擇字元線WL施加有接地電壓VSS。於時刻t16，對非選擇位元線BL及源極線SL施加有接地電壓VSS。於時刻t17，對選擇閘極線SGD施加有接地電壓VSS。
[1-2-2]　位元線之充電動作 其次，針對位元線之充電動作進行說明。位元線之充電動作與圖9之時刻t10～t11之動作相對應。
晶片(NAND型快閃記憶體2)被規定有規格書上之最大電流Imax´。規格書上之最大電流Imax´為可於晶片中流動之消耗電流之最大值，即保證晶片之動作之消耗電流。在本實施形態中，係使用設計上之最大電流Imax(測定值)。NAND型快閃記憶體2以其消耗電流不超過設計上之最大電流Imax之方式動作。例如，將設計上之最大電流Imax設定為自規格書上之最大電流Imax´具有餘裕。或者，亦可將設計上之最大電流Imax設定為與規格書上之最大電流Imax´相同。亦即，具有「設計上之最大電流Imax≦規格書上之最大電流Imax´」之關係。以下，亦將設計上之最大電流Imax簡稱為最大電流Imax。
圖10係說明第1實施形態之位元線之充電動作之流程圖。
定序器24自記憶體控制器3接受寫入命令(包含：寫入命令、位址、及寫入資料)(步驟S100)。定序器24基於寫入命令判定是否為2平面動作(步驟S101)。1平面動作係平面PB0、PB1之中僅一者動作(例如程式化動作)之態樣。2平面動作係平面PB0、PB1並行地動作(例如程式化動作)之態樣。例如，於自記憶體控制器3發送之寫入命令中，指定有平面PB0、PB1之各者之位址之情形係對應2平面動作。
若為1平面動作時(步驟S101=否)，定序器24以朝對應之平面PB0或PB1供給最大電流Imax之方式進行控制(步驟S102)。例如，若為僅平面PB0動作之1平面動作時，定序器24藉由控制VHSASLOW設定電路52-0，而將自可變電流源53-0朝平面PB0所含之感測放大器SA0～SA(m-1)供給之電流之最大值限制為電流Imax。
另一方面，若為2平面動作時(步驟S101=是)，定序器24以對2個平面PB0及PB1分別供給電流(1/2)Imax之方式進行控制(步驟S103)。例如，定序器24藉由控制VHSASLOW設定電路52-0，而將自可變電流源53-0朝平面PB0所含之感測放大器SA0～SA(m-1)供給之電流之最大值限制為電流(1/2)Imax，且藉由控制VHSASLOW設定電路52-1，而將自可變電流源53-1朝平面PB1所含之感測放大器SA0～SA(m-1)供給之電流之最大值限制為電流(1/2)Imax。
其後，平面PB之位元線充電結束。
圖11係說明1平面動作之位元線之充電動作之時序圖。圖11記載實施例(a)與比較例(b)之波形。例如，設定為使平面PB0執行程式化動作，且使平面PB1不執行程式化動作。
於時刻t0，定序器24開始平面PB0之位元線BL之充電。若僅平面PB0動作，則VHSASLOW設定電路52-0以使最大電流Imax流經平面PB0之方式控制可變電流源53-0。於時刻t1，位元線BL之充電結束。
另一方面，在比較例中，將在平面PB0、PB1之各者中流動之電流之最大值設為電流(1/2)Imax。在比較例中，流經各平面之電流係以「最大電流Imax/平面數」而算出。該條件在NAND型快閃記憶體2不超過電流Imax之點上為有效，但若為僅1平面(例如平面PB0)動作時，於消耗電流具有餘裕。在比較例中，於時刻t2，位元線BL之充電結束。
如此般，實施例與比較例相比可縮短充電時間。而且，可縮短程式化動作所花費之時間。
圖12係說明2平面動作下之位元線之充電動作之時序圖。圖12記載實施例(a)與比較例(b)之波形。在2平面動作中，使平面PB0與平面PB1並行地執行程式化動作。表記平面PB0之消耗電流ICC0，平面PB1之消耗電流ICC1。消耗電流ICC0與消耗電流ICC1之合計為晶片整體之消耗電流ICC。
VHSASLOW設定電路52-0以使電流(1/2)Imax流經平面PB0之方式控制可變電流源53-0。VHSASLOW設定電路52-1以使電流(1/2)Imax流經平面PB1之方式控制可變電流源53-1。藉此，可防止在2平面動作下，晶片整體之消耗電流ICC超過最大電流Imax。
比較例之預先規定流經1平面之電流為電流(1/2)Imax。因此，比較例之動作與實施例之動作相同。
圖13係說明NAND型快閃記憶體2整體之消耗電流ICC之圖表。圖13顯示NAND型快閃記憶體2具備2平面之情形。圖13之橫軸為動作之平面之數目(動作平面數)，圖13之縱軸為晶片整體之消耗電流ICC。
在1平面動作中，與比較例相比可使更大電流流經1平面。具體而言，可較比較例多流動圖13之陰影部分之電流。
[1-3]　變化例 又，NAND型快閃記憶體2亦可具備3個以上之平面PB。圖14係說明NAND型快閃記憶體2具備8平面(8平面快閃記憶體)時之消耗電流ICC之圖表。
在比較例中，流經1平面之電流之最大值被規定為電流(1/8)Imax。在實施例中，即便在任一動作平面數下，與比較例相比可更多地流經電流。又，在實施例中，與比較例相比最大可多流動圖14之陰影部分之電流。
[1-4]　第1實施形態之效果 如以上詳述般，在第1實施形態中，NAND型快閃記憶體2具備能夠並行地動作之2個平面PB0、PB1。假定將最大電流(可流經晶片之電流之設計上之最大值)設為Imax，定序器24在僅平面PB0動作時，朝平面PB0供給較將最大電流Imax單純地以平面數相除而獲得之電流值即電流(1/2)Imax大之電流。又，定序器24在使平面PB0、PB1並行地動作時，可分別朝平面PB0、PB1供給電流(1/2)Imax。
因此，根據第1實施形態，可實現能夠提高性能之半導體記憶裝置。亦即，由於可縮短位元線之充電時間，故可縮短例如程式化動作所花費之時間。
在前述之比較例中係以流經每1個平面之電流不超過(1/2)Imax之方式進行調整。又，位元線之充電期間在2個平面中設為相同之時序。因此，在充電先結束之平面中會產生轉移至下一動作之等待時間，而降低性能。
相對於此，在本實施形態中，可在僅使1個平面動作時與使2個平面並行地動作時，使流經各平面之電流可變。藉此，可在僅使1個平面動作時降低等待時間，而可謀求提高性能。
又，可以NAND型快閃記憶體2之消耗電流不超過最大電流Imax之方式進行控制。
[2]　第2實施形態 第2實施形態除了將流經各平面PB之電流設定為電流Imax以外，亦以平面PB0之BL充電動作、與平面PB1之BL充電動作部分地重合之方式進行控制。
圖15係說明第2實施形態之感測放大器SA之電源電路之電路圖。感測放大器單元28-0、28-1各自更具備VHSA檢測電路54-0、54-1。
VHSA檢測電路54-0檢測VHSA端子之電壓位準。又，VHSA檢測電路54-0判定電壓VHSA是否復原為規定電壓Vdet以上。更具體而言，VHSA檢測電路54-0判定電壓VHSA是否在暫時地低於規定電壓Vdet後，返回至規定電壓Vdet以上。VHSA檢測電路54-0之判定結果被供給至定序器24。規定電壓Vdet係基於電流Imax流經各平面時之電壓VHSA之下降量，憑經驗設定之值。VHSA檢測電路54-1之構成亦與VHSA檢測電路54-0相同。
圖16係說明第2實施形態之位元線之充電動作之流程圖。
定序器24自記憶體控制器3接收寫入命令(步驟S200)。定序器24基於寫入命令判定是否為2平面動作(步驟S201)。
若為1平面動作時(步驟S201=否)，定序器24開始所對應之平面PB之位元線BL之充電(步驟S201)。1平面動作係與第1實施形態相同。其後，1平面之位元線之充電結束。
另一方面，若為2平面動作時(步驟S201=是)，定序器24開始例如平面PB0之位元線BL之充電(步驟S203)。
繼而，VHSA檢測電路54-0判定電壓VHSA0是否在暫時地低於電壓Vdet後，返回至電壓Vdet以上(步驟S204)。當電壓VHSA0返回至電壓Vdet以上時，定序器24判定平面PB0之位元線之充電大致完成。
當電壓VHSA0返回至電壓Vdet以上時，定序器24開始平面PB1之位元線BL之充電(步驟S205)。
繼而，VHSA檢測電路54-1判定電壓VHSA1是否在暫時地低於電壓Vdet後，返回至電壓Vdet以上(步驟S206)。當電壓VHSA1返回至電壓Vdet以上時，定序器24判定平面PB1之位元線之充電大致完成。其後，平面PB1之位元線之充電結束。
又，對2個平面充電之順序，亦可為平面PB1、平面PB0之順序。又，亦可藉由設定特徵(set feature)命令設定優先予以充電之平面。
圖17係說明第2實施形態之位元線之充電動作之時序圖。圖17顯示：(1)平面PB0之電壓VHSA0、及消耗電流ICC0；(2)平面PB1之電壓VHSA1、及消耗電流ICC1；(3)平面PB0、PB1同時動作時之電壓VHSA、及消耗電流ICC。
電壓VHSA0、VHSA1設為電壓VDDSA。於時刻t0，定序器24開始平面PB0之位元線BL之充電。又，VHSASLOW設定電路52-0以使最大電流Imax流經平面PB0之方式控制可變電流源53-0。若平面PB0之位元線BL之充電開始，則消耗電流ICC0逐漸上升，且電壓VHSA0逐漸下降。於時刻t1，電壓VHSA0低於電壓Vdet。VHSA檢測電路54-0檢測電壓VHSA0低於電壓Vdet。其後，隨著位元線BL之充電不斷進行，而消耗電流ICC0逐漸下降，且電壓VHSA0逐漸上升。
於時刻t2，電壓VHSA0變為電壓Vdet以上。VHSA檢測電路54-0檢測電壓VHSA0變為電壓Vdet以上。若藉由VHSA檢測電路54檢測到電壓VHSA0暫時地低於電壓Vdet，且其後返回至電壓Vdet以上，則定序器24開始平面PB1之位元線BL之充電。又，VHSASLOW設定電路52-1以使最大電流Imax流經平面PB1之方式控制可變電流源53-1。若平面PB1之位元線BL之充電開始，則消耗電流ICC1逐漸上升，且電壓VHSA1逐漸下降。於時刻t3，電壓VHSA1低於電壓Vdet。其後，隨著位元線BL之充電不斷進行，而消耗電流ICC1逐漸下降，且電壓VHSA1逐漸上升。於時刻t4，電壓VHSA1變為電壓Vdet以上。
而後，以平面PB0、平面PB1之順序，位元線之充電結束。如此般，定序器24在平面PB0之位元線BL之充電開始之後，藉由檢測電壓VHSA0變為電壓Vdet以下後再次變為電壓Vdet以上，而檢測為平面PB0之位元線BL之充電逐漸結束，而使平面PB1之位元線BL之充電開始。其結果為，如圖17所示般，由於隨著平面PB0之消耗電流ICC0上升，而平面PB1之消耗電流ICC1減少，因此晶片整體之消耗電流ICC幾乎不會自最大電流Imax下降。又，2平面動作中之位元線充電之順序，亦可以平面PB1、平面PB0之順序進行。
(比較例) 圖18係說明比較例之位元線之充電動作之時序圖。
於時刻t0，平面PB0、PB1之位元線BL之充電同時開始。又，在比較例中，於平面PB0、PB1之各者設為電流(1/2)Imax。電壓VHSA0下降電壓Vd1，電壓VHSA1下降電壓Vd2。圖18之壓降Vd3為大致「Vd1+Vd2」。
因充電之位元線BL之條數不同，而平面PB0之BL充電時間、與平面PB1之BL充電時間不同。例如，於時刻t1，平面PB0之位元線BL之充電結束，於時刻t2，平面PB1之位元線BL之充電結束。
在比較例中，需要待機至平面PB1之充電結束，可在平面PB1之充電結束後，開始下一動作。在圖18之例中，待機時間為期間t1～t2。
另一方面，在圖17之實施例中，在平面PB0之BL充電結束之前，開始平面PB1之BL充電。因此，在實施例中，與比較例相比可將BL充電時間縮短圖17之時刻t2～t3之期間、亦即，平面PB0之BL充電與平面PB1之BL充電重合之時間部分。
(第2實施形態之效果) 根據第2實施形態，即便在使平面PB0、PB1並行地動作時，亦可縮短位元線之充電時間。藉此，可縮短例如程式化動作所花費之時間。
[3]　第3實施形態 第3實施形態將各自流經2個平面PB之電流設為電流(1/2)Imax，且對2個平面PB並行地開始位元線之充電。並且，在一個平面PB之位元線之充電大部分結束之後，將流經另一個平面PB之電流切換為電流Imax。
圖19係說明第3實施形態之位元線之充電動作之時序圖。圖19係2平面動作之實施例。
於時刻t0，定序器24將平面PB0、PB1之位元線BL之充電並行地開始。又，VHSASLOW設定電路52-0、52-1各自以流經平面PB0、PB1之電流之最大值為電流(1/2)Imax之方式控制可變電流源53-0、53-1。
若平面PB0之位元線BL之充電開始，則電壓VHSA0逐漸下降。於時刻t1，電壓VHSA0低於電壓Vdet。又，第3實施形態之電壓Vdet無須與第2實施形態之電壓Vdet相同，而可適宜設定各者。
其後，隨著平面PB0所含之複數個位元線BL之充電依序逐漸結束，而電壓VHSA0逐漸上升。
於時刻t2，電壓VHSA0變為電壓Vdet以上。VHSA檢測電路54-0檢測電壓VHSA0變為電壓Vdet以上。若電壓VHSA0返回至電壓Vdet以上，VHSASLOW設定電路52-1以使最大電流Imax流經平面PB1之方式控制可變電流源53-1。
其後，於時刻t3，平面PB0之位元線之充電結束，於時刻t4，平面PB1之位元線之充電結束。
又，若平面PB1之BL充電先於平面PB0之BL充電結束之情形下，圖19之平面PB0與平面PB1之波形調換。亦即，當電壓VHSA1返回至電壓Vdet以上時，定序器24以使最大電流Imax流經平面PB0之方式控制。
根據第3實施形態，即便在使平面PB0、PB1並行地動作之情形下，亦可縮短位元線之充電時間。藉此，可縮短例如程式化動作所花費之時間。
[4]　第4實施形態 例如，在讀出動作中，為了充電施加有電壓VREAD之非選擇字元線WL之電流亦為消耗電流變大之要因。若程式化動作中之位元線BL之充電、與讀出動作中之非選擇字元線WL之充電重合，則有可能與設計上之最大電流Imax相抵觸。第4實施形態在例如平面PB0進行寫入動作、平面PB1進行讀出動作時，使平面PB0之消耗電流為可變。
首先，針對讀出動作進行說明。圖20係說明讀出動作之時序圖。
於時刻t20，於源極線SL施加有電壓Vsrc。電壓Vsrc為「VSS≦Vsrc＜VDD」。感測放大器單元28朝位元線BL施加電壓Vsrc。列解碼器26朝選擇字元線WL施加讀出電壓Vcgrv，朝非選擇字元線WL施加電壓VREAD。讀出電壓Vcgrv係用於判定讀出對象之記憶體單元之臨限值、亦即記憶體單元之資料之電壓。又，列解碼器26朝選擇閘極線SGD、SGS施加電壓Vsg。電壓Vsg係使選擇電晶體ST1、ST2為導通狀態之電壓。
於時刻t21，感測放大器單元28朝位元線BL施加電壓Vbl。電壓Vbl係用於自記憶體單元電晶體讀出資料之前對位元線BL進行預充電之電壓，例如為「Vsrc+0.5V」左右。
其後，感測放大器單元28藉由判定位元線BL之電流而讀出記憶體單元之資料。又，連續地讀出複數個狀態之情形時，使讀出電壓Vcgrv之位準根據讀出之狀態依序變化。
於時刻t22，重設各種配線之電壓。
(位元線之充電動作) 其次，針對位元線之充電動作進行說明。圖21係說明第4實施形態之位元線之充電動作之時序圖。在本實施形態中，平面PB0、PB1並行地執行不同之動作。例如，設平面PB0為進行程式化動作者，設平面PB1為進行讀出動作者。在圖21中，「ICC」示意性地表示平面PB0、PB1合計之消耗電流。
於時刻t0，定序器24開始平面PB0之位元線BL之充電。VHSASLOW設定電路52-0以使最大電流Imax對平面PB0流通之方式控制可變電流源53-0。
於時刻t1，定序器24以平面PB0之消耗電流為電流I1(＜Imax)之方式控制VHSASLOW設定電路52-0。VHSASLOW設定電路52-0將與電流I1對應之DAC值設為信號VHSA_IREFP。時刻t1較開始非選擇字元線WL之充電之時刻(時序)更早。
於時刻t2，定序器24開始平面PB1之非選擇字元線WL之充電。藉此，平面PB1之消耗電流ICC1上升至電流I2。電流I2根據充電之字元線WL之條數而變化。於時刻t3，非選擇字元線WL之充電結束。
於時刻t4，定序器24以平面PB0之消耗電流成為電流Imax之方式，控制VHSASLOW設定電路52-0。VHSASLOW設定電路52-0將與電流Imax對應之DAC值設為信號VHSA_IREFP。
於時刻t5，平面PB0之位元線BL之充電結束。
另外，在上述實施形態中，針對電壓VREAD之充電動作進行了說明，但並不限於此，亦可應用於其他充電電流。
又，寫入動作係朝選擇字元線WL施加程式化電壓Vpgm，使包含使記憶體單元電晶體之臨限值電壓上升之程式化動作、與確認記憶體單元電晶體之臨限值電壓之驗證動作之程式迴圈重複複數次，且最終將記憶體單元電晶體之臨限值電壓設為目標位準。應充電之位元線之條數因迴圈次數而異。因此，可根據迴圈次數，切換是否執行上述功能(將位元線之充電電流設為可變之功能)。例如，亦可在所有的迴圈數中之中間部分執行上述功能。
(第4實施形態之效果) 根據第4實施形態，即便在平面PB0、PB1並行地執行不同之動作之情形下，亦可以NAND型快閃記憶體2之消耗電流不超過最大電流Imax之方式進行控制。
又，可縮短執行程式化動作之平面PB的位元線之充電時間。
[5] 變化例 在上述各實施形態中，係以對程式化動作所含之充電位元線之動作為例進行了說明。然而，並不限定於此，只要係位元線之充電動作，亦可應用於程式化動作以外之動作。
上述各實施形態係舉出NAND型快閃記憶體為例進行了說明，但並不限定於此，亦可應用於NAND型快閃記憶體以外之記憶體。
(1)變化例之半導體記憶裝置具備： 第1平面，其包含複數個記憶體單元； 第2平面，其包含複數個記憶體單元； 複數條第1位元線，其等連接於前述第1平面； 複數條第2位元線，其等連接於前述第2平面； 複數個第1感測放大器，其等各自對前述複數個第1位元線充電；及 複數個第2感測放大器，其等各自對前述複數個第2位元線充電；且 若前述第1及第2平面並行地動作時，自前述複數個第1感測放大器朝前述複數個第1位元線供給之電流與自前述複數個第2感測放大器朝前述複數個第2位元線供給之電流之總和在達到第1電流值後下降至第2電流值，其後，上升至第3電流值。
(2)變化例之半導體記憶裝置具備： 電源電壓端子，其被供給有電源電壓； x個(x為2以上之整數)平面，其等各自包含複數個記憶體單元； x條位元線，其等各自連接於前述x個平面；及 x個感測放大器，其等連接於前述電源電壓端子，而各自對前述x條位元線充電；且 在接受到使前述x個平面並列地動作之第1命令時，流經前述電源電壓端子之電流之最大值Imax1、與在接受到使前述x個平面中之y個(y為小於x之整數)平面並列地動作之第2命令時，流經前述電源電壓端子之電流之最大值Imax2滿足：Imax2＞(y/x)Imax1。 雖然說明了本發明之若干個實施形態，但該等實施形態係作為例子而提出者，並非意欲限定本發明之範圍。該等新穎之實施方式可利用其他各種形態實施，在不脫離發明之要旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍及要旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請2018-94551號(申請日：2018年5月16日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧記憶體系統 2‧‧‧NAND型快閃記憶體(半導體記憶裝置) 3‧‧‧記憶體控制器 4‧‧‧主機裝置 10‧‧‧主機介面電路(主機I/F) 11‧‧‧處理器 12‧‧‧RAM(隨機存取記憶體) 13‧‧‧緩衝記憶體 14‧‧‧NAND介面電路(NAND I/F) 15‧‧‧ECC(錯誤檢查並更正)電路 20‧‧‧記憶體單元陣列 21‧‧‧輸入輸出電路 22‧‧‧邏輯控制電路 23A‧‧‧狀態暫存器 23B‧‧‧位址暫存器 23C‧‧‧命令暫存器 24‧‧‧定序器(控制電路) 25‧‧‧電壓產生電路 26‧‧‧列解碼器 26-0‧‧‧列解碼器 26-1‧‧‧列解碼器 27‧‧‧行解碼器 28‧‧‧感測放大器單元 28-0‧‧‧感測放大器單元 28-1‧‧‧感測放大器單元 29‧‧‧資料暫存器(資料快取器) 29-0‧‧‧資料暫存器 29-1‧‧‧資料暫存器 30‧‧‧(p型)井區域 31‧‧‧配線層 32‧‧‧配線層 33‧‧‧配線層 34‧‧‧記憶體孔 35‧‧‧半導體層(半導體柱) 36‧‧‧閘極絕緣膜 37‧‧‧電荷蓄積層(絕緣膜) 38‧‧‧阻擋絕緣膜 39‧‧‧接觸插塞 40‧‧‧金屬配線層 41‧‧‧(n+型)擴散區域 42‧‧‧接觸插塞 43‧‧‧金屬配線層 44‧‧‧(p+型)擴散區域 45‧‧‧接觸插塞 46‧‧‧金屬配線層 51-0‧‧‧穩壓器 51-1‧‧‧穩壓器 52-0‧‧‧VHSASLOW設定電路 52-1‧‧‧VHSASLOW設定電路 53-0‧‧‧可變電流源 53-1‧‧‧可變電流源 54-0‧‧‧VHSA檢測電路 54-1‧‧‧VHSA檢測電路 ADL‧‧‧資料鎖存電路 ALE‧‧‧(位址鎖存啟用)信號 BDL‧‧‧資料鎖存電路 BL‧‧‧位元線 BL0~BL(m-1)‧‧‧位元線 BLK‧‧‧區塊 BLK0~BLK(j-1)‧‧‧區塊 CDL‧‧‧資料鎖存電路 CEn‧‧‧(晶片啟用)信號 CLE‧‧‧(命令鎖存啟用)信號 CPWELL‧‧‧井配線 CU‧‧‧單元組 DQ0~DQ7‧‧‧信號 I1‧‧‧電流 I2‧‧‧電流 ICC‧‧‧(晶片整體之)消耗電流 ICC0‧‧‧(平面PB0之)消耗電流 ICC1‧‧‧(平面PB1之)消耗電流 Imax‧‧‧最大電流/電流 MT0~MT7‧‧‧記憶體單元電晶體 NS‧‧‧NAND串(記憶串) PB0‧‧‧平面 PB1‧‧‧平面 RBn‧‧‧(備妥/忙碌)信號 REn‧‧‧(讀出啟用)信號 S100~S103‧‧‧步驟 S200~S206‧‧‧步驟 SA‧‧‧感測放大器 SA0~SA(m-1)‧‧‧感測放大器 SAU0~SAU(m-1)‧‧‧感測放大器單元 SDL‧‧‧資料鎖存電路 SGD‧‧‧閘極線 SGD0~SGD3‧‧‧閘極線 SGS‧‧‧閘極線 SGS0~SGS3‧‧‧閘極線 SL‧‧‧源極線 ST1‧‧‧選擇電晶體 ST2‧‧‧選擇電晶體 SU0~SU3‧‧‧串單元 t0~t5‧‧‧時刻 t10~t17‧‧‧時刻 t20~t22‧‧‧時刻 VA~VG‧‧‧(讀出)電壓 Vbl‧‧‧電壓 VCC‧‧‧電源電壓 Vcgrv‧‧‧讀出電壓 Vd1‧‧‧電壓 Vd2‧‧‧電壓 Vd3‧‧‧壓降 VDD‧‧‧電源電壓 VDDSA‧‧‧電壓 Vdet‧‧‧規定電壓/電壓 VHSA‧‧‧端子/電壓 VHSA0‧‧‧電壓 VHSA1‧‧‧電壓 VHSA_IREFP‧‧‧信號 Vpass‧‧‧電壓 Vpgm‧‧‧程式化電壓 VREAD‧‧‧電壓 Vsg‧‧‧電壓 Vsgd‧‧‧電壓 Vsgdh‧‧‧電壓 Vsrc‧‧‧電壓 VSS‧‧‧接地電壓 WL0~WL7‧‧‧字元線 XDL‧‧‧資料鎖存電路
圖1係第1實施形態之記憶體系統之方塊圖。 圖2係圖1所示之NAND型快閃記憶體之方塊圖。 圖3係圖2所示之平面PB之方塊圖。 圖4係平面PB所含之1個區塊BLK之電路圖。 圖5係區塊BLK之一部分區域之剖視圖。 圖6係顯示記憶體單元電晶體之臨限值分佈之一例之示意圖。 圖7係圖3所示之感測放大器單元及資料暫存器之方塊圖。 圖8係說明感測放大器SA之電源電路之電路圖。 圖9係說明程式化動作之時序圖。 圖10係說明第1實施形態之位元線之充電動作之流程圖。 圖11係說明1平面動作下之位元線之充電動作之時序圖。 圖12係說明2平面動作下之位元線之充電動作之時序圖。 圖13係說明NAND型快閃記憶體整體之消耗電流ICC之圖表。 圖14係說明NAND型快閃記憶體具備8平面時之消耗電流之圖表。 圖15係說明第2實施形態之感測放大器SA之電源電路之電路圖。 圖16係說明第2實施形態之位元線之充電動作之流程圖。 圖17係說明第2實施形態之位元線之充電動作之時序圖。 圖18係說明比較例之位元線之充電動作之時序圖。 圖19係說明第3實施形態之位元線之充電動作之時序圖。 圖20係說明讀出動作之時序圖。 圖21係說明第4實施形態之位元線之充電動作之時序圖。
S100‧‧‧步驟
S101‧‧‧步驟
S102‧‧‧步驟
S103‧‧‧步驟

Claims (9)

  1. 一種半導體記憶裝置，其具備：第1平面，其包含複數個記憶體單元；第2平面，其包含複數個記憶體單元；複數條第1位元線，其等連接於前述第1平面；複數條第2位元線，其等連接於前述第2平面；複數個第1感測放大器，其等分別對前述複數條第1位元線充電；及複數個第2感測放大器，其等分別對前述複數條第2位元線充電；且於前述第1及第2平面並行地動作之情形時，自前述複數個第1感測放大器朝前述複數條第1位元線供給之電流與自前述複數個第2感測放大器朝前述複數條第2位元線供給之電流之總和達到第1電流值之後，下降至第2電流值，其後，上升至第3電流值。
  2. 如請求項1之半導體記憶裝置，其更具備：第1可變電流源，其朝前述複數個第1感測放大器供給電流；第2可變電流源，其朝前述複數個第2感測放大器供給電流；及檢測電路，其檢測前述第1可變電流源之輸出端子之電壓，且判定前述輸出端子之電壓是否為第1電壓以上；且若設前述第1及第2平面合計之最大電流Imax，當前述第1及第2平面並行地動作之情形時，朝前述第1平面供給前述最大電流Imax，而開始前述第1平面之充電， 當前述輸出端子之電壓暫時變為低於前述第1電壓之後，返回至前述第1電壓以上之情形時，朝前述第2平面供給前述最大電流Imax，而開始前述第2平面之充電。
  3. 如請求項1之半導體記憶裝置，其更具備第1可變電流源，其朝前述複數個第1感測放大器供給電流；第2可變電流源，其朝前述複數個第2感測放大器供給電流；及檢測電路，其檢測前述第1可變電流源之輸出端子之電壓，且判定前述輸出端子之電壓是否為第1電壓以上；且若設前述第1及第2平面合計之最大電流Imax，當前述第1及第2平面並行地動作之情形時，朝前述第1及第2平面分別供給電流(1/2)Imax，而開始前述第1及第2平面之充電，當前述輸出端子之電壓暫時變為低於前述第1電壓之後，返回至前述第1電壓以上之情形時，朝前述第2平面供給前述最大電流Imax。
  4. 一種半導體記憶裝置，其具備：電源電壓端子，其被供給電源電壓；x個(x為2以上之整數)平面，其等各自包含複數個記憶體單元；x條位元線，其等各自連接於前述x個平面；及x個感測放大器，其等連接於前述電源電壓端子，各自對前述x條位元線充電；且在接受到使前述x個平面並列地動作之第1命令時，流通於前述電源 電壓端子之電流之最大值Imax1，與在接受到使前述x個平面中之y個(y為小於x之整數)平面並列地動作之第2命令時，流經前述電源電壓端子之電流之最大值Imax2，滿足Imax2>(y/x)Imax1。
  5. 如請求項4之半導體記憶裝置，其中若設第1及第2平面合計之最大電流Imax，當前述第1及第2平面並行地動作之情形時，分別對前述第1及第2平面供給電流(1/2)Imax。
  6. 如請求項5之半導體記憶裝置，其中前述第1及第2平面執行寫入動作。
  7. 如請求項4之半導體記憶裝置，其更具備：第1字元線，其連接於第1平面；第2字元線，其連接於第2平面；且若設前述第1及第2平面合計之最大電流Imax，當前述第1及第2平面並行地動作之情形時，於第1時刻，朝前述第1平面供給前述最大電流Imax，開始前述複數條第1位元線之充電，於繼前述第1時刻之第2時刻，朝前述第1平面供給小於前述最大電流Imax之電流，於繼前述第2時刻之第3時刻，開始前述第2字元線之充電，於繼前述第3時刻之第4時刻，朝前述第1平面供給前述最大電流 Imax。
  8. 如請求項7之半導體記憶裝置，其中前述第1平面執行寫入動作，前述第2平面執行讀出動作。
  9. 如請求項1至8中任一項之半導體記憶裝置，其中前述複數個平面各者包含複數個記憶串，前述複數個記憶串各者包含串聯連接之複數個記憶體單元，前述記憶串之一端連接於位元線。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020027674A (ja) * 2018-08-10 2020-02-20 キオクシア株式会社 半導体メモリ
TWI773986B (zh) * 2020-04-27 2022-08-11 旺宏電子股份有限公司 非揮發性記憶體裝置與相關的驅動方法
US11056195B1 (en) 2020-04-27 2021-07-06 Macronix International Co., Ltd. Nonvolatile memory device and related driving method
JP2022017054A (ja) 2020-07-13 2022-01-25 キオクシア株式会社 半導体記憶装置
JP7500365B2 (ja) * 2020-09-14 2024-06-17 キオクシア株式会社 メモリシステム
US11901036B2 (en) * 2022-03-10 2024-02-13 Micron Technology, Inc. Apparatuses and methods of power supply control for sense amplifiers

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7324393B2 (en) * 2002-09-24 2008-01-29 Sandisk Corporation Method for compensated sensing in non-volatile memory
TW200945349A (en) * 2007-12-20 2009-11-01 Sandisk Corp Regulation of source potential to combat cell source ir drop
US20120290864A1 (en) * 2011-05-11 2012-11-15 Apple Inc. Asynchronous management of access requests to control power consumption
US9053787B2 (en) * 2012-03-29 2015-06-09 Panasonic Intellectual Property Management Co., Ltd. Crosspoint nonvolatile memory device and method of driving the same
US9224482B2 (en) * 2013-10-31 2015-12-29 Stmicroelectronics (Rousset) Sas Hot-carrier injection programmable memory and method of programming such a memory
US9608043B2 (en) * 2014-11-17 2017-03-28 Sandisk Technologies Llc Method of operating memory array having divided apart bit lines and partially divided bit line selector switches

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011065708A (ja) 2009-09-16 2011-03-31 Toshiba Corp 不揮発性半導体記憶装置
JP2011181157A (ja) * 2010-03-03 2011-09-15 Toshiba Corp 不揮発性半導体記憶装置
JP2012058860A (ja) 2010-09-06 2012-03-22 Toshiba Corp メモリシステム
JP6199838B2 (ja) * 2014-09-12 2017-09-20 東芝メモリ株式会社 半導体記憶装置
US9536617B2 (en) 2015-04-03 2017-01-03 Sandisk Technologies Llc Ad hoc digital multi-die polling for peak ICC management
WO2017046850A1 (ja) 2015-09-14 2017-03-23 株式会社 東芝 半導体メモリデバイス
JP2018037123A (ja) * 2016-08-29 2018-03-08 東芝メモリ株式会社 半導体記憶装置及びメモリシステム

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7324393B2 (en) * 2002-09-24 2008-01-29 Sandisk Corporation Method for compensated sensing in non-volatile memory
TW200945349A (en) * 2007-12-20 2009-11-01 Sandisk Corp Regulation of source potential to combat cell source ir drop
US20120290864A1 (en) * 2011-05-11 2012-11-15 Apple Inc. Asynchronous management of access requests to control power consumption
US9053787B2 (en) * 2012-03-29 2015-06-09 Panasonic Intellectual Property Management Co., Ltd. Crosspoint nonvolatile memory device and method of driving the same
US9224482B2 (en) * 2013-10-31 2015-12-29 Stmicroelectronics (Rousset) Sas Hot-carrier injection programmable memory and method of programming such a memory
US9608043B2 (en) * 2014-11-17 2017-03-28 Sandisk Technologies Llc Method of operating memory array having divided apart bit lines and partially divided bit line selector switches

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