TWI688966B - 半導體記憶裝置及記憶體系統 - Google Patents

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Abstract

實施形態提供一種於暫時中斷編程動作而進行讀出動作之序列中能夠提昇性能的半導體記憶裝置及記憶體系統。    實施形態之半導體記憶裝置包含：第1及第2平面；與第1平面對應而設置之第1感測放大器、第1鎖存電路、及第2鎖存電路；與第2平面對應而設置之第2感測放大器、第3鎖存電路、及第4鎖存電路；及控制電路24。控制電路24連續地自外部接收編程指令及讀出指令，將第1鎖存電路之讀出資料與第2鎖存電路之編程資料進行交換，將第2鎖存電路之讀出資料輸出至外部，於自外部接收到傳輸指令之情形時，將第1鎖存電路之編程資料傳輸至第2鎖存電路。

Description

半導體記憶裝置及記憶體系統
本發明之實施形態係關於一種半導體記憶裝置及記憶體系統。
作為半導體記憶裝置之一種，已知有NAND(Not And，與非)型快閃記憶體。又，已知有具備三維積層之複數個記憶胞的NAND型快閃記憶體。
實施形態提供一種於暫時中斷編程動作而進行讀出動作之序列中能夠提昇性能的半導體記憶裝置及記憶體系統。
實施形態之半導體記憶裝置具備：第1及第2平面，其等各自包含複數個記憶胞；第1感測放大器，其自上述第1平面讀出資料；第1鎖存電路，其能夠保持由上述第1感測放大器讀出之讀出資料；第2鎖存電路，其能夠保持自上述第1鎖存電路傳輸之讀出資料，且能夠保持自外部輸入之編程資料；第2感測放大器，其自上述第2平面讀出資料；第3鎖存電路，其能夠保持由上述第2感測放大器讀出之讀出資料；第4鎖存電路，其能夠保持自上述第3鎖存電路傳輸之讀出資料，且能夠保持自外部輸入之編程資料；及控制電路，其控制編程動作及讀出動作。上述控制電路係連續地自外部接收第1編程指令、及讀出指令，於上述第2鎖存電路保持與上述第1編程指令一同輸入之第1編程資料且上述第1鎖存電路保持響應上述讀出指令而讀出之第1讀出資料的狀態下，將上述第1鎖存電路之上述第1讀出資料與上述第2鎖存電路之上述第1編程資料進行交換，於將上述第2鎖存電路之上述第1讀出資料輸出至外部並自外部接收傳輸指令之情形時，將上述第1鎖存電路之上述第1編程資料傳輸至上述第2鎖存電路。
以下，參照圖式對實施形態進行說明。以下所示之若干實施形態係對用以使本發明之技術思想具體化之裝置及方法進行例示者，而非藉由構成零件之形狀、構造、配置等對本發明之技術思想進行特定者。各功能區塊可以將硬體及軟體中之任一者或兩者組合而成者之形式實現。各功能區塊未必如以下之例般進行區分。例如，一部分之功能亦可由與例示之功能區塊不同之功能區塊執行。進而，例示之功能區塊亦可進而分割為更細之功能子區塊。再者，於以下之說明中，對具有同一功能及構成之要素標附同一符號，僅於必要時進行重複說明。
[1]第1實施形態  [1-1]記憶體系統1之構成  圖1係第1實施形態之記憶體系統1的方塊圖。記憶體系統1具備NAND型快閃記憶體(半導體記憶裝置)2、及記憶體控制器3。
記憶體系統1可於搭載有主機裝置之母板上安裝構成記憶體系統1之複數個晶片而構成，亦可構成為以1個模組實現記憶體系統1之系統LSI(large-scale integrated circuit，大型積體電路)、或SoC(system on chip，系統單晶片)。作為記憶體系統1之例，可列舉SD(Secure Digital，安全數位) TM卡之類的記憶體卡、SSD(solid state drive，固態驅動器)、及eMMC(embedded multimedia card，嵌入式多媒體卡)等。
NAND型快閃記憶體2具備複數個記憶胞(亦稱作記憶胞電晶體)，非揮發地記憶資料。下文將對NAND型快閃記憶體2之具體構成進行說明。
記憶體控制器3響應來自主機裝置4之命令，對NAND型快閃記憶體2命令寫入(亦稱作編程)、讀出、及抹除等。又，記憶體控制器3對NAND型快閃記憶體2之記憶體空間進行管理。記憶體控制器3具備主機介面電路(主機I/F)10、處理器11、RAM(Random Access Memory，隨機存取記憶體)12、緩衝記憶體13、NAND介面電路(NAND I/F)14、及ECC(Error Checking and Correcting，錯誤檢查與校正)電路15等。該等模組經由匯流排16相互連接。
主機介面電路10經由主機匯流排而與主機裝置4連接，與主機裝置4之間進行介面處理。又，主機介面電路10與主機裝置4之間進行命令、位址、及資料之發送與接收。
處理器11例如由CPU(Central Processing unit，中央處理單元)構成。處理器11控制記憶體控制器3整體之動作。例如，處理器11於自主機裝置4接收到寫入命令之情形時，響應於此而對NAND型快閃記憶體2發行基於NAND介面之寫入命令。讀出及抹除之情形時亦同樣。又，處理器11執行耗損平均等用以對NAND型快閃記憶體2進行管理之各種處理。
RAM12用作處理器11之作業區域，儲存自NAND型快閃記憶體2載入之韌體、及處理器11所製成之各種表等。RAM12係由DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)及/或SRAM(Static Random Access Memory，靜態隨機存取記憶體)構成。緩衝記憶體13暫時保持自主機裝置4發送之資料，並且暫時保持自NAND型快閃記憶體2發送之資料。緩衝記憶體13亦可包含於RAM12中。
ECC電路15於寫入動作時，針對寫入資料(亦稱作編程資料)產生錯誤糾正碼，將該錯誤糾正碼附加至寫入資料而發送至NAND介面電路14。又，ECC電路15於讀出動作時，針對讀出資料，使用讀出資料所包含之錯誤糾正碼進行錯誤檢測及/或錯誤糾正。再者，ECC電路15亦可設置於NAND介面電路14內。
NAND介面電路14經由NAND匯流排而與NAND型快閃記憶體2連接，於與NAND型快閃記憶體2之間進行介面處理。又，NAND介面電路14於與NAND型快閃記憶體2之間進行命令、位址、及資料之發送與接收。
[1-1-1]NAND型快閃記憶體2之構成  圖2係圖1所示之NAND型快閃記憶體2的方塊圖。
NAND型快閃記憶體2具備記憶胞陣列20、輸入輸出電路21、邏輯控制電路22、暫存器群(包含狀態暫存器23A、位址暫存器23B、及指令暫存器23C)、定序器(控制電路)24、電壓產生電路25、列解碼器26、行解碼器27、感測放大器單元28、及資料暫存器(資料快取)29。
記憶胞陣列20具備複數個平面PB。於圖2中，作為一例，示出2個平面PB0、PB1。複數個平面PB各自具備複數個記憶胞電晶體。於記憶胞陣列20配設複數個位元線、複數個字元線、及源極線等以對記憶胞電晶體施加電壓。下文將對平面PB之具體構成進行說明。
輸入輸出電路21及邏輯控制電路22經由NAND匯流排與記憶體控制器3連接。輸入輸出電路21與記憶體控制器3之間經由NAND匯流排發送與接收信號DQ(例如DQ0～DQ7)。
邏輯控制電路22自記憶體控制器3經由NAND匯流排接收外部控制信號(例如，晶片賦能信號CEn、指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、及寫保護信號WPn。信號名中附註之“n”表示低態有效。又，邏輯控制電路22經由NAND匯流排而對記憶體控制器3發送就緒/忙碌信號RBn。
信號CEn使能夠選擇NAND型快閃記憶體2，於選擇該NAND型快閃記憶體2時被斷定。信號CLE使能夠將作為信號DQ發送之指令鎖存於指令暫存器。信號ALE使能夠將作為信號DQ發送之位址鎖存於位址暫存器。信號WEn使能夠寫入。信號REn使能夠讀出。信號WPn於禁止寫入及抹除時被斷定。信號RBn表示NAND型快閃記憶體2為就緒狀態(能夠受理來自外部之命令的狀態)或忙碌狀態(無法受理來自外部之命令的狀態)。記憶體控制器3可藉由自NAND型快閃記憶體2接收信號RBn而獲知NAND型快閃記憶體2之狀態。
狀態暫存器23A暫時保持NAND型快閃記憶體2之動作所需之資料。位址暫存器23B暫時保持位址。指令暫存器23C暫時保持指令。狀態暫存器23A、位址暫存器23B、及指令暫存器23C例如由SRAM構成。
控制電路24自指令暫存器23C接收指令，並按照基於該指令之序列總括地控制NAND型快閃記憶體2。
電壓產生電路25自NAND型快閃記憶體2之外部接收電源電壓，並使用該電源電壓產生寫入動作、讀出動作、及抹除動作所需之複數個電壓。電壓產生電路25將所產生之電壓供給至記憶胞陣列20、列解碼器26、及感測放大器單元28等。
列解碼器26自位址暫存器23B接收列位址，並對該列位址進行解碼。列解碼器26基於所解碼之列位址，進行字元線等之選擇動作。而且，列解碼器26向記憶胞陣列20傳輸寫入動作、讀出動作、及抹除動作所需之複數個電壓。
行解碼器27自位址暫存器23B接收行位址，並對該行位址進行解碼。行解碼器27基於所解碼之行位址，進行位元線之選擇動作。
感測放大器單元28於讀出動作時，偵測及放大自記憶胞電晶體讀出至位元線之資料。又，感測放大器單元28於寫入動作時，將寫入資料傳輸至位元線。
資料暫存器29於讀出動作時，暫時保持自感測放大器單元28傳輸之資料，並將之傳輸至輸入輸出電路21。又，資料暫存器29於寫入動作時，暫時保持自輸入輸出電路21傳輸之資料，並將之傳輸至感測放大器單元28。資料暫存器29係由SRAM等所構成。
[1-1-2]輸入輸出電路21之構成  圖3係圖2所示之輸入輸出電路21的方塊圖。輸入輸出電路21具備移位暫存器單元21A、及多工器21C。
移位暫存器單元21A具備與信號線DQ0～DQ7對應之8個移位暫存器21B。於圖3中，作為代表示出與信號線DQ0連接之1個移位暫存器21B。於信號線DQ1～DQ7亦分別連接有圖3中所示之移位暫存器21B，但省略圖示。
移位暫存器21B具備串聯連接之複數個正反器21C。移位暫存器21B所包含之正反器21C之數量係根據信號DQ之時點控制來適當設定，於本實施形態中，例如為8個。
初段正反器21C之輸入端子D與信號線DQ0連接，其輸出端子Q與下一段正反器21C之輸入端子D連接，於其時脈端子，自定序器24輸入內部時脈iCLK。正反器21C於內部時脈iCLK上升之時點，將輸入資料鎖存。最末段正反器21C之輸出端子Q與多工器21C之複數個輸入端子中之1個連接。輸入至複數個正反器21C之內部時脈iCLK包含週期不同之複數個內部時脈iCLK。
多工器21C之複數個輸出端子經由複數個信號線而與資料暫存器29連接。於為2平面構成之情形時，將多工器21C與資料暫存器29連接之信號線之數量為平面PB0用之8根與平面PB1用之8根的合計16根。於多工器21C之控制端子，自定序器24輸入控制信號SEL。控制信號SEL係選擇平面PB之信號。多工器21C根據控制信號SEL，將與移位暫存器單元21A連接之8根信號線和與資料暫存器29連接之16根中之8根連接。又，多工器21C逐8位元地將資料傳輸至資料暫存器29。
再者，移位暫存器單元21A包含資料輸出用之移位暫存器，但省略圖示。資料輸出用之移位暫存器與圖3之移位暫存器單元21A並聯連接。內部時脈iCLK於資料輸入用之移位暫存器與資料輸出用之移位暫存器中共通。
[1-1-3]平面PB之構成  圖4係圖2所示之平面PB0、PB1及其周邊電路的方塊圖。
平面PB0、PB1各自具備j個區塊BLK0～BLK(j－1)。j係1以上之整數。再者，平面PB0、PB1所具備之區塊BLK之數量亦可互不相同。
複數個區塊BLK各自具備複數個記憶胞電晶體。記憶胞電晶體係由能夠進行電性覆寫之記憶胞所構成。下文將對區塊BLK之具體構成進行說明。
針對每個平面PB設置列解碼器26、感測放大器單元28、及資料暫存器29。即，於平面PB0連接有列解碼器26-0及感測放大器單元28-0。於感測放大器單元28-0連接有資料暫存器29-0。於平面PB1連接有列解碼器26-1及感測放大器單元28-1。於感測放大器單元28-1連接有資料暫存器29-1。再者，亦針對每個平面PB設置行解碼器27，但省略圖示。
[1-1-4]區塊BLK之構成  圖5係平面PB所包含之1個區塊BLK的電路圖。複數個區塊BLK各自具備複數個串單元SU。於圖5中，例示出4個串單元SU0～SU3。1個區塊BLK所包含之串單元SU之數量可任意設定。
複數個串單元SU各自具備複數個NAND串(記憶體串)NS。1個串單元SU所包含之NAND串NS之數量可任意設定。
複數個NAND串NS各自具備複數個記憶胞電晶體MT、及2個選擇電晶體ST1、ST2。複數個記憶胞電晶體MT於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間串聯連接。於本說明書中，有時亦將記憶胞電晶體稱作記憶胞或胞。圖5為了簡化而示出NAND串NS具備8個記憶胞電晶體MT(MT0～MT7)之構成例，但NAND串NS所具備之記憶胞電晶體MT之數量實際上較8個更多，又，可任意設定。記憶胞電晶體MT具備控制閘極電極及電荷蓄積層，非揮發地記憶資料。記憶胞電晶體MT能夠記憶1位元之資料、或2位元以上之資料。
串單元SU0所包含之複數個選擇電晶體ST1之閘極共通連接於選擇閘極線SGD0，同樣地，於串單元SU1～SU3分別連接選擇閘極線SGD1～SGD3。串單元SU0所包含之複數個選擇電晶體ST2之閘極共通連接於選擇閘極線SGS0，同樣地，於串單元SU1～SU3分別連接選擇閘極線SGS1～SGS3。再者，亦可於各區塊BLK所包含之串單元SU0～SU3連接共通之選擇閘極線SGS。各區塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別與字元線WL0～WL7連接。
於各區塊BLK內呈矩陣狀配置之NAND串NS中位於同一行之複數個NAND串NS之選擇電晶體ST1之汲極與位元線BL0～BL(m－1)中之任一者共通連接。“m”係1以上之整數。進而，各位元線BL與複數個區塊BLK共通連接，與複數個區塊BLK各自所包含之各串單元SU內之1個NAND串NS連接。各區塊BLK所包含之複數個選擇電晶體ST2之源極與源極線SL共通連接。源極線SL例如與複數個區塊BLK共通連接。
各區塊BLK內之複數個記憶胞電晶體MT之資料例如被一同抹除。讀出及寫入係對配設於1個串單元SU之與1根字元線WL共通連接之複數個記憶胞電晶體MT一同進行。將於1個串單元SU內共有字元線WL之記憶胞電晶體MT之組稱作胞單元CU。將胞單元CU所包含之複數個記憶胞電晶體MT分別記憶之1位元之資料之集合稱作頁。即，對於胞單元CU之寫入動作及讀出動作係以頁為單位而執行。
再者，NAND串NS亦可具備虛設胞電晶體。具體而言，於選擇電晶體ST2與記憶胞電晶體MT0之間，串聯連接例如2個虛設胞電晶體(未圖示)。於記憶胞電晶體MT7與選擇電晶體ST1之間，串聯連接例如2個虛設胞電晶體(未圖示)。於複數個虛設胞電晶體之閘極分別連接複數個虛設字元線。虛設胞電晶體之構造與記憶胞電晶體相同。虛設胞電晶體並非用以記憶資料者，而具有於寫入動作或抹除動作中緩和記憶胞電晶體或選擇電晶體所受到之干擾的功能。
[1-1-5]區塊BLK之積層構造  圖6係區塊BLK之一部分區域的剖視圖。於圖6中，X方向係選擇閘極線延伸之方向，與X方向於水平面內正交之Y方向係位元線延伸之方向，Z方向係積層方向。
於半導體層內設置p型井區域(p-well)30。於p型井區域30上設置複數個NAND串NS。即，於井區域30上，經由複數個絕緣層分別依序積層作為選擇閘極線SGS發揮功能之配線層31、作為字元線WL0～WL7發揮功能之8層配線層32、及作為選擇閘極線SGD發揮功能之配線層33。圖式為了避免變得繁雜而將設置於所積層之複數個配線層間的複數個絕緣層影線省略。
記憶體孔34貫通配線層31、32、33並到達至井區域30。於記憶體孔34內設置支柱狀之半導體層(半導體支柱)35。於半導體支柱35之側面依序設置閘極絕緣膜36、電荷蓄積層(絕緣膜)37、及阻擋絕緣膜38。由該等構成記憶胞電晶體MT、及選擇電晶體ST1、ST2。半導體支柱35作為NAND串NS之電流路徑發揮功能，且係供形成各電晶體之通道的區域。半導體支柱35之上端經由接觸插塞39而與作為位元線BL發揮功能之金屬配線層40連接。
於井區域30之表面區域設置導入有高濃度之n型雜質的n ＋型擴散區域41。於擴散區域41上設置接觸插塞42，接觸插塞42與作為源極線SL發揮功能之金屬配線層43連接。進而，於井區域30之表面區域設置導入有高濃度之p型雜質的p ＋型擴散區域44。於擴散區域44上設置接觸插塞45，接觸插塞45與作為井配線CPWELL發揮功能之金屬配線層46連接。井配線CPWELL係用以經由井區域30而對半導體支柱35施加電壓之配線。
以上之構成於圖6之紙面之深度方向(X方向)排列有複數個，由在X方向排列之複數個NAND串NS之集合構成串單元SU。
[1-1-6]記憶胞電晶體之閾值分佈  其次，對記憶胞電晶體MT可取得之閾值電壓Vth之分佈進行說明。圖7係表示記憶胞電晶體MT之閾值分佈之一例的模式圖。記憶胞電晶體MT能夠記憶1位元之資料。於本實施形態中，以記憶胞電晶體MT記憶1位元之資料之情形、即所謂之SLC(single level cell，單級單元)方式為例進行說明。
於記憶胞電晶體MT記憶1位元之資料之情形時，記憶胞電晶體MT可取與閾值電壓相應之2個狀態(態)中之任一者。將2個態自較低者依序稱作態“Er”、“A”。屬於態“Er”、“A”各者之複數個記憶胞電晶體MT形成分佈。
對態“Er”、“A”分別分配例如資料“1”、“0”。為了將讀出對象之記憶胞電晶體MT中所記憶之資料讀出，判定該記憶胞電晶體MT之閾值電壓所屬之態。為了態之判定，使用讀出電壓VA。
態“Er”相當於資料已抹除之狀態(抹除狀態)。屬於態“Er”之記憶胞電晶體MT之閾值電壓低於電壓VA，例如具有負值。
態“A”相當於對電荷蓄積層注入電荷而於記憶胞電晶體MT中寫入資料之狀態，屬於態“A”之記憶胞電晶體MT之閾值電壓例如具有正值。屬於態“A”之記憶胞電晶體MT之閾值電壓高於讀出電壓VA，且低於電壓VREAD。
電壓VREAD係對與非讀出對象之胞單元CU之記憶胞電晶體MT連接之字元線WL施加的電壓，高於處於任一態之記憶胞電晶體MT之閾值電壓。即，對控制閘極電極施加有電壓VREAD之記憶胞電晶體MT無論所保持之資料如何均成為導通狀態。
如上述般，各記憶胞電晶體MT係設定為2個態中之任一者，能夠記憶1位元之資料。又，寫入及讀出係以1個胞單元CU內之頁單位進行。
[1-1-7]感測放大器單元28及資料暫存器29之構成  圖8係圖4所示之感測放大器單元28-0、28-1、及資料暫存器29-0、29-1的方塊圖。感測放大器單元28-0、28-1為相同之構成，因此，於圖8中，抽取出感測放大器單元28-0進行表示。同樣地，資料暫存器29-0、29-1為相同之構成，因此，於圖8中，抽取出資料暫存器29-0進行表示。
感測放大器單元28-0具備與位元線BL0～BL(m－1)對應之感測放大器單元SAU0～SAU(m－1)。各感測放大器單元SAU具備感測放大器SA、及資料鎖存電路SDL。感測放大器SA、及資料鎖存電路SDL以能夠彼此傳輸資料之方式連接。
資料鎖存電路SDL暫時保持資料。於寫入動作時，感測放大器SA根據資料鎖存電路SDL所保持之資料而控制位元線BL之電壓。感測放大器單元SAU所具備之資料鎖存電路之數量可任意變更。
感測放大器SA於讀出動作時，偵測讀出至對應之位元線BL之資料，判定為資料“0”及資料“1”中之何者。又，感測放大器SA於寫入動作時，基於寫入資料對位元線BL施加電壓。
資料暫存器29-0具備與感測放大器單元SAU0～SAU(m－1)對應之數量的資料鎖存電路XDL。資料鎖存電路XDL與輸入輸出電路21連接。資料鎖存電路XDL暫時保持自輸入輸出電路21發送之寫入資料，又，暫時保持自感測放大器單元SAU發送之讀出資料。更具體而言，輸入輸出電路21與感測放大器單元28-0之間之資料傳輸係經由1頁大小之資料鎖存電路XDL而進行。輸入輸出電路21所接收之寫入資料經由資料鎖存電路XDL而傳輸至資料鎖存電路SDL。由感測放大器SA讀出之讀出資料經由資料鎖存電路XDL而傳輸至輸入輸出電路21。
即，於通常之讀出動作時，於各感測放大器單元SAU中，感測放大器SA偵測讀出至對應之位元線BL之資料而判定為資料“0”及資料“1”中之何者，資料鎖存電路SDL保持該資料。保持於資料鎖存電路SDL之資料傳輸至對應之資料鎖存電路XDL後，自資料鎖存電路XDL傳輸至輸入輸出電路21。
又，於通常之寫入動作時，輸入至輸入輸出電路21之資料傳輸至資料鎖存電路XDL，該資料被傳輸至感測放大器單元SAU之資料鎖存電路SDL，感測放大器SA基於保持於資料鎖存電路SDL之寫入資料而對位元線BL施加電壓。
[1-2]動作  對如上述般構成之記憶體系統1之動作進行說明。
[1-2-1]資料輸入暫停序列  對本實施形態之資料輸入暫停序列進行說明。資料輸入暫停序列係指將資料輸入暫時中斷(暫停)並於資料輸入之中途(編程序列之中途)執行編程動作以外之動作、例如讀出動作的序列。資料輸入係指將自記憶體控制器3依序(例如逐8位元地)輸入至NAND型快閃記憶體2之資料儲存(緩存)於資料暫存器29的處理。本實施形態係1個平面PB執行編程動作之單一平面編程(Single Plane Program)相關之實施例。
圖9係對第1實施形態之資料輸入暫停序列進行說明的時序圖。圖9係例如平面PB0執行編程動作之例。於圖9中示出經由DQx線而傳輸之指令序列及沿指令序列之時間流與平面PB0對應之鎖存電路SDL、XDL所保持之資料。與指令序列重疊記載之矩形之波形表示就緒/忙碌信號RBn。
於初始狀態下，鎖存電路SDL為空(free，空閒)狀態，鎖存電路XDL保持有例如資料“1”。於圖9中，將全部鎖存電路XDL保持有資料“1”狀態記作“ALL1”。重設鎖存電路XDL(設為“ALL1”)之時點例如為NAND型快閃記憶體2自記憶體控制器3接收下述輸入指令“80h”時。
首先，記憶體控制器3對NAND型快閃記憶體2執行編程命令。即，記憶體控制器3對NAND型快閃記憶體2發行輸入指令“80h”、平面PB0用之位址Add、資料(DataIn)、及多重編程指令“11h”(圖9之步驟(1))。控制電路24接收該指令序列後，暫時地使信號RBn為低位準(忙碌狀態)，而執行資料輸入處理、即將編程資料傳輸至鎖存電路XDL之處理。
繼而，記憶體控制器3將編程動作暫時中斷。而且，記憶體控制器3對NAND型快閃記憶體2執行讀出命令。即，記憶體控制器3對NAND型快閃記憶體2發行第1讀取指令“00h”、平面PB0用之位址Add、及第2讀取指令“30h”(圖9之步驟(2))。控制電路24接收到該指令序列後，暫時地使信號RBn為低位準而執行讀出動作。
於讀出動作中，自平面PB0讀出之讀出資料保持於鎖存電路SDL。繼而，控制電路24執行將鎖存電路SDL之資料與鎖存電路XDL之資料進行交換的處理(稱作交換掃描)。下文將對交換掃描之詳情進行說明。藉此，使自輸入輸出電路21傳輸至鎖存電路XDL之編程資料退避至鎖存電路SDL，並且使讀出資料保持於鎖存電路XDL。其結果，能夠防止自輸入輸出電路21傳輸至鎖存電路XDL之編程資料被讀出資料破壞(覆寫)。繼而，控制電路24將保持於鎖存電路XDL之讀出資料(DataOut)輸出至記憶體控制器3。
繼而，記憶體控制器3對NAND型快閃記憶體2發行傳輸指令“3Fh”。控制電路24響應於傳輸指令“3Fh”而將保持於鎖存電路SDL之編程資料傳輸至鎖存電路XDL。
再者，於暫停中，記憶體控制器3亦可對NAND型快閃記憶體2連續地執行複數次讀出命令。具體而言，記憶體控制器3亦可連續地執行自第1讀取指令“00h”至傳輸指令“3Fh”之序列。
繼而，記憶體控制器3對NAND型快閃記憶體2執行編程命令。即，記憶體控制器3對NAND型快閃記憶體2發行輸入指令“80h”、平面PB0用之位址Add、及自動編程指令“10h”(圖9之步驟(3))。此處，如圖9所示，編程資料已經保持於鎖存電路XDL。由此，第2次之編程指令序列不含編程資料。
其後，控制電路24將保持於鎖存電路XDL之編程資料傳輸至鎖存電路SDL而執行編程動作。藉此，保持於鎖存電路XDL之編程資料被寫入至平面PB0。
再者，記憶體控制器3可於任意時點使保持於鎖存電路XDL之資料輸出。具體而言，記憶體控制器3對NAND型快閃記憶體2發行第1資料輸出指令“05h”、行位址、及第2資料輸出指令“E0”。NAND型快閃記憶體2響應於該指令序列而將保持於鎖存電路XDL之資料輸出至記憶體控制器3。
圖10係對圖2所示之位址暫存器23B之動作進行說明之圖。位址暫存器23B具備平面PB0用之鎖存電路群50-0及平面PB1用之鎖存電路群50-1。鎖存電路群50-0、50-1分別具備與位址之位元數對應之數量的鎖存電路。鎖存電路群50-0、50-1係用於保持列系之位址(列位址)。
鎖存電路群50-0具備與輸入線DIN0連接之輸入端子D、輸出端子Q、及供輸入寫入賦能信號Wen之時脈端子。鎖存電路群50-0於輸入至時脈端子之信號被斷定之情形時，將輸入資料鎖存。鎖存電路群50-0輸出平面PB0用之列位址Addw1。
鎖存電路群50-1具備與輸入線DIN1連接之輸入端子D、輸出端子Q、及供輸入寫入賦能信號Wen之時脈端子。鎖存電路群50-1於輸入至時脈端子之信號被斷定之情形時，將輸入資料鎖存。鎖存電路群50-1輸出平面PB1用之列位址Addw2。
圖10之編號(1)、(2)、(3)與圖9之步驟(1)、(2)、(3)對應，依序將位址輸入至鎖存電路群50。於本實施形態中，於與步驟(1)、(2)、(3)分別對應之3次指令序列中，分別地輸入位址。由此，位址暫存器23B能夠保持與每次執行之處理對應之位址。
[1-2-2]交換掃描  其次，對上述交換掃描進行說明。圖11係對交換掃描進行說明的模式圖。於圖11中示出感測放大器SA、及鎖存電路SDL、XDL。
感測放大器SA具備用於偵測位元線BL之資料的記憶節點SEN。記憶節點SEN具有電容，能夠暫時保持自位元線傳輸之電壓。於交換掃描中，將該記憶節點SEN用作用以保持資料之臨時閂。控制電路24將由感測放大器SA讀出之讀出資料傳輸至鎖存電路SDL(圖11之步驟(1))。
如圖9所示，鎖存電路XDL保持有編程資料。控制電路24將鎖存電路XDL所保持之編程資料傳輸至感測放大器SA之記憶節點SEN(圖11之步驟(2))。
繼而，控制電路24將鎖存電路SDL所保持之讀出資料傳輸至鎖存電路XDL(圖11之步驟(3))。
繼而，控制電路24將感測放大器SA之記憶節點SEN所保持之編程資料傳輸至鎖存電路SDL(圖11之步驟(4))。
藉由此種交換掃描，可於不喪失編程資料及讀出資料之狀況下，將鎖存電路SDL之資料與鎖存電路XDL之資料進行交換。
[1-2-3]比較例  其次，對比較例之資料輸入暫停序列進行說明。圖12係對比較例之資料輸入暫停序列進行說明的時序圖。
首先，記憶體控制器3對NAND型快閃記憶體2執行編程命令(圖12之步驟(1))。
繼而，記憶體控制器3將編程動作暫時中斷。而且，記憶體控制器3對NAND型快閃記憶體2執行讀出命令(圖12之步驟(2))。
於讀出動作中，自平面PB0讀出之讀出資料保持於鎖存電路SDL，繼而，自鎖存電路SDL傳輸至鎖存電路XDL。於該時點，保持於鎖存電路XDL之編程資料被破壞(覆寫)。其後，保持於鎖存電路XDL之讀出資料(DataOut)被輸出至記憶體控制器3。
繼而，記憶體控制器3對NAND型快閃記憶體2發行輸入指令“80h”、平面PB0用之位址Add、資料(DataIn(1)＋α)、及自動編程指令“10h”(圖12之步驟(3))。“DataIn(1)＋α”係指包含與第1次之編程指令序列之編程資料相同的資料及此外之資料α。其後，保持於鎖存電路XDL之編程資料被寫入至平面PB0。
於比較例中，於讀出動作後，喪失編程資料，因此，於第2次之編程指令序列中，必須再輸入資料。因此，寫入時間變長。
[1-3]第1實施形態之效果  如以上所詳細說明般，於第1實施形態中，記憶體控制器3對NAND型快閃記憶體2發行編程命令後，將與該編程命令相關之編程動作暫時中斷而執行讀出命令。NAND型快閃記憶體2之控制電路24連續地自外部接收第1編程指令、及讀出指令。控制電路24於鎖存電路XDL保持與第1編程指令一同輸入之編程資料且鎖存電路SDL保持響應於讀出指令而讀出之讀出資料的狀態下，將鎖存電路SDL之讀出資料與鎖存電路XDL之編程資料進行交換。控制電路24將鎖存電路XDL之讀出資料輸出至外部。而且，控制電路24於自外部接收傳輸指令之情形時，將鎖存電路SDL之編程資料傳輸至鎖存電路XDL。
因此，根據第1實施形態，於暫時中斷編程動作而進行讀出動作之序列中能夠預先將編程資料保持於NAND型快閃記憶體2內。藉此，於在暫停後重新開始編程動作之情形時，無須再次輸入編程資料。其結果，可實現於暫時中斷編程動作而進行讀出動作之序列中能夠提昇性能的NAND型快閃記憶體2及記憶體系統1。
又，於重新開始編程動作之情形時，再次輸入編程用之位址。藉此，位址暫存器23B可於不改變位址暫存器23B之構成的狀況下保持與每次執行之處理對應的位址。
再者，於第1實施形態中例示出在自記憶體控制器3向NAND型快閃記憶體2發送1頁大小之編程資料後，指示執行讀出命令。但是，並不限定於此，亦可在自記憶體控制器3向NAND型快閃記憶體2發送1頁大小之編程資料中途之資料後，指示執行讀出命令。於該情形時，於重新開始編程動作之情形時，亦無須再次輸入在指示執行讀出命令前向NAND型快閃記憶體2發送之資料，而僅將剩餘之資料發送至NAND型快閃記憶體2即可。
圖13A及圖13B例示出在自記憶體控制器3向NAND型快閃記憶體2發送1頁之一部分(例如5/8頁大小)之編程資料D1後，指示執行讀出命令。於該情形時，由鎖存電路XDL保持完成之編程資料D1亦於讀出動作之時退避至鎖存電路SDL，並於讀出動作結束後，藉由傳輸指令自鎖存電路SDL傳輸至鎖存電路XDL。因此，於重新開始寫入動作時，於鎖存電路XDL中已經保持有5/8頁大小之編程資料D1，因此，僅輸入剩餘之3/8頁大小之編程資料D2，便可執行1頁大小之編程資料“D1＋D2”之寫入。
於發送相當於1頁大小中之一部分的編程資料D1後指示執行讀出命令之情形時，編程資料D1被儲存於資料暫存器29所包含之1頁大小之鎖存電路XDL中之一部分。因此，剩餘之編程資料D2必須儲存於資料暫存器29所包含之1頁大小之鎖存電路XDL中之剩餘之一部分。例如，藉由在自記憶體控制器3向NAND型快閃記憶體2發送之位址Add中指定行位址，能夠指定應儲存剩餘之編程資料D2之鎖存電路XDL。記憶體控制器3於發送相當於1頁大小中之一部分的編程資料D1後指示執行讀出命令之情形時，將完成該編程資料D1之儲存的鎖存電路XDL之行位址相關之資訊保持於未圖示之內部暫存器。因此，記憶體控制器3基於該資訊，於向NAND型快閃記憶體2發送剩餘之編程資料D2時，於位址Add中指定適當之行位址，便能夠向尚未儲存資料之鎖存電路XDL中儲存剩餘之編程資料D2。
根據第1實施形態，於在發送1頁大小之編程資料中之一部分的資料後指示執行讀出命令並進而於其後重新開始寫入至動作之情形時，僅發送剩餘之資料，便可執行基於1頁大小之編程資料的寫入動作。
[2]第2實施形態  第2實施形態係分別地設置保持編程用之位址的鎖存電路及保持讀出用之位址的鎖存電路。而且，藉由省略位址之再輸入，使指令序列更簡化。
[2-1]位址暫存器23B之構成  圖14係位址暫存器23B的電路圖。位址暫存器23B具備鎖存電路群50-0、50-1、51-0、51-1。鎖存電路群50-0保持平面PB0用且編程用之列位址。鎖存電路群51-0保持平面PB0用且讀出用之列位址。鎖存電路群50-1保持平面PB1用且編程用之列位址。鎖存電路群51-1保持平面PB1用且讀出用之列位址。
鎖存電路群50-0具備與輸入線DIN0_P連接之輸入端子D、輸出端子Q、及供輸入寫入賦能信號WEn之時脈端子。鎖存電路群50-0輸出平面PB0用且編程用之列位址Addw1。
鎖存電路群51-0具備與輸入線DIN0_R連接之輸入端子D、輸出端子Q、及供輸入寫入賦能信號WEn之時脈端子。鎖存電路群51-0輸出平面PB0用且讀出用之列位址Addr1。
鎖存電路群50-1具備與輸入線DIN1_P連接之輸入端子D、輸出端子Q、及供輸入寫入賦能信號WEn之時脈端子。鎖存電路群50-1輸出平面PB1用且編程用之列位址Addw2。
鎖存電路群51-1具備與輸入線DIN1_R連接之輸入端子D、輸出端子Q、及供輸入寫入賦能信號WEn之時脈端子。鎖存電路群51-1輸出平面PB1用且讀出用之列位址Addr2。
如此般構成之位址暫存器23B能夠分別地保持(1)平面PB0用且編程用之列位址、(2)平面PB0用且讀出用之列位址、(3)平面PB1用且編程用之列位址、及(4)平面PB1用且讀出用之列位址。
[2-2]資料輸入暫停序列  圖15係對第2實施形態之資料輸入暫停序列進行說明的時序圖。又，本實施形態係2個平面PB並行地執行編程動作之多平面編程(Multi-Plane Program)相關之實施例。
首先，記憶體控制器3對NAND型快閃記憶體2發行輸入指令“80h”、平面PB0用之位址Addw1、資料(DataIn1)、及多重編程指令“11h”(圖15之步驟(1))。平面PB0且編程用之列位址係保持於位址暫存器23B之鎖存電路群50-0。
繼而，記憶體控制器3將編程動作暫時中斷。而且，記憶體控制器3對NAND型快閃記憶體2發行第1讀取指令“00h”、平面PB0用之位址Addr1、及第2讀取指令“30h”(圖15之步驟(2))。平面PB0且讀出用之列位址係保持於位址暫存器23B之鎖存電路群51-0。
於該時點，平面PB0且編程用之列位址係保持於鎖存電路群50-0。因此，記憶體控制器3無須再次發行該位址。
繼而，記憶體控制器3對NAND型快閃記憶體2發行傳輸指令“3Fh”。
繼而，記憶體控制器3對平面PB1執行編程命令。即，記憶體控制器3對NAND型快閃記憶體2發行輸入指令“80h”、平面PB1用之位址Addw2、資料(DataIn2)、及自動編程指令“10h”(圖15之步驟(3))。平面PB1且編程用之列位址係保持於位址暫存器23B之鎖存電路群50-1。
於該時點，相對於平面PB0、PB1，編程資料已存放於資料暫存器29中。控制電路24響應自動編程指令“10h”而與平面PB0、PB1並行地執行編程動作。
[2-3]比較例  其次，對比較例之資料輸入暫停序列進行說明。圖16係對比較例之資料輸入暫停序列進行說明的時序圖。於比較例中，位址暫存器23B具備平面PB0用之鎖存電路群50-0及平面PB1用之鎖存電路群50-1。即，於比較例中，無法於同一平面PB中同時保持編程用之列位址及讀出用之列位址。
記憶體控制器3對平面PB0依序執行編程命令(圖16之步驟(1))、及讀出命令(圖16之步驟(2))。於該時點，與編程命令對應之列位址未被保持於位址暫存器23B。又，保持於鎖存電路XDL之編程資料被破壞。
繼而，記憶體控制器3對NAND型快閃記憶體2發行輸入指令“80h”、平面PB0用之位址Addw1、資料(DataIn1)、及多重編程指令“11h”(圖16之步驟(3))。
繼而，記憶體控制器3對NAND型快閃記憶體2發行輸入指令“80h”、平面PB1用之位址Addw2、資料(DataIn2)、及自動編程指令“10h”(圖16之步驟(4))。
於該時點，相對於平面PB0、PB1，編程資料存放於資料暫存器29。控制電路24響應於自動編程指令“10h”而與平面PB0、PB1並行地執行編程動作。
於比較例中，與本實施形態相比，另外追加有編程指令序列(圖16之步驟(3))。因此，於比較例中，與本實施形態相比，Multi-Plane Program之序列變長。
[2-4]第2實施形態之效果  根據第2實施形態，於暫時中斷編程動作而進行讀出動作之序列中，能夠將編程用之列位址及其後輸入之讀出用之列位址同時保持於位址暫存器23B。藉此，於重新開始編程動作之情形時，無須再次輸入編程用之列位址。其結果，能夠實現可進一步提昇性能的NAND型快閃記憶體2及記憶體系統1。
[3]第3實施形態  於第3實施形態中，例如使平面PB0用之編程資料於讀出動作之背景下退避至平面PB1用之鎖存電路XDL。而且，於讀出動作結束後，使保持於平面PB1用之鎖存電路XDL之編程資料返回至平面PB0用之鎖存電路XDL。
[3-1]資料暫存器29-0、29-1之周邊電路之構成  圖17係抽取資料暫存器29-0、29-1之周邊電路所得之方塊圖。如上述般，資料暫存器29-0設置為平面PB0用，資料暫存器29-1設置為平面PB1用。
資料暫存器29-0經由匯流排DATA_PB0而與資料路徑53連接。資料暫存器29-1經由匯流排DATA_PB1而與資料路徑53連接。又，資料暫存器29-0、29-1藉由資料路徑53而相互連接。
資料路徑53經由匯流排52而與輸入輸出電路21連接。資料路徑53具備複數個正反器(未圖示)。
振盪器54基於控制電路24所進行之控制而產生平面PB0用之時脈CLK_PB0、及平面PB1用之時脈CLK_PB1。時脈CLK_PB0被供給至資料暫存器29-0及資料路徑53，時脈CLK_PB1被供給至資料暫存器29-1及資料路徑53。振盪器54使用時脈CLK_PB0控制資料暫存器29-0及資料路徑53之鎖存動作，並使用時脈CLK_PB1控制資料暫存器29-1及資料路徑53之鎖存動作。
圖18係對資料輸入處理及資料輸出處理進行說明之圖。
於資料輸入處理中，輸入至DQx線之輸入資料經由輸入輸出電路21而輸入至資料路徑53。資料路徑53使用時脈CLK_PB0將輸入資料傳輸至例如資料暫存器29-0。資料暫存器29-0響應於時脈CLK_PB0而將輸入資料鎖存。
於資料輸出處理中，資料暫存器29-0響應於時脈CLK_PB0而將保持資料輸出。資料路徑53使用時脈CLK_PB0將自資料暫存器29-0輸出之輸出資料傳輸至輸入輸出電路21。
圖19係對資料暫存器29-0、29-1間之資料傳輸處理進行說明之圖。例如，設為自資料暫存器29-0向資料暫存器29-1傳輸資料。
資料暫存器29-0響應於時脈CLK_PB0而將保持資料輸出。自資料暫存器29-0輸出之輸出資料被輸入至資料路徑53。資料路徑53使用時脈CLK_PB0、CLK_PB1將來自資料暫存器29-0之輸出資料傳輸至資料暫存器29-1。資料暫存器29-1響應時脈CLK_PB1而將自資料路徑53傳輸之輸出資料鎖存。
[3-2]資料輸入暫停序列  圖20係對第3實施形態之資料輸入暫停序列進行說明的時序圖。
與第1實施形態同樣地，記憶體控制器3對NAND型快閃記憶體2執行編程命令(圖20之步驟(1))，繼而，執行讀出命令(圖20之步驟(2))。
控制電路24接收讀出指令序列後，暫時地使信號RBn為低位準而執行讀出動作。於讀出動作中，自平面PB0讀出之讀出資料被保持於鎖存電路SDL。
進而，控制電路24與讀出動作並行地執行資料暫存器29-0、29-1間之資料傳輸處理(圖20之“XDL to XDL(X2X)”)。藉此，保持於資料暫存器29-0(平面PB0用之鎖存電路XDL)之編程資料退避至資料暫存器29-1(平面PB1用之鎖存電路XDL)。繼而，控制電路24將保持於平面PB0用之鎖存電路XDL的讀出資料輸出至記憶體控制器3。
繼而，記憶體控制器3對NAND型快閃記憶體2發行傳輸指令“3Fh”。控制電路24響應於傳輸指令“3Fh”而將保持於平面PB1用之鎖存電路XDL的編程資料傳輸至平面PB0用之鎖存電路XDL。即，控制電路24使暫時退避至平面PB1用之鎖存電路XDL的編程資料返回至平面PB0用之鎖存電路XDL。
繼而，記憶體控制器3對NAND型快閃記憶體2執行編程命令。即，記憶體控制器3對NAND型快閃記憶體2發行輸入指令“80h”、平面PB0用之位址Add、及自動編程指令“10h”(圖20之步驟(3))。此處，如圖20所示，編程資料已經保持於鎖存電路XDL。由此，第2次之編程指令序列不含編程資料。
其後，控制電路24使用保持於鎖存電路XDL之編程資料來執行編程動作。藉此，保持於鎖存電路XDL之編程資料被寫入至平面PB0。
[3-3]第3實施形態之效果  根據第3實施形態，與第1實施形態同樣地，於暫時中斷編程動作而進行讀出動作之序列中能夠將編程資料預先保持於NAND型快閃記憶體2內。
又，能夠與讀出動作並行地執行資料暫存器29-0、29-1間之資料傳輸處理。藉此，於第3實施形態中，與第1實施形態相比，能夠使動作時間縮短僅交換掃描相關之時間。
[4]第4實施形態  第4實施形態係能夠記憶2位元以上之資料的記憶胞電晶體MT之實施例。
[4-1]記憶胞電晶體之閾值分佈  對記憶胞電晶體MT之可取閾值電壓Vth之分佈進行說明。圖21係表示記憶胞電晶體MT之閾值分佈之一例的模式圖。記憶胞電晶體MT能夠記憶2位元以上之資料。於本實施形態中，以記憶胞電晶體MT記憶3位元之資料之情形、即所謂之TLC(triple level cell，三階記憶胞)方式為例進行說明。
3位元之資料係由下位(lower)位元、中位(middle)位元、及上位(upper)位元規定。於記憶胞電晶體MT記憶3位元之情形時，記憶胞電晶體MT可取與閾值電壓相應之8個狀態(態)中之任一者。將8個態自較低者依序稱作態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、及“G”。屬於態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、及“G”各者之複數個記憶胞電晶體MT形成分佈。
對態“Er”、“A”、“B”、“C”、“D”、“E”、“F”、及“G”分別分配例如資料“111”、“110”、“100”、“000”、“010”、“011”、“001”、及“101”。位元之排列在設為上位位元“X”、中位位元“Y”、及下位位元“Z”時為“X、Y、Z”。閾值分佈與資料之分配可任意設計。
為了將讀出對象之記憶胞電晶體MT中所記憶之資料讀出，判定該記憶胞電晶體MT之閾值電壓所屬之態。為了態之判定，使用讀出電壓VA、VB、VC、VD、VE、VF、及VG。
態“Er”例如相當於資料已抹除之狀態(抹除狀態)。屬於態“Er”之記憶胞電晶體MT之閾值電壓低於電壓VA，具有例如負值。
態“A”～“G”相當於向電荷蓄積層中注入電荷而於記憶胞電晶體MT中寫入資料之狀態，屬於態“A”～“G”之記憶胞電晶體MT之閾值電壓具有例如正值。屬於態“A”之記憶胞電晶體MT之閾值電壓高於讀出電壓VA，且為讀出電壓VB以下。屬於態“B”之記憶胞電晶體MT之閾值電壓高於讀出電壓VB，且為讀出電壓VC以下。態“C”屬於之記憶胞電晶體MT之閾值電壓高於讀出電壓VC，且為讀出電壓VD以下。屬於態“D”之記憶胞電晶體MT之閾值電壓高於讀出電壓VD，且為讀出電壓VE以下。屬於態“E”之記憶胞電晶體MT之閾值電壓高於讀出電壓VE，且為讀出電壓VF以下。屬於態“F”之記憶胞電晶體MT之閾值電壓高於讀出電壓VF，且為讀出電壓VG以下。屬於態“G”之記憶胞電晶體MT之閾值電壓高於讀出電壓VG，且低於電壓VREAD。
電壓VREAD係對與非讀出對象之胞單元CU之記憶胞電晶體MT連接之字元線WL施加的電壓，高於處於任一態之記憶胞電晶體MT之閾值電壓。即，對控制閘極電極施加電壓VREAD之記憶胞電晶體MT無論所保持之資料如何均成為導通狀態。
如上述般，各記憶胞電晶體MT設定為8個態中之任一者，能夠記憶3位元資料。又，寫入及讀出係以1個胞單元CU內之頁單位進行。於記憶胞電晶體MT記憶有3位元資料之情形時，對1個胞單元CU內之3個頁分別分配下位位元、中位位元、及上位位元。與下位位元、中位位元、及上位位元一同寫入或讀出之頁被分別稱作下位(lower)頁、中位(middle)頁、及上位(upper)頁。
[4-2]感測放大器單元28及資料暫存器29之構成  圖22係第4實施形態之感測放大器單元28-0、28-1、及資料暫存器29-0、29-1的方塊圖。
各感測放大器單元SAU具備感測放大器SA、及資料鎖存電路SDL、ADL、BDL、CDL。感測放大器SA、及資料鎖存電路SDL、ADL、BDL、CDL以能夠彼此傳輸資料之方式連接。
資料鎖存電路SDL、ADL、BDL、CDL暫時保持資料。於寫入動作時，感測放大器SA根據資料鎖存電路SDL所保持之資料，來控制位元線BL之電壓。資料鎖存電路ADL、BDL、CDL用於記憶胞電晶體MT保持2位元以上之資料之多值動作用。即，資料鎖存電路ADL用於保持下位頁。資料鎖存電路BDL用於保持中位頁。資料鎖存電路CDL用於保持上位頁。感測放大器單元SAU所具備之資料鎖存電路之數量可根據1個記憶胞電晶體MT所保持之位元數任意變更。
[4-3]動作  圖23A及圖23B係對第4實施形態之資料輸入暫停序列進行說明的時序圖。例如，設為對平面PB0進行編程者。
首先，記憶體控制器3對NAND型快閃記憶體2發行指令“01h”、輸入指令“80h”、位址Add(L)、資料LD、及多重編程指令“1Ah”。指令“01h”係指定下位頁之指令。位址Add(L)係指下位頁用之位址。資料LD係指下位資料(下位頁)。控制電路24接收該指令序列後，暫時地使信號RBn為低位準(忙碌狀態)，而執行資料輸入處理。進而，資料LD依序傳輸至鎖存電路XDL、鎖存電路ADL。
繼而，記憶體控制器3將編程動作暫時中斷。而且，記憶體控制器3對NAND型快閃記憶體2執行讀出命令。即，記憶體控制器3對NAND型快閃記憶體2發行指令“0Xh”、第1讀取指令“00h”、位址Add(R)、及第2讀取指令“30h”。指令“0Xh”係指定任意頁之指令。位址Add(R)係讀取位址。控制電路24接收該指令序列後，暫時地使信號RBn為低位準而執行讀出動作。其後，與第1實施形態同樣地，執行資料輸出處理、及交換掃描。
繼而，記憶體控制器3對NAND型快閃記憶體2發行指令“02h”、輸入指令“80h”、位址Add(M)、資料MD、及多重編程指令“1Ah”。指令“02h”係指定中位頁之指令。位址Add(M)係指中位頁用之位址。資料MD係指中位資料(中位頁)。控制電路24接收該指令序列後，暫時地使信號RBn為低位準(忙碌狀態)，而執行資料輸入處理。進而，資料MD依序傳輸至鎖存電路XDL、鎖存電路BDL。
繼而，記憶體控制器3對NAND型快閃記憶體2發行指令“03h”、輸入指令“80h”、位址Add(U)、及自動編程指令“10h”。指令“03h”係指定上位頁之指令。位址Add(U)係指上位頁用之位址。資料UD係指上位資料(上位頁)。控制電路24接收該指令序列後使信號RBn為低位準(忙碌狀態)，而執行資料輸入處理。進而，資料UD依序傳輸至鎖存電路XDL、鎖存電路CDL。
於該時點，應寫入至記憶胞電晶體MT之3位元之資料存放於鎖存電路ADL、BDL、CDL。其後，控制電路24執行將下位頁、中位頁、及上位頁一次編程至胞單元CU之全序列編程處理。
[4-4]第4實施形態之效果  根據第4實施形態，能夠實現資料輸入暫停序列、且全序列編程。又，與第1實施形態同樣地，能夠將在暫停前輸入至NAND型快閃記憶體2之編程資料在暫停後亦預先保持於NAND型快閃記憶體2內。
對本發明之若干實施形態進行了說明，但該等實施形態係作為例提示者，並不意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，可於不脫離發明之主旨之範圍內，進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]  本申請享有以日本專利申請2018-97573號(申請日：2018年5月22日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
00h                        第1讀取指令    01h                        指令    03h                        指令    0Xh                       指令    1                            記憶體系統    1Ah                       多重編程指令    2                            NAND型快閃記憶體    3                            記憶體控制器    3Fh                        傳輸指令    4                            主機裝置    10                          主機介面電路    10h                        自動編程指令    11                          處理器    11h                        多重編程指令    12                          RAM    13                          緩衝記憶體    14                          NAND介面電路    15                          ECC電路    16                          匯流排    20                          記憶胞陣列    21                          輸入輸出電路    21A                       移位暫存器單元    21B                        移位暫存器    21C                        正反器    21D                       多工器    22                          邏輯控制電路    23A                       狀態暫存器    23B                        位址暫存器    23C                        指令暫存器    24                          定序器    25                          電壓產生電路    26                          列解碼器    26-0                       列解碼器    26-1                       列解碼器    27                          行解碼器    28                          感測放大器單元    28-0                       感測放大器單元    28-1                       感測放大器單元    29                          資料暫存器    29-0                       資料暫存器    29-1                       資料暫存器    30                          井區域    30h                        第2讀取指令    31                          配線層    32                          配線層    33                          配線層    34                          記憶體孔    35                          半導體層    36                          閘極絕緣膜    37                          電荷蓄積層    38                          阻擋絕緣膜    39                          接觸插塞    40                          金屬配線層    41                          擴散區域    42                          接觸插塞    43                          金屬配線層    44                          擴散區域    45                          接觸插塞    46                          金屬配線層    50                          鎖存電路群    50-0                       鎖存電路群    50-1                       鎖存電路群    51                          鎖存電路群    51-0                       鎖存電路群    51-1                       鎖存電路群    52                          匯流排    53                          資料路徑    54                          振盪器    80h                        輸入指令    A                           態    ADL                       資料鎖存電路    Add                       位址    Add(L)                   位址    Add(M)                 位址    Add(R)                  位址    Add(U)                  位址    Addr1                    列位址    Addr2                    列位址    Addw1                   列位址    Addw2                   列位址    ALE                       位址閂鎖賦能信號    ALL1                     狀態    B                            態    BDL                       資料鎖存電路    BL                         感測位元線    BL0                       位元線    BL1                       位元線    BL(m－1)              位元線    BLK                       區塊    BLK0                     區塊    BLK(j－1)             區塊    C                            態    CDL                       鎖存電路    CEn                       外部控制信號    CLE                       指令閂鎖賦能信號    CLK_PB0              時脈     CLK_PB1              時脈    CPWELL               井配線    CU                         胞單元    D                           態(輸入端子)    D1                         編程資料    D2                         編程資料    DataIn                    資料    DataIn1                  資料    DataIn2                  資料    DataIn(1)＋@        資料    DataOut                 讀出資料    DATA_PB0            匯流排    DATA_PB1            匯流排    DIN0                     輸入線    DIN0_P                 輸入線     DIN0_R                 輸入線    DIN1                     輸入線    DIN1_P                 輸入線    DIN1_R                 輸入線    DQ0                       接收信號(信號線)    DQ1                       接收信號(信號線)    DQ2                       接收信號(信號線)    DQ3                       接收信號(信號線)    DQ4                       接收信號(信號線)    DQ5                       接收信號(信號線)    DQ6                       接收信號(信號線)    DQ7                       接收信號(信號線)    DQx                       信號線    E                            態    Er                          態    F                            態    G                           態    iCLKs                    內部時脈    LD                         資料    MD                        資料    MT0                      記憶胞電晶體    MT1                      記憶胞電晶體    MT2                      記憶胞電晶體    MT3                      記憶胞電晶體    MT4                      記憶胞電晶體    MT5                      記憶胞電晶體    MT6                      記憶胞電晶體    MT7                      記憶胞電晶體    NS                         NAND串    PB0                       平面    PB1                       平面    Q                           輸出端子    RBn                       信號    REn                       讀出賦能信號    SA                         感測放大器    SAU0                     感測放大器單元    SAU1                     感測放大器單元    SAU(m－1)           感測放大器單元    SDL                       鎖存電路    SEL                       控制信號    SEN                       記憶節點    SGD                       選擇閘極線    SGD0                     選擇閘極線    SGD1                     選擇閘極線    SGD2                     選擇閘極線    SGD3                     選擇閘極線    SGS                       選擇閘極線    SGS0                     選擇閘極線    SGS1                     選擇閘極線    SGS2                     選擇閘極線    SGS3                     選擇閘極線    SL                          源極線    ST1                        選擇電晶體    ST2                        選擇電晶體    SU0                       串單元    SU1                       串單元    SU2                       串單元    SU3                       串單元    UD                         資料    VA                         電壓    VB                         電壓    VC                         電壓    VD                         電壓    VE                         電壓    VF                         電壓    VG                         電壓    VREAD                 電壓    WEn                      寫入賦能信號    WL0                      字元線    WL1                      字元線    WL2                      字元線    WL3                      字元線    WL4                      字元線    WL5                      字元線    WL6                      字元線    WL7                      字元線    WPn                      寫保護信號    X                           軸    XDL                       鎖存電路    Y                           軸    Z                            軸
圖1係第1實施形態之記憶體系統的方塊圖。  圖2係圖1所示之NAND型快閃記憶體的方塊圖。  圖3係圖2所示之輸入輸出電路21的方塊圖。  圖4係圖2所示之平面PB的方塊圖。  圖5係平面PB所包含之1個區塊BLK的電路圖。  圖6係區塊BLK之一部分區域的剖視圖。  圖7係表示記憶胞電晶體之閾值分佈之一例的模式圖。  圖8係圖4所示之感測放大器單元及資料暫存器的方塊圖。  圖9係對第1實施形態之資料輸入暫停(Data In Suspend)序列進行說明的時序圖。  圖10係對圖2所示之位址暫存器之動作進行說明之圖。  圖11係對交換掃描進行說明的模式圖。  圖12係對比較例之資料輸入暫停序列進行說明的時序圖。  圖13A係對變化例之資料輸入暫停序列進行說明的時序圖。  圖13B係對變化例之資料輸入暫停序列進行說明的時序圖。  圖14係第2實施形態之位址暫存器的電路圖。  圖15係對第2實施形態之資料輸入暫停序列進行說明的時序圖。  圖16係對比較例之資料輸入暫停序列進行說明的時序圖。  圖17係抽取第3實施形態之資料暫存器之周邊電路的方塊圖。  圖18係對資料輸入處理及資料輸出處理進行說明之圖。  圖19係對資料暫存器間之資料傳輸處理進行說明之圖。  圖20係對第3實施形態之資料輸入暫停序列進行說明的時序圖。  圖21係表示第4實施形態之記憶胞電晶體MT之閾值分佈之一例的模式圖。  圖22係第4實施形態之感測放大器單元、及資料暫存器的方塊圖。  圖23A係對第4實施形態之資料輸入暫停序列進行說明的時序圖。  圖23B係對第4實施形態之資料輸入暫停序列進行說明的時序圖。
00h                 第1讀取指令    3Fh                 傳輸指令    10h                 自動編程指令    11h                 多重編程指令    30h                 第2讀取指令    80h                 輸入指令    Add                位址    ALL1              狀態    DataIn             資料    DataOut          讀出資料    DQx                信號線    PB0                平面    SDL                鎖存電路    XDL                鎖存電路

Claims (7)

  1. 一種半導體記憶裝置，其具備：    第1及第2平面，其等各自包含複數個記憶胞；    第1感測放大器，其自上述第1平面讀出資料；    第1鎖存電路，其能夠保持由上述第1感測放大器讀出之讀出資料；    第2鎖存電路，其能夠保持自上述第1鎖存電路傳輸之讀出資料，且能夠保持自外部輸入之編程資料；    第2感測放大器，其自上述第2平面讀出資料；    第3鎖存電路，其能夠保持由上述第2感測放大器讀出之讀出資料；    第4鎖存電路，其能夠保持自上述第3鎖存電路傳輸之讀出資料，且能夠保持自外部輸入之編程資料；及    控制電路，其控制編程動作及讀出動作；且    上述控制電路係    連續地自外部接收第1編程指令、及讀出指令，    於上述第2鎖存電路保持與上述第1編程指令一同輸入之第1編程資料，且上述第1鎖存電路保持響應於上述讀出指令而讀出之第1讀出資料的狀態下，將上述第1鎖存電路之上述第1讀出資料與上述第2鎖存電路之上述第1編程資料進行交換，    將上述第2鎖存電路之上述第1讀出資料輸出至外部，    於自外部接收到傳輸指令之情形時，將上述第1鎖存電路之上述第1編程資料傳輸至上述第2鎖存電路。
  2. 一種半導體記憶裝置，其具備：    第1及第2平面，其等各自包含複數個記憶胞；    第1感測放大器，其自上述第1平面讀出資料；    第1鎖存電路，其能夠保持由上述第1感測放大器讀出之讀出資料；    第2鎖存電路，其能夠保持自上述第1鎖存電路傳輸之讀出資料，且能夠保持自外部輸入之編程資料；    第2感測放大器，其自上述第2平面讀出資料；    第3鎖存電路，其能夠保持由上述第2感測放大器讀出之讀出資料；    第4鎖存電路，其能夠保持自上述第3鎖存電路傳輸之讀出資料，且能夠保持自外部輸入之編程資料；及    控制電路，其控制編程動作及讀出動作；且    上述控制電路係    連續地自外部接收第1編程指令、及讀出指令，    於上述第2鎖存電路保持與上述第1編程指令一同輸入之第1編程資料，且上述第1鎖存電路保持響應於上述讀出指令而讀出之第1讀出資料的狀態下，將上述第2鎖存電路之上述第1編程資料傳輸至上述第4鎖存電路，且將上述第1鎖存電路之上述第1讀出資料傳輸至上述第2鎖存電路，    將上述第2鎖存電路之上述第1讀出資料輸出至外部，    於自外部接收到傳輸指令之情形時，將上述第4鎖存電路之上述第1編程資料傳輸至上述第2鎖存電路。
  3. 如請求項1或2之半導體記憶裝置，其中    上述控制電路於在上述傳輸指令之後接收到第2編程指令之情形時，將上述第1編程資料編程至上述第1平面。
  4. 如請求項3之半導體記憶裝置，其中    上述控制電路不與上述第2編程指令一同自外部接收編程資料。
  5. 如請求項1之半導體記憶裝置，其進而具備：    第1暫存器，其保持與上述第1編程指令一同輸入之編程位址；及    第2暫存器，其保持與上述讀出指令一同輸入之讀出位址；且    上述控制電路於將上述第1讀出資料輸出至外部後，使用上述第1暫存器之上述編程位址，執行與上述第1編程指令對應之編程動作。
  6. 如請求項5之半導體記憶裝置，其中    上述控制電路於在上述傳輸指令之後接收到第2編程指令之情形時，將與上述第2編程指令一同輸入之第2編程資料編程至上述第2平面。
  7. 一種記憶體系統，其具備：    如請求項1至6中任一項之上述半導體記憶裝置；及    記憶體控制器，其控制上述半導體記憶裝置；且    上述記憶體控制器係    對上述半導體記憶裝置發行上述第1編程指令，    將與上述第1編程指令相關之編程動作暫時中斷，而對上述半導體記憶裝置發行上述讀出指令，    於自上述半導體記憶裝置接收到上述第1讀出資料之情形時，對上述半導體記憶裝置發行上述傳輸指令。
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