TW201921363A - 半導體記憶裝置及記憶體系統 - Google Patents

半導體記憶裝置及記憶體系統

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原田佳和
有薗大介
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日商東芝記憶體股份有限公司
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Abstract

實施形態提供一種可縮短寫入動作所花費之時間之半導體記憶裝置及記憶體系統。
實施形態之半導體記憶裝置包含：第1及第2平面；第1鎖存電路，其保持自外部輸入之頁面；第2鎖存電路，其保持自第1鎖存電路傳輸且包含第1位元之頁面；第3鎖存電路，其保持自第1鎖存電路傳輸且包含第2位元之頁面；第4鎖存電路，其保持自外部輸入之頁面；第5鎖存電路，其保持自第4鎖存電路傳輸且包含第1位元之頁面；第6鎖存電路，其保持自第4鎖存電路傳輸且包含第2位元之頁面；以及控制電路24，其控制寫入動作。控制電路24係並行地執行第1處理與第2處理，上述第1處理係自外部接收包含第1指令、位址、資料、及第2指令之第1指令序列，上述第2處理係自第1鎖存電路向第2鎖存電路或第3鎖存電路傳輸資料。

Description

半導體記憶裝置及記憶體系統
本發明之實施形態係關於一種半導體記憶裝置及記憶體系統。
作為半導體記憶裝置之一種，已知有NAND型快閃記憶體。又，已知一種具備3維積層之複數個記憶胞之NAND型快閃記憶體。
實施形態提供一種可縮短寫入動作所花費之時間之半導體記憶裝置及記憶體系統。
實施形態之半導體記憶裝置具備：第1及第2平面，其等各自包含第1及第2記憶胞陣列，上述第1及第2記憶胞陣列各者包含可記憶包括第1及第2位元之2位元資料之記憶胞；第1鎖存電路，其對應上述第1平面而設置，保持自外部輸入且包含資料行之頁面；第2鎖存電路，其對應上述第1平面而設置，保持自上述第1鎖存電路傳輸且包含第1位元之頁面；第3鎖存電路，其對應上述第1平面而設置，保持自上述第1鎖存電路傳輸且包含第2位元之頁面；第4鎖存電路，其對應上述第2平面而設置，保持自外部輸入之頁面；第5鎖存電路，其對應上述第2平面而設置，保持自上述第4鎖存電路傳輸且包含第1位元之頁面；第6鎖存電路，其對應上述第2平面而設置，保持自上述第4鎖存電路傳輸且包含2位元之頁面；及控制電路，其控制寫入動作。上述控制電路係並行地執行第1處理與第2處理，上述第1處理係自外部接收包含第1指令、位址、資料、及第2指令之第1指令序列，上述第2處理係自上述第1鎖存電路向上述第2鎖存電路或上述第3鎖存電路傳輸資料。
實施形態之記憶體系統具備半導體記憶裝置及控制上述半導體記憶裝置之記憶體控制器。上述半導體記憶裝置包含：第1及第2平面，其等各自包含第1及第2記憶胞陣列，且上述第1及第2記憶胞陣列各者包含可記憶包括第1及第2位元之2位元資料之記憶胞；第1鎖存電路，其對應上述第1平面而設置，保持自上述記憶體控制器輸入且包含資料行之頁面；第2鎖存電路，其對應上述第1平面而設置，保持自上述第1鎖存電路傳輸且包含第1位元之頁面；第3鎖存電路，其對應上述第1平面而設置，保持自上述第1鎖存電路傳輸且包含第2位元之頁面；第4鎖存電路，其對應上述第2平面而設置，保持自上述記憶體控制器輸入之頁面；第5鎖存電路，其對應上述第2平面而設置，保持自上述第4鎖存電路傳輸且包含第1位元之頁面；第6鎖存電路，其對應上述第2平面而設置，保持自上述第4鎖存電路傳輸且包含第2位元之頁面；及控制電路，其控制寫入動作。上述記憶體控制器將包含第1指令、位址、資料、及第2指令之指令序列發送至上述半導體記憶裝置。上述控制電路係並行地執行第1處理與第2處理，上述第1處理係自上述記憶體控制器接收上述指令序列，上述第2處理係自上述第1鎖存電路向上述第2鎖存電路或上述第3鎖存電路傳輸資料。
以下，參照圖式對實施形態進行說明。以下所示之若干實施形態係例示用以將本發明之技術思想具體化之裝置及方法者，並非藉由構成零件之形狀、構造、配置等特定本發明之技術思想者。各功能塊可由組合硬體及軟體之任一者或兩者而實現。各功能塊無須如以下之例般加以區分。例如，一部分功能可藉由與例示之功能塊不同之功能塊而執行。再者，可將例示之功能塊進一步分割為更細之功能子區塊。另，於以下之說明中，對具有同一功能及構成之要素附註同一符號，而僅於必要之情形時進行重複說明。
[1]第1實施形態
[1-1]記憶體系統之構成
圖1係第1實施形態之記憶體系統1之方塊圖。記憶體系統1具備：NAND型快閃記憶體(半導體記憶裝置)2、及記憶體控制器3。
記憶體系統1可構成為將構成記憶體系統1之複數個晶片安裝於搭載有主機裝置之母板上，亦可作為以1個模組實現記憶體系統1之系統LSI (large-scale integrated circuit：大型積體電路)、或SoC(system on chip：系統晶片)而構成。作為記憶體系統1之例列舉如SDTM 卡之記憶卡、SSD(solid state drive：固態驅動器)、及eMMC(embedded multimedia card：嵌入式多媒體卡)等。
NAND型快閃記憶體2具備複數個記憶胞，且非揮發性地記憶資料。關於NAND型快閃記憶體2之具體構成，於下文加以敍述。
記憶體控制器3回應例如來自主機裝置4之命令，對NAND型快閃記憶體2發出寫入(亦稱為編程)、讀出、及刪除等命令。又，記憶體控制器3管理NAND型快閃記憶體2之記憶空間。記憶體控制器3具備：主機介面電路(主機I/F)10、處理器11、RAM(Random Access Memory：隨機存取記憶體)12、緩衝記憶體13、NAND介面電路(NAND I/F)14、及ECC(Error Checking and Correcting：錯誤檢查和糾正)電路15等。
主機介面電路10經由主機匯流排連接至主機裝置4，並與主機裝置4之間進行介面處理。又，主機介面電路10與主機裝置4之間進行命令、位址、及資料之收發。
處理器11例如由CPU(Central Processing unit：中央處理單元)構成。處理器11控制記憶體控制器3整體之動作。例如，處理器11於自主機裝置4接收到寫入命令之情形時，對其進行回應，將基於NAND介面之寫入命令發佈至NAND型快閃記憶體2。讀出及刪除之情況亦同樣。又，處理器11執行損耗均衡等用以管理NAND型快閃記憶體2之各種處理。
RAM12作為處理器11之作業區域使用，且儲存自NAND型快閃記憶體2載入之韌體(firmware)、及由處理器11作成之各種表格等。RAM12例如由DRAM構成。緩衝記憶體13暫時保持自主機裝置4發送之資料，且暫時保持自NAND型快閃記憶體2發送之資料。
ECC電路15於資料寫入時，針對寫入資料產生錯誤訂正符號，並將上述錯誤訂正符號附加至寫入資料而發送至NAND介面電路14。又，ECC電路15於資料讀出時，對讀出資料使用包含於讀出資料之錯誤訂正符號進行錯誤檢測及/或錯誤訂正。又，ECC電路15可設置於NAND介面電路14內。
NAND介面電路14經由NAND匯流排連接至NAND型快閃記憶體2，並與NAND型快閃記憶體2之間進行介面處理。又，NAND介面電路14與NAND型快閃記憶體2之間進行命令、位址、及資料之收發。
[1-1-1]NAND型快閃記憶體2之構成
圖2係圖1所示之NAND型快閃記憶體2之方塊圖。
NAND型快閃記憶體2具備：記憶胞陣列20、輸入輸出電路21、邏輯控制電路22、暫存器23、控制電路24、電壓產生電路25、列解碼器26、行解碼器27、感測放大器單元28、及資料暫存器(資料快取記憶體)29。
記憶胞陣列20具備複數個平面PB。於圖2顯示作為一例之4個平面PB0～PB3，但平面PB之數量可任意設定。各平面PB可個別地進行寫入動作、讀出動作、及刪除動作。又，複數個平面PB可並行動作。平面PB具備複數個功能塊，複數個功能塊各自具備複數個記憶胞電晶體。記憶胞電晶體由可電重寫之EEPROM(註冊商標)胞構成。於記憶胞陣列20，為了控制施加至記憶胞電晶體之電壓而配設有複數條位元線、複數條字元線、及源極線。關於平面PB之具體構成，於下文中加以敍述。
輸入輸出電路21及邏輯控制電路22經由NAND匯流排連接至記憶體控制器3。輸入輸出電路21與記憶體控制器3之間經由NAND匯流排收發信號DQ(例如DQ0～DQ7)。
邏輯控制電路22自記憶體控制器3經由NAND匯流排接收外部控制信號(例如晶片啟動信號CEn、指令鎖存啟動信號CLE、位址鎖存啟動信號ALE、寫入啟動信號WEn、讀出啟動信號REn、及寫入保護信號WPn)。附記於信號名稱之“n”表示低位準有效(active low)。又，邏輯控制電路22經由NAND匯流排向記憶體控制器3發送就緒/忙碌信號R/Bn。
信號CEn可選擇NAND型快閃記憶體2。例如，以信號CEn選擇複數個晶片，且將包含於所選擇之複數個晶片之該NAND型快閃記憶體2作為選擇晶片予以選擇。信號CLE可將作為信號DQ發送之指令鎖存至指令暫存器。信號ALE可將作為信號DQ發送之位址鎖存至位址暫存器。信號WEn可寫入。信號REn可讀出。信號WPn禁止寫入及刪除。信號R/Bn表示NAND型快閃記憶體2為就緒狀態(可受理來自外部之命令之狀態)，還是忙碌狀態(無法受理來自外部之命令之狀態)。記憶體控制器3可藉由接收信號R/Bn而瞭解NAND型快閃記憶體2之狀態。
暫存器23具備：指令暫存器、位址暫存器、及狀態暫存器等。指令暫存器暫時保持指令。位址暫存器暫時保持位址。狀態暫存器暫時保持NAND型快閃記憶體2之動作所需之資料。暫存器23由例如SRAM構成。
控制電路24自暫存器23接收指令，且按照基於上述指令之序列統一地控制NAND型快閃記憶體2。
電壓產生電路25自NAND型快閃記憶體2之外部接收電源電壓，使用該電源電壓，產生寫入動作、讀出動作、及刪除動作所需之複數種電壓。電壓產生電路25將產生之電壓供給至記憶胞陣列20、列解碼器26、及感測放大器單元28等。
列解碼器26自暫存器23接收列位址並解碼該列位址。列解碼器26基於解碼之列位址進行字元線之選擇動作。且，列解碼器26向選擇之功能塊傳輸寫入動作、讀出動作、及刪除動作所需之複數種電壓。
行解碼器27自暫存器23接收行位址並解碼該行位址。行解碼器27基於解碼之行位址選擇任意位元線。
感測放大器單元28於讀出資料時，檢測及放大自記憶胞電晶體讀出至位元線之資料。又，感測放大器單元28於寫入資料時將寫入資料傳輸至位元線。
資料暫存器29於讀出資料時，暫時保持自感測放大器單元28傳輸之資料，並將其向輸入輸出電路21進行序列傳輸。又，資料暫存器29於寫入資料時，暫時保持自輸入輸出電路21序列傳輸之資料，並將其傳輸至感測放大器單元28。資料暫存器29由SRAM等構成。
[1-1-2]平面PB之構成
圖3係記憶胞陣列20所包含之平面PB之方塊圖。平面PB具備複數個功能塊BLK(BLK0、BLK1、BLK2、……)。複數個功能塊BLK各自具備複數個串單元SU(SU0、SU1、SU2、……)。複數個串單元SU各自具備複數個NAND串NS。1個平面PB所包含之功能塊BLK之數量、1個功能塊BLK所包含之串單元SU之數量、及1個串單元SU所包含之NAND串NS之數量分別可任意設定。
圖4係平面PB所包含之功能塊BLK之電路圖。複數個NAND串NS各自具備：複數個記憶胞電晶體MT、及2個選擇電晶體ST1、ST2。複數個記憶胞電晶體MT於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間串聯連接。於本說明書中，亦有將記憶胞電晶體稱為記憶胞或胞之情形。圖4係顯示NAND串NS具備8個記憶胞電晶體MT(MT0～MT7)之構成例，但NAND串NS所具備之記憶胞電晶體MT之數量可任意設定。記憶胞電晶體MT具備控制閘極電極與電荷蓄積層，且非揮發地記憶資料。記憶胞電晶體MT可記憶2位元以上之資料。
串單元SU0所包含之複數個選擇電晶體ST1之閘極共用地連接至選擇閘極線SGD0，同樣，於串單元SU1～SU3分別連接有選擇閘極線SGD1～SGD3。串單元SU0所包含之複數個選擇電晶體ST2之閘極共用地連接至選擇閘極線SGS0，同樣，於串單元SU1～SU3分別連接有選擇閘極線SGS1～SGS3。位於各功能塊BLK內之複數個選擇電晶體ST2之閘極可連接至共用之選擇閘極線SGS。位於各功能塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別連接至字元線WL0～WL7。
於各功能塊BLK內矩陣狀配置之NAND串NS中位於同一行之複數個NAND串NS之選擇電晶體ST1之汲極共用地連接至位元線BL0～BL(m-1)之任一條。“m”係1以上之整數。再者，各位元線BL於複數個功能塊BLK間共用地連接位於各串單元SU內之1個NAND串NS。各功能塊BLK所包含之複數個選擇電晶體ST2之源極共用地連接至源極線SL。源極線SL例如於複數個功能塊間共用地連接複數個NAND串NS。
位於各功能塊BLK內之複數個記憶胞電晶體MT之資料例如被統一刪除。資料之讀出及寫入針對配設於1個串單元SU之共用地連接至1條字元線WL之複數個記憶胞電晶體MT統一進行。如此，於1個串單元SU中共用字元線WL之記憶胞電晶體MT之組稱為胞單元CU。將胞單元CU所包含之複數個記憶胞電晶體MT各自記憶之1位元資料之集合稱為頁面。即，對於胞單元CU之寫入動作及讀出動作以頁面為單位執行。
另，NAND串NS可具備虛設胞電晶體。具體而言，於選擇電晶體ST2與記憶胞電晶體MT0之間串聯連接例如2個虛設胞電晶體DT0、DT1。於記憶胞電晶體MT7與選擇電晶體ST1之間串聯連接例如2個虛設單元電晶體DT2、DT3。於虛設胞電晶體DT0～DT3之閘極分別連接虛設字元線DWL0～DWL3。虛設胞電晶體之構造與記憶胞電晶體相同。虛設胞電晶體並非用於記憶資料者，而是具有於寫入動作或刪除動作中緩和記憶胞電晶體或選擇電晶體所受到之干擾的功能。
圖5係功能塊BLK之一部分區域之剖視圖。於p型井區域30上設置複數個NAND串NS。即，於井區域30上，依次積層作為選擇閘極線SGS發揮功能之例如4層配線層31、作為字元線WL0～WL7發揮功能之8層配線層32、及作為選擇閘極線SGD發揮功能之例如4層配線層33。於積層之配線層間設置未圖示之絕緣膜。
記憶體孔34貫穿配線層31、32、33而到達井區域30。於記憶體孔34內設置柱狀之半導體層35。於半導體層35之側面依序設置閘極絕緣膜36、電荷蓄積層(絕緣膜)37、及阻斷絕緣膜38。由該等構成記憶胞電晶體MT、及選擇電晶體ST1、ST2。半導體層35作為NAND串NS之電流路徑發揮功能，且為供形成各電晶體之通道之區域。半導體層35之上端連接於作為位元線BL發揮功能之金屬配線層39。
於井區域30之表面區域內設置n+ 型雜質擴散層40。於擴散層40上設置接觸插塞41，接觸插塞41連接於作為源極線SL發揮功能之金屬配線層42。此外，於井區域30之表面區域內設置p+ 型雜質擴散層43。於擴散層43上設置接觸插塞44，接觸插塞44連接於作為井配線CPWELL發揮功能之金屬配線層45。井配線CPWELL係用來經由井區域30向半導體層35施加電壓之配線。
以上構成於圖5之紙面深度方向排列有複數個，且藉由於深度方向排列之複數個NAND串NS之集合而構成串單元SU。
[1-1-3]記憶胞電晶體之閾值分佈
接著，對記憶胞電晶體MT可獲取之閾值電壓之分佈進行說明。圖6係顯示記憶胞電晶體MT之閾值電壓之分佈之一例之示意圖。記憶胞電晶體MT可記憶2位元以上之資料。於本實施形態中，以記憶胞電晶體MT記憶3位元之資料之情形，即所謂TLC(Triple Level Cell：三層式儲存單元)方式為例進行說明。
3位元之資料由上位(Upper)位元、中位(Middle)位元、及低位(Lower)位元規定。於記憶胞電晶體MT記憶3位元之情形時，記憶胞電晶體MT具有8個閾值電壓中之任一者。將8個閾值電壓由低到高依次稱為“Er”、“A”、“B”、“C”、“D”、“E”、“F”、及“G”位準。屬於“Er”、“A”、“B”、“C”、“D”、“E”、“F”、及“G”位準各者之複數個記憶胞電晶體MT形成分佈。對“Er”、“A”、“B”、“C”、“D”、“E”、“F”、及“G”位準之閾值分佈分別分配例如“111”資料、“110”資料、“100”資料、“000”資料、010”資料、“011”資料、“001”資料、及“101”資料。閾值分佈與資料之分配可任意設定。
為了判別記憶於讀出對象之記憶胞電晶體MT之資料，判定上述記憶胞電晶體MT之閾值電壓所屬之位準。為了判定位準，使用讀出電壓VA、VB、VC、VD、VE、VF、及VG。
“Er”位準相當於例如資料之刪除狀態。且，“Er”位準所包含之記憶胞電晶體MT之閾值電壓小於電壓VA，而具有例如負值。
“A”位準～“G”位準相當於向電荷蓄積層注入電荷而將資料寫入記憶胞電晶體MT之狀態，各分佈所包含之記憶胞電晶體MT之閾值電壓具有例如正值。“A”位準所包含之閾值電壓大於讀出電壓VA且為讀出電壓VB以下。“B”位準所包含之閾值電壓大於讀出電壓VB且為讀出電壓VC以下。“C”位準所包含之閾值電壓大於讀出電壓VC且為讀出電壓VD以下。“D”位準所包含之閾值電壓大於讀出電壓VD且為讀出電壓VE以下。“E”位準所包含之閾值電壓大於讀出電壓VE且為讀出電壓VF以下。“F”位準所包含之閾值電壓大於讀出電壓VF且為讀出電壓VG以下。“G”位準所包含之閾值電壓大於讀出電壓VG且為電壓VREAD以下。電壓VREAD係對非讀出對象之胞單元CU之記憶胞電晶體MT之字元線WL施加之電壓，且高於位於任一位準之記憶胞電晶體MT之閾值電壓。即，於控制閘極施加有電壓VREAD之記憶胞電晶體MT無關於保持之資料而為接通狀態。
如上所述，可藉由各記憶胞電晶體MT具有8個閾值電壓分佈之任一者而獲取8種狀態。又，資料之寫入及讀出以1個胞單元CU內之頁面單位進行。於記憶胞電晶體MT記憶3位元資料之情形時，分別對1個胞單元CU內之3個頁面分配下位位元、中位位元、及上位位元。於以下之說明中，將對下位位元、中位位元、及上位位元統一寫入或讀出之頁面分別稱為下位(Lower)頁面、中位(Middle)頁面、及上位(Upper)頁面。
[1-1-4]感測放大器單元28及資料暫存器29之構成
圖7係圖2所示之感測放大器單元28及資料暫存器29之方塊圖。於圖7顯示與1個平面PB關聯之感測放大器單元28及資料暫存器29。感測放大器單元28及資料暫存器29於每個平面PB均具備圖7所示之電路。
感測放大器單元28具備對應於位元線BL0～BL(m-1)之感測放大器單元SAU0～SAU(m-1)。各感測放大器單元SAU具備：感測放大器SA、及資料鎖存電路ADL、BDL、CDL。感測放大器SA、及資料鎖存電路ADL、BDL、CDL以可相互傳輸資料之方式連接。資料鎖存電路ADL用於保持下位頁面。資料鎖存電路BDL用於保持中位頁面。資料鎖存電路CDL用於保持上位頁面。感測放大器單元SAU所具備之資料鎖存電路之數量可對應1個記憶胞電晶體MT所保持之位元數而任意變更。
感測放大器SA於讀出動作時，檢測讀出至對應之位元線BL之資料，且判定資料係“0”資料還是“1”資料。又，感測放大器SA於寫入動作時基於寫入資料向位元線BL施加電壓。
資料暫存器29具備對應於感測放大器單元SAU0～SAU(m-1)之數量之資料鎖存電路XDL。資料鎖存電路XDL連接至輸入輸出電路21。資料鎖存電路XDL暫時保持自輸入輸出電路21發送之寫入資料，又，暫時保持自感測放大器單元SAU發送之讀出資料。更具體而言，輸入輸出電路21與感測放大器單元28之間之資料傳輸經由1頁面之資料鎖存電路XDL進行。輸入輸出電路21接收到之寫入資料經由資料鎖存電路XDL傳輸至感測放大器SA、及資料鎖存電路ADL、BDL、CDL之任一者。藉由感測放大器SA讀出之讀出資料經由資料鎖存電路XDL傳輸至輸入輸出電路21。
[1-2]動作
接著，對如上所述般構成之記憶體系統1之動作進行說明。
首先，對寫入動作之大致流程進行說明。圖8係說明寫入動作之流程圖。
寫入動作包含編程動作與驗證動作。且，藉由重複成對之編程動作與驗證動作(以下稱為編程循環)，而將記憶胞電晶體MT之閾值電壓設定為目標位準。
首先，控制電路24執行資料輸入動作(步驟S100)。資料輸入動作係將寫入動作所需之資料設於感測放大器單元28之動作。於本實施形態中，將3位元資料統一寫入至記憶胞電晶體MT。即，記憶胞電晶體MT以1次寫入序列被編程為8個閾值位準之任一者。於資料輸入動作中，分別將下位頁面、中位頁面、及上位頁面傳輸至資料鎖存電路ADL、BDL、及CDL。
接著，控制電路24執行編程動作(步驟S101)。於編程動作中，向選擇字元線施加編程電壓。編程動作係藉由向記憶胞電晶體MT之電荷蓄積層注入電荷(電子)，而使記憶胞電晶體MT之閾值電壓上升，或，藉由禁止向電荷蓄積層注入電子，而維持記憶胞電晶體MT之閾值電壓之動作。將使閾值電壓上升之動作稱為「“0”寫入」，將維持閾值電壓之動作稱為「“1”寫入」或「寫入禁止」。更具體而言，“0”寫入與“1”寫入之位元線BL之電壓不同。例如，對對應於“0”寫入之位元線BL施加電壓VSS。對對應於“1”寫入之位元線BL施加電壓VBL(＞VSS)。
接著，控制電路24執行驗證動作(步驟S102)。驗證動作係於編程動作後，讀出記憶胞電晶體MT之資料，並判定記憶胞電晶體MT之閾值電壓是否達到目標位準之動作。將記憶胞電晶體MT之閾值電壓達到目標位準之情況稱為「通過驗證」，將未達到目標位準之情況稱為「驗證失敗」。
於連接至選擇字元線之胞單元CU之驗證通過之情形時(步驟S103=是(Yes))，控制電路24結束寫入動作。作為胞單元CU之驗證通過之條件可為胞單元CU所包含之所有記憶胞電晶體MT之閾值電壓均達到目標位準之情況，亦可為胞單元CU所包含之所有記憶胞電晶體MT中未通過驗證之單元低於規定值之情況。即，控制電路24計數驗證失敗之位元數(記憶胞電晶體數量)，且於失敗位元數低於規定值之情形時，判定胞單元CU之驗證通過。
另一方面，於驗證失敗之情形時(步驟S103=否(No))，控制電路24判定編程循環數是否達到規定次數(步驟S104)。於編程循環數未達到規定次數之情形時(步驟S104=否(No))，控制電路24將編程電壓步進升壓至特定之步進升壓電壓(步驟S105)。接著，控制部24重複步驟S101以後之動作。
另一方面，於編程循環數達到規定次數之情形時(步驟S104=是)，控制電路24結束寫入動作。接著，控制電路24例如將寫入動作未正常結束之意旨通知記憶體控制器3。
[1-2-1]資料輸入動作
接著，更詳細地說明資料輸入動作。圖9係說明第1實施形態之資料輸入動作之指令序列。於圖9顯示對2個平面PB0、PB1寫入資料之例。圖10係說明圖9所示之資料輸入動作之資料流程之模式圖。圖10之資料鎖存電路ADL、BDL、CDL及XDL分別表示1頁面之鎖存電路。圖10所示之步驟編號表示動作之順序。圖10之步驟“1”～“7”中編號相同之步驟意指並列動作。
記憶體控制器3將指令“01h”及寫入指令“80h”發佈至NAND型快閃記憶體2。指令“80h”係指定NAND型快閃記憶體2之資料輸入位址之指令。NAND型快閃記憶體2接收到連續之指令“01h”及指令“80h”時，識別出後續之寫入資料為下位資料。
接著，記憶體控制器3例如經過5個循環發佈位址Add_PB0，並將其發送至NAND型快閃記憶體2。上述位址Add_PB0為指定平面PB0內之某區域之位址。接著，記憶體控制器3將下位資料即寫入資料(Data(PB0))發送至NAND型快閃記憶體2。
接著，記憶體控制器3將傳輸指令“1Xh”發佈至NAND型快閃記憶體2。傳輸指令“1Xh”係命令將之前發送之寫入資料自資料鎖存電路XDL傳輸至資料鎖存電路ADL、BDL、CDL之任一者之指令。
NAND型快閃記憶體2接收到指令“1Xh”時，於時間tBUSY_1X內將信號R/Bn設為低位準，並對記憶體控制器3通知處於短暫忙碌狀態。短暫忙碌意指忙於指令“1Xh”，短暫忙碌時間tBUSY_1X係用以發佈開始NAND型快閃記憶體2之核心動作(ADL/BDL/CDL之傳輸動作)之觸發之時間。於觸發時間(觸發期間)，控制電路24設定用以執行核心動作之控制信號，該控制信號被發送至與核心動作相關之電路。時間tBUSY_1X較將保持於資料鎖存電路XDL之資料傳輸至資料鎖存電路ADL、BDL、CDL之任一者之時間更短。即，若將寫入資料經由資料鎖存電路XDL傳輸至資料鎖存電路ADL、BDL、CDL之任一者之時間設為忙碌時間tBUSY，則短暫忙碌時間tBUSY_1X短於忙碌時間tBUSY。
又，回應於資料輸入，NAND型快閃記憶體2於平面PB0中將接收到之寫入資料傳輸至資料暫存器29所包含之資料鎖存電路XDL(圖10之步驟“1”)。以圖9之“傳訊管道(Pipe)”表示將自外部輸入之頁面中最後之資料設定傳輸至資料鎖存電路XDL之傳輸處理(傳訊管道處理)。即，自記憶體控制器3接收到之輸入資料被依次傳輸至資料鎖存電路XDL，且於圖示之傳訊管道處理之時序，將接收到之寫入資料集放入資料鎖存電路XDL。另，只要傳訊管道處理於下一個最終位址輸入前完成，則可部分性地跨越至下一個指令序列。
接著，記憶體控制器3將指令“01h”及寫入指令“80h”發佈至NAND型快閃記憶體2。接著，記憶體控制器3例如經過5個循環發佈位址Add_PB1，並將其發送至NAND型快閃記憶體2。上述位址Add_PB1為指定平面PB1內之某區域之位址。接著，記憶體控制器3將下位資料即寫入資料(Data(PB1))發送至NAND型快閃記憶體2。
接著，記憶體控制器3將傳輸指令“1Xh”發佈至NAND型快閃記憶體2。NAND型快閃記憶體2接收到指令“1Xh”時，於時間tBUSY_1X內將信號R/Bn設為低位準，並對記憶體控制器3通知處於短暫忙碌狀態。又，回應資料輸入，NAND型快閃記憶體2於平面PB1中將接收到之寫入資料傳輸至資料暫存器29所包含之資料鎖存電路XDL(圖10之步驟“2”)。
於執行上述指令序列“01h-80h-Add(PB1)-Data-1Xh”之同時，NAND型快閃記憶體2並行執行於平面PB0中，將資料鎖存電路XDL之資料傳輸至資料鎖存電路ADL之處理。圖9之“X2A(PB0)”意指於平面PB0中，自資料鎖存電路XDL向資料鎖存電路ADL傳輸資料之處理。上述處理中所謂並行係包含與受理指令“01h”、寫入指令“80h”、位址Add_PB1、及寫入資料中至少1個之處理部分且時間上重合。作為一例，如圖9所示，受理指令“01h”、寫入指令“80h”、位址Add_PB1、及寫入資料之一部分之處理、與向資料鎖存電路ADL之傳輸處理並行。藉此，可於受理寫入資料之處理之背景下執行向資料鎖存電路ADL之傳輸處理。
接著，記憶體控制器3執行指令序列“02h-80h-Add(PB0)- Data-1Xh”(圖10之步驟“3”)。NAND型快閃記憶體2接收到連續之指令“02h”及指令“80h”時，識別出後續之寫入資料為中位資料。
與上述指令序列“02h-80h-Add(PB0)-Data-1Xh”並行地，NAND型快閃記憶體2執行於平面PB1中，將資料鎖存電路XDL之資料傳輸至資料鎖存電路ADL之處理。
同樣，記憶體控制器3依次執行指令序列“02h-80h-Add(PB1)- Data-1Xh”(圖10之步驟“4”)、“03h-80h-Add(PB0)-Data-1Xh”(圖10之步驟“5”)、“03h-80h-Add(PB1)-Data-10h”(圖10之步驟“6”)。NAND型快閃記憶體2分別與該等指令序列並行地執行資料傳輸處理“X2B(PB0)”、“X2B(PB1)”、及“X2C(PB0)”。NAND型快閃記憶體2接收到連續之指令“03h”及指令“80h”時，識別後續之寫入資料為上位資料。
接著，回應於寫入執行指令“10h”，NAND型快閃記憶體2於時間tPROG內將信號R/Bn設為低位準，且執行編程動作。具體而言，NAND型快閃記憶體2於平面PB1中，執行自資料鎖存電路XDL向資料鎖存電路CDL之資料傳輸處理“X2C(PB1)”(圖10之步驟“7-1”)。於該時點，於平面PB0、PB0各者中，將3頁面之資料集放入資料鎖存電路ADL、BDL、CDL。隨後，NAND型快閃記憶體2對平面PB0、PB1並行寫入資料(圖10之步驟“7-2”)。
[1-2-2]狀態讀取動作
接著，對確認NAND型快閃記憶體2之狀態之狀態讀取動作進行說明。
NAND型快閃記憶體2可輸出表示資料暫存器29之就緒/忙碌狀態之信號Cache-R/Bn、與表示核心之就緒/忙碌狀態之信號True-R/Bn。具體而言，信號Cache-R/Bn於資料鎖存電路XDL動作中之情形時為忙碌狀態。即，其為與上述之晶片(NAND型快閃記憶體2)之信號R/Bn相同之信號。信號True-R/Bn於核心動作中之情形時為忙碌狀態。核心包含記憶胞陣列20、及感測放大器單元28內之資料鎖存電路ADL、BDL、CDL。當晶片(NAND型快閃記憶體2)之信號R/Bn為忙碌時，記憶體控制器3可將各種資料(指令、位址、及寫入資料等)輸入(發送)至晶片。
圖11係說明指令“1Xh”情形時之信號Cache-R/Bn及信號True-R/Bn之狀態之指令序列。於圖11中擷取而顯示與圖9之2次傳輸指令“1Xh”相關之指令序列。
於指令“1Xh”之情形時，NAND型快閃記憶體2於短暫忙碌時間tBUSY_1X內將信號Cache-R/Bn設為忙碌且立即返回就緒狀態。信號Cache-R/Bn以與信號R/Bn相同之方式轉變。即使於資料鎖存電路XDL動作中之情形時，藉由使信號Cache-R/Bn返回就緒狀態，亦可與將資料鎖存電路XDL之資料傳輸至資料鎖存電路ADL/BDL/CDL之處理並行地自外部受理指令序列。信號True-R/Bn於自資料鎖存電路XDL向資料鎖存電路ADL傳輸資料之處理“X2A”期間亦為忙碌狀態。
記憶體控制器3藉由將狀態讀取指令“70h”發送至NAND型快閃記憶體2，而確認NAND型快閃記憶體2之狀態。即，記憶體控制器3將狀態讀取指令“70h”發佈至NAND型快閃記憶體2。NAND型快閃記憶體2接收到狀態讀取指令“70h”時，將狀態資料輸出至記憶體控制器3。藉此，記憶體控制器3可確認NAND型快閃記憶體2之狀態。狀態資料包含信號Cache-R/Bn及信號True-R/Bn。
如此，於本實施形態中，於感測放大器單元28內之資料鎖存電路ADL、BDL、CDL動作之期間，信號True-R/Bn為忙碌狀態。因此，可於任意時點確認核心是否於動作。於以下之說明中，信號True-R/Bn之狀態與圖11同樣。
[1-3]第1實施形態之效果
於統一實施寫入2位元以上之資料之寫入動作中，執行將寫入資料傳輸至資料鎖存電路XDL之第1處理、與自資料鎖存電路XDL將資料傳輸至資料鎖存電路ADL、BDL、及CDL之任一者之第2處理。接著，於該等第1處理及上述第2處理完成後，自資料鎖存電路ADL、BDL、及CDL之資料確認寫入位準，並執行向記憶胞電晶體之編程。第1處理於資料輸入中執行，第2處理於忙碌狀態中執行。即，於自資料鎖存電路XDL將資料傳輸至資料鎖存電路ADL、BDL、及CDL之任一者之第2處理中，無法受理下一個指令。再者，記憶胞電晶體可記憶之位元數越增加，即感測放大器單元所保持之頁面數越增加，傳輸資料之第2處理所花費之時間越長，無法受理下一個指令之浪費期間越長。
因此，於第1實施形態中，NAND型快閃記憶體2於對於第1平面，接收包含寫入指令“80h”、位址“Add”、資料、及傳輸指令“1Xh”之指令序列後，僅時間tBUSY_1變為短暫忙碌狀態，於短暫忙碌中，控制電路24設定用以開始NAND型快閃記憶體2之核心動作(ADL/BDL/CDL之傳輸動作)之控制信號。接著，NAND型快閃記憶體2與受理對於第2平面之指令序列之處理並行地自資料鎖存電路XDL將資料傳輸至資料鎖存電路ADL、BDL、及CDL之任一者。即，於受理第2平面之指令序列之處理之背景下執行第1平面之第2傳輸處理。
因此，根據第1實施形態，於將寫入資料設定於感測放大器單元28之資料輸入動作中，可縮短資料輸入以外所花費之浪費時間。又，藉由於背景下處理寫入動作之資料輸入以外之無謂動作，可改善編程延遲。作為結果，可縮短寫入動作所花費之時間。
[2]第2實施形態
第2實施形態係對4個平面PB0～PB3執行交錯處理之例。
[2-1]資料輸入動作
圖12係說明第2實施形態之資料輸入動作之指令序列。圖13係說明圖12所示之資料輸入動作之資料流程之模式圖。
記憶體控制器3執行指令序列“01h-80h-Add(PB0)-Data-11h”(圖13之步驟“1”)。NAND型快閃記憶體2接收到指令“11h”時，例如於時間tBUSY_11內將信號R/Bn設為低位準，並對記憶體控制器3通知處於短暫忙碌狀態。又，於接收到指令“11h”後，由於未進行核心動作(ADL/BDL/CDL之傳輸動作)，故可構成為於接收到指令“11h”後不輸出忙碌信號。關於以下之指令“11h”後之忙碌信號亦同樣。回應於資料輸入，NAND型快閃記憶體2於平面PB0中，將接收到之寫入資料傳輸至資料鎖存電路XDL。
接著，記憶體控制器3執行指令序列“01h-80h-Add(PB1)- Data-1Xh”(圖13之步驟“2”)。NAND型快閃記憶體2接收到指令“1Xh”時，於時間tBUSY_1X內將信號R/Bn設為低位準，並對記憶體控制器3通知處於短暫忙碌狀態。又，回應於資料輸入，NAND型快閃記憶體2於平面PB1中，將接收到之寫入資料傳輸至資料鎖存電路XDL。
接著，記憶體控制器3執行指令序列“01h-80h-Add(PB2)-Data-11h”(圖13之步驟“3”)。回應於資料輸入，NAND型快閃記憶體2於平面PB2中，將接收到之寫入資料傳輸至資料鎖存電路XDL。
與上述之指令序列“01h-80h-Add(PB2)-Data-11h”並行地，NAND型快閃記憶體2執行於平面PB0及PB1各者中，將資料鎖存電路XDL之資料傳輸至資料鎖存電路ADL之處理。
接著，記憶體控制器3執行指令序列“01h-80h-Add(PB3)- Data-1Xh”、及“02h-80h-Add(PB0)-Data-11h”(圖13之步驟“4”及“5”)。與指令序列“02h-80h-Add(PB0)-Data-11h”並行地，NAND型快閃記憶體2執行於平面PB2及PB3各者中，將資料鎖存電路XDL之資料傳輸至資料鎖存電路ADL之處理。
接著，記憶體控制器3執行指令序列“02h-80h-Add(PB1)- Data-1Xh”(圖13之步驟“6”)。雖省略圖12之圖示，但與上述相同，記憶體控制器3執行“02h-80h-Add(PB2)-Data-11h”(圖13之步驟“7”)、“02h-80h-Add(PB3)-Data-1Xh”(圖13之步驟“8”)、“03h-80h-Add(PB0)-Data-11h”(圖13之步驟“9”)、“03h-80h-Add(PB1)-Data-1Xh”(圖13之步驟“10”)、“03h-80h-Add(PB2)-Data-11h”(圖13之步驟“11”)、及“03h-80h-Add(PB3)-Data-10h”(圖13之步驟“12”)。又，於步驟“7”、“9”、及“11”中，與指令序列並行地執行自資料鎖存電路XDL向資料鎖存電路BDL(或CDL)之傳輸處理。
隨後，回應於指令“10h”，NAND型快閃記憶體2於時間tPROG內將信號R/Bn設為低位準，並執行編程動作。具體而言，NAND型快閃記憶體2執行於平面PB2、PB3中自資料鎖存電路XDL向資料鎖存電路CDL之資料傳輸處理(圖13之步驟“13-1”)。於該時點，於平面PB0～PB3各者中，將3頁面之資料集放入資料鎖存電路ADL、BDL、CDL。隨後，NAND型快閃記憶體2對平面PB0～PB3並行寫入資料(圖13之步驟“13-2”)。
[2-2]變化例
接著，對變化例之資料輸入動作進行說明。變化例使用傳輸指令“1Xh”，逐一平面地進行資料鎖存電路之傳輸處理。
圖14係說明變化例之資料輸入動作之指令序列。圖15係說明圖14所示之資料輸入動作之資料流程之模式圖。又，於圖14顯示圖15之步驟“6”之前之指令序列。
記憶體控制器3執行指令序列“01h-80h-Add(PB0)-Data-1Xh”(圖15之步驟“1”)、“01h-80h-Add(PB1)-Data-1Xh”(圖15之步驟“2”)、“01h-80h-Add(PB2)-Data-1Xh”(圖15之步驟“3”)、“01h-80h-Add(PB3)-Data-1Xh”(圖15之步驟“4”)、“02h-80h-Add(PB0)-Data-1Xh”(圖15之步驟“5”)、“02h-80h-Add(PB1)-Data-1Xh”(圖15之步驟“6”)、“02h-80h-Add(PB2)-Data-1Xh”(圖15之步驟“7”)、“02h-80h-Add(PB3)-Data-1Xh”(圖15之步驟“8”)、“03h-80h-Add(PB0)-Data-1Xh”(圖15之步驟“9”)、“03h-80h-Add(PB1)-Data-1Xh”(圖15之步驟“10”)、“03h-80h-Add(PB2)-Data-1Xh”(圖15之步驟“11”)、及“03h-80h-Add(PB3)-Data-1Xh”(圖15之步驟“12”)。
接著，回應於傳輸指令“1Xh”，NAND型快閃記憶體2與執行指令序列並行執行自資料鎖存電路XDL向資料鎖存電路ADL、BDL、及CDL之任一者之傳輸處理。
[2-3]第2實施形態之效果
根據以上詳細敍述之第2實施形態，可對平面PB0～PB3實現資料輸入動作。又，可與受理指令序列之處理並行地執行自資料鎖存電路XDL將資料傳輸至任一資料鎖存電路ADL、BDL、及CDL之處理。又，亦可對更多之平面進行交錯動作。
[3]第3實施形態
於第3實施形態中，並無指令序列間之短暫忙碌狀態，NAND型快閃記憶體2不出現短暫忙碌，而於受理指令序列之處理之背景下進行將輸入資料傳輸至資料鎖存電路XDL之動作、與核心動作(ADL/BDL/CDL之傳輸動作)。圖16係說明第3實施形態之資料輸入動作之指令序列。
記憶體控制器3執行指令序列“01h-80h-Add(PB0)-Data-1Xh”。回應於資料輸入，NAND型快閃記憶體2於平面PB0中將接收到之寫入資料傳輸至資料鎖存電路XDL。
接著，記憶體控制器3執行指令序列“01h-80h-Add(PB1)-Data-1Xh”。與指令序列“01h-80h-Add(PB1)-Data-1Xh”並行地，NAND型快閃記憶體2於平面PB0中，不出現短暫忙碌，而設定用以開始核心動作(ADL/BDL/CDL之傳輸動作)之控制信號，並執行將資料鎖存電路XDL之資料傳輸至資料鎖存電路ADL之處理。又，回應於資料輸入，NAND型快閃記憶體2於平面PB1中將接收到之寫入資料傳輸至資料鎖存電路XDL。
同樣，記憶體控制器3執行指令序列“02h-80h-Add(PB0)-Data-1Xh”、“02h-80h-Add(PB1)-Data-1Xh”、“03h-80h-Add(PB0)- Data-1Xh”、及“03h-80h-Add(PB1)-Data-10h”。
NAND型快閃記憶體2與上述指令序列並行地，不出現短暫忙碌，而設定用以開始核心動作(ADL/BDL/CDL之傳輸動作)之控制信號，並執行自資料鎖存電路XDL向資料鎖存電路ADL、BDL、或CDL之傳輸處理。
因此，根據第3實施形態，可不出現短暫忙碌，而於受理指令序列之處理之背景下執行將寫入資料傳輸至資料鎖存電路XDL之處理、與自資料鎖存電路XDL向資料鎖存電路ADL、BDL、或CDL傳輸資料之處理。
又，NAND型快閃記憶體2於指令序列期間不輸出忙碌信號。藉此，可進一步縮短資料輸入動作所花費之時間。又，亦可將第3實施形態應用至第2實施形態。
[4]其他變化例
又，於上述實施形態中，以1個記憶胞電晶體記憶3位元之資料之情況為例進行了說明，但並不限定於此。例如，1個記憶胞電晶體可記憶2位元之資料(MLC：Multilevel Cell；多層胞)，亦可記憶4位元之資料。於這種實施例中，亦可實現上述實施形態中說明之各種動作。
於上述實施形態中，以於記憶胞使用MONOS膜之情形為例進行說明，但不限定於此。例如亦可使用浮動閘極型記憶胞。
關於記憶胞陣列之構成，記載於例如2009年3月19日申請之美國專利申請案12/407,403號之“三維積層非揮發性半導體記憶體”。又，記載於2009年3月18日申請之美國專利申請案12/406,524號之“三維積層非揮發性半導體記憶體”、2010年3月25日申請之美國專利申請案12/679,991號之“非揮發性半導體記憶裝置及其製造方法”、2009年3月23日申請之美國專利申請案12/532,030號之“半導體記憶體及其製造方法”。上述專利申請案之全部內容以引用之方式併入本申請說明書中。
資料刪除可以功能塊BLK單位、或較功能塊BLK更小之單位進行。關於刪除方法，記載於例如2011年9月18日申請之美國專利申請案13/235,389號“非揮發性半導體記憶裝置(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE)”。又，記載於2010年1月27日申請之美國專利申請案12/694,690號之“非揮發性半導體記憶裝置(NON-VOLATILE SEMICONDUCTOR STORAGE DEVIC)”。此外，記載於2012年5月30日申請之美國專利申請案13/483,610號之“非揮發性半導體記憶裝置及其資料刪除方法(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF)”。上述專利申請之全部內容以引用之方式併入本申請說明書中。
於本說明書中，所謂“連接”表示電性連接，例如，不排除於連接之2個元件之間介隔其他之元件。
可對上述實施形態應用以下所述之(1)～(4)之變化例。
(1)於讀出動作中，施加至於“A”位準讀出動作中選擇之字元線之電壓為例如0～0.55 V之間。但不限定於此，可設為0.1～0.24 V、0.21～0.31 V、0.31～0.4 V、0.4～0.5 V、0.5～0.55 V之任一者之間。
施加至於“B”位準讀出動作中選擇之字元線之電壓為例如1.5～2.3 V之間。但不限定於此，可設為1.65～1.8 V、1.8～1.95 V、1.95～2.1 V、2.1～2.3 V之任一者之間。
施加至於“C”位準讀出動作中選擇之字元線之電壓為例如3.0～4.0 V之間。但不限定於此，可設為3.0～3.2 V、3.2～3.4 V、3.4～3.5 V、3.5～3.6 V、3.6～4.0 V之任一者之間。
作為讀出動作之時間(tRead)可設為例如25～38 μs、38～70 μs、70～80 μs之間。
(2)寫入動作如上所述包含編程動作與驗證動作。最初施加至編程動作時選擇之字元線之電壓為例如13.7～14.3 V之間。但不限定於此，可設為例如13.7～14.0 V、14.0～14.6 V之任一者之間。作為編程動作時施加至非選擇字元線之電壓可設為例如6.0～7.3 V之間。但不限定於該情況。可設為例如7.3～8.4 V之間，亦可設為6.0 V以下。
於寫入動作中，於選擇奇數條字元線時最先施加至所選擇之字元線之電壓、與選擇偶數條字元線時施加至所選擇之字元線之電壓可不同。於寫入動作中，可根據非選擇字元線是奇數條字元線還是偶數條字元線而改變施加之通過電壓。
編程動作為ISPP方式(Incremental Step Pulse Program：增量步進脈衝編程)之情形時，作為編程電壓之步進升壓幅度，列舉例如0.5 V左右。
作為寫入動作之時間(tProg)可設為例如1700～1800 μs、1800～1900 μs、1900～2000 μs之間。
(3)於刪除動作中，最初對形成於半導體基板上部，且將上述記憶胞配置於上方之井施加之電壓為例如12.0～13.6 V之間。但不限定於上述情況，可設為例如13.6～14.8 V、14.8～19.0 V、19.0～19.8 V、19.8～21.0 V之間。
作為刪除動作之時間(tErase)可設為例如3000～4000 μs、4000～5000 μs、4000～9000 μs之間。
(4)記憶胞之構造於半導體基板(矽基板)上，具有隔著膜厚為4～10 nm之穿隧絕緣膜配置之電荷蓄積層。上述電荷蓄積層可設為膜厚為2～3 nm之SiN或SiON等之絕緣膜、與膜厚為3～8 nm之多晶矽之積層構造。又，多晶矽中可添加Ru等金屬。於電荷蓄積層上具有絕緣膜。該絕緣膜具有被夾於例如膜厚為3～10 nm之下層High-k膜、與膜厚為3～10 nm之上層High-k膜之膜厚為4～10 nm之氧化矽膜。作為High-k膜列舉HfO等。又，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上隔著膜厚為3～10 nm之材料形成膜厚為30～70 nm之控制電極。此處，材料為TaO等金屬氧化膜、TaN等金屬氮化膜。對於控制電極可使用W等。又，可於記憶胞間形成氣隙。
雖對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態可以其他各種方式實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其等之變化包含於發明之範圍或主旨，且包含於專利申請範圍所記載之發明及其均等範圍內。
[相關申請案]
本申請案享有以日本專利申請2017-174033號(申請日：2017年9月11日)為基礎申請之優先權。本申請案藉由參考該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧記憶體系統
2‧‧‧NAND型快閃記憶體
3‧‧‧記憶體控制器
4‧‧‧主機裝置
10‧‧‧主機介面電路
11‧‧‧處理器
12‧‧‧RAM
13‧‧‧緩衝記憶體
14‧‧‧NAND介面電路
15‧‧‧ECC電路
20‧‧‧記憶胞陣列
21‧‧‧輸入輸出電路
22‧‧‧邏輯控制電路
23‧‧‧暫存器
24‧‧‧控制電路
25‧‧‧電壓產生電路
26‧‧‧列解碼器
27‧‧‧行解碼器
28‧‧‧感測放大器單元
29‧‧‧資料暫存器
30‧‧‧井區域
31～33‧‧‧ 配線層
34‧‧‧記憶體孔
35‧‧‧半導體層
36‧‧‧閘極絕緣膜
37‧‧‧電荷蓄積層
38‧‧‧阻斷絕緣膜
39‧‧‧金屬配線層
40‧‧‧擴散層
41‧‧‧接觸插塞
42‧‧‧金屬配線層
43‧‧‧擴散層
44‧‧‧接觸插塞
45‧‧‧金屬配線層
1Xh‧‧‧指令
01h‧‧‧指令
02h‧‧‧指令
03h‧‧‧指令
10h‧‧‧指令
11h‧‧‧指令
80h‧‧‧指令
A～G‧‧‧ 位準
Add_PB0‧‧‧位址
Add_PB1‧‧‧位址
Add_PB2‧‧‧位址
Add_PB3‧‧‧位址
ADL‧‧‧資料鎖存電路
ALE‧‧‧位址鎖存啟動信號
BDL‧‧‧資料鎖存電路
BL‧‧‧位元線
BLK‧‧‧功能塊
BLK0～BLK2‧‧‧功能塊
BL0～BL(m-1)‧‧‧位元線
Cache-R/Bn‧‧‧信號
CDL‧‧‧資料鎖存電路
CEn‧‧‧晶片啟動信號
CLE‧‧‧指令鎖存啟動信號
CPWELL‧‧‧井配線
CU‧‧‧胞單元
Data(PB0)‧‧‧寫入資料
Data(PB1)‧‧‧寫入資料
Data(PB2)‧‧‧寫入資料
Data(PB3)‧‧‧寫入資料
DQ0～DQ7‧‧‧信號
Er‧‧‧位準
MT0～MT7‧‧‧記憶胞電晶體
NS‧‧‧NAND串
PB‧‧‧平面
PB0～PB3‧‧‧平面
Pipe‧‧‧傳訊管道
REn‧‧‧讀出啟動信號
R/Bn‧‧‧就緒/忙碌信號
SA‧‧‧感測放大器
SAU0～ SAU(m-1)‧‧‧感測放大器單元
SGD‧‧‧選擇閘極線
SGD0～SGD3‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SGS0～SGS3‧‧‧選擇閘極線
SL‧‧‧源極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
S100～S105‧‧‧步驟
SU0～SU3‧‧‧串單元
tBUSY_1X‧‧‧時間
tPROG‧‧‧時間
True-R/Bn‧‧‧信號
VA～VG‧‧‧讀出電壓
VREAD‧‧‧電壓
WEn‧‧‧寫入啟動信號
WPn‧‧‧寫入保護信號
WL1～WL7‧‧‧字元線
X2A(PB0)‧‧‧資料傳輸處理
X2A(PB1)‧‧‧資料傳輸處理
X2A(PB2)‧‧‧資料傳輸處理
X2A(PB3)‧‧‧資料傳輸處理
X2A(PB0&PB1)‧‧‧資料傳輸處理
X2A(PB2&PB3)‧‧‧資料傳輸處理
X2B(PB0)‧‧‧資料傳輸處理
X2B(PB1)‧‧‧資料傳輸處理
X2C(PB0)‧‧‧資料傳輸處理
①～⑬‧‧‧步驟
⑦-1‧‧‧步驟
⑦-2‧‧‧步驟
⑬-1‧‧‧步驟
⑬-2‧‧‧步驟
圖1係第1實施形態之記憶體系統之方塊圖。
圖2係圖1所示之NAND型快閃記憶體之方塊圖。
圖3係記憶胞陣列所包含之平面PB之方塊圖。
圖4係平面PB所包含之功能塊BLK之電路圖。
圖5係功能塊BLK之一部分區域之剖視圖。
圖6係顯示記憶胞電晶體之閾值電壓分佈之一例之模式圖。
圖7係圖2所示之感測放大器單元及資料暫存器之方塊圖。
圖8係說明寫入動作之流程圖。
圖9係說明第1實施形態之資料輸入動作之指令序列圖。
圖10係說明圖9所示之資料輸入動作之資料流程之模式圖。
圖11係說明指令“1Xh”時之信號Cache-R/Bn及信號True-R/Bn之狀態之指令序列圖。
圖12係說明第2實施形態之資料輸入動作之指令序列圖。
圖13係說明圖12所示之資料輸入動作之資料流程之模式圖。
圖14係說明變化例之資料輸入動作之指令序列圖。
圖15係說明圖14所示之資料輸入動作之資料流程之模式圖。
圖16係說明第3實施形態之資料輸入動作之指令序列圖。

Claims (8)

  1. 一種半導體記憶裝置，其具備： 第1及第2平面，其等各自包含第1及第2記憶胞陣列，且上述第1及第2記憶胞陣列各者包含可記憶包括第1及第2位元之2位元資料之記憶胞； 第1鎖存電路，其對應上述第1平面而設置，保持自外部輸入且包含資料行之頁面； 第2鎖存電路，其對應上述第1平面而設置，保持自上述第1鎖存電路傳輸且包含第1位元之頁面； 第3鎖存電路，其對應上述第1平面而設置，保持自上述第1鎖存電路傳輸且包含第2位元之頁面； 第4鎖存電路，其對應上述第2平面而設置，保持自外部輸入之頁面； 第5鎖存電路，其對應上述第2平面而設置，保持自上述第4鎖存電路傳輸且包含第1位元之頁面； 第6鎖存電路，其對應上述第2平面而設置，保持自上述第4鎖存電路傳輸且包含第2位元之頁面；及 控制電路，其控制寫入動作；且 上述控制電路係並行地執行第1處理與第2處理，上述第1處理係自外部接收包含第1指令、位址、資料、及第2指令之第1指令序列，上述第2處理係自上述第1鎖存電路向上述第2鎖存電路或上述第3鎖存電路傳輸資料。
  2. 如請求項1之半導體記憶裝置，其中 上述控制電路係與自外部接收第2指令序列之第3處理並行地執行第4處理，上述第4處理係自上述第4鎖存電路向上述第5鎖存電路或上述第6鎖存電路傳輸資料。
  3. 如請求項1之半導體記憶裝置，其中 上述控制電路係與上述第1處理並行地將自外部輸入之頁面傳輸至上述第1鎖存電路。
  4. 如請求項2之半導體記憶裝置，其中 上述控制電路係與上述第3處理並行地將自外部輸入之頁面傳輸至上述第4鎖存電路。
  5. 如請求項1至4中任一項之半導體記憶裝置，其中 上述控制電路於接收到上述第2指令後，於第1時間內將忙碌信號發送至外部， 上述第1時間短於自上述第1鎖存電路將資料傳輸至上述第2鎖存電路之第2時間。
  6. 如請求項1至4中任一項之半導體記憶裝置，其中 上述控制電路於接收到上述第2指令後，不將忙碌信號向外部輸出。
  7. 如請求項1至4中任一項之半導體記憶裝置，其中 上述控制電路使用保持於上述第2及第3鎖存電路之資料、及保持於上述第5及第6鎖存電路之資料，對上述第1及第2平面並行執行寫入動作。
  8. 一種記憶體系統，其具備： 半導體記憶裝置；及 記憶體控制器，其控制上述半導體記憶裝置；且 上述半導體記憶裝置包含： 第1及第2平面，其等各自包含第1及第2記憶胞陣列，上述第1及第2記憶胞陣列各者包含可記憶包括第1及第2位元之2位元資料之記憶胞； 第1鎖存電路，其對應上述第1平面而設置，保持自上述記憶體控制器輸入且包含資料行之頁面； 第2鎖存電路，其對應上述第1平面而設置，保持自上述第1鎖存電路傳輸且包含第1位元之頁面； 第3鎖存電路，其對應上述第1平面而設置，保持自上述第1鎖存電路傳輸且包含第2位元之頁面； 第4鎖存電路，其對應上述第2平面而設置，保持自上述記憶體控制器輸入之頁面； 第5鎖存電路，其對應上述第2平面而設置，保持自上述第4鎖存電路傳輸且包含第1位元之頁面； 第6鎖存電路，其對應上述第2平面而設置，保持自上述第4鎖存電路傳輸且包含第2位元之頁面；及 控制電路，其控制寫入動作；且 上述記憶體控制器將包含第1指令、位址、資料、及第2指令之指令序列發送至上述半導體記憶裝置， 上述控制電路係並行地執行第1處理與第2處理，上述第1處理係自上述記憶體控制器接收上述指令序列，上述第2處理係自上述第1鎖存電路向上述第2鎖存電路或上述第3鎖存電路傳輸資料。
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