JP2019050071A - 半導体記憶装置及びメモリシステム - Google Patents

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Abstract

【課題】 書き込み動作にかかる時間を短くする。【解決手段】 実施形態の半導体記憶装置は、第１及び第２プレーンと、外部から入力されたページを保持する第１ラッチ回路と、第１ラッチ回路から転送されかつ第１ビットを含むページを保持する第２ラッチ回路と、第１ラッチ回路から転送されかつ第２ビットを含むページを保持する第３ラッチ回路と、外部から入力されたページを保持する第４ラッチ回路と、第４ラッチ回路から転送されかつ第１ビットを含むページを保持する第５ラッチ回路と、第４ラッチ回路から転送されかつ第２ビットを含むページを保持する第６ラッチ回路と、書き込み動作を制御する制御回路２４とを含む。制御回路２４は、第１コマンド、アドレス、データ、及び第２コマンドを含む第１コマンドシーケンスを外部から受信する第１処理に並行して、第１ラッチ回路から第２ラッチ回路又は第３ラッチ回路へデータを転送する第２処理を実行する。【選択図】 図９

Description

本発明の実施形態は、半導体記憶装置及びメモリシステムに関する。
半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。また、３次元に積層された複数のメモリセルを備えたＮＡＮＤ型フラッシュメモリが知られている。
特開２００７−８０４７５号公報 特許第５３６０２１４号公報
実施形態は、書き込み動作にかかる時間を短くすることが可能な半導体記憶装置及びメモリシステムを提供する。
実施形態に係る半導体記憶装置は、第１及び第２メモリセルアレイをそれぞれが含み、前記第１及び第２メモリセルアレイの各々は、第１及び第２ビットからなる２ビットデータを記憶可能なメモリセルを含む、第１及び第２プレーンと、前記第１プレーンに対応して設けられ、外部から入力されかつデータ列からなるページを保持する第１ラッチ回路と、前記第１プレーンに対応して設けられ、前記第１ラッチ回路から転送されかつ第１ビットを含むページを保持する第２ラッチ回路と、前記第１プレーンに対応して設けられ、前記第１ラッチ回路から転送されかつ第２ビットを含むページを保持する第３ラッチ回路と、前記第２プレーンに対応して設けられ、外部から入力されたページを保持する第４ラッチ回路と、前記第２プレーンに対応して設けられ、前記第４ラッチ回路から転送されかつ第１ビットを含むページを保持する第５ラッチ回路と、前記第２プレーンに対応して設けられ、前記第４ラッチ回路から転送されかつ第２ビットを含むページを保持する第６ラッチ回路と、書き込み動作を制御する制御回路とを具備する。前記制御回路は、第１コマンド、アドレス、データ、及び第２コマンドを含む第１コマンドシーケンスを外部から受信する第１処理に並行して、前記第１ラッチ回路から前記第２ラッチ回路又は前記第３ラッチ回路へデータを転送する第２処理を実行する。
実施形態に係るメモリシステムは、半導体記憶装置と、前記半導体記憶装置を制御するメモリコントローラとを具備する。前記半導体記憶装置は、第１及び第２メモリセルアレイをそれぞれが含み、前記第１及び第２メモリセルアレイの各々は、第１及び第２ビットからなる２ビットデータを記憶可能なメモリセルを含む、第１及び第２プレーンと、前記第１プレーンに対応して設けられ、前記メモリコントローラから入力されかつデータ列からなるページを保持する第１ラッチ回路と、前記第１プレーンに対応して設けられ、前記第１ラッチ回路から転送されかつ第１ビットを含むページを保持する第２ラッチ回路と、前記第１プレーンに対応して設けられ、前記第１ラッチ回路から転送されかつ第２ビットを含むページを保持する第３ラッチ回路と、前記第２プレーンに対応して設けられ、前記メモリコントローラから入力されたページを保持する第４ラッチ回路と、前記第２プレーンに対応して設けられ、前記第４ラッチ回路から転送されかつ第１ビットを含むページを保持する第５ラッチ回路と、前記第２プレーンに対応して設けられ、前記第４ラッチ回路から転送されかつ第２ビットを含むページを保持する第６ラッチ回路と、書き込み動作を制御する制御回路とを含む。前記メモリコントローラは、第１コマンド、アドレス、データ、及び第２コマンドを含むコマンドシーケンスを前記半導体記憶装置に送信する。前記制御回路は、前記コマンドシーケンスを前記メモリコントローラから受信する第１処理に並行して、前記第１ラッチ回路から前記第２ラッチ回路又は前記第３ラッチ回路へデータを転送する第２処理を実行する。
第１実施形態に係るメモリシステムのブロック図。 図１に示したＮＡＮＤ型フラッシュメモリのブロック図。 メモリセルアレイに含まれるプレーンＰＢのブロック図。 プレーンＰＢに含まれるブロックＢＬＫの回路図。 ブロックＢＬＫの一部領域の断面図。 メモリセルトランジスタの閾値電圧の分布の一例を示す模式図。 図２に示したセンスアンプユニット及びデータレジスタのブロック図。 書き込み動作を説明するフローチャート。 第１実施形態に係るデータイン動作を説明するコマンドシーケンス。 図９に示したデータイン動作におけるデータの流れを説明する模式図。 コマンド“１Ｘｈ”の場合における信号Ｃａｃｈｅ−Ｒ／Ｂｎ及び信号Ｔｒｕｅ−Ｒ／Ｂｎのステータスを説明するコマンドシーケンス。 第２実施形態に係るデータイン動作を説明するコマンドシーケンス。 図１２に示したデータイン動作におけるデータの流れを説明する模式図。 変形例に係るデータイン動作を説明するコマンドシーケンス。 図１４に示したデータイン動作におけるデータの流れを説明する模式図。 第３実施形態に係るデータイン動作を説明するコマンドシーケンス。
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。各機能ブロックは、ハードウェア及びソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。
［１］ 第１実施形態
［１−１］ メモリシステムの構成
図１は、第１実施形態に係るメモリシステム１のブロック図である。メモリシステム１は、ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）２、及びメモリコントローラ３を備える。
メモリシステム１は、ホスト装置が搭載されたマザーボード上にメモリシステム１を構成する複数のチップを実装して構成してもよいし、メモリシステム１を１つのモジュールで実現するシステムＬＳＩ（large-scale integrated circuit）、又はＳｏＣ（system on chip）として構成してもよい。メモリシステム１の例としては、ＳＤＴＭカードのようなメモリカード、ＳＳＤ（solid state drive）、及びｅＭＭＣ（embedded multimedia card）などが挙げられる。
ＮＡＮＤ型フラッシュメモリ２は、複数のメモリセルを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ２の具体的な構成については後述する。
メモリコントローラ３は、例えばホスト装置４からの命令に応答して、ＮＡＮＤ型フラッシュメモリ２に対して書き込み（プログラムともいう）、読み出し、及び消去などを命令する。また、メモリコントローラ３は、ＮＡＮＤ型フラッシュメモリ２のメモリ空間を管理する。メモリコントローラ３は、ホストインターフェース回路（ホストＩ／Ｆ）１０、プロセッサ１１、ＲＡＭ（Random Access Memory）１２、バッファメモリ１３、ＮＡＮＤインターフェース回路（ＮＡＮＤ Ｉ／Ｆ）１４、及びＥＣＣ（Error Checking and Correcting）回路１５などを備える。
ホストインターフェース回路１０は、ホストバスを介してホスト装置４に接続され、ホスト装置４との間でインターフェース処理を行う。また、ホストインターフェース回路１０は、ホスト装置４との間で、命令、アドレス、及びデータの送受信を行う。
プロセッサ１１は、例えばＣＰＵ（Central Processing unit)から構成される。プロセッサ１１は、メモリコントローラ３全体の動作を制御する。例えば、プロセッサ１１は、ホスト装置４から書き込み命令を受けた場合に、それに応答して、ＮＡＮＤインターフェースに基づく書き込み命令をＮＡＮＤ型フラッシュメモリ２に発行する。読み出し及び消去の場合も同様である。また、プロセッサ１１は、ウェアレベリングなど、ＮＡＮＤ型フラッシュメモリ２を管理するための様々な処理を実行する。
ＲＡＭ１２は、プロセッサ１１の作業領域として使用され、ＮＡＮＤ型フラッシュメモリ２からロードされたファームウェア、及びプロセッサ１１が作成した各種テーブルなどを格納する。ＲＡＭ１２は、例えばＤＲＡＭから構成される。バッファメモリ１３は、ホスト装置４から送信されたデータを一時的に保持するとともに、ＮＡＮＤ型フラッシュメモリ２から送信されたデータを一時的に保持する。
ＥＣＣ回路１５は、データの書き込み時には、書き込みデータに対してエラー訂正符号を生成し、このエラー訂正符号を書き込みデータに付加してＮＡＮＤインターフェース回路１４に送る。また、ＥＣＣ回路１５は、データの読み出し時には、読み出しデータに対して、読み出しデータに含まれるエラー訂正符号を用いてエラー検出及び／又はエラー訂正を行う。なお、ＥＣＣ回路１５は、ＮＡＮＤインターフェース回路１４内に設けるようにしてもよい。
ＮＡＮＤインターフェース回路１４は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ２に接続され、ＮＡＮＤ型フラッシュメモリ２との間でインターフェース処理を行う。また、ＮＡＮＤインターフェース回路１４は、ＮＡＮＤ型フラッシュメモリ２との間で命令、アドレス、及びデータの送受信を行う。
［１−１−１］ ＮＡＮＤ型フラッシュメモリ２の構成
図２は、図１に示したＮＡＮＤ型フラッシュメモリ２のブロック図である。
ＮＡＮＤ型フラッシュメモリ２は、メモリセルアレイ２０、入出力回路２１、ロジック制御回路２２、レジスタ２３、制御回路２４、電圧生成回路２５、ロウデコーダ２６、カラムデコーダ２７、センスアンプユニット２８、及びデータレジスタ（データキャッシュ）２９を備える。
メモリセルアレイ２０は、複数のプレーンＰＢを備える。図２には、４つのプレーンＰＢ０〜ＰＢ３を一例として示しているが、プレーンＰＢの数は任意に設定可能である。各プレーンＰＢは、個別に書き込み動作、読み出し動作、及び消去動作を行うことが可能である。また、複数のプレーンＰＢは、並列動作が可能である。プレーンＰＢは、複数のブロックを備え、複数のブロックの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なＥＥＰＲＯＭ（登録商標）セルから構成される。メモリセルアレイ２０には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線が配設される。プレーンＰＢの具体的な構成については後述する。
入出力回路２１及びロジック制御回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３に接続される。入出力回路２１は、メモリコントローラ３との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０〜ＤＱ７）を送受信する。
ロジック制御回路２２は、メモリコントローラ３からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎ）を受信する。信号名に付記された“ｎ”は、アクティブ・ローを示す。また、ロジック制御回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３にレディー／ビジー信号Ｒ／Ｂｎを送信する。
信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ２の選択を可能にする。例えば、信号ＣＥｎで複数チップが選択され、選択された複数チップに含まれる当該ＮＡＮＤ型フラッシュメモリ２が選択チップとして選択される。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥｎは、書き込みを可能にする。信号ＲＥｎは、読み出しを可能にする。信号ＷＰｎは、書き込み及び消去を禁止する。信号Ｒ／Ｂｎは、ＮＡＮＤ型フラッシュメモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ３は、信号Ｒ／Ｂｎを受けることで、ＮＡＮＤ型フラッシュメモリ２の状態を知ることができる。
レジスタ２３は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、ＮＡＮＤ型フラッシュメモリ２の動作に必要なデータを一時的に保持する。レジスタ２３は、例えばＳＲＡＭから構成される。
制御回路２４は、レジスタ２３からコマンドを受け、このコマンドに基づくシーケンスに従ってＮＡＮＤ型フラッシュメモリ２を統括的に制御する。
電圧生成回路２５は、ＮＡＮＤ型フラッシュメモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２５は、生成した電圧を、メモリセルアレイ２０、ロウデコーダ２６、及びセンスアンプユニット２８などに供給する。
ロウデコーダ２６は、レジスタ２３からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２６は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２６は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
カラムデコーダ２７は、レジスタ２３からカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２７は、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。
センスアンプユニット２８は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット２８は、データの書き込み時には、書き込みデータをビット線に転送する。
データレジスタ２９は、データの読み出し時には、センスアンプユニット２８から転送されたデータを一時的に保持し、これをシリアルに入出力回路２１へ転送する。また、データレジスタ２９は、データの書き込み時には、入出力回路２１からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット２８へ転送する。データレジスタ２９は、ＳＲＡＭなどで構成される。
［１−１−２］ プレーンＰＢの構成
図３は、メモリセルアレイ２０に含まれるプレーンＰＢのブロック図である。プレーンＰＢは、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、・・・）を備える。複数のブロックＢＬＫの各々は、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、・・・）を備える。複数のストリングユニットＳＵの各々は、複数のＮＡＮＤストリングＮＳを備える。１つのプレーンＰＢに含まれるブロックＢＬＫの数、１つのブロックＢＬＫに含まれるストリングユニットＳＵの数、及び１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数はそれぞれ、任意に設定可能である。
図４は、プレーンＰＢに含まれるブロックＢＬＫの回路図である。複数のＮＡＮＤストリングＮＳの各々は、複数のメモリセルトランジスタＭＴ、及び２個の選択トランジスタＳＴ１、ＳＴ２を備える。複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。本明細書では、メモリセルトランジスタをメモリセル又はセルと呼ぶ場合もある。図４は、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）を備える構成例を示しているが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタＭＴの数は、任意に設定可能である。メモリセルトランジスタＭＴは、制御ゲート電極と電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、２ビット以上のデータを記憶することが可能である。
ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＤ１〜ＳＧＤ３が接続される。ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＳ１〜ＳＧＳ３が接続される。各ブロックＢＬＫ内にある複数の選択トランジスタＳＴ２のゲートは、共通の選択ゲート線ＳＧＳに接続されていてもよい。各ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に接続される。
各ブロックＢＬＫ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（ｍ−１）のいずれかに共通接続される。“ｍ”は１以上の整数である。さらに、各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳを共通接続する。各ブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば複数のブロック間で複数のＮＡＮＤストリングＮＳを共通接続する。
各ブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴのデータは、例えば一括して消去される。データの読み出し及び書き込みは、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。このような、１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。すなわち、セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として実行される。
なお、ＮＡＮＤストリングＮＳは、ダミーセルトランジスタを備えていてもよい。具体的には、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間には、例えば２個のダミーセルトランジスタＤＴ０、ＤＴ１が直列接続される。メモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間には、例えば２個のダミーセルトランジスタＤＴ２、ＤＴ３が直列接続される。ダミーセルトランジスタＤＴ０〜ＤＴ３のゲートにはそれぞれ、ダミーワード線ＤＷＬ０〜ＤＷＬ３が接続される。ダミーセルトランジスタの構造は、メモリセルトランジスタと同じである。ダミーセルトランジスタは、データを記憶するためのものではなく、書き込み動作や消去動作中に、メモリセルトランジスタや選択トランジスタが受けるディスターブを緩和する機能を有する。
図５は、ブロックＢＬＫの一部領域の断面図である。ｐ型ウェル領域３０上に、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ウェル領域３０上には、選択ゲート線ＳＧＳとして機能する例えば４層の配線層３１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３２、及び選択ゲート線ＳＧＤとして機能する例えば４層の配線層３３が、順次積層される。積層された配線層間には、図示せぬ絶縁膜が設けられる。
メモリホール３４は、配線層３１、３２、３３を貫通してウェル領域３０に達する。メモリホール３４内には、ピラー状の半導体層３５が設けられる。半導体層３５の側面には、ゲート絶縁膜３６、電荷蓄積層（絶縁膜）３７、及びブロック絶縁膜３８が順に設けられる。これらによってメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２が構成される。半導体層３５は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。半導体層３５の上端は、ビット線ＢＬとして機能する金属配線層３９に接続される。
ウェル領域３０の表面領域内には、ｎ＋型不純物拡散層４０が設けられる。拡散層４０上にはコンタクトプラグ４１が設けられ、コンタクトプラグ４１は、ソース線ＳＬとして機能する金属配線層４２に接続される。さらに、ウェル領域３０の表面領域内には、ｐ＋型不純物拡散層４３が設けられる。拡散層４３上にはコンタクトプラグ４４が設けられ、コンタクトプラグ４４は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層４５に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域３０を介して半導体層３５に電圧を印加するための配線である。
以上の構成が、図５の紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが構成される。
［１−１−３］ メモリセルトランジスタの閾値分布
次に、メモリセルトランジスタＭＴの取り得る閾値電圧の分布について説明する。図６は、メモリセルトランジスタＭＴの閾値電圧の分布の一例を示す模式図である。メモリセルトランジスタＭＴは、２ビット以上のデータを記憶することができる。本実施形態では、メモリセルトランジスタＭＴが３ビットのデータを記憶する場合、いわゆるＴＬＣ（Triple Level Cell）方式を例に説明する。
３ビットのデータは、上位（Upper）ビット、中位（Middle）ビット、及び下位（Lower）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、８つの閾値電圧のうちのいずれかを有する。８つの閾値電圧を、低い方から順に、“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”レベルと呼ぶ。“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”レベルの各々に属する複数のメモリセルトランジスタＭＴは、分布を形成する。
“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、及び“Ｇ”レベルの閾値分布にはそれぞれ、例えば、“１１１”データ、“１１０”データ、“１００”データ、“０００”データ、“０１０”データ、“０１１”データ、“００１”データ、及び“１０１”データが割り当てられる。閾値分布とデータとの割り当ては、任意に設定可能である。
読み出し対象のメモリセルトランジスタＭＴに記憶されたデータの判別のために、当該メモリセルトランジスタＭＴの閾値電圧が属するレベルが判定される。レベルの判定のために、読み出し電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、及びＶＧが用いられる。
“Ｅｒ”レベルは、例えば、データの消去状態に相当する。そして、“Ｅｒ”レベルに含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡより小さく、例えば負の値を有する。
“Ａ”レベル〜“Ｇ”レベルは、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、各分布に含まれるメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。“Ａ”レベルに含まれる閾値電圧は、読み出し電圧ＶＡより大きく、かつ読み出し電圧ＶＢ以下である。“Ｂ”レベルに含まれる閾値電圧は、読み出し電圧ＶＢより大きく、かつ読み出し電圧ＶＣ以下である。“Ｃ”レベルに含まれる閾値電圧は、読み出し電圧ＶＣより大きく、かつ読み出し電圧ＶＤ以下である。“Ｄ”レベルに含まれる閾値電圧は、読み出し電圧ＶＤより大きく、かつ読み出し電圧ＶＥ以下である。“Ｅ”レベルに含まれる閾値電圧は、読み出し電圧ＶＥより大きく、かつ読み出し電圧ＶＦ以下である。“Ｆ”レベルに含まれる閾値電圧は、読み出し電圧ＶＦより大きく、かつ読み出し電圧ＶＧ以下である。“Ｇ”レベルに含まれる閾値電圧は、読み出し電圧ＶＧより大きく、電圧ＶＲＥＡＤ以下である。電圧ＶＲＥＡＤは、非読み出し対象のセルユニットＣＵのメモリセルトランジスタＭＴのワード線ＷＬに印加される電圧であり、いずれのレベルにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。つまり、制御ゲートに電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。
以上のように、各メモリセルトランジスタＭＴは、８個の閾値電圧の分布のいずれかを有することで、８種類の状態を取ることができる。また、データの書き込み及び読み出しは、１つのセルユニットＣＵ内のページ単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３つのページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。以下の説明では、下位ビット、中位ビット、及び上位ビットについて一括して書き込み又は読み出されるページはそれぞれ、下位（Lower）ページ、中位（Middle）ページ、及び上位（Upper）ページと呼ばれる。
［１−１−４］ センスアンプユニット２８及びデータレジスタ２９の構成
図７は、図２に示したセンスアンプユニット２８及びデータレジスタ２９のブロック図である。図７には、１つのプレーンＰＢに関連するセンスアンプユニット２８及びデータレジスタ２９を示している。センスアンプユニット２８及びデータレジスタ２９は、図７に示した回路をプレーンＰＢごとに備える。
センスアンプユニット２８は、ビット線ＢＬ０〜ＢＬ（ｍ−１）に対応したセンスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）を備える。各センスアンプユニットＳＡＵは、センスアンプＳＡ、及びデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬを備える。センスアンプＳＡ、及びデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬは、互いにデータを転送可能なように接続される。データラッチ回路ＡＤＬは、下位ページを保持するために使用される。データラッチ回路ＢＤＬは、中位ページを保持するために使用される。データラッチ回路ＣＤＬは、上位ページを保持するために使用される。センスアンプユニットＳＡＵが備えるデータラッチ回路の数は、１つのメモリセルトランジスタＭＴが保持するビット数に応じて任意に変更可能である。
センスアンプＳＡは、読み出し動作時には、対応するビット線ＢＬに読み出されたデータを検知し、データが“０”データであるか“１”データであるかを判定する。またセンスアンプＳＡは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。
データレジスタ２９は、センスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）に対応した数のデータラッチ回路ＸＤＬを備える。データラッチ回路ＸＤＬは、入出力回路２１に接続される。データラッチ回路ＸＤＬは、入出力回路２１から送られた書き込みデータを一時的に保持し、また、センスアンプユニットＳＡＵから送られた読み出しデータを一時的に保持する。より具体的には、入出力回路２１とセンスアンプユニット２８との間のデータ転送は、１ページ分のデータラッチ回路ＸＤＬを介して行われる。入出力回路２１が受信した書き込みデータは、データラッチ回路ＸＤＬを介して、センスアンプＳＡ、及びデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送される。センスアンプＳＡによって読み出された読み出しデータは、データラッチ回路ＸＤＬを介して、入出力回路２１に転送される。
［１−２］ 動作
次に、上記のように構成されたメモリシステム１の動作について説明する。
まず、書き込み動作の大まかな流れについて説明する。図８は、書き込み動作を説明するフローチャートである。
書き込み動作は、プログラム動作とベリファイ動作とを含む。そして、プログラム動作とベリファイ動作との対（以下、プログラムループと呼ぶ）を繰り返すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに設定される。
まず、制御回路２４は、データイン動作を実行する（ステップＳ１００）。データイン動作は、書き込み動作に必要なデータをセンスアンプユニット２８にセットする動作である。本実施形態では、３ビットデータを一括してメモリセルトランジスタＭＴに書き込む。すなわち、メモリセルトランジスタＭＴは、１回の書き込みシーケンスで、８個の閾値レベルのいずれかにプログラムされる。データイン動作では、下位ページ、中位ページ、及び上位ページが、データラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬにそれぞれ転送される。
続いて、制御回路２４は、プログラム動作を実行する（ステップＳ１０１）。プログラム動作では、選択ワード線にプログラム電圧が印加される。プログラム動作は、メモリセルトランジスタＭＴの電荷蓄積層に電荷（電子）を注入することで、メモリセルトランジスタＭＴの閾値電圧を上昇させる、又は、電荷蓄積層への電子の注入を禁止することで、メモリセルトランジスタＭＴの閾値電圧を維持させる動作である。閾値電圧を上昇させる動作を「“０”書き込み」と呼び、閾値電圧を維持させる動作を「“１”書き込み」又は「書き込み禁止」と呼ぶ。より具体的には、“０”書き込みと“１”書き込みとは、ビット線ＢＬの電圧が異なる。例えば、“０”書き込みに対応するビット線ＢＬには、電圧ＶＳＳが印加される。“１”書き込みに対応するビット線ＢＬには、電圧ＶＢＬ（＞ＶＳＳ）が印加される。
続いて、制御回路２４は、ベリファイ動作を実行する（ステップＳ１０２）。ベリファイ動作は、プログラム動作の後、メモリセルトランジスタＭＴのデータを読み出し、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達したか否かを判定する動作である。メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達している場合を、「ベリファイをパスした」と呼び、ターゲットレベルに達していない場合を、「ベリファイをフェイルした」と呼ぶ。
選択ワード線に接続されたセルユニットＣＵのベリファイがパスした場合（ステップＳ１０３＝Ｙｅｓ）、制御回路２４は、書き込み動作を終了する。セルユニットＣＵのベリファイがパスする条件としては、セルユニットＣＵに含まれる全てのメモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達した場合でもよいし、セルユニットＣＵに含まれる全てのメモリセルトランジスタＭＴのうちベリファイがパスしていないセルが規定値未満になった場合でもよい。すなわち、制御回路２４は、ベリファイをフェイルしたビット数（メモリセルトランジスタ数）をカウントし、フェイルビット数が規定値未満の場合に、セルユニットＣＵのベリファイがパスしたと判定してもよい。
一方、ベリファイがフェイルした場合（ステップＳ１０３＝Ｎｏ）、制御回路２４は、プログラムループ数が規定回数に達したか否かを判定する（ステップＳ１０４）。プログラムループ数が規定回数に達していない場合（ステップＳ１０４＝Ｎｏ）、制御回路２４は、プログラム電圧を所定のステップアップ電圧だけステップアップする（ステップＳ１０５）。そして、制御回路２４は、ステップＳ１０１以降の動作を繰り返す。
一方、プログラムループ数が規定回数に達している場合（ステップＳ１０４＝Ｙｅｓ）、制御回路２４は、書き込み動作を終了する。そして、制御回路２４は、例えば、書き込み動作が正常に終了しなかった旨をメモリコントローラ３に通知する。
［１−２−１］ データイン動作
次に、データイン動作をより詳細に説明する。図９は、第１実施形態に係るデータイン動作を説明するコマンドシーケンスである。図９には、２つのプレーンＰＢ０、ＰＢ１にデータを書き込む例を示している。図１０は、図９に示したデータイン動作におけるデータの流れを説明する模式図である。図１０のデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬはそれぞれ、１ページ分のラッチ回路を示している。図１０に示したステップの番号は、動作の順番を示している。図１０のステップ“１”〜“７”のうち、番号が同じステップは、並列動作を意味している。
メモリコントローラ３は、コマンド“０１ｈ”及び書き込みコマンド“８０ｈ”を、ＮＡＮＤ型フラッシュメモリ２に発行する。コマンド“８０ｈ”は、ＮＡＮＤ型フラッシュメモリ２のデータインするアドレスを指定するコマンドである。ＮＡＮＤ型フラッシュメモリ２は、連続するコマンド“０１ｈ”及びコマンド“８０ｈ”を受け取ると、後続する書き込みデータが下位データであることを認識する。
続いて、メモリコントローラ３は、例えば５サイクルにわたってアドレスＡｄｄ_ＰＢ０を発行し、これをＮＡＮＤ型フラッシュメモリ２に送信する。このアドレスＡｄｄ_ＰＢ０は、プレーンＰＢ０内のある領域を指定するアドレスである。続いて、メモリコントローラ３は、下位データである書き込みデータ（Ｄａｔａ（ＰＢ０））をＮＡＮＤ型フラッシュメモリ２に送信する。
続いて、メモリコントローラ３は、転送コマンド“１Ｘｈ”を、ＮＡＮＤ型フラッシュメモリ２に発行する。転送コマンド“１Ｘｈ”は、直前に送信された書き込みデータをデータラッチ回路ＸＤＬからデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送することを命令するコマンドである。
ＮＡＮＤ型フラッシュメモリ２は、コマンド“１Ｘｈ”を受信すると、信号Ｒ／Ｂｎを時間ｔＢＵＳＹ_１Ｘだけローレベルにし、ショートビジー状態であることをメモリコントローラ３に通知する。ショートビジーは、コマンド“１Ｘｈ”に関するビジーを意味し、ショートビジー時間ｔＢＵＳＹ_１Ｘは、ＮＡＮＤ型フラッシュメモリ２のコア動作（ＡＤＬ／ＢＤＬ／ＣＤＬの転送動作）を開始するトリガーを発行するための時間である。トリガー時間（トリガー期間）において、制御回路２４は、コア動作を実行するための制御信号をセットし、この制御信号は、コア動作に関連する回路に送られる。時間ｔＢＵＳＹ_１Ｘは、データラッチ回路ＸＤＬに保持されたデータを、データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送する時間より短い。すなわち、書き込みデータをデータラッチ回路ＸＤＬを介してデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送する時間をビジー時間ｔＢＵＳＹとすると、ショートビジー時間ｔＢＵＳＹ_１Ｘは、ビジー時間ｔＢＵＳＹより短い。
また、データインプットに応答して、ＮＡＮＤ型フラッシュメモリ２は、プレーンＰＢ０において、受信した書き込みデータをデータレジスタ２９に含まれるデータラッチ回路ＸＤＬに転送する（図１０のステップ“１”）。外部から入力されるページのうち最後のデータセットをデータラッチ回路ＸＤＬに転送する転送処理（パイプ処理）を、図９の“Ｐｉｐｅ”で示す。すなわち、メモリコントローラ３から受信した入力データは、順次データラッチ回路ＸＤＬに転送され、図示したパイプ処理のタイミングで、受信した書き込みデータがデータラッチ回路ＸＤＬに揃う。なお、パイプ処理は、次の最終アドレスインプットまでに完了しさえすれば、次のコマンドシーケンスに部分的にまたがっていてもよい。
続いて、メモリコントローラ３は、コマンド“０１ｈ”及び書き込みコマンド“８０ｈ”を、ＮＡＮＤ型フラッシュメモリ２に発行する。続いて、メモリコントローラ３は、例えば５サイクルにわたってアドレスＡｄｄ_ＰＢ１を発行し、これをＮＡＮＤ型フラッシュメモリ２に送信する。このアドレスＡｄｄ_ＰＢ１は、プレーンＰＢ１内のある領域を指定するアドレスである。続いて、メモリコントローラ３は、下位データである書き込みデータ（Ｄａｔａ（ＰＢ１））をＮＡＮＤ型フラッシュメモリ２に送信する。
続いて、メモリコントローラ３は、転送コマンド“１Ｘｈ”を、ＮＡＮＤ型フラッシュメモリ２に発行する。ＮＡＮＤ型フラッシュメモリ２は、コマンド“１Ｘｈ”を受信すると、信号Ｒ／Ｂｎを時間ｔＢＵＳＹ_１Ｘだけローレベルにし、ショートビジー状態であることをメモリコントローラ３に通知する。また、データインプットに応答して、ＮＡＮＤ型フラッシュメモリ２は、プレーンＰＢ１において、受信した書き込みデータをデータレジスタ２９に含まれるデータラッチ回路ＸＤＬに転送する（図１０のステップ“２”）。
前述したコマンドシーケンス“０１ｈ−８０ｈ−Ａｄｄ（ＰＢ１）−Ｄａｔａ−１Ｘｈ”に並行して、ＮＡＮＤ型フラッシュメモリ２は、プレーンＰＢ０において、データラッチ回路ＸＤＬのデータをデータラッチ回路ＡＤＬに転送する処理を実行する。図９の“Ｘ２Ａ（ＰＢ０）”は、プレーンＰＢ０において、データラッチ回路ＸＤＬからデータラッチ回路ＡＤＬへデータを転送する処理を意味する。当該処理における並行には、コマンド“０１ｈ”、書き込みコマンド“８０ｈ”、アドレスＡｄｄ_ＰＢ１、及び書き込みデータのうち少なくとも１つを受け付ける処理と部分的にかつ時間的に重なることを含む。一例として、図９に示すように、コマンド“０１ｈ”、書き込みコマンド“８０ｈ”、アドレスＡｄｄ_ＰＢ１、及び書き込みデータの一部を受け付ける処理と、データラッチ回路ＡＤＬへの転送処理とが並行している。これにより、書き込みデータを受け付ける処理のバックグラウンドで、データラッチ回路ＡＤＬへの転送処理を実行することができる。
続いて、メモリコントローラ３は、コマンドシーケンス“０２ｈ−８０ｈ−Ａｄｄ（ＰＢ０）−Ｄａｔａ−１Ｘｈ”を実行する（図１０のステップ“３”）。ＮＡＮＤ型フラッシュメモリ２は、連続するコマンド“０２ｈ”及びコマンド“８０ｈ”を受け取ると、後続する書き込みデータが中位データであることを認識する。
コマンドシーケンス“０２ｈ−８０ｈ−Ａｄｄ（ＰＢ０）−Ｄａｔａ−１Ｘｈ”に並行して、ＮＡＮＤ型フラッシュメモリ２は、プレーンＰＢ１において、データラッチ回路ＸＤＬのデータをデータラッチ回路ＡＤＬに転送する処理を実行する。
同様に、メモリコントローラ３は、コマンドシーケンス“０２ｈ−８０ｈ−Ａｄｄ（ＰＢ１）−Ｄａｔａ−１Ｘｈ”（図１０のステップ“４”）、“０３ｈ−８０ｈ−Ａｄｄ（ＰＢ０）−Ｄａｔａ−１Ｘｈ”（図１０のステップ“５”）、及び“０３ｈ−８０ｈ−Ａｄｄ（ＰＢ１）−Ｄａｔａ−１０ｈ”（図１０のステップ“６”）を順に実行する。ＮＡＮＤ型フラッシュメモリ２は、これらコマンドシーケンスにそれぞれ並行して、データ転送処理“Ｘ２Ｂ（ＰＢ０）”、“Ｘ２Ｂ（ＰＢ１）”、及び“Ｘ２Ｃ（ＰＢ０）”を実行する。ＮＡＮＤ型フラッシュメモリ２は、連続するコマンド“０３ｈ”及びコマンド“８０ｈ”を受け取ると、後続する書き込みデータが上位データであることを認識する。
続いて、書き込み実行コマンド“１０ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ２は、信号Ｒ／Ｂｎを時間ｔＰＲＯＧだけローレベルにし、プログラム動作を実行する。具体的には、ＮＡＮＤ型フラッシュメモリ２は、プレーンＰＢ１において、データラッチ回路ＸＤＬからデータラッチ回路ＣＤＬへのデータ転送処理“Ｘ２Ｃ（ＰＢ１）”を実行する（図１０のステップ“７−１”）。この時点で、プレーンＰＢ０、ＰＢ０それぞれにおいて、３ページ分のデータがデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬに揃う。その後、ＮＡＮＤ型フラッシュメモリ２は、プレーンＰＢ０、ＰＢ１に対して、並行して、データを書き込む（図１０のステップ“７−２”）。
［１−２−２］ ステータスリード動作
次に、ＮＡＮＤ型フラッシュメモリ２のステータスを確認するステータスリード動作について説明する。
ＮＡＮＤ型フラッシュメモリ２は、データレジスタ２９のレディー／ビジー状態を示す信号Ｃａｃｈｅ−Ｒ／Ｂｎと、コアのレディー／ビジー状態を示す信号Ｔｒｕｅ−Ｒ／Ｂｎとを出力可能である。具体的には、信号Ｃａｃｈｅ−Ｒ／Ｂｎは、データラッチ回路ＸＤＬが動作している場合にビジー状態になる。すなわち、前述したチップ（ＮＡＮＤ型フラッシュメモリ２）の信号Ｒ／Ｂｎと同じ信号である。信号Ｔｒｕｅ−Ｒ／Ｂｎは、コアが動作している場合に、ビジー状態になる。コアには、メモリセルアレイ２０、及びセンスアンプユニット２８内のデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬが含まれる。チップ（ＮＡＮＤ型フラッシュメモリ２）の信号Ｒ／Ｂｎがレディーになると、メモリコントローラ３は、各種データ（コマンド、アドレス、及び書き込みデータなど）を、チップにインプット（送信）することが可能となる。
図１１は、コマンド“１Ｘｈ”の場合における信号Ｃａｃｈｅ−Ｒ／Ｂｎ及び信号Ｔｒｕｅ−Ｒ／Ｂｎのステータスを説明するコマンドシーケンスである。図１１には、図９の２回の転送コマンド“１Ｘｈ”に関するコマンドシーケンスを抽出して示している。
コマンド“１Ｘｈ”の場合、ＮＡＮＤ型フラッシュメモリ２は、信号Ｃａｃｈｅ−Ｒ／Ｂｎを、ショートビジー時間ｔＢＵＳＹ_１Ｘだけビジーにしてすぐにレディーを返す。信号Ｃａｃｈｅ−Ｒ／Ｂｎは、信号Ｒ／Ｂｎと同じように遷移する。データラッチ回路ＸＤＬが動作している場合でも信号Ｃａｃｈｅ−Ｒ／Ｂｎにレディーを返すことで、データラッチ回路ＸＤＬのデータをデータラッチ回路ＡＤＬ／ＢＤＬ／ＣＤＬに転送する処理と並行して、外部からコマンドシーケンスを受け付けることができる。信号Ｔｒｕｅ−Ｒ／Ｂｎは、データラッチ回路ＸＤＬからデータラッチ回路ＡＤＬへデータを転送する処理“Ｘ２Ａ”の期間もビジー状態となる。
メモリコントローラ３は、ステータスリードコマンド“７０ｈ”をＮＡＮＤ型フラッシュメモリ２に送信することで、ＮＡＮＤ型フラッシュメモリ２のステータスを確認する。すなわち、メモリコントローラ３は、ステータスリードコマンド“７０ｈ”を、ＮＡＮＤ型フラッシュメモリ２に発行する。ＮＡＮＤ型フラッシュメモリ２は、ステータスリードコマンド“７０ｈ”を受けると、ステータスデータをメモリコントローラ３に出力する。これにより、メモリコントローラ３は、ＮＡＮＤ型フラッシュメモリ２のステータスを確認することができる。ステータスデータには、信号Ｃａｃｈｅ−Ｒ／Ｂｎ及び信号Ｔｒｕｅ−Ｒ／Ｂｎが含まれる。
このように、本実施形態では、センスアンプユニット２８内のデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬが動作している期間は、信号Ｔｒｕｅ−Ｒ／Ｂｎがビジー状態となる。よって、コアが動作しているか否かを任意のタイミングで確認できる。以下の説明においても、信号Ｔｒｕｅ−Ｒ／Ｂｎのステータスは、図１１と同様である。
［１−３］ 第１実施形態の効果
２ビット以上のデータの書き込みを一括して実施する書き込み動作では、書き込みデータをデータラッチ回路ＸＤＬに転送する第１処理と、データラッチ回路ＸＤＬからデータラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬのいずれかにデータを転送する第２処理とを実行する。そして、これら第１処理及び第２処理が完了した後、データラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬのデータから書き込みレベルを確定して、メモリセルトランジスタへのプログラムを実行する。第１処理はデータイン中に実施され、第２処理はビジー状態中に実施される。すなわち、データラッチ回路ＸＤＬからデータラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬのいずれかにデータを転送する第２処理中は、次のコマンドを受け付けることができない。さらに、メモリセルトランジスタが記憶可能なビット数が増える、すなわち、センスアンプユニットに保持するページ数が増えるほど、データを転送する第２処理にかかる時間が長くなり、次のコマンドを受け付けることができない無駄な期間が長くなってしまう。
そこで、第１実施形態では、ＮＡＮＤ型フラッシュメモリ２は、第１プレーンに対して書き込みコマンド“８０ｈ”、アドレス“Ａｄｄ”、データ、及び転送コマンド“１Ｘｈ”からなるコマンドシーケンスを受信した後、時間ｔＢＵＳＹ_１Ｘだけショートビジー状態になり、ショートビジー中に、制御回路２４は、ＮＡＮＤ型フラッシュメモリ２のコア動作（ＡＤＬ／ＢＤＬ／ＣＤＬの転送動作）を開始するための制御信号をセットする。続いて、ＮＡＮＤ型フラッシュメモリ２は、第２プレーンに対するコマンドシーケンスを受け付ける処理と並行して、データラッチ回路ＸＤＬからデータラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬのいずれかにデータを転送するようにしている。すなわち、第２プレーンのコマンドシーケンスを受け付ける処理のバックグラウンドで、第１プレーンにおける第２転送処理を実行するようにしている。
従って第１実施形態によれば、書き込みデータをセンスアンプユニット２８にセットするデータイン動作において、データイン以外にかかる無駄な時間を短くすることができる。また、書き込み動作におけるデータイン以外の無駄な動作をバックグラウンドで処理することで、プログラムレイテンシーを改善することができる。結果として、書き込み動作にかかる時間を短くすることが可能である。
［２］ 第２実施形態
第２実施形態は、４プレーンＰＢ０〜ＰＢ３に対してインターリーブ処理を実行する例である。
［２−１］ データイン動作
図１２は、第２実施形態に係るデータイン動作を説明するコマンドシーケンスである。図１３は、図１２に示したデータイン動作におけるデータの流れを説明する模式図である。
メモリコントローラ３は、コマンドシーケンス“０１ｈ−８０ｈ−Ａｄｄ（ＰＢ０）−Ｄａｔａ−１１ｈ”を実行する（図１３のステップ“１”）。ＮＡＮＤ型フラッシュメモリ２は、コマンド“１１ｈ”を受信すると、例えば、信号Ｒ／Ｂｎを時間ｔＢＵＳＹ_１１だけローレベルにし、ショートビジー状態であることをメモリコントローラ３に通知する。なお、コマンド“１１ｈ”を受信した後、コア動作（ＡＤＬ／ＢＤＬ／ＣＤＬの転送動作）は行われないので、コマンド“１１ｈ”を受信した後にビジー信号を出力しないように構成してもよい。以下のコマンド“１１ｈ”後のビジー信号についても同様である。データインプットに応答して、ＮＡＮＤ型フラッシュメモリ２は、プレーンＰＢ０において、受信した書き込みデータをデータラッチ回路ＸＤＬに転送する。
続いて、メモリコントローラ３は、コマンドシーケンス“０１ｈ−８０ｈ−Ａｄｄ（ＰＢ１）−Ｄａｔａ−１Ｘｈ”を実行する（図１３のステップ“２”）。ＮＡＮＤ型フラッシュメモリ２は、コマンド“１Ｘｈ”を受信すると、信号Ｒ／Ｂｎを時間ｔＢＵＳＹ_１Ｘだけローレベルにし、ショートビジー状態であることをメモリコントローラ３に通知する。また、データインプットに応答して、ＮＡＮＤ型フラッシュメモリ２は、プレーンＰＢ１において、受信した書き込みデータをデータラッチ回路ＸＤＬに転送する。
続いて、メモリコントローラ３は、コマンドシーケンス“０１ｈ−８０ｈ−Ａｄｄ（ＰＢ２）−Ｄａｔａ−１１ｈ”を実行する（図１３のステップ“３”）。データインプットに応答して、ＮＡＮＤ型フラッシュメモリ２は、プレーンＰＢ２において、受信した書き込みデータをデータラッチ回路ＸＤＬに転送する。
前述したコマンドシーケンス“０１ｈ−８０ｈ−Ａｄｄ（ＰＢ２）−Ｄａｔａ−１１ｈ”に並行して、ＮＡＮＤ型フラッシュメモリ２は、プレーンＰＢ０及びＰＢ１のそれぞれにおいて、データラッチ回路ＸＤＬのデータをデータラッチ回路ＡＤＬに転送する処理を実行する。
続いて、メモリコントローラ３は、コマンドシーケンス“０１ｈ−８０ｈ−Ａｄｄ（ＰＢ３）−Ｄａｔａ−１Ｘｈ”、及び“０２ｈ−８０ｈ−Ａｄｄ（ＰＢ０）−Ｄａｔａ−１１ｈ”を実行する（図１３のステップ“４”及び“５”）。コマンドシーケンス“０２ｈ−８０ｈ−Ａｄｄ（ＰＢ０）−Ｄａｔａ−１１ｈ”に並行して、ＮＡＮＤ型フラッシュメモリ２は、プレーンＰＢ２及びＰＢ３のそれぞれにおいて、データラッチ回路ＸＤＬのデータをデータラッチ回路ＡＤＬに転送する処理を実行する。
続いて、メモリコントローラ３は、コマンドシーケンス“０２ｈ−８０ｈ−Ａｄｄ（ＰＢ１）−Ｄａｔａ−１Ｘｈ”（図１３のステップ“６”）を実行する。図１２の図示は省略するが、上記同様に、メモリコントローラ３は、“０２ｈ−８０ｈ−Ａｄｄ（ＰＢ２）−Ｄａｔａ−１１ｈ”（図１３のステップ“７”）、“０２ｈ−８０ｈ−Ａｄｄ（ＰＢ３）−Ｄａｔａ−１Ｘｈ”（図１３のステップ“８”）、“０３ｈ−８０ｈ−Ａｄｄ（ＰＢ０）−Ｄａｔａ−１１ｈ”（図１３のステップ“９”）、“０３ｈ−８０ｈ−Ａｄｄ（ＰＢ１）−Ｄａｔａ−１Ｘｈ”（図１３のステップ“１０”）、“０３ｈ−８０ｈ−Ａｄｄ（ＰＢ２）−Ｄａｔａ−１１ｈ”（図１３のステップ“１１”）、及び“０３ｈ−８０ｈ−Ａｄｄ（ＰＢ３）−Ｄａｔａ−１０ｈ”（図１３のステップ“１２”）を実行する。また、ステップ“７”、“９”、及び“１１”において、データラッチ回路ＸＤＬからデータラッチ回路ＢＤＬ（又はＣＤＬ）への転送処理がコマンドシーケンスと並行して実行される。
その後、コマンド“１０ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ２は、信号Ｒ／Ｂｎを時間ｔＰＲＯＧだけローレベルにし、プログラム動作を実行する。具体的には、ＮＡＮＤ型フラッシュメモリ２は、プレーンＰＢ２、ＰＢ３において、データラッチ回路ＸＤＬからデータラッチ回路ＣＤＬへのデータ転送処理を実行する（図１３のステップ“１３−１”）。この時点で、プレーンＰＢ０〜ＰＢ３それぞれにおいて、３ページ分のデータがデータラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬに揃う。その後、ＮＡＮＤ型フラッシュメモリ２は、プレーンＰＢ０〜ＰＢ３に対して、並行して、データを書き込む（図１３のステップ“１３−２”）。
［２−２］ 変形例
次に、変形例に係るデータイン動作について説明する。変形例は、転送コマンド“１Ｘｈ”を用いて、１プレーンずつデータラッチ回路の転送処理を行うようにしている。
図１４は、変形例に係るデータイン動作を説明するコマンドシーケンスである。図１５は、図１４に示したデータイン動作におけるデータの流れを説明する模式図である。なお、図１４には、図１５のステップ“６”までのコマンドシーケンスを示している。
メモリコントローラ３は、コマンドシーケンス“０１ｈ−８０ｈ−Ａｄｄ（ＰＢ０）−Ｄａｔａ−１Ｘｈ”（図１５のステップ“１”）、“０１ｈ−８０ｈ−Ａｄｄ（ＰＢ１）−Ｄａｔａ−１Ｘｈ”（図１５のステップ“２”）、“０１ｈ−８０ｈ−Ａｄｄ（ＰＢ２）−Ｄａｔａ−１Ｘｈ”（図１５のステップ“３”）、“０１ｈ−８０ｈ−Ａｄｄ（ＰＢ３）−Ｄａｔａ−１Ｘｈ”（図１５のステップ“４”）、“０２ｈ−８０ｈ−Ａｄｄ（ＰＢ０）−Ｄａｔａ−１Ｘｈ”（図１５のステップ“５”）、“０２ｈ−８０ｈ−Ａｄｄ（ＰＢ１）−Ｄａｔａ−１Ｘｈ”（図１５のステップ“６”）、“０２ｈ−８０ｈ−Ａｄｄ（ＰＢ２）−Ｄａｔａ−１Ｘｈ”（図１５のステップ“７”）、“０２ｈ−８０ｈ−Ａｄｄ（ＰＢ３）−Ｄａｔａ−１Ｘｈ”（図１５のステップ“８”）、“０３ｈ−８０ｈ−Ａｄｄ（ＰＢ０）−Ｄａｔａ−１Ｘｈ”（図１５のステップ“９”）、“０３ｈ−８０ｈ−Ａｄｄ（ＰＢ１）−Ｄａｔａ−１Ｘｈ”（図１５のステップ“１０”）、“０３ｈ−８０ｈ−Ａｄｄ（ＰＢ２）−Ｄａｔａ−１Ｘｈ”（図１５のステップ“１１”）、及び“０３ｈ−８０ｈ−Ａｄｄ（ＰＢ３）−Ｄａｔａ−１Ｘｈ”（図１５のステップ“１２”）を実行する。
そして、転送コマンド“１Ｘｈ”に応答して、ＮＡＮＤ型フラッシュメモリ２は、データラッチ回路ＸＤＬからデータラッチ回路ＡＤＬ、ＢＤＬ及びＣＤＬのいずれかへの転送処理をコマンドシーケンスと並行して実行する。
［２−３］ 第２実施形態の効果
以上詳述したように第２実施形態によれば、プレーンＰＢ０〜ＰＢ３に対してインターリーブ動作を実現できる。また、コマンドシーケンスを受け付ける処理に並行して、データラッチ回路ＸＤＬからデータラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬのいずれかにデータを転送する処理を実行することができる。また、さらに多くのプレーンに対してインターリーブ動作を行うことも可能である。
［３］ 第３実施形態
第３実施形態では、コマンドシーケンス間のショートビジー状態を無くし、ＮＡＮＤ型フラッシュメモリ２は、ショートビジーを出さずに、入力データをデータラッチ回路ＸＤＬに転送する動作と、コア動作（ＡＤＬ／ＢＤＬ／ＣＤＬの転送動作）とを、コマンドシーケンスを受け付ける処理のバックグラウンドで行うようにしている。図１６は、第３実施形態に係るデータイン動作を説明するコマンドシーケンスである。
メモリコントローラ３は、コマンドシーケンス“０１ｈ−８０ｈ−Ａｄｄ（ＰＢ０）−Ｄａｔａ−１Ｘｈ”を実行する。データインプットに応答して、ＮＡＮＤ型フラッシュメモリ２は、プレーンＰＢ０において、受信した書き込みデータをデータラッチ回路ＸＤＬに転送する。
続いて、メモリコントローラ３は、コマンドシーケンス“０１ｈ−８０ｈ−Ａｄｄ（ＰＢ１）−Ｄａｔａ−１Ｘｈ”を実行する。コマンドシーケンス“０１ｈ−８０ｈ−Ａｄｄ（ＰＢ１）−Ｄａｔａ−１Ｘｈ”に並行して、ＮＡＮＤ型フラッシュメモリ２は、プレーンＰＢ０において、ショートビジーを出さずに、コア動作（ＡＤＬ／ＢＤＬ／ＣＤＬの転送動作）を開始するための制御信号をセットし、データラッチ回路ＸＤＬのデータをデータラッチ回路ＡＤＬに転送する処理を実行する。また、データインプットに応答して、ＮＡＮＤ型フラッシュメモリ２は、プレーンＰＢ１において、受信した書き込みデータをデータラッチ回路ＸＤＬに転送する。
同様に、メモリコントローラ３は、コマンドシーケンス“０２ｈ−８０ｈ−Ａｄｄ（ＰＢ０）−Ｄａｔａ−１Ｘｈ”、“０２ｈ−８０ｈ−Ａｄｄ（ＰＢ１）−Ｄａｔａ−１Ｘｈ”、“０３ｈ−８０ｈ−Ａｄｄ（ＰＢ０）−Ｄａｔａ−１Ｘｈ”、及び“０３ｈ−８０ｈ−Ａｄｄ（ＰＢ１）−Ｄａｔａ−１０ｈ”を実行する。
ＮＡＮＤ型フラッシュメモリ２は、前述したコマンドシーケンスに並行して、ショートビジーを出さずに、コア動作（ＡＤＬ／ＢＤＬ／ＣＤＬの転送動作）を開始するための制御信号をセットし、データラッチ回路ＸＤＬからデータラッチ回路ＡＤＬ、ＢＤＬ、又はＣＤＬへの転送処理を実行する。
従って第３実施形態によれば、ショートビジーを出さずに、書き込みデータをデータラッチ回路ＸＤＬに転送する処理と、データラッチ回路ＸＤＬからデータラッチ回路ＡＤＬ、ＢＤＬ、又はＣＤＬへデータを転送する処理とを、コマンドシーケンスを受け付ける処理のバックグラウンドで実行することができる。
また、ＮＡＮＤ型フラッシュメモリ２は、コマンドシーケンス間でビジー信号を出力しない。これにより、データイン動作にかかる時間をより短くすることができる。なお、第３実施形態を第２実施形態に適用することも可能である。
［４］ その他の変形例
なお、上記実施形態では、１つのメモリセルトランジスタが３ビットのデータを記憶する場合を例に説明したが、これに限定されない。例えば、１つのメモリセルトランジスタは、２ビットのデータを記憶可能であってもよいし（ＭＬＣ：Multilevel Cell）、４ビット以上のデータを記憶可能であってもよい。このような実施例においても、上記実施形態で説明した各種動作を実現できる。
上記実施形態において、メモリセルにＭＯＮＯＳ膜を使用した場合を例に説明したが、これに限定されない。例えば、フローティングゲート型のメモリセルを用いてもよい。
メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
本明細書において、“接続”とは、電気的に接続されていることを示し、例えば、接続された２つの素子の間に、別の素子を介することを除外しない。
上記実施形態には、下記（１）〜（４）の変形例を適用できる。
（１）読み出し動作では、“Ａ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば０〜０.５５Ｖの間である。これに限定されることなく、０.１〜０.２４Ｖ、０.２１〜０.３１Ｖ、０.３１〜０.４Ｖ、０.４〜０.５Ｖ、０.５〜０.５５Ｖのいずれかの間にしてもよい。
“Ｂ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば１.５〜２.３Ｖの間である。これに限定されることなく、１.６５〜１.８Ｖ、１.８〜１.９５Ｖ、１.９５〜２.１Ｖ、２.１〜２.３Ｖのいずれかの間にしてもよい。
“Ｃ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば３.０Ｖ〜４.０Ｖの間である。これに限定されることなく、３.０〜３.２Ｖ、３.２〜３.４Ｖ、３.４〜３.５Ｖ、３.５〜３.６Ｖ、３.６〜４.０Ｖのいずれかの間にしてもよい。
読み出し動作の時間（ｔRead）としては、例えば２５〜３８μs、３８〜７０μs、７０〜８０μsの間にしてもよい。
（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作とを含む。プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３.７〜１４.３Ｖの間である。これに限定されることなく、例えば１３.７〜１４.０Ｖ、１４.０〜１４.６Ｖのいずれかの間にしてもよい。プログラム動作時に非選択のワード線に印加される電圧としては、例えば６.０〜７.３Ｖの間としてもよい。この場合に限定されることなく、例えば７.３〜８.４Ｖの間としても良く、６.０Ｖ以下としてもよい。
書き込み動作において、奇数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧とは、異なっていてもよい。書き込み動作において、非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）とした場合における、プログラム電圧のステップアップ幅としては、例えば０.５Ｖ程度が挙げられる。
書き込み動作の時間（ｔProg）としては、例えば１７００〜１８００μs、１８００〜１９００μs、１９００〜２０００μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、且つ上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０〜１３.６Ｖの間である。この場合に限定されることなく、例えば１３.６〜１４.８Ｖ、１４.８〜１９.０Ｖ、１９.０〜１９.８Ｖ、１９.８〜２１.０Ｖの間であってもよい。
消去動作の時間（ｔErase）としては、例えば３０００〜４０００μs、４０００〜５０００μs、４０００〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に、膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ又はＳｉＯＮ等の絶縁膜と、膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンには、Ｒｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜としては、ＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には、膜厚が３〜１０ｎｍの材料を介して、膜厚が３０〜７０ｎｍの制御電極が形成されている。ここで材料は、ＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極には、Ｗ等を用いることができる。また、メモリセル間には、エアギャップを形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２…ＮＡＮＤ型フラッシュメモリ、３…メモリコントローラ、１０…ホストインターフェース回路、１１…プロセッサ、１２…ＲＡＭ、１３…バッファメモリ、１４…ＮＡＮＤインターフェース回路、１５…ＥＣＣ回路、２０…メモリセルアレイ、２１…入出力回路、２２…ロジック制御回路、２３…レジスタ、２４…制御回路、２５…電圧生成回路、２６…ロウデコーダ、２７…カラムデコーダ、２８…センスアンプユニット、２９…データレジスタ、３０…ウェル領域、３１〜３３…配線層、３４…メモリホール、３５…半導体層、３６…ゲート絶縁膜、３７…電荷蓄積層、３８…ブロック絶縁膜、３９…金属配線層、４０，４３…拡散層、４１，４４…コンタクトプラグ、４２，４５…金属配線層

Claims (8)

  1. 第１及び第２メモリセルアレイをそれぞれが含み、前記第１及び第２メモリセルアレイの各々は、第１及び第２ビットからなる２ビットデータを記憶可能なメモリセルを含む、第１及び第２プレーンと、
    前記第１プレーンに対応して設けられ、外部から入力されかつデータ列からなるページを保持する第１ラッチ回路と、
    前記第１プレーンに対応して設けられ、前記第１ラッチ回路から転送されかつ第１ビットを含むページを保持する第２ラッチ回路と、
    前記第１プレーンに対応して設けられ、前記第１ラッチ回路から転送されかつ第２ビットを含むページを保持する第３ラッチ回路と、
    前記第２プレーンに対応して設けられ、外部から入力されたページを保持する第４ラッチ回路と、
    前記第２プレーンに対応して設けられ、前記第４ラッチ回路から転送されかつ第１ビットを含むページを保持する第５ラッチ回路と、
    前記第２プレーンに対応して設けられ、前記第４ラッチ回路から転送されかつ第２ビットを含むページを保持する第６ラッチ回路と、
    書き込み動作を制御する制御回路と
    を具備し、
    前記制御回路は、第１コマンド、アドレス、データ、及び第２コマンドを含む第１コマンドシーケンスを外部から受信する第１処理に並行して、前記第１ラッチ回路から前記第２ラッチ回路又は前記第３ラッチ回路へデータを転送する第２処理を実行する
    半導体記憶装置。
  2. 前記制御回路は、第２コマンドシーケンスを外部から受信する第３処理に並行して、前記第４ラッチ回路から前記第５ラッチ回路又は前記第６ラッチ回路へデータを転送する第４処理を実行する
    請求項１に記載の半導体記憶装置。
  3. 前記制御回路は、前記第１処理に並行して、外部から入力されたページを前記第１ラッチ回路に転送する
    請求項１に記載の半導体記憶装置。
  4. 前記制御回路は、前記第３処理に並行して、外部から入力されたページを前記第４ラッチ回路に転送する
    請求項２に記載の半導体記憶装置。
  5. 前記制御回路は、前記第２コマンドを受信した後、第１時間だけビジー信号を外部に送信し、
    前記第１時間は、前記第１ラッチ回路から前記第２ラッチ回路にデータを転送する第２時間より短い
    請求項１乃至４のいずれかに記載の半導体記憶装置。
  6. 前記制御回路は、前記第２コマンドを受信した後、ビジー信号を外部に出力しない
    請求項１乃至４のいずれかに記載の半導体記憶装置。
  7. 前記制御回路は、前記第２及び第３ラッチ回路に保持されたデータと、前記第５及び第６ラッチ回路に保持されたデータとを用いて、前記第１及び第２プレーンに並行して書き込み動作を実行する
    請求項１乃至６のいずれかに記載の半導体記憶装置。
  8. 半導体記憶装置と、
    前記半導体記憶装置を制御するメモリコントローラと
    を具備し、
    前記半導体記憶装置は、
    第１及び第２メモリセルアレイをそれぞれが含み、前記第１及び第２メモリセルアレイの各々は、第１及び第２ビットからなる２ビットデータを記憶可能なメモリセルを含む、第１及び第２プレーンと、
    前記第１プレーンに対応して設けられ、前記メモリコントローラから入力されかつデータ列からなるページを保持する第１ラッチ回路と、
    前記第１プレーンに対応して設けられ、前記第１ラッチ回路から転送されかつ第１ビットを含むページを保持する第２ラッチ回路と、
    前記第１プレーンに対応して設けられ、前記第１ラッチ回路から転送されかつ第２ビットを含むページを保持する第３ラッチ回路と、
    前記第２プレーンに対応して設けられ、前記メモリコントローラから入力されたページを保持する第４ラッチ回路と、
    前記第２プレーンに対応して設けられ、前記第４ラッチ回路から転送されかつ第１ビットを含むページを保持する第５ラッチ回路と、
    前記第２プレーンに対応して設けられ、前記第４ラッチ回路から転送されかつ第２ビットを含むページを保持する第６ラッチ回路と、
    書き込み動作を制御する制御回路と
    を含み、
    前記メモリコントローラは、第１コマンド、アドレス、データ、及び第２コマンドを含むコマンドシーケンスを前記半導体記憶装置に送信し、
    前記制御回路は、前記コマンドシーケンスを前記メモリコントローラから受信する第１処理に並行して、前記第１ラッチ回路から前記第２ラッチ回路又は前記第３ラッチ回路へデータを転送する第２処理を実行する
    メモリシステム。
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