JP6581019B2 - 半導体記憶装置 - Google Patents
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Description
本実施形態に係る半導体記憶装置は、データを電気的に書き換え可能な不揮発性半導体メモリであり、以下の実施形態では、半導体記憶装置としてNAND型フラッシュメモリを例に挙げて説明する。
図1は、本実施形態に係るNAND型フラッシュメモリ10のブロック図である。NAND型フラッシュメモリ10は、メモリセルアレイ11、ロウデコーダ12、カラムデコーダ13、センスアンプ部14、データキャッシュ(データラッチ回路)15、コアドライバ16、電圧発生回路17、入出力回路18、アドレスレジスタ19、コントローラ20、及びステータスレジスタ21を備える。
図2は、メモリセルアレイ11のブロック図である。メモリセルアレイ11は、複数のブロックBLK(BLK0、BLK1、BLK2、・・・)を備える。複数のブロックBLKの各々は、複数のストリングユニットSU(SU0、SU1、SU2、・・・)を備える。複数のストリングユニットSUの各々は、複数のNANDストリング22を備える。メモリセルアレイ11内のブロック数、1つのブロックBLK内のストリングユニット数、及び1つのストリングユニットSU内のNANDストリング数はそれぞれ、任意に設定可能である。
次に、センスアンプ部14及びデータキャッシュ15の構成について説明する。図6は、センスアンプ部14及びデータキャッシュ15のブロック図である。
次に、センスアンプ部14の構成について説明する。図7は、センスアンプ部14の回路図である。
メモリセルにデータを書き込む場合、コントローラ20は、以下のような制御信号を生成する。まず、コントローラ20は、信号STBをハイレベル(以下、“H”レベルと記す)、リセット信号RSTを一旦、“H”レベルとして、キャッシュSDLをリセットする。これにより、キャッシュSDLの信号LATが“H”レベル、信号INVがローレベル(以下、“L”レベルと記す)となる。
メモリセルからデータを読み出す場合、コントローラ20は、以下のような制御信号を生成する。まず、コントローラ20は、リセット信号RSTを一旦、“H”レベルとして、キャッシュSDLをリセットする。これにより、キャッシュSDLの信号LATが“H”レベル、信号INVが“L”レベルとなる。
次に、ロウデコーダ12の構成について説明する。図8は、ロウデコーダ12の回路図である。ロウデコーダ12は、ブロックデコーダ70、及び複数の転送ゲートを備える。
選択ゲート線SGSBは、ソース側の複数の選択トランジスタのうち最下層の選択トランジスタに接続される。選択ゲート線SGSB(及びそれに接続される選択トランジスタ)は、NANDストリング22(具体的には、ピラー状の半導体層35)の抵抗を低減する機能を有する。選択ブロックにおいて、選択ゲート線SGSBに接続される選択トランジスタは、オンされる。書き込み動作、読み出し動作、及び消去動作におけるNANDストリング22の電圧設定は、選択ゲート線SGSを用いて行われる。
まず、ブロック選択動作について説明する。図9は、ブロック選択動作を説明する模式図である。
図10は、ABL方式におけるNAND型フラッシュメモリ10の読み出し動作を説明するタイミングチャートである。なお、図10において、時刻t1〜t2の期間は、ブーストされたチャネル電圧を低減するための読み出し準備期間、時刻t2〜t3の期間は、プリチャージ期間、時刻t3〜t4の期間は、メモリセルのデータを判定するための読み出し期間である。
図11は、比較例に係る読み出し動作を説明するタイミングチャートである。比較例では、時刻t2において、コントローラ20は、非選択SGDに接地電圧Vssを印加する。これにより、非選択NANDストリングにおいて、選択トランジスタST1がオフする。比較例では、非選択SGDとこれに隣接するワード線との電圧差大きくなっている。
図13は、ビット線シールド方式におけるNAND型フラッシュメモリ10の読み出し動作を説明するタイミングチャートである。ビット線シールド方式では、偶数ビット線からデータを読み出す場合は、奇数ビット線には、接地電圧Vssが印加され、一方、奇数ビット線からデータを読み出す場合は、偶数ビット線には、接地電圧Vssが印加される。以下では、ABL方式と異なる動作のみを説明する。
図14は、比較例に係る読み出し動作を説明するタイミングチャートである。比較例では、時刻t2において、コントローラ20は、非選択SGD、選択SGS、及び非選択SGSに接地電圧Vssを印加する。これにより、非選択NANDストリングにおいて、選択トランジスタST1がオフする。また、選択NANDストリング及び非選択NANDストリングにおいて、選択トランジスタST2がオフする。
例えば、選択ゲート線SGDの隣にダミーセル(メモリセルでも同様)が配置されているものとする。選択ゲート線SGDの隣のダミーセルがリードディスターブを受ける回数は、通常のメモリセルに比べてワード線WLの数だけ多くなるので、通常のメモリセルのディスターブは許容範囲に収まっても、ダミーセルはよりディスターブを受ける。ダミーセルの閾値がセル電流(読み出し時にNANDストリングに流れる電流)に影響するレベルまで上がると、読み出し動作に影響を与える。
1つのメモリセルトランジスタMTが2ビットデータを保持する場合、その閾値電圧は、保持データに応じて4種類のレベルのいずれかを取る。4種類のレベルを低い方から順に、消去レベル、Aレベル、Bレベル、及びCレベルとした場合、Aレベルの読み出し動作時に選択ワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V,0.21V〜0.31V,0.31V〜0.4V,0.4V〜0.5V,0.5V〜0.55V等のいずれかの間であっても良い。Bレベルの読み出し時に選択ワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V,1.8V〜1.95V,1.95V〜2.1V,2.1V〜2.3V等のいずれかの間であっても良い。Cレベルの読み出し動作時に選択ワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V,3.2V〜3.4V,3.4V〜3.5V,3.5V〜3.6V,3.6V〜4.0V等のいずれかの間であっても良い。読み出し動作の時間(tR)としては、例えば25μs〜38μs,38μs〜70μs,70μs〜80μs等のいずれかの間であって良い。
Claims (7)
- 複数のメモリストリングを備え、前記複数のメモリストリングの各々は、第1及び第2選択トランジスタと、前記第1及び第2選択トランジスタの間に直列接続されかつ積層された複数のメモリセルとを備える、メモリセルアレイと、
前記複数のメモリセルにそれぞれ接続された複数のワード線と、
複数の第1選択トランジスタに共通接続されたビット線と、
前記複数の第1選択トランジスタのゲートにそれぞれ接続された複数の第1選択ゲート線と、
複数の第2選択トランジスタのゲートにそれぞれ接続された複数の第2選択ゲート線と、
前記複数の第2選択トランジスタに共通接続されたソース線と
を具備し、
読み出し動作は、第1期間と、前記第1期間に続く第2期間とを含み、
前記第1期間及び前記第2期間において、前記ソース線に、接地電圧より高い第1電圧が印加され、
前記第1期間及び前記第2期間において、選択されたメモリストリングに接続された第1及び第2選択ゲート線に、前記第1及び第2選択トランジスタをオン状態とする第2電圧が印加され、
前記第1期間において、非選択のメモリストリングに接続された第1選択ゲート線に、前記第2電圧が印加され、
前記第2期間において、前記非選択のメモリストリングに接続された第1選択ゲート線に、前記接地電圧より高く、かつ前記第1電圧に前記第1選択トランジスタの閾値を加えた電圧以下である第3電圧が印加され、
前記第2期間において、前記ビット線に、前記第1電圧及び前記第3電圧より高い第4電圧が印加され、選択されたワード線に、読み出し電圧が印加される
ことを特徴とする半導体記憶装置。 - 前記第3電圧は、前記第1電圧と同じであることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1期間及び前記第2期間において、前記非選択のメモリストリングに接続された第2選択ゲート線に、前記第2電圧が印加されることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記第1期間において、前記非選択のメモリストリングに接続された第2選択ゲート線に、前記第2電圧が印加され、
前記第2期間において、前記非選択のメモリストリングに接続された第2選択ゲート線に、前記第3電圧が印加され、
前記読み出し動作の前記第2期間に続く第3期間において、前記非選択のメモリストリングに接続された第2選択ゲート線に、前記第2電圧が印加されることを特徴とする請求項1又は2に記載の半導体記憶装置。 - 前記第1期間において、非選択のワード線に、メモリセルをオン状態とする第5電圧が印加されることを特徴とする請求項1乃至4のいずれかに記載の半導体記憶装置。
- 前記第1期間において、前記ビット線に前記第1電圧が印加され、又は前記ビット線がフローティング状態にされることを特徴とする請求項1乃至5のいずれかに記載の半導体記憶装置。
- 前記複数の第2選択ゲート線は、1本の第2選択ゲート線として共有されることを特徴とする請求項1乃至6のいずれかに記載の半導体記憶装置。
Priority Applications (18)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016040290A JP6581019B2 (ja) | 2016-03-02 | 2016-03-02 | 半導体記憶装置 |
TW109130735A TWI758853B (zh) | 2016-03-02 | 2016-06-28 | 半導體記憶裝置 |
TW107117025A TWI707341B (zh) | 2016-03-02 | 2016-06-28 | 半導體記憶裝置 |
TW106116788A TWI633549B (zh) | 2016-03-02 | 2016-06-28 | Semiconductor memory device |
TW112130031A TW202347339A (zh) | 2016-03-02 | 2016-06-28 | 半導體記憶裝置 |
TW111104672A TWI815303B (zh) | 2016-03-02 | 2016-06-28 | 半導體記憶裝置 |
TW105120352A TWI594240B (zh) | 2016-03-02 | 2016-06-28 | Semiconductor memory device |
CN202011112387.1A CN112242168A (zh) | 2016-03-02 | 2016-07-20 | 半导体存储装置 |
CN201610575979.4A CN107170746B (zh) | 2016-03-02 | 2016-07-20 | 半导体存储装置 |
US15/231,715 US9666296B1 (en) | 2016-03-02 | 2016-08-08 | Semiconductor memory device |
US15/498,029 US10008269B2 (en) | 2016-03-02 | 2017-04-26 | Semiconductor memory device |
RU2018115375A RU2018115375A (ru) | 2016-03-02 | 2018-04-25 | Способ, компьютер, транспортное средство и компьютерный программный продукт для обнаружения объекта в слепой зоне |
US15/977,543 US10418104B2 (en) | 2016-03-02 | 2018-05-11 | Semiconductor memory device |
US16/540,529 US10706931B2 (en) | 2016-03-02 | 2019-08-14 | Semiconductor memory device |
US16/883,591 US11176998B2 (en) | 2016-03-02 | 2020-05-26 | Semiconductor memory device |
US17/502,573 US11568936B2 (en) | 2016-03-02 | 2021-10-15 | Semiconductor memory device |
US18/080,524 US11875851B2 (en) | 2016-03-02 | 2022-12-13 | Semiconductor memory device |
US18/524,458 US20240096419A1 (en) | 2016-03-02 | 2023-11-30 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016040290A JP6581019B2 (ja) | 2016-03-02 | 2016-03-02 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017157260A JP2017157260A (ja) | 2017-09-07 |
JP6581019B2 true JP6581019B2 (ja) | 2019-09-25 |
Family
ID=58738636
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016040290A Active JP6581019B2 (ja) | 2016-03-02 | 2016-03-02 | 半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (8) | US9666296B1 (ja) |
JP (1) | JP6581019B2 (ja) |
CN (2) | CN107170746B (ja) |
RU (1) | RU2018115375A (ja) |
TW (6) | TWI707341B (ja) |
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-
2016
- 2016-03-02 JP JP2016040290A patent/JP6581019B2/ja active Active
- 2016-06-28 TW TW107117025A patent/TWI707341B/zh active
- 2016-06-28 TW TW111104672A patent/TWI815303B/zh active
- 2016-06-28 TW TW112130031A patent/TW202347339A/zh unknown
- 2016-06-28 TW TW106116788A patent/TWI633549B/zh active
- 2016-06-28 TW TW109130735A patent/TWI758853B/zh active
- 2016-06-28 TW TW105120352A patent/TWI594240B/zh active
- 2016-07-20 CN CN201610575979.4A patent/CN107170746B/zh active Active
- 2016-07-20 CN CN202011112387.1A patent/CN112242168A/zh active Pending
- 2016-08-08 US US15/231,715 patent/US9666296B1/en active Active
-
2017
- 2017-04-26 US US15/498,029 patent/US10008269B2/en active Active
-
2018
- 2018-04-25 RU RU2018115375A patent/RU2018115375A/ru not_active Application Discontinuation
- 2018-05-11 US US15/977,543 patent/US10418104B2/en active Active
-
2019
- 2019-08-14 US US16/540,529 patent/US10706931B2/en active Active
-
2020
- 2020-05-26 US US16/883,591 patent/US11176998B2/en active Active
-
2021
- 2021-10-15 US US17/502,573 patent/US11568936B2/en active Active
-
2022
- 2022-12-13 US US18/080,524 patent/US11875851B2/en active Active
-
2023
- 2023-11-30 US US18/524,458 patent/US20240096419A1/en active Pending
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---|---|
RU2018115375A (ru) | 2019-10-25 |
CN107170746A (zh) | 2017-09-15 |
TWI633549B (zh) | 2018-08-21 |
US20220036951A1 (en) | 2022-02-03 |
TW201830401A (zh) | 2018-08-16 |
US10008269B2 (en) | 2018-06-26 |
TWI815303B (zh) | 2023-09-11 |
US20190371403A1 (en) | 2019-12-05 |
US11568936B2 (en) | 2023-01-31 |
US11176998B2 (en) | 2021-11-16 |
US11875851B2 (en) | 2024-01-16 |
US20180261289A1 (en) | 2018-09-13 |
TW201810273A (zh) | 2018-03-16 |
JP2017157260A (ja) | 2017-09-07 |
TWI707341B (zh) | 2020-10-11 |
US20200286560A1 (en) | 2020-09-10 |
CN112242168A (zh) | 2021-01-19 |
US10706931B2 (en) | 2020-07-07 |
TWI758853B (zh) | 2022-03-21 |
TW202127453A (zh) | 2021-07-16 |
TW201801086A (zh) | 2018-01-01 |
US20230113054A1 (en) | 2023-04-13 |
US10418104B2 (en) | 2019-09-17 |
CN107170746B (zh) | 2020-11-06 |
TWI594240B (zh) | 2017-08-01 |
US20240096419A1 (en) | 2024-03-21 |
US9666296B1 (en) | 2017-05-30 |
TW202347339A (zh) | 2023-12-01 |
US20170256316A1 (en) | 2017-09-07 |
TW202236283A (zh) | 2022-09-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20170525 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180201 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180831 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20181122 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190108 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190214 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190730 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190829 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6581019 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |