JP2021012752A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置の読み出し動作を高速化すること。【解決手段】実施形態の半導体記憶装置は、ビット線とソース線との間に接続されたメモリセルと、メモリセルのゲートに接続されたワード線と、読み出し動作を実行するコントローラと、を含む。読み出し動作においてコントローラは、ワード線ＷＬselに第１読み出し電圧ＮＲと第２読み出し電圧ＢＲとを印加し、第１読み出し電圧が印加されている第１時刻と第２読み出し電圧が印加されている第２時刻とのそれぞれにおいてデータを読み出す。コントローラは、第１時刻と第２時刻とのそれぞれにおいて、ソース線に第１電圧Ｖsrcを印加し、ワード線に第１読み出し電圧を印加している間且つ第１時刻よりも前にソース線に第１電圧よりも高い第２電圧を印加し、ワード線に第２読み出し電圧を印加している間且つ第２時刻よりも前にソース線に第１電圧よりも低い第３電圧を印加する。【選択図】図１４

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
特開２０１９−０５３７９７号公報
半導体記憶装置の読み出し動作を高速化すること。
実施形態の半導体記憶装置は、ビット線と、ソース線と、ビット線とソース線との間に接続されたメモリセルと、メモリセルのゲートに接続されたワード線と、読み出し動作を実行するコントローラと、を含む。読み出し動作においてコントローラは、ワード線に第１読み出し電圧と第２読み出し電圧とを印加し、第１読み出し電圧が印加されている第１時刻と第２読み出し電圧が印加されている第２時刻とのそれぞれにおいてデータを読み出す。コントローラは、第１時刻と第２時刻とのそれぞれにおいて、ソース線に第１電圧を印加し、ワード線に第１読み出し電圧を印加している間且つ第１時刻よりも前にソース線に第１電圧よりも高い第２電圧を印加し、ワード線に第２読み出し電圧を印加している間且つ第２時刻よりも前にソース線に第１電圧よりも低い第３電圧を印加する。
第１実施形態に係る半導体記憶装置の構成例を示すブロック図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置が備えるロウデコーダモジュールの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置が備えるセンスアンプモジュールの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置が備えるセンスアンプモジュールに含まれたセンスアンプユニットの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイのセル領域における詳細な平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイのセル領域における断面構造の一例を示す、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図。 第１実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図８のＩＸ−ＩＸ線に沿った断面図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図１０のＸＩ−ＸＩ線に沿った断面図。 第１実施形態に係る半導体記憶装置におけるメモリセルトランジスタに適用されるデータの割り付けの一例を示す図。 第１実施形態に係る半導体記憶装置の読み出し動作におけるキック動作の設定の一例を示すテーブル。 第１実施形態に係る半導体記憶装置における読み出し動作の一例を示すタイミングチャート。 第１実施形態に係る半導体記憶装置における隣り合う２つのステート間のフェイルビットの一例を示す閾値分布図。 第１実施形態に係る半導体記憶装置におけるメモリセルトランジスタの閾値電圧の分布の一例を示す閾値分布図。 第２実施形態に係る半導体記憶装置の読み出し動作におけるキック動作の設定の一例を示すテーブル。 第２実施形態に係る半導体記憶装置における読み出し動作の一例を示すタイミングチャート。 第３実施形態に係る半導体記憶装置における読み出し電圧の設定の一例を示す閾値分布図。 第３実施形態に係る半導体記憶装置の読み出し動作におけるキック動作の設定の一例を示すテーブル。 第３実施形態に係る半導体記憶装置におけるメモリセルトランジスタの閾値電圧と実質的な読み出し電圧の一例とを示す閾値分布図。 第４実施形態に係る半導体記憶装置における読み出し動作の一例を示すタイミングチャート。 第４実施形態に係る半導体記憶装置における読み出し動作の一例を示すタイミングチャート。 第１実施形態の第１変形例に係る半導体記憶装置のキック動作におけるＢＬＣ及びＣＥＬＳＲＣの動作タイミングの一例を示すタイミングチャート。 第１実施形態の第２変形例に係る半導体記憶装置の読み出し動作におけるキック動作の設定の一例を示すテーブル。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合を含み、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］半導体記憶装置１の回路構成
（メモリセルアレイ１０の回路構成について）
図２は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。同一のブロックＢＬＫに含まれた選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＣＥＬＳＲＣは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でも良い。
（ロウデコーダモジュール１５の回路構成について）
図３は、第１実施形態に係る半導体記憶装置１の備えるロウデコーダモジュール１５の回路構成の一例を示している。図３に示すように、ロウデコーダモジュール１５は、例えば信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ、ＵＳＧＤ、及びＵＳＧＳを介してドライバモジュール１４に接続される。
以下に、ブロックＢＬＫ０に対応するロウデコーダＲＤ０に着目して、ロウデコーダＲＤの詳細な回路構成について説明する。ロウデコーダＲＤは、例えばブロックデコーダＢＤ、転送ゲート線ＴＧ及びｂＴＧ、並びにトランジスタＴＲ０〜ＴＲ１７を含んでいる。
ブロックデコーダＢＤは、ブロックアドレスＢＡｄをデコードする。そして、ブロックデコーダＢＤは、デコード結果に基づいて転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。転送ゲート線ＴＧに印加される電圧と転送ゲート線ｂＴＧに印加される電圧とは、相補的な関係にある。言い換えると、転送ゲート線ＴＧｂには、転送ゲート線ＴＧの反転信号が入力される。
トランジスタＴＲ０〜ＴＲ１７のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタである。トランジスタＴＲ０〜ＴＲ１２のそれぞれのゲートは、転送ゲート線ＴＧに共通接続される。トランジスタＴＲ１３〜ＴＲ１７のそれぞれのゲートは、転送ゲート線ｂＴＧに共通接続される。また、各トランジスタＴＲは、ドライバモジュール１４から配線された信号線と、対応するブロックＢＬＫに設けられた配線との間に接続される。
具体的には、トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続される。トランジスタＴＲ０のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１〜ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０〜ＣＧ７に接続される。トランジスタＴＲ１〜ＴＲ８のそれぞれのソースは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。トランジスタＴＲ９〜ＴＲ１２のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続される。トランジスタＴＲ９〜ＴＲ１２のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。トランジスタＴＲ１３のドレインは、信号線ＵＳＧＳに接続される。トランジスタＴＲ１３のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１４〜ＴＲ１７のそれぞれのドレインは、信号線ＵＳＧＤに共通接続される。トランジスタＴＲ１４〜ＴＲ１７のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。
例えば、信号線ＣＧ０〜ＣＧ７はグローバルワード線として機能し、ワード線ＷＬ０〜ＷＬ７はローカルワード線として機能する。また、信号線ＳＧＤＤ０〜ＳＧＤＤ３、及びＳＧＳＤはグローバル転送ゲート線として機能し、選択ゲート線ＳＧＤ０〜ＳＧＤ３、及びＳＧＳはローカル転送ゲート線として機能する。
以上の構成によりロウデコーダモジュール１５は、ブロックＢＬＫを選択することが出来る。具体的には、各種動作時において、選択されたブロックＢＬＫに対応するブロックデコーダＢＤが、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加し、非選択のブロックＢＬＫに対応するブロックデコーダＢＤが、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。
尚、以上で説明したロウデコーダモジュール１５の回路構成はあくまで一例であり、適宜変更され得る。例えば、ロウデコーダモジュール１５が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられる配線の本数に基づいた個数に設計され得る。
（センスアンプモジュール１６の回路構成について）
図４は、第１実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１６の回路構成の一例を示している。図４に示すように、各センスアンプユニットＳＡＵは、例えばビット線接続部ＢＬＨＵ、センスアンプ部ＳＡ、論理回路ＬＣ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬを含んでいる。
ビット線接続部ＢＬＨＵは、関連付けられたビット線ＢＬとセンスアンプ部ＳＡとの間に接続された高耐圧のトランジスタを含む。センスアンプ部ＳＡ、論理回路ＬＣ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬは、バスＬＢＵＳに共通接続される。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬは、互いにデータを送受信することが出来る。
各センスアンプ部ＳＡには、例えばシーケンサ１３によって生成された制御信号ＳＴＢが入力される。そして、センスアンプ部ＳＡは、制御信号ＳＴＢがアサートされたタイミングに基づいて、関連付けられたビット線ＢＬに読み出されたデータが“０”であるか“１”であるかを判定する。つまり、センスアンプ部ＳＡは、ビット線ＢＬの電圧に基づいて、選択されたメモリセルの記憶するデータを判定する。
論理回路ＬＣは、共通のバスＬＢＵＳに接続されたラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬに保持されたデータを用いて様々な論理演算を実行する。具体的には、論理回路ＬＣは、２個のラッチ回路に保持されたデータを用いて、ＡＮＤ演算、ＯＲ演算、ＮＡＮＤ演算、ＮＯＲ演算、ＥＸＮＯＲ演算等を実行することが出来る。
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬのそれぞれは、データを一時的に保持する。ラッチ回路ＸＤＬは、半導体記憶装置１の入出力回路とセンスアンプユニットＳＡＵとの間のデータＤＡＴの入出力に使用される。また、ラッチ回路ＸＤＬは、例えば半導体記憶装置１のキャッシュメモリとしても使用され得る。半導体記憶装置１は、少なくともラッチ回路ＸＤＬが空いていればレディ状態になることが出来る。
図５は、第１実施形態に係る半導体記憶装置１におけるセンスアンプユニットＳＡＵの回路構成の一例を示している。図５に示すように、例えば、センスアンプ部ＳＡはトランジスタ２０〜２７並びにキャパシタ２８を含み、ビット線接続部ＢＬＨＵはトランジスタ２９を含んでいる。トランジスタ２０は、Ｐ型のＭＯＳトランジスタである。トランジスタ２１〜２７のそれぞれは、Ｎ型のＭＯＳトランジスタである。トランジスタ２９は、トランジスタ２０〜２７のそれぞれよりも高耐圧なＮ型のＭＯＳトランジスタである。
トランジスタ２０のソースは、電源線に接続される。トランジスタ２０のドレインは、ノードＮＤ１に接続される。トランジスタ２０のゲートは、例えばラッチ回路ＳＤＬ内のノードＳＩＮＶに接続される。トランジスタ２１のドレインは、ノードＮＤ１に接続される。トランジスタ２１のソースは、ノードＮＤ２に接続される。トランジスタ２１のゲートには、制御信号ＢＬＸが入力される。トランジスタ２２のドレインは、ノードＮＤ１に接続される。トランジスタ２２のソースは、ノードＳＥＮに接続される。トランジスタ２２のゲートには、制御信号ＨＬＬが入力される。
トランジスタ２３のドレインは、ノードＳＥＮに接続される。トランジスタ２３のソースは、ノードＮＤ２に接続される。トランジスタ２３のゲートには、制御信号ＸＸＬが入力される。トランジスタ２４のドレインは、ノードＮＤ２に接続される。トランジスタ２４のゲートには、制御信号ＢＬＣが入力される。トランジスタ２５のドレインは、ノードＮＤ２に接続される。トランジスタ２５のソースは、ノードＳＲＣに接続される。トランジスタ２５のゲートは、例えばラッチ回路ＳＤＬ内のノードＳＩＮＶに接続される。
トランジスタ２６のソースは、接地される。トランジスタ２６のゲートは、ノードＳＥＮに接続される。トランジスタ２７のドレインは、バスＬＢＵＳに接続される。トランジスタ２７のソースは、トランジスタ２６のドレインに接続される。トランジスタ２７のゲートには、制御信号ＳＴＢが入力される。キャパシタ２８の一方電極は、ノードＳＥＮに接続される。キャパシタ２８の他方電極には、クロックＣＬＫが入力される。
トランジスタ２９のドレインは、トランジスタ２４のソースに接続される。トランジスタ２９のソースは、ビット線ＢＬに接続される。トランジスタ２９のゲートには、制御信号ＢＬＳが入力される。
ラッチ回路ＳＤＬは、例えばインバータ６０及び６１、並びにｎチャネルＭＯＳトランジスタ６２及び６３を含んでいる。インバータ６０の入力ノードはノードＳＬＡＴに接続され、インバータ６０の出力ノードはノードＳＩＮＶに接続される。インバータ６１の入力ノードはノードＳＩＮＶに接続され、インバータ６１の出力ノードはノードＳＬＡＴに接続される。トランジスタ６２の一端はノードＳＩＮＶに接続され、トランジスタ６２の他端はバスＬＢＵＳに接続され、トランジスタ６２のゲートには制御信号ＳＴＩが入力される。トランジスタ６３の一端はノードＳＬＡＴに接続され、トランジスタ６３の他端はバスＬＢＵＳに接続され、トランジスタ６３のゲートには制御信号ＳＴＬが入力される。例えば、ノードＳＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当し、ノードＳＩＮＶにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データに相当する。
ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様である。例えば、ラッチ回路ＡＤＬは、ノードＡＬＡＴにおいてデータを保持し、ノードＡＩＮＶにおいてその反転データを保持する。また、例えば、ラッチ回路ＡＤＬのトランジスタ６２のゲートには制御信号ＡＴＩが入力され、ラッチ回路ＡＤＬのトランジスタ６３のゲートには制御信号ＡＴＬが入力される。ラッチ回路ＢＤＬ、ＣＤＬ、ＤＤＬ及びＸＤＬの説明は省略する。
以上で説明したセンスアンプユニットＳＡＵの回路構成において、トランジスタ２０のソースに接続された電源線には、例えば電源電圧ＶＤＤが印加される。ノードＳＲＣには、例えば接地電圧ＶＳＳが印加される。制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、及びＢＬＳ、並びにクロックＣＬＫのそれぞれは、例えばシーケンサ１３によって生成される。
尚、第１実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１６は、以上で説明した回路構成に限定されない。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのセルユニットＣＵが記憶するページ数に基づいて適宜変更され得る。センスアンプユニットＳＡＵ内の論理回路ＬＣは、センスアンプユニットＳＡＵ内のラッチ回路のみで論理演算を実行することが可能であれば省略されても良い。
［１−１−３］半導体記憶装置１の構造
以下に、実施形態における半導体記憶装置１の構造の一例について説明する。
尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体層として用いる半導体基板の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。本明細書では、図を見易くするために配線、コンタクト等の構成要素が適宜省略されている。
（メモリセルアレイ１０の平面レイアウトについて）
図６は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例であり、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０〜ＳＵ３）に対応する領域を抽出して示している。図６に示すように、メモリセルアレイ１０は、複数のスリットＳＬＴを含んでいる。また、メモリセルアレイ１０の平面レイアウトは、例えばＸ方向において、複数のセル領域ＣＡと、引出領域ＨＡとに分割される。
複数のスリットＳＬＴは、それぞれがＸ方向に沿って延伸して設けられ、Ｘ方向においてメモリセルアレイ１０の領域を横切っている。また、複数のスリットＳＬＴは、Ｙ方向に配列している。スリットＳＬＴは、内部に絶縁部材及び導電部材が埋め込まれた構造を有し、同じ配線層に設けられ且つ当該スリットＳＬＴを介して隣り合う導電体層間を分断している。具体的には、スリットＳＬＴは、例えばワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の配線層を分断している。
セル領域ＣＡは、ＮＡＮＤストリングＮＳが形成される領域である。引出領域ＨＡは、ＮＡＮＤストリングＮＳに接続されたワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤとロウデコーダモジュール１５との間を電気的に接続するためのコンタクトが形成される領域である。引出領域ＨＡは、例えばメモリセルアレイ１０のＸ方向における一方側に配置され、セル領域ＣＡと隣り合っている。本明細書では、セル領域ＣＡ内で、引出領域ＨＡとの距離が近い部分のことを“近端（Ｎｅａｒ）”、引出領域ＨＡとの距離が遠い部分のことを“遠端（Ｆａｒ）”と呼び、以下の説明に用いる。
以上で説明した実施形態におけるメモリセルアレイ１０の平面レイアウトでは、スリットＳＬＴによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。つまり、本例では、各々がＸ方向に延伸したストリングユニットＳＵ０〜ＳＵ３が、Ｙ方向に配列している。そして、メモリセルアレイ１０には、例えば図６に示されたレイアウトがＹ方向に繰り返し配置される。
（セル領域ＣＡにおけるメモリセルアレイ１０の構造について）
図７は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のセル領域ＣＡにおける詳細な平面レイアウトの一例を示し、１つのストリングユニットＳＵに対応する領域の一部を抽出して示している。図７に示すように、セル領域ＣＡにおいてメモリセルアレイ１０は、例えば複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含んでいる。また、スリットＳＬＴは、例えばコンタクトＬＩ及びスペーサＳＰを含んでいる。
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、例えば隣り合う２つのスリットＳＬＴ間の領域において、４列の千鳥状に配置される。これに限定されず、隣り合う２つのスリットＳＬＴ間におけるメモリピラーＭＰの個数及び配置は、適宜変更され得る。
複数のビット線ＢＬは、それぞれの少なくとも一部がＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において各メモリピラーＭＰには、２本のビット線ＢＬが重なって配置されている。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰは、コンタクトＣＶを介して対応するビット線ＢＬと電気的に接続される。そして、１本のビット線ＢＬには、例えばスリットＳＬＴによって区切られた空間のそれぞれにおいて１つのコンタクトＣＶが接続される。
各スリットＳＬＴ内において、コンタクトＬＩの少なくとも一部はＸ方向に延伸して設けられる。スペーサＳＰは、コンタクトＬＩの側面に設けられる。コンタクトＬＩとスリットＳＬＴに隣接した複数の配線層との間は、スペーサＳＰによって絶縁される。コンタクトＬＩは、ソース線ＣＥＬＳＲＣとして使用される。コンタクトＬＩは、半導体であっても良いし、金属であっても良い。スペーサＳＰとしては、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁体が使用される。
図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のセル領域ＣＡにおける断面構造の一例を示している。図８に示すように、メモリセルアレイ１０は、Ｐ型ウェル領域３０、絶縁体層３２、３７及び３８、並びに導電体層３３〜３６をさらに含んでいる。
Ｐ型ウェル領域３０は、半導体基板の表面近傍に設けられ、Ｎ型半導体領域３１を含んでいる。Ｎ型半導体領域３１は、Ｐ型ウェル領域３０の表面近傍に設けられたＮ型不純物の拡散領域である。Ｎ型半導体領域３１には、例えばリン（Ｐ）がドープされている。
Ｐ型ウェル領域３０上には、絶縁体層３２が設けられる。絶縁体層３２上には、導電体層３３と絶縁体層３７とが交互に積層される。導電体層３３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層３３は、選択ゲート線ＳＧＳとして使用される。導電体層３３は、例えばタングステン（Ｗ）を含んでいる。
最上層の導電体層３３の上方には、導電体層３４と絶縁体層３７とが交互に積層される。導電体層３４は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層３４は、Ｐ型ウェル領域３０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層３４は、例えばタングステン（Ｗ）を含んでいる。
最上層の導電体層３４の上方には、導電体層３５と絶縁体層３７とが交互に積層される。導電体層３５は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層３５は、選択ゲート線ＳＧＤとして使用される。導電体層３５は、例えばタングステン（Ｗ）を含んでいる。
最上層の導電体層３５の上方には、絶縁体層３８を介して導電体層３６が設けられる。導電体層３６は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層３６は、Ｘ方向に沿って配列している。導電体層３６は、例えば銅（Ｃｕ）を含んでいる。
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、絶縁体層３２及び３７、並びに導電体層３３〜３５を貫通している。メモリピラーＭＰの底部は、Ｐ型ウェル領域３０に接している。また、メモリピラーＭＰの各々は、例えば半導体層４０、トンネル絶縁膜４１、絶縁膜４２、及びブロック絶縁膜４３を含んでいる。
半導体層４０は、Ｚ方向に沿って延伸して設けられる。例えば、半導体層４０の上端は、最上層の導電体層３５よりも上層に含まれ、半導体層４０の下端は、Ｐ型ウェル領域３０に接触している。トンネル絶縁膜４１は、半導体層４０の側面を覆っている。絶縁膜４２は、トンネル絶縁膜４１の側面を覆っている。ブロック絶縁膜４３は、絶縁膜４２の側面を覆っている。トンネル絶縁膜４１及びブロック絶縁膜４３のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜４２は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
メモリピラーＭＰ内の半導体層４０上には、柱状のコンタクトＣＶが設けられる。図示された領域には、２本のメモリピラーＭＰのうち、１本のメモリピラーＭＰに対応するコンタクトＣＶが表示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
コンタクトＣＶの上面には、１つの導電体層３６、すなわち１本のビット線ＢＬが接触している。前述の通り、１つの導電体層３６（１本のビット線ＢＬ）には、スリットＳＬＴによって区切られた空間のそれぞれにおいて、１本のコンタクトＣＶが接続される。つまり、導電体層３６の各々には、隣り合う２本のスリットＳＬＴ間における１本のメモリピラーＭＰが電気的に接続される。
スリットＳＬＴは、例えばＸＺ平面に沿って広がった形状に形成され、絶縁体層３２及び３７、並びに導電体層３３〜３５を分断している。スリットＳＬＴの上端は、最上層の導電体層３５と導電体層３６との間の層に含まれている。スリットＳＬＴの下端は、Ｐ型ウェル領域３０内のＮ型半導体領域３１に接触している。具体的には、スリットＳＬＴ内のコンタクトＬＩは、ＸＺ平面に沿って広がった板状に形成される。コンタクトＬＩの底部は、Ｎ型半導体領域３１と電気的に接続されている。スリットＳＬＴ内のスペーサＳＰは、コンタクトＬＩの側面を覆っている。コンタクトＬＩと、導電体層３３〜３５のそれぞれとの間は、スペーサＳＰによって離隔されている。
図９は、図８のＩＸ−ＩＸ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示し、半導体基板の表面に平行且つ導電体層３４を含む層におけるメモリピラーＭＰの断面を抽出して示している。図９に示すように、導電体層３４を含む層では、半導体層４０は、例えばメモリピラーＭＰの中央部に設けられる。トンネル絶縁膜４１は、半導体層４０の側面を囲っている。絶縁膜４２は、トンネル絶縁膜４１の側面を囲っている。ブロック絶縁膜４３は、絶縁膜４２の側面を囲っている。導電体層３４は、ブロック絶縁膜４３の側面を囲っている。
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層３３とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層３４とが交差した部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層３５とが交差した部分が、選択トランジスタＳＴ１として機能する。つまり、半導体層４０は、メモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。絶縁膜４２は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
（引出領域ＨＡにおけるメモリセルアレイ１０の構造について）
図１０は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例であり、１つのストリングユニットＳＵに対応する領域を抽出して示している。また、図１０には、引出領域ＨＡ近傍に位置するセル領域ＣＡの端部も表示されている。図１０に示すように、引出領域ＨＡにおいて、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤのそれぞれは、端部において上層の導電体層と重ならないテラス部分を有している。
テラス部分は、例えば階段（step）、段丘（terrace）又は畦石（rimstone）の様な形状を有している。具体的には、選択ゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間、・・・、ワード線ＷＬ６とワード線ＷＬ７との間、ワード線ＷＬ７と選択ゲート線ＳＧＤとの間は、それぞれ段差を有している。また、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤのそれぞれの端部は、隣り合う２本のスリットＳＬＴ間に配置される。引出領域ＨＡ内のスリットＳＬＴの構造は、セル領域ＣＡ内と同様である。
また、引出領域ＨＡにおいてメモリセルアレイ１０は、複数のコンタクトＣＣをさらに含んでいる。複数のコンタクトＣＣは、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤのそれぞれのテラス部分にそれぞれ配置される。つまり、複数のコンタクトＣＣは、それぞれワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳに電気的に接続される。そして、ワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳのそれぞれは、対応するコンタクトＣＣを介してロウデコーダモジュール１５に電気的に接続される。
図１１は、図１０のＸＩ−ＸＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。図１１に示すように、引出領域ＨＡでは、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の導電体層の端部が階段状に設けられる。また、引出領域ＨＡにおいてメモリセルアレイ１０は、複数の導電体層５０をさらに含んでいる。
具体的には、選択ゲート線ＳＧＳに対応する複数の導電体層３３と、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体層３４と、選択ゲート線ＳＧＤに対応する複数の導電体層３５とのそれぞれのテラス部分上に、それぞれ１本のコンタクトＣＣが設けられる。各コンタクトＣＣ上には、１つの導電体層５０が設けられ、当該コンタクトＣＣ及び導電体層５０間が電気的に接続される。
尚、引出領域ＨＡにおけるメモリセルアレイ１０の構成は以上で説明したものに限定されない。例えば、積層されたワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの端部は、Ｙ方向に段差が形成されても良い。引出領域ＨＡにおける積層されたワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの端部は、任意の列数の階段状でも良い。形成される階段構造は、選択ゲート線ＳＧＳと、ワード線ＷＬと、選択ゲート線ＳＧＤとの間で異なっていても良い。
［１−１−４］メモリセルトランジスタＭＴの記憶方式
図１２は、１つのメモリセルトランジスタＭＴに４ビットデータを記憶させるＱＬＣ（Quadruple-Level Cell）方式が適用された場合における、メモリセルトランジスタＭＴの閾値電圧の分布（閾値分布）、及びデータの割り付けの一例を示している。図１２に示された閾値分布において、縦軸はメモリセルトランジスタＭＴの数ＮＭＴｓに対応し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖｔｈに対応している。
図１２に示すように、ＱＬＣ方式が適用されたメモリセルトランジスタＭＴの閾値分布は、１６種類に分類される。ＱＬＣ方式における１６種類の閾値分布は、閾値電圧の低い方から順に、例えば“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、“Ｇ”ステート、“Ｈ”ステート、“Ｉ”ステート、“Ｊ”ステート、“Ｋ”ステート、“Ｌ”ステート、“Ｍ”ステート、“Ｎ”ステート、“Ｏ”ステートと呼ばれる。そして、１６種類の閾値分布のそれぞれには、例えば以下に示す４ビットデータが割り当てられる。
（例）ステート名：“（下位ビット／中位ビット／上位ビット／最上位ビット）”データ
“Ｅｒ”ステート：“１１１１”データ
“Ａ”ステート：“０１１１”データ
“Ｂ”ステート：“０１０１”データ
“Ｃ”ステート：“０００１”データ
“Ｄ”ステート：“１００１”データ
“Ｅ”ステート：“１０００”データ
“Ｆ”ステート：“００００”データ
“Ｇ”ステート：“０１００”データ
“Ｈ”ステート：“０１１０”データ
“Ｉ”ステート：“００１０”データ
“Ｊ”ステート：“００１１”データ
“Ｋ”ステート：“１０１１”データ
“Ｌ”ステート：“１０１０”データ
“Ｍ”ステート：“１１１０”データ
“Ｎ”ステート：“１１００”データ
“Ｏ”ステート：“１１０１”データ。
隣り合う閾値分布の間のそれぞれには、読み出し電圧が設定される。例えば、“Ｅｒ”ステートと“Ａ”ステートとの間には、読み出し電圧ＡＲが設定される。“Ａ”ステートと“Ｂ”ステートとの間には、読み出し電圧ＢＲが設定される。“Ｂ”ステートと“Ｃ”ステートとの間には、読み出し電圧ＣＲが設定される。以下同様に、読み出し電圧ＤＲ、ＥＲ、ＦＲ、ＧＲ、ＨＲ、ＩＲ、ＪＲ、ＫＲ、ＬＲ、ＭＲ、ＮＲ、及びＯＲのそれぞれが、隣り合う２つのステート間に設定される。そして、読み出しパス電圧ＶＲＥＡＤが、“Ｏ”ステートよりも高い電圧に設定される。制御ゲートに読み出しパス電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
以上で説明したデータの割り付けが適用された場合、下位ビットで構成される１ページデータ（下位ページデータ）は、読み出し電圧ＡＲ、ＤＲ、ＦＲ、及びＫＲを用いた読み出し動作によって確定する。中位ビットで構成される１ページデータ（中位ページデータ）は、読み出し電圧ＣＲ、ＧＲ、ＩＲ、及びＭＲを用いた読み出し動作によって確定する。上位ビットで構成される１ページデータ（上位ページデータ）は、読み出し電圧ＢＲ、ＨＲ、及びＮＲを用いた読み出し動作によって確定する。最上位ビットで構成される１ページデータ（最上位ページデータ）は、読み出し電圧ＥＲ、ＪＲ、ＬＲ、及びＯＲを用いた読み出し動作によって確定する。
このようなデータの割り付けは、下位ページデータ、中位ページデータ、上位ページデータ、及び最上位ページデータがそれぞれ４回、４回、３回、及び４回の読み出しによって確定することから、例えば“４−４−３−４コード”と呼ばれる。本明細書では、メモリセルトランジスタＭＴのデータの割り付けに４−４−３−４コード”が適用された場合を例に説明する。
［１−２］半導体記憶装置１の動作
第１実施形態に係る半導体記憶装置１は、読み出し動作においてキック動作を実行する。キック動作とは、所定の配線に対して目標の電圧を印加する前に、一時的に目標の電圧よりも低い又は高い電圧を印加する動作である。キック動作は、例えば信号線ＣＧ、制御信号ＢＬＸ及びＢＬＣ、並びにソース線ＣＥＬＳＲＣのそれぞれを対象として実行される。以下では、キック動作において目標の電圧を印加する前に印加される電圧のことをキック電圧と呼び、キック電圧と目標の電圧との差分のことをキック量と呼ぶ。目標の電圧よりも低いキック電圧を印加する動作、すなわちキック量が負の値であるキック動作のことを、負キック（Negative kick）と呼ぶ。目標の電圧よりも高いキック電圧を印加する動作、すなわちキック量が正の値であるキック動作のことを、正キック（Positive kick）と呼ぶ。キック動作が実行される期間のことを、キック期間と呼ぶ。
例えば、信号線ＣＧを対象としてキック動作が実行された場合、ワード線ＷＬの遠端における電圧が、信号線ＣＧのキック動作が実行されない場合よりも早く目標の電圧値に到達する。信号線ＣＧに対してキック動作が実行されることは、ワード線ＷＬに対してキック動作が実行されることと同義である。このため、本明細書では、信号線ＣＧのキック動作のことをワード線ＷＬのキック動作とも呼ぶ。
制御信号ＢＬＣを対象として正キックが実行された場合、センスアンプユニットＳＡＵからビット線ＢＬに供給される電流量が多くなる。制御信号ＢＬＣを対象として負キックが実行された場合、センスアンプユニットＳＡＵからビット線ＢＬに供給される電流量が少なくなる。制御信号ＢＬＣに対してキック動作が実行されることは、ビット線ＢＬに対してキック動作が実行されることと同義である。このため、本明細書では、制御信号ＢＬＣのキック動作のことをビット線ＢＬのキック動作とも呼ぶ。
ソース線ＣＥＬＳＲＣを対象として正キックが実行された場合、メモリセルトランジスタＭＴがオンし辛くなり、ビット線ＢＬからソース線ＣＥＬＳＲＣへの放電が抑制される。ソース線ＣＥＬＳＲＣを対象として負キックが実行された場合、メモリセルトランジスタＭＴがオンし易くなり、ビット線ＢＬからソース線ＣＥＬＳＲＣへの放電が促進される。
図１３は、第１実施形態に係る半導体記憶装置１の読み出し動作におけるキック動作の設定の一例を示し、制御信号ＢＬＸ、制御信号ＢＬＣ、及びソース線ＣＥＬＳＲＣのそれぞれに対するキック動作の設定例を示している。図１３に示すように、例えば読み出し電圧が３つのグループに分類され、グループ毎に異なるキック動作の設定が適用される。尚、以下で参照される図面において、“ＮＥＧ”は負キックに対応し、“ＰＯＳ”は正キックに対応している。
第１実施形態では、第１グループの読み出し電圧が使用される場合、例えば制御信号ＢＬＸ及びＢＬＣ、並びにソース線ＣＥＬＳＲＣのそれぞれに対して負キックが実行される。第２グループの読み出し電圧が使用される場合、例えば制御信号ＢＬＸ及びＢＬＣのそれぞれに対して正キックが実行され、ソース線ＣＥＬＳＲＣに対して負キックが実行される。第３グループの読み出し電圧が使用される場合、例えば制御信号ＢＬＸ及びＢＬＣ、並びにソース線ＣＥＬＳＲＣのそれぞれに対して例えば正キックが実行される。
以下に、上位ページデータの読み出し動作を代表として、第１実施形態に係る半導体記憶装置１の読み出し動作の具体例について説明する。図１４は、第１実施形態に係る半導体記憶装置の上位ページデータの読み出し動作におけるタイミングチャートの一例を示している。本例では、上位ページデータの読み出し動作に使用される読み出し電圧ＢＲ、ＨＲ、及びＮＲが、それぞれ第１、第２、及び第３グループに対応するものと仮定する。
尚、以下では、各種配線に印加される電圧について適宜参照符号のみで記載する。読み出し対象のセルユニットＣＵに含まれたメモリセルトランジスタＭＴのことを選択メモリセルと呼ぶ。選択メモリセルに接続されたワード線ＷＬのことを選択ワード線ＷＬselと呼ぶ。選択ワード線ＷＬselに接続された信号線ＣＧのことを選択信号線ＣＧselと呼ぶ。読み出し動作において、選択信号線ＣＧselにはドライバモジュール１４が生成した電圧がロウデコーダモジュール１５を介して印加され、ソース線ＣＥＬＳＲＣにはドライバモジュール１４が生成した電圧が印加される。ノードＳＥＮは、各読み出し電圧が印加される期間において適宜充電されるものと仮定する。
また、以下で参照されるタイミングチャートに示されたビット線ＢＬの電圧は、当該電圧に基づいた電圧がビット線ＢＬに印加されることを示している。例えば、ビット線ＢＬには、トランジスタ２１及び２４によってクランプされた電圧が印加される。読み出しデータが確定していないセンスアンプユニットＳＡＵ内のノードＳＩＮＶの電圧は、“Ｌ”レベルに設定されているものと仮定する。つまり、読み出しデータが確定していないセンスアンプユニットＳＡＵ内では、トランジスタ２０がオン状態であり、且つトランジスタ２５がオフ状態である。
図１４に示すように、読み出し動作の開始時において選択信号線ＣＧsel、選択ワード線ＷＬsel、制御信号ＢＬＸ、ＢＬＣ及びＸＸＬ、ソース線ＣＥＬＳＲＣ、並びにビット線ＢＬのそれぞれの電圧は、例えば接地電圧ＶＳＳである。制御信号ＳＴＢの電圧は、例えば“Ｌ”レベルである。読み出し動作においてシーケンサ１３は、例えば、時刻ｔ０〜ｔ１の期間においてチャネル内の残留電子を除去する動作を実行し、時刻ｔ１〜ｔ４の期間において読み出し電圧ＮＲを用いた読み出し処理を実行し、時刻ｔ４〜ｔ７の期間において読み出し電圧ＨＲを用いた読み出し処理を実行し、時刻ｔ７〜ｔ１０の期間において読み出し電圧ＢＲを用いた読み出し処理を実行する。以下に、これらの動作の詳細について説明する。
時刻ｔ０において、選択信号線ＣＧselには読み出しパス電圧ＶＲＥＡＤが印加され、ソース線ＣＥＬＳＲＣに電圧Ｖsrcが印加される。選択信号線ＣＧselにＶＲＥＡＤが印加されると、選択ワード線ＷＬselの電圧が、選択信号線ＣＧselに印加された電圧に基づいて上昇する。具体的には、例えば、選択ワード線ＷＬselの近端における電圧（図１４、“Ｎｅａｒ”）が、選択信号線ＣＧselと同様にＶＲＥＡＤまで上昇し、選択ワード線ＷＬselの遠端における電圧（図１４、“Ｆａｒ”）が、選択信号線ＣＧselよりも遅延してＶＲＥＡＤまで上昇する。図示が省略されているが、時刻ｔ０には非選択のワード線ＷＬにもＶＲＥＡＤが印加され、選択ワード線ＷＬselと同様に電圧が変化する。
また、時刻ｔ０において、シーケンサ１３は、例えば制御信号ＢＬＸの電圧をＶＳＳからＶblxＬに上昇させ、制御信号ＢＬＣの電圧をＶＳＳからＶblcＬに上昇させる。ＶblcＬの電圧値は、例えばＶblxＬよりも低い。すると、ビット線ＢＬの電圧は、例えば制御信号ＢＬＣの電圧とトランジスタ２４の閾値電圧Ｖthとに基づいて、ＶＳＳからＶblcＬ−Ｖthまで上昇する。尚、本明細書において、読み出し動作中のビット線ＢＬの電圧は、トランジスタ２９による電圧降下等を無視して記載している。実際のビット線ＢＬの電圧は、ＶblcＬ−Ｖthよりも低い電圧になる。選択及び非選択のワード線ＷＬの電圧がＶＲＥＡＤまで上昇し、且つ制御信号ＢＬＣの電圧がＶblcＬまで上昇すると、ＮＡＮＤストリングＮＳ内の全てのトランジスタがオン状態になり、当該ＮＡＮＤストリングＮＳのチャネルの残留電子が除去される。
次に、時刻ｔ１において選択信号線ＣＧselには、読み出し電圧ＮＲが印加される。すると、選択ワード線ＷＬselの電圧が、選択信号線ＣＧselに印加された電圧に基づいて下降する。具体的には、例えば、選択ワード線ＷＬselの近端における電圧が、選択信号線ＣＧselと同様に読み出し電圧ＮＲまで下降し、選択ワード線ＷＬselの遠端における電圧が、選択信号線ＣＧselよりも遅延して読み出し電圧ＮＲまで下降する。
また、時刻ｔ１においてシーケンサ１３は、制御信号ＢＬＸ及びＢＬＣ、並びにソース線ＣＥＬＳＲＣを対象としたキック動作を実行する。具体的には、制御信号ＢＬＸ及びＢＬＣ、並びにソース線ＣＥＬＳＲＣのそれぞれに対して正キックが実行され、配線毎に設定されたキック電圧が印加される。すると、キック動作の結果に基づいてビット線ＢＬの電圧が変化する。時刻ｔ１に対応するキック電圧の印加は、例えば時刻ｔ２に終了する。
時刻ｔ２の後に、制御信号ＢＬＸの電圧はＶblxに下降し、制御信号ＢＬＣの電圧はＶblcに下降し、ソース線ＣＥＬＳＲＣの電圧はＶsrcに下降する。Ｖblcの電圧値は、例えばＶblxよりも低い。そして、選択ワード線ＷＬselに読み出し電圧ＮＲが印加されている間に、ビット線ＢＬの電圧が選択メモリセルの状態に応じて変化する。具体的には、選択メモリセルがオン状態である場合、当該メモリセルに接続されたビット線ＢＬの電圧が下降する（図１４、オンセル）。選択メモリセルがオフ状態である場合、当該メモリセルに接続されたビット線ＢＬの電圧がＶblc−Ｖthに基づいた電圧を維持する（図１４、オフセル）。
次に、時刻ｔ３においてシーケンサ１３は、制御信号ＸＸＬの電圧をＶＳＳからＶxxlに上昇させる。制御信号ＸＸＬの電圧がＶxxlに上昇すると、トランジスタ２３がオン状態になり、ノードＳＥＮの電圧がビット線ＢＬの電圧に応じて変化する。ビット線ＢＬの電圧がノードＳＥＮに反映された後に、シーケンサ１３は、制御信号ＸＸＬの電圧をＶxxlからＶＳＳに下降させる。制御信号ＸＸＬの電圧がＶＳＳに下降すると、トランジスタ２３がオフ状態になり、ノードＳＥＮの電圧が固定される。その後、シーケンサ１３は、制御信号ＳＴＢをアサートして、選択メモリセルが記憶するデータを判定する。具体的には、センスアンプユニットＳＡＵが、選択メモリセルの閾値電圧が読み出し電圧ＮＲ以上であるか否かを判定し、判定結果を内部のラッチ回路に保持する。
次に、時刻ｔ４において選択信号線ＣＧselには、読み出し電圧ＨＲが印加される。すると、選択ワード線ＷＬselの電圧が、選択信号線ＣＧselに印加された電圧に基づいて下降する。具体的には、例えば、選択ワード線ＷＬselの近端における電圧が、選択信号線ＣＧselと同様に読み出し電圧ＮＲまで下降し、選択ワード線ＷＬselの遠端における電圧が、選択信号線ＣＧselよりも遅延して読み出し電圧ＨＲまで下降する。
また、時刻ｔ４においてシーケンサ１３は、制御信号ＢＬＸ及びＢＬＣ、並びにソース線ＣＥＬＳＲＣを対象としたキック動作を実行する。具体的には、制御信号ＢＬＸ及びＢＬＣに対して正キックが実行され、ソース線ＣＥＬＳＲＣに対して負キックが実行され、キック動作の結果に基づいてビット線ＢＬの電圧が変化する。具体的には、選択ワード線ＷＬselの電圧変化に伴いオン状態からオフ状態に変化した選択メモリセルに接続されたビット線ＢＬの電圧が、Ｖblc−Ｖthまで上昇する。時刻ｔ４に対応するキック電圧の印加は、例えば時刻ｔ５に終了する。
時刻ｔ５の後に、制御信号ＢＬＸの電圧はＶblxに下降し、制御信号ＢＬＣの電圧はＶblcに下降し、ソース線ＣＥＬＳＲＣの電圧はＶsrcに上昇する。そして、選択ワード線ＷＬselに読み出し電圧ＨＲが印加されている間に、ビット線ＢＬの電圧が選択メモリセルの状態に応じて変化する。このビット線ＢＬの電圧変化は、時刻ｔ２において説明した読み出し電圧ＮＲによる読み出し処理と同様である。また、続く時刻ｔ６における動作も時刻ｔ３における動作と同様のため説明を省略する。時刻ｔ６における動作によって、選択メモリセルの閾値電圧が読み出し電圧ＨＲ以上であるか否かが判定され、判定結果がセンスアンプユニットＳＡＵの内部のラッチ回路に保持される。
次に、時刻ｔ７において選択信号線ＣＧselには、読み出し電圧ＢＲが印加される。すると、選択ワード線ＷＬselの電圧が、選択信号線ＣＧselに印加された電圧に基づいて下降する。具体的には、例えば、選択ワード線ＷＬselの近端における電圧が、選択信号線ＣＧselと同様に読み出し電圧ＢＲまで下降し、選択ワード線ＷＬselの遠端における電圧が、選択信号線ＣＧselよりも遅延して読み出し電圧ＢＲまで下降する。
また、時刻ｔ７においてシーケンサ１３は、制御信号ＢＬＸ及びＢＬＣ、並びにソース線ＣＥＬＳＲＣを対象としたキック動作を実行する。具体的には、制御信号ＢＬＸ及びＢＬＣ並びにソース線ＣＥＬＳＲＣのそれぞれに対して負キックが実行され、キック動作の結果に基づいてビット線ＢＬの電圧が変化する。具体的には、オン状態からオフ状態に変化した選択メモリセルに接続されたビット線ＢＬの電圧が、Ｖblc−Ｖthまで上昇する。時刻ｔ７に対応するキック電圧の印加は、例えば時刻ｔ８に終了する。
時刻ｔ８の後に、制御信号ＢＬＸの電圧はＶblxに上昇し、制御信号ＢＬＣの電圧はＶblcに上昇し、ソース線ＣＥＬＳＲＣの電圧はＶsrcに上昇する。そして、選択ワード線ＷＬselに読み出し電圧ＢＲが印加されている間に、ビット線ＢＬの電圧が選択メモリセルの状態に応じて変化する。このビット線ＢＬの電圧変化は、時刻ｔ２において説明した読み出し電圧ＮＲによる読み出し処理と同様である。また、続く時刻ｔ９における動作も時刻ｔ３における動作と同様のため説明を省略する。時刻ｔ９における動作によって、選択メモリセルの閾値電圧が読み出し電圧ＢＲ以上であるか否かが判定され、判定結果がセンスアンプユニットＳＡＵの内部のラッチ回路に保持される。
次に、時刻ｔ１０においてシーケンサ１３は、各センスアンプユニットＳＡＵ内のラッチ回路に保持されたデータに基づいて、上位ページデータを確定させる。そして、シーケンサ１３は、選択信号線ＣＧsel、制御信号ＢＬＸ、ＢＬＣ及びＸＸＬ、ソース線ＣＥＬＳＲＣのそれぞれの電圧を読み出し動作前の状態に戻して、読み出し動作を終了する。
以上のように、第１実施形態に係る半導体記憶装置１は、上位ページデータの読み出し動作を実行することが出来る。第１実施形態に係る半導体記憶装置１は、下位、中位、及び最上位のそれぞれの読み出し動作において、上位ページデータの読み出し動作と同様に、図１３に示されたグループ分けに応じてキック動作を適宜実行することが出来る。
［１−３］第１実施形態の効果
以上で説明した実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１の読み出し動作を高速化すること出来る。以下に、第１実施形態に係る半導体記憶装置１の詳細な効果について説明する。
半導体記憶装置は、積層されたワード線ＷＬを貫通するメモリピラーＭＰを形成することによって、メモリセルが三次元に積層された構造を有することが出来、大容量を実現することが出来る。例えば、積層されたワード線ＷＬは、例えばメモリセルアレイの端部において階段状に引き出される。そして、ワード線ＷＬには、形成された階段のテラス部分に接続されたコンタクトを介して電圧が印加される。
しかしながら、ワード線ＷＬは抵抗値を有するため、ワード線ＷＬとメモリピラーＭＰとの位置関係に応じてＲＣ遅延の影響が無視できなくなる恐れがある。具体的には、ドライバモジュール１４から信号線ＣＧに印加される電圧が変化した場合、信号線ＣＧの電圧の変化速度に対するワード線ＷＬの電圧の変化速度は、ドライバモジュール１４に電気的に近い領域と、ドライバモジュール１４から電気的遠い領域との間で異なる。別の言い方をすれば、ワード線ＷＬにおけるコンタクトＣＣに近い領域と、ワード線ＷＬにおけるコンタクトＣＣから遠い領域との間で電圧の変化速度が異なる。このため、ワード線ＷＬの遠端における電圧が、ワード線ＷＬの近端における電圧よりも遅延して目標の電圧に到達することが想定される。
例えば、ワード線ＷＬの遠端における電圧の安定に十分な時間を用意せずに読み出しタイミングが早められた場合、読み出しエラーが多くなる恐れがある。一方で、読み出しタイミングをワード線ＷＬの遠端における電圧の安定時間に合わせて設定した場合、読み出し時間が長くなる恐れがある。つまり、読み出し動作では、ワード線ＷＬの遠端における電圧が安定するまでの時間を考慮して、動作タイミングが決定されることが好ましい。
また、半導体記憶装置の読み出し動作において、複数種類の読み出し電圧が使用される場合に、高いステートから低いステートの順に読み出す方法が知られている。選択ワード線ＷＬselの電圧が高い方から低い方にシフトする場合、ワード線ＷＬの近端における電圧はすぐに低下するが、ワード線ＷＬの遠端における電圧の低下が遅延する。このため、ワード線ＷＬの遠端部分に配置されたＮＡＮＤストリングＮＳに接続されたビット線ＢＬにおいて過放電が発生し、ビット線ＢＬの電圧の安定時間が長くなる可能性がある。
ビット線ＢＬの過放電への対策としては、ビット線ＢＬのキック動作を実行することにより、過放電が発生したビット線ＢＬを充電することが考えられる。これにより、過放電が発生したビット線ＢＬに対する充電が補助され、ビット線ＢＬの電圧を短時間で安定させることが出来る。しかしながら、ビット線ＢＬのキック動作は、ビット線ＢＬのノイズの要因ともなり得るため、誤読み出しが増える恐れがある。
また、ビット線ＢＬへの過放電の対策としては、ソース線ＣＥＬＳＲＣのキック動作により、過放電が発生したビット線ＢＬを充電することも考えられる。しかしながら、ソース線ＣＥＬＳＲＣのキック動作は、ビット線ＢＬのキック動作よりも動作負荷が大きい。
以上で説明したキック動作は、電圧のキック方向を変えることによって異なる効果を発揮することも出来る。また、以上で説明したように、キック動作は利点と副作用とを共に有するため、改善効果と副作用とのバランスを考慮して実施されることが好ましい。
ここで、図１５を用いて、半導体記憶装置１におけるフェイルビット（誤読み出しのデータ）の種類について説明する。図１５は、第１実施形態に係る半導体記憶装置１における、隣り合う２つのステート間のフェイルビットの一例を示している。図１５に示された閾値分布において、縦軸はメモリセルトランジスタＭＴの数ＮＭＴｓに対応し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖｔｈに対応している。図１５に示された２つのステートのうち一方が“１”データに対応し、他方が“０”データに対応している。また、ＶＣＧは、“１”データのステートと“０”データのステートとの間に設定された読み出し電圧である。
図１５（ａ）に示すように、隣り合う２つのステート間には、オーバーラップした部分が形成され得る。図１５（ａ）では、隣り合う２つのステート間でオーバーラップした部分が加算されて示されている。一方で、図１５（ｂ）及び（ｃ）では、隣り合う２つのステート間でオーバーラップした部分が独立して示され、それぞれ“１”データ及び“０”データに対応するステートが実線で示され、他方のステートが破線で示されている。
図１５（ｂ）に示すように、“１”データに対応するステートでは、閾値電圧が読み出し電圧ＶＣＧ以上であるメモリセルトランジスタＭＴのデータがフェイルビットとなる。当該フェイルビットは、エラー訂正処理によって“１”データから“０”データに変化していることが検出され、“１”データに訂正される。
図１５（ｃ）に示すように、“０”データに対応するステートでは、閾値電圧が読み出し電圧ＶＣＧ未満であるメモリセルトランジスタＭＴのデータがフェイルビットとなる。当該フェイルビットは、エラー訂正処理によって“０”データから“１”データに変化していることが検出され、“０”データに訂正される。
図１５に示された隣り合う２つのステートにおけるデータの定義は入れ替えられても良い。以下では、隣り合う２つのステートのうち、閾値電圧が低い方のステートの上裾で発生したフェイルビットのことを上裾フェイルビットＴＦＢと呼び、閾値電圧が高い方のステートの下裾で発生したフェイルビットのことを下裾フェイルビットＢＦＢと呼ぶ。また、上裾フェイルビットＴＦＢの数を上裾フェイルビット数ＴＦＢＣと呼び、下裾フェイルビットＢＦＢの数を下裾フェイルビット数ＢＦＢＣと呼ぶ。
上裾フェイルビットＴＦＢに対して有効なキック動作と、下裾フェイルビットＢＦＢに対して有効なキック動作とが異なっている。例えば、ビット線ＢＬの負キック、及び／又はソース線ＣＥＬＳＲＣの負キックが実行された場合、ビット線ＢＬの充電が抑制され、上裾フェイルビット数ＴＦＢＣが抑制される。一方で、ビット線ＢＬの正キック、及び／又はソース線ＣＥＬＳＲＣの正キックが実行された場合、ビット線ＢＬの充電が促進され、下裾フェイルビット数ＢＦＢＣが抑制される。
上裾フェイルビット数ＴＦＢＣを抑制するキック動作は、下裾フェイルビット数ＢＦＢＣを上昇させるが、ＴＦＢＣの抑制効果とＢＦＢＣの上昇量は、ステートの形状に応じて非対称になり得る。同様に、下裾フェイルビット数ＢＦＢＣを抑制するキック動作は、上裾フェイルビット数ＴＦＢＣを上昇させるが、ＢＦＢＣの抑制効果とＴＦＢＣの上昇量は、ステートの形状に応じて非対称になり得る。
このため、上裾フェイルビット数ＴＦＢＣと下裾フェイルビット数ＢＦＢＣとのバランスは、ビット線ＢＬのキック動作とソース線ＣＥＬＳＲＣのキック動作とによって調整することが出来る。そして、ＴＦＢＣとＢＦＢＣとの偏りを有するステート間におけるフェイルビット数ＦＢＣは、ＴＦＢＣとＢＦＢＣとのバランスを調整することによって抑制可能である場合がある。
図１６は、ＱＬＣ方式によりデータを記憶する場合におけるメモリセルトランジスタＭＴの閾値分布の一例を示している。図１６に示すように、ＱＬＣ方式における１６種類の閾値分布では、閾値電圧が低い方のステートと、閾値電圧が高い方のステートとで閾値分布の形状が異なっている。具体的には、例えば、閾値電圧が低い方のステートでは、閾値分布が正方向に大きく広がる傾向、すなわち閾値分布の上裾が大きい傾向がある。閾値電圧が高い方のステートでは、閾値分布が負方向に大きく広がる傾向、すなわち閾値分布の下裾が大きい傾向がある。また、下裾及び上裾の広がる量は、中間の閾値電圧に対応するステートに近づくにつれて小さくなる傾向がある。
ＱＬＣ方式における１６種類の閾値分布は、例えば上裾の広がりが大きいグループ（以下、第１グループ）と、上裾と下裾の広がりが小さいグループ（以下、第２グループ）と、下裾の広がりが大きいグループ（以下、第３グループ）との３つのグループに分類される。第１グループでは、上裾フェイルビット数ＴＦＢＣが下裾フェイルビット数ＢＦＢＣよりも多くなる傾向がある。第２グループでは、下裾フェイルビット数ＢＦＢＣと上裾フェイルビット数ＴＦＢＣとが同程度である傾向がある。第３グループでは、下裾フェイルビット数ＢＦＢＣが上裾フェイルビット数ＴＦＢＣよりも多くなる傾向がある。
そこで、第１実施形態に係る半導体記憶装置１は、読み出し動作において、読み出し電圧毎にキック動作の設定を変更する。言い換えると、閾値分布の形状、すなわち抑制したいエラーの種類に応じて、キック動作の設定が最適化される。
具体的には、第１実施形態に係る半導体記憶装置１では、例えば、第１グループに対応する読み出し電圧が使用される場合に、ビット線ＢＬの負キックとソース線ＣＥＬＳＲＣの負キックとによって上裾フェイルビット数ＴＦＢＣが抑制される。第３グループに対応する読み出し電圧が使用される場合に、ビット線ＢＬの正キックとソース線ＣＥＬＳＲＣの正キックとによって下裾フェイルビット数ＢＦＢＣが抑制される。このように、第１実施形態に係る半導体記憶装置１の読み出し動作では、ステート毎に最適なキック動作が選択され、ビット線ＢＬの正キックと負キックとが混在し、且つソース線ＣＥＬＳＲＣの正キックと負キックとが混在する場合がある。
その結果、第１実施形態に係る半導体記憶装置１は、ワード線ＷＬのキック動作を実行し、且つ上裾フェイルビット数ＴＦＢＣと下裾フェイルビット数ＢＦＢＣとのバランスを整えることが出来る。言い換えると、第１実施形態に係る半導体記憶装置１は、ワード線ＷＬのＲＣ遅延の影響を抑制しつつ、フェイルビット数ＦＢＣを抑制することが出来る。従って、第１実施形態に係る半導体記憶装置１は、読み出し動作を高速化し且つ読み出しデータの信頼性を向上することが出来る。
尚、第１実施形態に係る半導体記憶装置１の読み出し動作では、第２グループに対応する読み出し電圧が使用される場合に、ビット線ＢＬの正キックとソース線ＣＥＬＳＲＣの負キックとが実行される場合が例示されている。この場合、当該ビット線ＢＬには、例えばビット線ＢＬの正キックの効果とソース線ＣＥＬＳＲＣの負キックの効果とが打ち消し有った効果が得られる。この効果は、例えばビット線ＢＬとソース線ＣＥＬＳＲＣとの両方のキック動作を省略した場合と同様である。また、ビット線ＢＬの負キックとソース線ＣＥＬＳＲＣの正キックとが組み合わされても良い。この場合においても、ビット線ＢＬとソース線ＣＥＬＳＲＣとの両方のキック動作を省略した場合と同様の効果が得られる。
［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、第１実施形態と同様の構成を有し、第１実施形態に対して読み出し電圧を印加する順番が異なる読み出し動作を実行する。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
［２−１］半導体記憶装置１の動作
図１７は、第２実施形態に係る半導体記憶装置１の読み出し動作におけるキック動作の設定の一例を示し、制御信号ＢＬＸ、制御信号ＢＬＣ、及びソース線ＣＥＬＳＲＣのそれぞれに対するキック動作の設定例を示している。図１７に示すように、第２実施形態では、第２グループの読み出し電圧が使用される場合に、制御信号ＢＬＸ及びＢＬＣのそれぞれに対するキック動作が省略され、ソース線ＣＥＬＳＲＣに対して負キックが実行される。その他の設定は、第１実施形態で説明した図１３と同様である。
以下に、上位ページデータの読み出し動作を代表として、第２実施形態に係る半導体記憶装置１の読み出し動作の具体例について説明する。図１８は、第２実施形態に係る半導体記憶装置の上位ページデータの読み出し動作におけるタイミングチャートの一例を示している。本例では、上位ページデータの読み出し動作に使用される読み出し電圧ＢＲ、ＨＲ、及びＮＲが、それぞれ第３、第２、及び第３グループに対応するものと仮定する。
尚、第２実施形態に係る半導体記憶装置１の読み出し動作では、第１実施形態と異なり、閾値電圧の低いステートに対応する読み出し電圧ＢＲが第３グループに対応している。このグループ分けに対応するモデルについては、次の第３実施形態で説明する。
図１８に示すように、読み出し動作においてシーケンサ１３は、例えば、時刻ｔ０〜ｔ１の期間においてチャネル内の残留電子を除去する動作を実行し、時刻ｔ１〜ｔ４の期間において読み出し電圧ＢＲを用いた読み出し処理を実行し、時刻ｔ４〜ｔ７の期間において読み出し電圧ＨＲを用いた読み出し処理を実行し、時刻ｔ７〜ｔ１０の期間において読み出し電圧ＮＲを用いた読み出し処理を実行する。つまり、第２実施形態における読み出し動作は、第１実施形態とは逆の順番で読み出し電圧が印加される。
時刻ｔ０〜ｔ１の期間における動作は、図１４の時刻ｔ０〜ｔ１における動作と同様のため説明を省略する。
時刻ｔ１において選択信号線ＣＧselには、読み出し電圧ＢＲが印加される。すると、第１実施形態と同様に、選択ワード線ＷＬselの近端における電圧が、例えば選択信号線ＣＧselと同様に読み出し電圧ＢＲまで下降し、選択ワード線ＷＬselの遠端における電圧が、選択信号線ＣＧselよりも遅延して読み出し電圧ＢＲまで下降する。
また、時刻ｔ１においてシーケンサ１３は、制御信号ＢＬＸ及びＢＬＣ、並びにソース線ＣＥＬＳＲＣを対象としたキック動作を実行する。具体的には、制御信号ＢＬＸ及びＢＬＣ、並びにソース線ＣＥＬＳＲＣのそれぞれに対して正キックが実行され、配線毎に設定されたキック電圧が印加される。すると、キック動作の結果に基づいてビット線ＢＬの電圧が変化する。時刻ｔ１に対応するキック電圧の印加は、例えば時刻ｔ２に終了する。
時刻ｔ２の後に、制御信号ＢＬＸの電圧はＶblxに下降し、制御信号ＢＬＣの電圧はＶblcに下降し、ソース線ＣＥＬＳＲＣの電圧はＶsrcに下降する。そして、選択ワード線ＷＬselに読み出し電圧ＢＲが印加されている間に、ビット線ＢＬの電圧が選択メモリセルの状態に応じて変化する。このビット線ＢＬの電圧変化は、図１４の時刻ｔ２において説明した読み出し電圧ＮＲによる読み出し処理と同様である。また、続く時刻ｔ３における動作も図１４の時刻ｔ３における動作と同様のため説明を省略する。時刻ｔ３における動作によって、選択メモリセルの閾値電圧が読み出し電圧ＢＲ以上であるか否かが判定され、判定結果がセンスアンプユニットＳＡＵの内部のラッチ回路に保持される。
次に、時刻ｔ４において選択信号線ＣＧselには、キック動作が適用されて読み出し電圧ＨＲが印加される。具体的には、シーケンサ１３は、読み出し電圧ＨＲを印加させる前に、読み出し電圧ＨＲよりも高いキック電圧を一時的に印加する。すると、選択ワード線ＷＬselの近端における電圧が、例えば選択信号線ＣＧselと同様に、キック電圧が印加された後に読み出し電圧ＨＲまで下降し、選択ワード線ＷＬselの遠端における電圧が、例えば読み出し電圧ＨＲを超えることなく読み出し電圧ＨＲまで上昇する。
また、時刻ｔ４においてシーケンサ１３は、制御信号ＢＬＸ及びＢＬＣを対象としたキック動作を省略し、ソース線ＣＥＬＳＲＣを対象としたキック動作を実行する。具体的には、時刻ｔ４及びｔ５間において、制御信号ＢＬＸの電圧がＶblxに維持され、制御信号ＢＬＣの電圧がＶblcに維持され、ソース線ＣＥＬＳＲＣに対して負キックが実行され、キック動作の結果に基づいてビット線ＢＬの電圧が変化する。時刻ｔ４に対応するキック電圧の印加は、例えば時刻ｔ５に終了する。
時刻ｔ５の後に、ソース線ＣＥＬＳＲＣの電圧はＶsrcに上昇する。そして、選択ワード線ＷＬselに読み出し電圧ＨＲが印加されている間に、ビット線ＢＬの電圧が選択メモリセルの状態に応じて変化する。このビット線ＢＬの電圧変化は、時刻ｔ２において説明した読み出し電圧ＮＲによる読み出し処理と同様である。また、続く時刻ｔ６における動作も時刻ｔ３における動作と同様のため説明を省略する。時刻ｔ６における動作によって、選択メモリセルの閾値電圧が読み出し電圧ＨＲ以上であるか否かが判定され、判定結果がセンスアンプユニットＳＡＵの内部のラッチ回路に保持される。
次に、時刻ｔ７において選択信号線ＣＧselには、キック動作が適用されて読み出し電圧ＮＲが印加される。具体的には、シーケンサ１３は、読み出し電圧ＮＲを印加させる前に、読み出し電圧ＮＲよりも高いキック電圧を一時的に印加する。すると、選択ワード線ＷＬselの近端における電圧が、例えば選択信号線ＣＧselと同様に、キック電圧が印加された後に読み出し電圧ＮＲまで下降し、選択ワード線ＷＬselの遠端における電圧が、例えば読み出し電圧ＮＲを超えることなく読み出し電圧ＮＲまで上昇する。
また、時刻ｔ７においてシーケンサ１３は、制御信号ＢＬＸ及びＢＬＣ、並びにソース線ＣＥＬＳＲＣを対象としたキック動作を実行する。具体的には、制御信号ＢＬＸ及びＢＬＣ並びにソース線ＣＥＬＳＲＣのそれぞれに対して正キックが実行され、キック動作の結果に基づいてビット線ＢＬの電圧が変化する。時刻ｔ７に対応するキック電圧の印加は、例えば時刻ｔ８に終了する。
時刻ｔ８の後に、制御信号ＢＬＸの電圧はＶblxに下降し、制御信号ＢＬＣの電圧はＶblcに下降し、ソース線ＣＥＬＳＲＣの電圧はＶsrcに下降する。そして、選択ワード線ＷＬselに読み出し電圧ＮＲが印加されている間に、ビット線ＢＬの電圧が選択メモリセルの状態に応じて変化する。このビット線ＢＬの電圧変化は、時刻ｔ２において説明した読み出し電圧ＮＲによる読み出し処理と同様である。また、続く時刻ｔ９における動作も時刻ｔ３における動作と同様のため説明を省略する。時刻ｔ９における動作によって、選択メモリセルの閾値電圧が読み出し電圧ＮＲ以上であるか否かが判定され、判定結果がセンスアンプユニットＳＡＵの内部のラッチ回路に保持される。
次に、時刻ｔ１０においてシーケンサ１３は、各センスアンプユニットＳＡＵ内のラッチ回路に保持されたデータに基づいて、上位ページデータを確定させる。そして、シーケンサ１３は、選択信号線ＣＧsel、制御信号ＢＬＸ、ＢＬＣ及びＸＸＬ、ソース線ＣＥＬＳＲＣのそれぞれの電圧を読み出し動作前の状態に戻して、読み出し動作を終了する。
以上のように、第２実施形態に係る半導体記憶装置１は、上位ページデータの読み出し動作を実行することが出来る。第２実施形態に係る半導体記憶装置１は、下位、中位、及び最上位のそれぞれの読み出し動作において、上位ページデータの読み出し動作と同様に、図１７に示されたグループ分けに応じてキック動作を適宜実行することが出来る。
［２−２］第２実施形態の効果
第２実施形態に係る半導体記憶装置１の読み出し動作では、複数種類の読み出し電圧が使用される場合に、低いステートから高いステートの順に読み出しを実行している。そして、第２実施形態に係る半導体記憶装置１は、ワード線ＷＬの遠端における電圧上昇を補助するために、ワード線ＷＬのキック動作を実行している。この場合、ワード線ＷＬの近端部分に配置されたＮＡＮＤストリングＮＳに接続されたビット線ＢＬにおいて過放電が発生し、ビット線ＢＬの電圧の安定時間が長くなる可能性がある。
これに対して、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、読み出し電圧毎にキック動作の設定を変更している。これにより、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、ワード線ＷＬのＲＣ遅延の影響を抑制しつつ、フェイルビット数ＦＢＣを抑制することが出来る。つまり、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、読み出し動作を高速化し且つ読み出しデータの信頼性を向上することが出来る。
尚、第２実施形態に係る半導体記憶装置１の読み出し動作では、第１実施形態と異なり、閾値電圧の低いステートに対応する読み出し電圧ＢＲが第３グループに対応している。このグループ分けに対応するモデルについては、次の第３実施形態で説明する。
［３］第３実施形態
第３実施形態に係る半導体記憶装置１は、第１実施形態と同様の構成を有し、読み出し電圧の変化量に基づいてキック動作のグループ分けを実施する。以下に、第３実施形態に係る半導体記憶装置１について、第１及び第２実施形態と異なる点を説明する。
［３−１］キック動作の設定について
図１９は、第３実施形態に係る半導体記憶装置１における読み出し電圧の設定の一例を示し、４−４−３−４コードに対応している。図１９に示すように、下位、中位、上位、及び最上位ページデータのそれぞれの読み出し動作において、使用される読み出し電圧の変化量には複数のバリエーションが存在する。以下に、隣り合う読み出し電圧間の電圧をΔとして、各ページの読み出し動作における読み出し動作の変化量について説明する。
下位ページデータの読み出し動作において、読み出し電圧ＡＲ及びＤＲの電圧差は３Δであり、読み出し電圧ＤＲ及びＦＲの電圧差は２Δであり、読み出し電圧ＦＲ及びＫＲの電圧差は５Δである。中位ページデータの読み出し動作において、読み出し電圧ＣＲ及びＧＲの電圧差は４Δであり、読み出し電圧ＧＲ及びＩＲの電圧差は２Δであり、読み出し電圧ＩＲ及びＭＲの電圧差は４Δである。上位ページデータの読み出し動作において、読み出し電圧ＢＲ及びＨＲの電圧差は６Δであり、読み出し電圧ＨＲ及びＮＲの電圧差は６Δである。最上位ページデータの読み出し動作において、読み出し電圧ＥＲ及びＪＲの電圧差は５Δであり、読み出し電圧ＪＲ及びＬＲの電圧差は２Δであり、読み出し電圧ＬＲ及びＯＲの電圧差は３Δである。
このように、本例において読み出し動作の変化量には２Δ、３Δ、４Δ、５Δ、６Δの６種類が存在する。第３実施形態に係る半導体記憶装置１では、この読み出し電圧の変化量（遷移量）に基づいて、読み出し電圧のグループ分けが実施される。
図２０は、第３実施形態に係る半導体記憶装置１の読み出し動作におけるキック動作の設定の一例を示し、制御信号ＢＬＸ、制御信号ＢＬＣ、及びソース線ＣＥＬＳＲＣのそれぞれに対するキック動作の設定例を示している。図２０に示すように、例えば読み出し電圧の変化量に基づいて読み出し電圧が３つのグループに分類され、グループ毎に異なるキック動作の設定が適用される。各グループに適用されたキック動作の設定は、第１実施形態で説明した図１３と同様である。
第１グループは、読み出し電圧の変化量が１〜２Δである読み出し電圧、すなわち読み出し電圧の遷移量が小さい読み出し電圧に対応している。第２グループは、読み出し電圧の変化量が３〜４Δである読み出し電圧、すなわち読み出し電圧の遷移量が中程度の読み出し電圧に対応している。第３グループは、読み出し電圧の変化量が５〜６Δである読み出し電圧、すなわち読み出し電圧の遷移量が大きい読み出し電圧に対応している。
例えば、第１実施形態のように、読み出し電圧が高い方から順番に印加される場合、読み出し電圧ＬＲは、読み出し電圧ＯＲから３Δ下降することによって印加されるため、第２グループに含まれる。一方で、第２実施形態のように、読み出し電圧が低い方から順番に印加される場合、読み出し電圧ＬＲは、読み出し電圧ＪＲから２Δ上昇することによって印加されるため、第２グループに含まれる。他の読み出し電圧についても同様である。尚、読み出しパス電圧ＶＲＥＡＤが印加された後に最初に印加される読み出し電圧のグループは、例えばＶＲＥＡＤと当該読み出し電圧との電圧差に応じて決定される。
［３−２］第３実施形態の効果
半導体記憶装置１の読み出し動作において、上裾フェイルビット数ＴＦＢＣ及び下裾フェイルビット数ＢＦＢＣは、読み出し電圧の遷移量及び遷移方向に基づいて変化する場合がある。図２１は、ＱＬＣ方式によりデータを記憶する場合におけるメモリセルトランジスタＭＴの閾値分布の一例を示し、第１実施形態で説明した上位ページデータの読み出し動作における読み出し電圧の変化も併せて示している。図２１に示すように、上位ページデータの読み出し動作では、読み出し電圧の遷移量が３種類含まれている。
読み出し電圧がＫＲからＦＲに遷移する場合、５つのステート（“Ｆ”〜“Ｊ”ステート）を跨いで読み出し電圧が変化する。読み出し電圧がＦＲからＤＲに遷移する場合、２つのステート（“Ｄ”及び“Ｅ”ステート）を跨いで読み出し電圧が変化する。読み出し電圧がＤＲからＡＲに遷移する場合、３つのステート（“Ａ”〜“Ｃ”ステート）を跨いで読み出し電圧が変化する。つまり、読み出し電圧の遷移量が大きい程、オン状態からオフ状態に遷移するメモリセルトランジスタＭＴの数が多くなる。
しかしながら、実際の読み出し動作において、選択ワード線ＷＬselの電圧変化に基づいたメモリセルトランジスタＭＴの状態変化には、遅延が生じ得る。つまり、読み出し電圧の遷移によって、オン状態からオフ状態に遷移するメモリセルトランジスタＭＴの数が多くなる程、下裾フェイルビット数ＢＦＢＣが多くなる恐れがあり、実質的な読み出し電圧が高くなる傾向がある。
また、メモリセルトランジスタＭＴは、制御ゲートに高電圧が印加されると、例えば当該メモリセルトランジスタＭＴのチャネル界面への電子のトラップや、電荷蓄積層内の電子の偏りが発生し得る。この場合、メモリセルトランジスタＭＴの閾値電圧が高くなったように見え、上裾フェイルビットＴＦＢが多くなる傾向がある。
以上で説明したように、読み出し電圧の遷移量等に基づいて、上裾フェイルビット数ＴＦＢＣ、下裾フェイルビット数ＢＦＢＣ、並びにＴＦＢＣ及びＢＦＢＣのバランスが変化する可能性がある。そこで、第３実施形態に係る半導体記憶装置１は、読み出し電圧の遷移量に基づいて読み出し電圧のグループ分けを実施する。
例えば、読み出し電圧の遷移量が小さい場合、上裾フェイルビットＴＦＢの方が発生し易いため、第１グループ（ＴＦＢを優先的に抑制するグループ）に対応するキック動作を実行する。読み出し電圧の遷移量が中程度の場合、上裾フェイルビットＴＦＢと下裾フェイルビットＢＦＢのバランスが同程度のため、第２グループ（例えば、ＴＦＢとＢＦＢのバランスがとれているグループ）に対応するキック動作を実行する。読み出し電圧の遷移量が大きい場合、下裾フェイルビットＢＦＢの方が発生し易いため、第３グループ（ＢＦＢを優先的に抑制するグループ）に対応するキック動作を実行する。
その結果、第３実施形態に係る半導体記憶装置１は、ワード線ＷＬのＲＣ遅延の影響を抑制しつつ、フェイルビット数ＦＢＣを抑制することが出来る。つまり、第３実施形態に係る半導体記憶装置１は、第１実施形態と同様に、読み出し動作を高速化し且つ読み出しデータの信頼性を向上することが出来る。
尚、以上で説明したフェイルビットの発生モデルは、あくまで一例である。上裾フェイルビットＴＦＢ及び下裾フェイルビットＢＦＢの偏りは、様々な現象に基づいて発生し得る。第３実施形態では、少なくとも読み出し電圧の遷移量に基づいてキック動作のグループ分けが実施されていれば良い。
また、キック動作のグループ分けにおいて、読み出し電圧の変化量がグループ間で重複していても良い。この場合、例えば、第１グループが１〜３Δに対応し、第２グループが３〜５Δに対応し、第３グループが５〜６Δに対応する。そして、重複した部分が、例えばステートの高さに応じて決定される。例えば、閾値電圧が低いステートは上裾フェイルビットＴＦＢが発生し易いため、上裾を抑制する効果の大きい方のグループに関連付けられる。閾値電圧が高いステートでは下裾フェイルビットＢＦＢが発生し易いため、下裾を抑制する効果の大きい方のグループに関連付けられる。このように、読み出し電圧の遷移量だけでなくステート毎の裾の広がり方も考慮することによって、半導体記憶装置１はより精度高くフェイルビット数ＦＢＣを抑制することが出来る。
［４］第４実施形態
第４実施形態に係る半導体記憶装置１は、第１実施形態と同様の構成を有し、キック動作の時間とキック量とを細かく制御する。以下に、第４実施形態に係る半導体記憶装置１について、第１〜第３実施形態と異なる点を説明する。
［４−１］キック動作の設定について
上記実施形態で説明したキック動作の最適な設定は、上裾フェイルビットＴＦＢを抑制する場合と、下裾フェイルビットＢＦＢを抑制する場合とで異なっている。また、上裾フェイルビットＴＦＢの抑制効果や、下裾フェイルビットＢＦＢの抑制効果は、キック量やキック期間によっても変化する。そこで、第４実施形態に係る半導体記憶装置１は、例えば読み出し電圧の遷移量に基づいて、キック動作の時間とキック量（電圧）とを細かく制御する。以下に、上裾フェイルビットＴＦＢを抑制する場合の読み出し動作の具体例と、下裾フェイルビットＢＦＢを抑制する場合の読み出し動作の具体例とを順に説明する。
（上裾フェイルビットＴＦＢを抑制する場合）
図２２は、第４実施形態に係る半導体記憶装置１における読み出し動作の一例を示すタイミングチャートであり、上裾を抑制するキック動作（ＮＥＧ）の設定例を示している。図２２における時刻ｔ０〜ｔ１０の動作は、それぞれ第１実施形態で説明した図１４の時刻ｔ０〜ｔ１０の動作に対応している。ＶＣＧ１、ＶＣＧ２、ＶＣＧ３は、それぞれ読み出し電圧であり、ＶＣＧ１＞ＶＣＧ２＞ＶＣＧ３である。
図２２に示すように、ＶＲＥＡＤからＶＣＧ１への電圧の遷移量は大きく（遷移大）、ＶＣＧ１からＶＣＧ２への電圧の遷移量は中程度であり（遷移中）、ＶＣＧ２からＶＣＧ３への電圧の遷移量は小さい（遷移小）。また、時刻ｔ１及びｔ２間において、読み出し電圧ＶＣＧ１に対応するキック動作が実行され、時刻ｔ４及びｔ５間において、読み出し電圧ＶＣＧ２に対応するキック動作が実行され、時刻ｔ７及びｔ８間において、読み出し電圧ＶＣＧ３に対応するキック動作が実行される。
そして、上裾を抑制するキック動作では、例えば負キックが適用される。読み出し電圧ＶＣＧ１に対応する負キックでは、読み出し電圧の遷移量が大きいことから、キック量が小さく、且つキック期間が短く設定される。読み出し電圧ＶＣＧ２に対応する負キックでは、読み出し電圧の遷移量が中程度であることから、キック量が中程度、且つキック期間が中程度に設定される。読み出し電圧ＶＣＧ３に対応する負キックでは、読み出し電圧の遷移量が小さいことから、キック量が大きく、且つキック期間が長く設定される。言い換えると、キック量は、ＶＣＧ１、ＶＣＧ２、ＶＣＧ３の順に大きくなる。ＶＣＧ１に対応するキック期間（すなわち、時刻ｔ１及びｔ２の間隔）は、ＶＣＧ２に対応するキック期間（すなわち、時刻ｔ４及びｔ５の間隔）よりも短い。ＶＣＧ２に対応するキック期間は、ＶＣＧ３に対応するキック期間（すなわち時刻ｔ７及びｔ８の間隔）よりも短い。
本例では、読み出し電圧の遷移量が小さくなる程、上裾フェイルビット数ＴＦＢＣが多くなるものと仮定している。また、本例における負キックでは、キック量が大きくなるほど上裾フェイルビットＴＦＢの抑制効果が大きくなり、キック期間が長くなるほど上裾フェイルビットＴＦＢの抑制効果が大きくなるものと仮定している。
（下裾フェイルビットＢＦＢを抑制する場合）
図２３は、第４実施形態に係る半導体記憶装置１における読み出し動作の一例を示すタイミングチャートであり、下裾を抑制するキック動作（ＰＯＳ）の設定例を示している。図２３における時刻ｔ０〜ｔ１０の動作は、それぞれ第１実施形態で説明した図１４の時刻ｔ０〜ｔ１０の動作に対応している。ＶＣＧ１〜ＶＣＧは、図２２と同様である。
図２３に示すように、時刻ｔ１及びｔ２間において、読み出し電圧ＶＣＧ１に対応するキック動作が実行され、時刻ｔ４及びｔ５間において、読み出し電圧ＶＣＧ２に対応するキック動作が実行され、時刻ｔ７及びｔ８間において、読み出し電圧ＶＣＧ３に対応するキック動作が実行される。
そして、下裾を抑制するキック動作では、例えば正キックが適用される。読み出し電圧ＶＣＧ１に対応する正キックでは、読み出し電圧の遷移量が大きいことから、キック量が大きく、且つキック期間が長く設定される。読み出し電圧ＶＣＧ２に対応する正キックでは、読み出し電圧の遷移量が中程度であることから、キック量が中程度、且つキック期間が中程度に設定される。読み出し電圧ＶＣＧ３に対応する正キックでは、読み出し電圧の遷移量が小さいことから、キック量が小さく、且つキック期間が短く設定される。言い換えると、キック量は、ＶＣＧ１、ＶＣＧ２、ＶＣＧ３の順に小さくなる。ＶＣＧ１に対応するキック期間（すなわち、時刻ｔ１及びｔ２の間隔）は、ＶＣＧ２に対応するキック期間（すなわち、時刻ｔ４及びｔ５の間隔）よりも長い。ＶＣＧ２に対応するキック期間は、ＶＣＧ３に対応するキック期間（すなわち、時刻ｔ７及びｔ８の間隔）よりも長い。
本例では、読み出し電圧の遷移量が大きくなる程、下裾フェイルビット数ＢＦＢＣが多くなるものと仮定している。本例における正キックでは、キック量が大きくなるほど下裾フェイルビットＢＦＢの抑制効果が大きくなり、キック期間が長くなるほど下裾フェイルビットＢＦＢの抑制効果が大きくなるものと仮定している。
［４−２］第４実施形態の効果
以上のように、第４実施形態に係る半導体記憶装置１は、抑制したフェイルビットの種類に応じて、キック動作を細かく制御することが出来る。その結果、第４実施形態に係る半導体記憶装置１は、第１実施形態と同様若しくはそれ以上に、ワード線ＷＬのＲＣ遅延の影響を抑制しつつ、フェイルビット数ＦＢＣを抑制することが出来る。つまり、第４実施形態に係る半導体記憶装置１は、第１実施形態と同様若しくはそれ以上に、読み出し動作を高速化し且つ読み出しデータの信頼性を向上することが出来る。
尚、第４実施形態では、キック量及びキック期間の両方を変える場合について例示したが、キック量及びキック期間は個別に変更されても良い。例えば、キック量が固定された状態でキック期間が変更されても良いし、キック期間が固定された状態でキック量が変更されても良い。このように、第４実施形態に係る半導体記憶装置１は、キック動作におけるキック量及びキック期間を適宜変更することが可能である。
［５］その他の変形例等
実施形態の半導体記憶装置は、ビット線と、ソース線と、ビット線とソース線との間に接続されたメモリセルと、メモリセルのゲートに接続されたワード線と、読み出し動作を実行するコントローラと、を含む。読み出し動作においてコントローラは、ワード線に第１読み出し電圧と第２読み出し電圧とを印加し、第１読み出し電圧が印加されている第１時刻と第２読み出し電圧が印加されている第２時刻とのそれぞれにおいてデータを読み出す。コントローラは、第１時刻と第２時刻とのそれぞれにおいて、ソース線に第１電圧を印加し、ワード線に第１読み出し電圧を印加している間且つ第１時刻よりも前にソース線に第１電圧よりも高い第２電圧を印加し、ワード線に第２読み出し電圧を印加している間且つ第２時刻よりも前にソース線に第１電圧よりも低い第３電圧を印加する。これにより、半導体記憶装置の読み出し動作を高速化することが出来る。
上記実施形態で説明したキック動作の適用モデルは、あくまで一例である。例えば、ビット線ＢＬに対するキック動作の効果は、当該キック動作が実行される読み出し処理において読み出し電圧が印加されたメモリセルがオン状態になるかオフ状態になるかによっても、変わることが想定される。例えば、読み出し電圧が印加されたメモリセルの閾値電圧が当該読み出し電圧よりも大きい場合、シーケンサ１３がノードＳＥＮにビット線ＢＬの電圧を反映させる際に、ビット線ＢＬの電圧が“Ｈ”レベルの電圧である必要がある。このため、読み出し電圧が印加されたメモリセルがオフ状態になる場合、ビット線ＢＬの電圧が高い状態で維持されることが好ましい。
つまり、各読み出し処理において、オフ状態になるメモリセル（以下、オフセルと称する）に接続されたビット線ＢＬでは、ビット線ＢＬの過放電による影響が大きく、誤読み出しの原因になり得る。このため、オフ状態になることが明らかであるメモリセルに接続されたビット線ＢＬには、キック動作が実行されることが好ましい。
一方で、読み出し電圧が印加されたメモリセルの閾値電圧が当該読み出し電圧以下である場合、ノードＳＥＮにビット線ＢＬの電圧を反映させる際に、ビット線ＢＬの電圧が“Ｌ”レベルの電圧である必要がある。このため、読み出し電圧が印加されたメモリセルがオン状態になる場合、ビット線ＢＬの電圧が低い状態に遷移することが好ましい。
従って、各読み出し処理において、オン状態になるメモリセル（以下、オンセルと称する）に接続されたビット線ＢＬでは、ビット線ＢＬの過放電による影響が小さい。このため、オン状態になることが明らかであるメモリセルに接続されたビット線ＢＬには、キック動作が省略されることが好ましい。
また、各読み出し処理において、オンセルに接続されたビット線ＢＬにキック動作が実行された場合、ビット線ＢＬの電圧の変動が大きくなる。この場合、オンセルに接続されたビット線ＢＬと隣接するビット線ＢＬの電圧が、容量結合によって押し下げられることが想定され得る。例えば、オンセルに接続されたビット線ＢＬがオフセルに接続されたビット線ＢＬに隣接する場合、オフセルに接続されたビット線ＢＬの電圧が押し下げられ、当該オフセルに接続されたビット線ＢＬにおいて誤読み出しが生じ得る。
上記実施形態における半導体記憶装置１は、このように、オンセル数が優位であるか、オフセル数が優位であるかに応じて、キック動作の設定を変更しても良い。例えば、半導体記憶装置１は、事前にオン状態と判断することが可能なビット線ＢＬに対するキック動作を選択的に省略しても良い。この場合、半導体記憶装置１は、オンセルに接続されたビット線ＢＬに対してキック動作が実行されることによる誤読み出しを抑制することが出来る。また、ビット線ＢＬのキック動作が適切に実行されることにより、ビット線ＢＬの安定時間を短縮され、読み出し動作が高速化され得る。
上記実施形態では、ワード線ＷＬ、ソース線ＣＥＬＳＲＣ、ビット線ＢＬのそれぞれのキック動作におけるキック量について言及が省略されていたが、キック量は、キック動作の対象の配線毎に適宜設定され得る。ビット線ＢＬのキック動作では、制御信号ＢＬＸと制御信号ＢＬＣとに同じ方向のキック動作を適用する場合について例示したが、制御信号ＢＬＸと制御信号ＢＬＣとのキック動作の設定は異なっていても良い。
上記実施形態では、キック動作の開始及び終了のタイミングが、制御信号ＢＬＣとソース線ＣＥＬＳＲＣとで同じである場合について例示したが、これに限定されない。例えば、制御信号ＢＬＣのキック動作が終了するタイミングと、ソース線ＣＥＬＳＲＣのキック動作が終了するタイミングとを変えることによって、異なる効果を得ることが出来る。
図２４は、第１実施形態の第１変形例に係る半導体記憶装置１のキック動作における制御信号ＢＬＣ及びソース線ＣＥＬＳＲＣの動作タイミングの一例を示している。図２４に示すように、キック動作の終了タイミングは、例えば、正キック且つソース線ＣＥＬＳＲＣのキック動作が先に終了する場合（条件１）と、正キック且つ制御信号ＢＬＣのキック動作が先に終了する場合（条件２）と、負キック且つソース線ＣＥＬＳＲＣのキック動作が先に終了する場合（条件３）と、負キック且つ制御信号ＢＬＣのキック動作が先に終了する場合（条件４）とが考えられる。
条件１において、ソース線ＣＥＬＳＲＣの電圧を下降させると、メモリセルトランジスタＭＴのゲート−ソース間電圧（Ｖｇｓ）が大きくなり、オフ状態からオン状態に遷移するメモリセルが発生する。このため、隣接したビット線ＢＬのカップリングによってオフセルのビット線ＢＬがオンセルに化ける可能性が生じる。これに対して、半導体記憶装置１は、制御信号ＢＬＣをソース線ＣＥＬＳＲＣよりも後に下降させることによって、ソース線ＣＥＬＳＲＣ起因のオフ状態からオン状態へのデータ化けを抑制することが出来る。
条件２において、制御信号ＢＬＣのキック動作は、ソース線ＣＥＬＳＲＣよりもセンスアンプユニットＳＡＵに近いノードの電圧を変化させるため、読み出し結果にノイズを与えやすい。そこで、半導体記憶装置１は、制御信号ＢＬＣのキック電圧をソース線ＣＥＬＳＲＣよりも早く下降させることによって、ノイズの影響を抑制し、且つ制御信号ＢＬＣのキック動作起因のデータ化けを抑制することが出来る。
条件３において、ソース線ＣＥＬＳＲＣの電圧を上昇させると、メモリセルトランジスタＭＴのゲート−ソース間電圧（Ｖｇｓ）が小さくなり、オン状態からオフ状態に遷移するメモリセルが発生する。このため、隣接したビット線ＢＬのカップリングによって、オンセルのビット線ＢＬがオフセルに化ける可能性が生じる。これに対して、半導体記憶装置１は、制御信号ＢＬＣをソース線ＣＥＬＳＲＣよりも後に上昇させることによって、ソース線ＣＥＬＳＲＣ起因のオン状態からオフ状態へのデータ化けを抑制することが出来る。
条件４において、制御信号ＢＬＣのキック動作は、ソース線ＣＥＬＳＲＣよりもセンスアンプユニットＳＡＵに近いノードの電圧を変化させるため、読み出し結果にノイズを与えやすい。そこで、半導体記憶装置１は、制御信号ＢＬＣのキック電圧をソース線ＣＥＬＳＲＣよりも早く上昇させることによって、ノイズの影響を抑制し、且つ制御信号ＢＬＣのキック動作起因のデータ化けを抑制することが出来る。
以上のように、条件１〜４のキック動作の設定は、利点と副作用とが異なっている。上記実施形態に係る半導体記憶装置１は、条件１〜４を適宜使い分けることによって、効果的に所望のフェイルビットを抑制することが出来、且つ読み出し動作を高速化することが出来る。尚、図２４の設定は、第２〜第４実施形態に対しても適用することが可能であり、第１実施形態の第１変形例と同様の効果を得ることが出来る。
図２５は、第１実施形態の第２変形例に係る半導体記憶装置１の読み出し動作におけるキック動作の設定の一例を示している。図２５に示すように、制御信号ＢＬＣのキック動作の設定と、ソース線ＣＥＬＳＲＣのキック動作の設定とは、９種類の組み合わせ（設定１〜９）が考えられる。
設定１は、制御信号ＢＬＣの負キックと、ソース線ＣＥＬＳＲＣの負キックとを実行する組み合わせである。設定２は、制御信号ＢＬＣの負キックを実行し、且つソース線ＣＥＬＳＲＣのキック動作を省略する組み合わせである。設定３は、制御信号ＢＬＣの負キックと、ソース線ＣＥＬＳＲＣの正キックとを実行する組み合わせである。
設定４は、制御信号ＢＬＣのキック動作を省略し、且つソース線ＣＥＬＳＲＣの負キックを実行する組み合わせである。設定５は、制御信号ＢＬＣのキック動作と、ソース線ＣＥＬＳＲＣのキック動作とを省略する組み合わせである。設定６は、制御信号ＢＬＣのキック動作を省略し、且つソース線ＣＥＬＳＲＣの正キックを実行する組み合わせである。
設定７は、制御信号ＢＬＣの正キックと、ソース線ＣＥＬＳＲＣの負キックとを実行する組み合わせである。設定８は、制御信号ＢＬＣの正キックを実行し、且つソース線ＣＥＬＳＲＣのキック動作を省略する組み合わせである。設定９は、制御信号ＢＬＣの正キックと、ソース線ＣＥＬＳＲＣの正キックとを実行する組み合わせである。
以上のように、制御信号ＢＬＣのキック動作と、ソース線ＣＥＬＳＲＣのキック動作との組み合わせは適宜変更され得る。また、第１実施形態の第１変形例に対して、第４実施形態や第１実施形態の第１変形例を組み合わせることも可能である。
例えば、制御信号ＢＬＣのキック動作による効果は、ソース線ＣＥＬＳＲＣのキック動作による効果よりも大きい。一方で、制御信号ＢＬＣのキック動作による副作用は、ソース線ＣＥＬＳＲＣのキック動作による副作用よりも大きい。このため、半導体記憶装置１は、例えば特定のフェイルビットを大きく抑制したい場合に、制御信号ＢＬＣのキック動作とソース線ＣＥＬＳＲＣのキック動作との両方を実行することが有効である。また、半導体記憶装置１は、フェイルビットの抑制効果の必要な程度に応じて、制御信号ＢＬＣのキック動作やソース線ＣＥＬＳＲＣのキック動作を選択的に実行することも有効である。このように、読み出し動作では、必要な効果に応じて、制御信号ＢＬＣのキック動作とソース線ＣＥＬＳＲＣのキック動作とを適宜組み合わせたり、各キック動作のキック量及びキック期間を適宜変更することが好ましい。
上記実施形態で説明した読み出し動作は、書き込み動作におけるベリファイ読み出しに対しても適用することが可能である。ベリファイ読み出しに上記実施形態が適用された場合においても、半導体記憶装置１は上記実施形態と同様の効果を得ることが出来る。
上記実施形態において、キック動作が開始されるタイミングは、任意のタイミングに設定され得る。キック動作が開始されるタイミングは、少なくとも対応する読み出し電圧の印加が開始してから当該読み出し電圧に安定するまでの期間に含まれていれば良い。
上記実施形態では、読み出し電圧が高い方から低い方に遷移する場合に、選択信号線ＣＧselに対するキック動作が省略される場合について例示したが、これに限定されない。例えば、読み出し電圧が高い方から低い方に遷移する場合に、選択信号線ＣＧselに対するキック動作が実行されても良い。この場合、キック動作におけるキック量は、例えば負の値に設定され得る。また、選択信号線ＣＧselに対するキック動作において適用されるキック量が一定である場合について説明したが、これに限定されない。例えば、選択信号線ＣＧselに対応するキック量は、読み出し電圧毎に変更されても良い。
上記実施形態で読み出し動作の説明に用いたタイミングチャートは、あくまで一例である。例えば、各時刻において信号及び配線のそれぞれの電圧が制御されるタイミングは、ずれていても良い。読み出し動作では、少なくとも各時刻における動作の前後関係が入れ替わっていなければ良い。読み出し動作において、チャネル内の残留電子を除去する動作は、省略されても良い。
上記実施形態では、データの記憶方法としてＱＬＣ（Quadruple-Level Cell）が適用される場合について例示したが、これに限定されない。例えば、メモリセルトランジスタＭＴが２ビット、３ビット、又は５ビット以上のデータを記憶する場合においても、半導体記憶装置１は、上記実施形態で説明した読み出し動作を実行することが可能であり、上記実施形態と同様の効果を得ることが出来る。また、上記実施形態は、メモリセルトランジスタにどのようなデータの割り付けが適用されたとしても実行することが可能である。
上記実施形態では、ワード線ＷＬ等の積層配線に対してＸ方向の一方側から電圧が印加される構造である場合について例示されたが、これに限定されない。例えば、メモリセルアレイ１０は、Ｘ方向の両側からワード線ＷＬ等に電圧が印加することが可能な構造を有していても良い。このような場合においても、例えばワード線ＷＬの中央部分においてＲＣ遅延の影響が生じ得るため、上記実施形態のいずれかが適用されることによって同様の効果を得ることが出来る。
上記実施形態では、選択ワード線ＷＬselの電圧が、選択信号線ＣＧselの電圧と同様の電圧になる場合について例示したが、これに限定されない。選択ワード線ＷＬselの電圧は、選択信号線ＣＧselの電圧と異なっていても良く、選択信号線ＣＧselの変化に基づいて変化していれば良い。
上記実施形態において、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。例えば、メモリピラーＭＰは、導電体層３５（選択ゲート線ＳＧＤ）を貫通するピラーと、複数の導電体層３４（ワード線ＷＬ）を貫通するピラーとが連結された構造であっても良い。また、メモリピラーＭＰは、それぞれが複数の導電体層３４を貫通する複数のピラーがＺ方向に連結された構造であっても良い。
上記実施形態では、半導体記憶装置１が半導体基板上にメモリセルアレイ１０が形成された構造を有する場合について例示したが、これに限定されない。例えば、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が配置された構造を有していても良い。また、上記実施形態は、メモリセルトランジスタＭＴが二次元に配置された平面ＮＡＮＤフラッシュメモリに対して適用されても良い。
本明細書において“コントローラが読み出し電圧を印加する期間”は、例えば図１４において、読み出し電圧ＮＲに対応する時刻ｔ１から時刻ｔ４までの期間や、読み出し電圧ＨＲに対応する時刻ｔ４から時刻ｔ７までの期間等に相当する。つまり、本明細書において各読み出し電圧が印加される期間は、読み出し電圧の印加が開始される時点と、キック動作が実行される期間とを含んで表現されても良い。
本明細書において“Ｈ”レベルの電圧は、ゲートに当該電圧が印加されたＮ型のＭＯＳトランジスタがオン状態になり、ゲートに当該電圧が印加されたＰ型のＭＯＳトランジスタがオフ状態になる電圧である。“Ｌ”レベルの電圧は、ゲートに当該電圧が印加されたＮ型のＭＯＳトランジスタがオフ状態になり、ゲートに当該電圧が印加されたＰ型のＭＯＳトランジスタがオン状態になる電圧である。
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０〜２７，２９…トランジスタ、２８…キャパシタ、３０…Ｐ型ウェル領域、３１…Ｎ型半導体領域、３２，３７，３８…絶縁体層、３３〜３６…導電体層、４０…半導体層、４１…トンネル絶縁膜、４２…絶縁膜、４３…ブロック絶縁膜、５０…導電体層、６０，６１…インバータ、６２，６３…トランジスタ、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＲＤ…ロウデコーダ、ＴＲ０〜ＴＲ１７…トランジスタ、ＣＧ，ＳＧＤＤ，ＵＳＧＤ，ＳＧＳＤ，ＵＳＧＳ…信号線

Claims (7)

  1. ビット線と、
    ソース線と、
    前記ビット線と前記ソース線との間に接続されたメモリセルと、
    前記メモリセルのゲートに接続されたワード線と、
    読み出し動作を実行するコントローラと、
    を備え、
    前記読み出し動作において前記コントローラは、前記ワード線に第１読み出し電圧と前記第１読み出し電圧と異なる第２読み出し電圧とを印加し、前記第１読み出し電圧が印加されている第１時刻と前記第２読み出し電圧が印加されている第２時刻とのそれぞれにおいてデータを読み出し、
    前記コントローラは、前記第１時刻と前記第２時刻とのそれぞれにおいて、前記ソース線に第１電圧を印加し、前記ワード線に前記第１読み出し電圧を印加している間且つ前記第１時刻よりも前に前記ソース線に前記第１電圧よりも高い第２電圧を印加し、前記ワード線に前記第２読み出し電圧を印加している間且つ前記第２時刻よりも前に前記ソース線に前記第１電圧よりも低い第３電圧を印加する、
    半導体記憶装置。
  2. ビット線と、
    ソース線と、
    前記ビット線と前記ソース線との間に接続されたメモリセルと、
    前記メモリセルのゲートに接続されたワード線と、
    読み出し動作を実行するコントローラと、
    を備え、
    前記読み出し動作において前記コントローラは、前記ワード線に第１読み出し電圧と前記第１読み出し電圧と異なる第２読み出し電圧とを印加し、前記第１読み出し電圧が印加されている第１時刻と前記第２読み出し電圧が印加されている第２時刻とのそれぞれにおいてデータを読み出し、
    前記コントローラは、前記第１時刻と前記第２時刻とのそれぞれにおいて、前記ソース線に第１電圧を印加し、前記ワード線に前記第１読み出し電圧を印加している間且つ前記第１時刻よりも前に前記ソース線に前記第１電圧と異なる第２電圧を印加し、前記ワード線に前記第２読み出し電圧を印加している間且つ前記第２時刻よりも前に前記ソース線に前記第１電圧と前記第２電圧とのそれぞれと異なる第３電圧を印加する、
    半導体記憶装置。
  3. 前記読み出し動作において、前記ワード線に前記第１読み出し電圧が印加されている間に、前記ソース線に前記第２電圧が印加される時間は第１時間であり、前記ワード線に前記第２読み出し電圧が印加されている間に前記ソース線に前記第３電圧が印加されるは第２時間であり、前記第１時間と前記第２時間とは異なる、
    請求項１又は請求項２に記載の半導体記憶装置。
  4. 前記第１読み出し電圧は、前記第２読み出し電圧よりも高い、
    請求項１乃至請求項３の何れか一項に記載の半導体記憶装置。
  5. 前記読み出し動作において前記コントローラは、前記第１読み出し電圧を印加する際の読み出し電圧の遷移量に基づいて前記ソース線に前記第２電圧を印加し、前記第２読み出し電圧を印加する際の読み出し電圧の遷移量に基づいて前記ソース線に前記第３電圧を印加する、
    請求項１乃至請求項３の何れか一項に記載の半導体記憶装置。
  6. 前記読み出し動作において前記コントローラは、前記第１読み出し電圧の印加の開始時に、一時的に前記第１読み出し電圧よりも高い電圧を印加し、前記第２読み出し電圧の印加の開始時に、一時的に前記第２読み出し電圧よりも高い電圧を印加する、
    請求項１乃至請求項５の何れか一項に記載の半導体記憶装置。
  7. 一端に電源電圧が供給された第１トランジスタと、一端が前記第１トランジスタの他端に接続され、他端が前記ビット線に接続された第２トランジスタと、を含むセンスアンプをさらに備え、
    前記読み出し動作において前記コントローラは、前記第１時刻と前記第２時刻とのそれぞれにおいて、前記第２トランジスタに第４電圧を印加し、前記ソース線に前記第２電圧を印加している間に前記第２トランジスタに前記第４電圧よりも高い第５電圧を印加し、前記ソース線に前記第３電圧を印加している間に前記第２トランジスタに前記第４電圧よりも低い第６電圧を印加する、
    請求項１乃至請求項６の何れか一項に記載の半導体記憶装置。
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