CN113284535A - 半导体存储装置及其读取方法 - Google Patents

Abstract

本发明的实施方式提供一种能够抑制读取错误的发生的半导体存储装置及其读取方法。实施方式的半导体存储装置包含：NAND串，具备串联连接且彼此相邻的第1及第2存储单元；第1字线，与第1存储单元的栅极连接；第2字线，与第2存储单元的栅极连接；位线，与NAND串连接；以及感测放大器，包含感测节点、连接于感测节点与位线之间的第1晶体管、及锁存电路。该半导体存储装置能够执行包含第1读取动作与第2读取动作的读取动作。

Description

半导体存储装置及其读取方法

[相关申请]

本申请案享有以日本专利申请案2020-27018号(申请日：2020年2月20日)为基础申请案的优先权。本申请通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置及其读取方法。

背景技术

已知有能够非易失性地存储数据的NAND(Not AND，与非)型闪存。

发明内容

实施方式提供一种能够抑制读取错误的发生的半导体存储装置及其读取方法。

实施方式的半导体存储装置包含：NAND串，具备串联连接且彼此相邻的第1及第2存储单元；第1字线，与第1存储单元的栅极连接；第2字线，与第2存储单元的栅极连接；位线，与NAND串连接；以及感测放大器，包含感测节点、连接于感测节点与位线之间的第1晶体管、及锁存电路。该半导体存储装置能够执行包含第1读取动作与第2读取动作的读取动作。在选择第1字线的读取动作中，在第1读取动作时，对第2字线施加第1读取电压，在施加第1读取电压的期间，将感测节点经由第1晶体管与位线连接，在感测节点经由第1晶体管与位线连接后，将基于感测节点的电压的第1数据存储到锁存电路，在第2读取动作时，对第1字线施加第2读取电压，在施加第2读取电压的期间，将感测节点经由第1晶体管在第1时间与位线连接，在感测节点经由第1晶体管在第1时间与位线连接后，将基于感测节点的电压的第2数据存储到所述锁存电路，在第2数据存储到锁存电路后，在施加第2读取电压的期间，将感测节点经由第1晶体管在和第1时间不同的第2时间与位线连接，在感测节点经由第1晶体管在第2时间与位线连接后，将基于感测节点的电压的第3数据存储到锁存电路。

附图说明

图1是表示第1实施方式的半导体存储装置的构成例的框图。

图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。

图3是表示第1实施方式的半导体存储装置所具备的行解码器模块的电路构成的一例的电路图。

图4是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。

图5是表示第1实施方式的半导体存储装置所具备的感测放大器模块中所包含的感测放大器组件的电路构成的一例的电路图。

图6是表示第1实施方式的半导体存储装置所具备的存储单元阵列的剖面构造的一例的剖视图。

图7是表示第1实施方式的半导体存储装置的存储器柱的剖面构造的一例的剖视图。

图8是表示第1实施方式的半导体存储装置中应用于存储单元晶体管的数据的分配的一例的概略图。

图9(A)、(B)是表示第1实施方式的半导体存储装置中执行写入动作的顺序的一例的表格。

图10是表示第1实施方式的半导体存储装置的写入动作的一例的时序图。

图11是表示第1实施方式的半导体存储装置的读取动作的指令序列的一例的概念图。

图12是表示第1实施方式的半导体存储装置的DLA读取动作的一例的时序图。

图13是表示第1实施方式的半导体存储装置的存储单元晶体管的阈值分布的一例的概念图。

图14是表示第1实施方式的比较例的半导体存储装置的DLA读取动作的一例的时序图。

图15是表示第1实施方式的第1变化例的半导体存储装置的DLA读取动作的一例的时序图。

图16是表示第1实施方式的第2变化例的半导体存储装置的DLA读取动作的一例的时序图。

图17是表示第1实施方式的第3变化例的半导体存储装置的DLA读取动作的一例的时序图。

图18是表示第2实施方式的半导体存储装置的DLA读取动作的一例的时序图。

图19是表示第2实施方式的第1变化例的半导体存储装置的DLA读取动作的一例的时序图。

图20是表示第2实施方式的第2变化例的半导体存储装置的DLA读取动作的一例的时序图。

图21是表示第3实施方式的半导体存储装置的DLA读取动作的一例的时序图。

具体实施方式

以下，参照附图对实施方式进行说明。各实施方式例示了用于实现发明的技术思想的装置及方法。附图是示意性或概念性的，各附图的尺寸及比例等不一定与实物相同。本发明的技术思想并非由构成要素的形状、构造及配置等特定出。

此外，以下说明中，对具有大致相同功能及构成的构成要素标注相同符号。构成参照符号的字符后的数字是通过包含相同字符的参照符号来参照，且用于区分具有相同构成的要素彼此。在无需将由包含相同字符的参照符号表示的要素彼此区分的情况下，这些要素是分别通过仅包含字符的参照符号来参照。

[1]第1实施方式

以下，对第1实施方式的半导体存储装置1进行说明。

[1-1]半导体存储装置1的构成

[1-1-1]半导体存储装置1的整体构成

图1表示第1实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失性地存储数据的NAND型闪存，能够通过外部的存储器控制器2进行控制。如图1所示，半导体存储装置1具备例如存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15以及感测放大器模块16。

存储单元阵列10包含多个区块BLK0～BLK(N-1)(N为1以上的整数)。区块BLK包含能够非易失性地存储数据的多个存储单元的集合，例如用作数据的抹除单位。另外，在存储单元阵列10中设置着多条位线及多条字线。各存储单元例如与1条位线和1条字线相关联。关于存储单元阵列10的详细构成将在下文进行详细叙述。

指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD包含例如使定序器13执行读取动作、写入动作、抹除动作等的命令。

地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD包含例如区块地址BAd、页地址PAd及列地址CAd。例如，区块地址BAd、页地址PAd及列地址CAd分别用于区块BLK、字线及位线的选择。

序定序器13控制半导体存储装置1整体的动作。例如，定序器13基于指令寄存器11中所保存的指令CMD来控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读取动作、写入动作及抹除动作等。

驱动器模块14产生读取动作、写入动作及抹除动作等中所使用的电压。并且，驱动器模块14例如基于地址寄存器12中所保存的页地址PAd，对与所选择的字线对应的信号线施加所产生的电压。

行解码器模块15基于地址寄存器12中所保存的区块地址BAd，选择对应的存储单元阵列10内的1个区块BLK。并且，行解码器模块15例如将施加到与所选择的字线对应的信号线的电压传输到所选择的区块BLK内的被选择的字线。

感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加所期望的电压。另外，感测放大器模块16在读取动作中，基于位线的电压判定存储单元中所存储的数据，将判定结果以读取数据DAT的形式传输到存储器控制器2。

半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口标准。例如，半导体存储装置1与存储器控制器2之间的通信中，使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、就绪/忙碌信号RBn及输入输出信号I/O。

指令锁存使能信号CLE是表示半导体存储装置1所接收到的输入输出信号I/O为指令CMD的信号。地址锁存使能信号ALE是表示半导体存储装置1所接收到的输入输出信号I/O为地址信息ADD的信号。写入使能信号WEn是对半导体存储装置1命令输入输出信号I/O的输入的信号。读取使能信号REn是对半导体存储装置1命令输入输出信号I/O的输出的信号。就绪/忙碌信号RBn是向存储器控制器2通知半导体存储装置1为就绪状态及忙碌状态中的哪一个的信号。就绪状态是半导体存储装置1受理命令的状态，忙碌状态是半导体存储装置1不受理命令的状态。输入输出信号I/O例如是8比特宽度的信号，可以包含指令CMD、地址信息ADD、数据DAT等。

以上所说明的半导体存储装置1及存储器控制器2也可以通过它们的组合来构成1个半导体装置。作为这种半导体装置，例如可以列举诸如SD(Secure Digital，安全数字)^TM卡的存储卡、及SSD(solid state drive，固态硬盘)等。

[1-1-2]半导体存储装置1的电路构成

(关于存储单元阵列10的电路构成)

图2是抽选存储单元阵列10所包含的多个区块BLK中的1个区块BLK来表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成的一例。如图2所示，区块BLK例如包含4个串组件SU0～SU3。

各串组件SU包含分别与位线BL0～BLm(m为1以上的整数)相关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷蓄积层，非易失性地保存数据。选择晶体管ST1及ST2分别用于各种动作时的串组件SU的选择。

各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极与相关联的位线BL连接，选择晶体管ST1的源极与串联连接的存储单元晶体管MT0～MT7的一端连接。选择晶体管ST2的漏极与串联连接的存储单元晶体管MT0～MT7的另一端连接。选择晶体管ST2的源极与源极线SL连接。

同一区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。串组件SU0～SU3内的各个选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。同一区块BLK中所包含的选择晶体管ST2的栅极共通连接于选择栅极线SGS。

以上所说明的存储单元阵列10的电路构成中，位线BL由各串组件SU中被分配同一列地址的NAND串NS所共有。源极线SL例如为多个区块BLK间所共有。

1个串组件SU内的连接于共通字线WL的多个存储单元晶体管MT的集合例被称作如单元组件CU。例如，将包含分别存储1比特数据的存储单元晶体管MT的单元组件CU的存储电容定义为“1页数据”。单元组件CU可以相应于存储单元晶体管MT所存储的数据的比特数，具有2页数据以上的存储电容。

此外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限于以上所说明的构成。例如，各区块BLK所包含的串组件SU的个数、或各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可以分别为任意个数。

(关于行解码器模块15的电路构成)

图3表示第1实施方式的半导体存储装置1所具备的行解码器模块15的电路构成的一例。如图3所示，行解码器模块15包含例如行解码器RD0～RD(N-1)，且经由信号线CG0～CG7、SGDD0～SGDD3、SGSD、USGD及USGS与驱动器模块14连接。行解码器RD0～RD(N-1)分别与区块BLK0～BLK(N-1)相关联。

以下，着眼于与区块BLK0对应的行解码器RD0，说明行解码器RD的详细电路构成。行解码器RD包含例如区块解码器BD、传输栅极线TG及bTG、以及晶体管TR0～TR17。

块区块解码器BD对区块地址BAd进行解码。并且，区块解码器BD基于解码结果分别对传输栅极线TG及bTG施加规定电压。施加到传输栅极线TG的电压与施加到传输栅极线bTG的电压具有互补关系。换句话来说，对传输栅极线bTG输入传输栅极线TG的反相信号。

晶体管TR0～TR17分别为高耐压的N型MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管。晶体管TR0～TR12各自的栅极共通连接于传输栅极线TG。晶体管TR13～TR17各自的栅极共通连接于传输栅极线bTG。另外，各晶体管TR连接在从驱动器模块14起布线的信号线与对应的区块BLK上所设置的布线之间。

具体地说，晶体管TR0的漏极与信号线SGSD连接。晶体管TR0的源极与选择栅极线SGS连接。晶体管TR1～TR8各自的漏极分别与信号线CG0～CG7连接。晶体管TR1～TR8各自的源极分别与字线WL0～WL7连接。晶体管TR9～TR12各自的漏极分别与信号线SGDD0～SGDD3连接。晶体管TR9～TR12各自的源极分别与选择栅极线SGD0～SGD3连接。晶体管TR13的漏极与信号线USGS连接。晶体管TR13的源极与选择栅极线SGS连接。晶体管TR14～TR17各自的漏极共通连接于信号线USGD。晶体管TR14～TR17各自的源极分别与选择栅极线SGD0～SGD3连接。

即，信号线CG0～CG7被用作多个区块BLK间共有的全局字线，字线WL0～WL7被用作针对每个区块BLK设置的局部字线。另外，信号线SGDD0～SGDD3以及SGSD被用作多个区块BLK间共有的全局传输栅极线，选择栅极线SGD0～SGD3以及SGS被用作针对每个区块BLK设置的局部传输栅极线。

根据以上构成，行解码器模块15能够选择区块BLK。具体地说，在各种动作时，与所选择的区块BLK对应的区块解码器BD将“H(High，高)”电平及“L(Lower，低)”电平的电压分别施加到传输栅极线TG及bTG，与非选择的区块BLK对应的区块解码器BD将“L”电平及“H”电平的电压分别施加到传输栅极线TG及bTG。

此外，以上所说明的行解码器模块15的电路构成只是一例，可以适当改变。例如，行解码器模块15所包含的晶体管TR的个数是基于设置在各区块BLK的布线的条数来设计的。

(关于感测放大器模块16的电路构成)

图4是表示第1实施方式的半导体存储装置1所具备的感测放大器模块16的电路构成的一例。如图4所示，各感测放大器组件SAU包含例如位线连接部BLHU、感测放大器部SA、逻辑电路LC以及锁存电路SDL、ADL、BDL、CDL、DDL、EDL及XDL。

位线连接部BLHU包含连接于相关联的位线BL与感测放大器部SA之间的高耐压晶体管。感测放大器部SA、逻辑电路LC以及锁存电路SDL、ADL、BDL、CDL、DDL、EDL及XDL共通连接于总线LBUS。锁存电路SDL、ADL、BDL、CDL、DDL、EDL及XDL能够相互收发数据。

向各感测放大器部SA输入例如由定序器13产生的控制信号STB。而且，感测放大器部SA基于生效控制信号STB的时点，判定被读取到相关联的位线BL的数据是“0”还是“1”。即，感测放大器部SA基于位线BL的电压，对被选择的存储单元所存储的数据加以判定。

逻辑电路LC使用连接于共通总线LBUS的锁存电路SDL、ADL、BDL、CDL、DDL、EDL及XDL中所保存的数据执行多种逻辑运算。具体地说，例如逻辑电路LC能够使用各感测放大器组件SAU中所设置的锁存电路中的2个锁存电路所保存的数据，执行AND(及)运算、OR(或)运算、NAND运算、NOR(NOT-OR，反或)运算、EXNOR(Exclusive-NOR，异非或)运算等。

锁存电路SDL、ADL、BDL、CDL、DDL、EDL及XDL分别暂时保存数据。锁存电路XDL被用于半导体存储装置1的输入输出电路与感测放大器组件SAU之间的数据DAT的输入输出。另外，锁存电路XDL也可以被用作例如半导体存储装置1的高速缓冲存储器。只要至少锁存电路XDL空闲，半导体存储装置1就能成为就绪状态。

图5表示第1实施方式的半导体存储装置1的感测放大器组件SAU的电路构成的一例。如图5所示，例如，感测放大器部SA包含晶体管20～27及电容器28，位线连接部BLHU包含晶体管29。晶体管20为P型MOS晶体管。晶体管21～27分别为N型MOS晶体管。晶体管29是比晶体管20～27的每一个更高耐压的N型MOS晶体管。

晶体管20的源极连接于电源线。晶体管20的漏极连接于节点ND1。晶体管20的节点连接于例如锁存电路SDL内的节点SINV。晶体管21的漏极连接于节点ND1。晶体管21的源极连接于节点ND2。向晶体管21的节点输入控制信号BLX。晶体管22的漏极连接于节点ND1。晶体管22的源极连接于节点SEN。向晶体管22的节点输入控制信号HLL。

晶体管23的漏极连接于节点SEN。晶体管23的源极连接于节点ND2。向晶体管23的节点输入控制信号XXL。晶体管24的漏极连接于节点ND2。向晶体管24的节点输入控制信号BLC。晶体管25的漏极连接于节点ND2。晶体管25的源极连接于节点SRC。晶体管25的节点连接于例如锁存电路SDL内的节点SINV。

晶体管26的源极接地。晶体管26的节点连接于节点SEN。晶体管27的漏极连接于总线LBUS。晶体管27的源极连接于晶体管26的漏极。向晶体管27的节点输入控制信号STB。电容器28的一电极连接于节点SEN。向电容器28的另一电极输入时钟CLK。

晶体管29的漏极连接于晶体管24的源极。晶体管29的源极连接于位线BL。向晶体管29的节点输入控制信号BLS。

锁存电路SDL包含例如反相器30及31以及N型MOS晶体管32及33。反相器30的输入节点连接于节点SLAT，反相器30的输出节点连接于节点SINV。反相器31的输入节点连接于节点SINV，反相器31的输出节点连接于节点SLAT。晶体管32的一端连接于节点SINV，晶体管32的另一端连接于总线LBUS，向晶体管32的节点输入控制信号STI。晶体管33的一端连接于节点SLAT，晶体管33的另一端连接于总线LBUS，向晶体管33的节点输入控制信号STL。例如，节点SLAT处保存的数据相当于锁存电路SDL中所保存的数据，节点SINV处保存的数据相当于节点SLAT中所保存的数据的反相数据。

锁存电路ADL、BDL、CDL、DDL、EDL及XDL的电路构成与例如锁存电路SDL的电路构成相同。例如，锁存电路ADL在节点ALAT保存数据，在节点AINV保存其反相数据。另外，例如，向锁存电路ADL的晶体管32的节点输入控制信号ATI，向锁存电路ADL的晶体管33的节点输入控制信号ATL。省略锁存电路BDL、CDL、DDL、EDL及XDL的说明。

以上说明的感测放大器组件SAU的电路构成中，向与晶体管20的源极连接的电源线施加例如电源电压VDD。向节点SRC施加例如接地电压VSS。控制信号BLX、HLL、XXL、BLC、STB及BLS、以及时钟CLK分别例如由定序器13产生。节点SEN可以被称作感测放大器部SA的感测节点。

此外，第1实施方式的半导体存储装置1所具备的感测放大器模块16并不限于以上说明的电路构成。例如，各感测放大器组件SAU所具备的锁存电路的个数可以基于1个单元组件CU所存储的页数适当改变。如果只利用感测放大器组件SAU内的锁存电路就能够执行逻辑运算，则感测放大器组件SAU内的逻辑电路LC可以省略。

[1-1-3]半导体存储装置1的构造

以下，对第1实施方式的半导体存储装置1所具备的存储单元阵列10的构造的一例进行说明。此外，以下所参照的附图中，X方向对应于选择栅极线SGD的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于相对于半导体衬底的表面的铅直方向(积层方向)，该半导体衬底被用于半导体存储装置1的形成。剖视图中适当省略绝缘体层等的影线，以免附图变得复杂。俯视图中适当附加有影线，以便容易观察图。俯视图中附加的影线未必必须与附加有影线的构成要素的素材或特性相关。

(关于存储单元晶体管MT的剖面构造)

以下，使用图6对第1实施方式的半导体存储装置1的构造的一例进行说明。图6是区块BLK的局部区域的剖视图。

如图6所示，在半导体层内设置p型阱区域(p-well)130。在p型阱区域130上设置多个NAND串NS。即，在p型阱区域130上，依序积层作为选择栅极线SGS发挥功能的布线层131、作为字线WL0～WL7发挥功能的8层布线层132、作为选择栅极线SGD发挥功能的布线层133。此外，在相邻的布线层间插入绝缘体层。

存储孔134贯通布线层131、132、133而设置，存储孔134的底部到达阱区域130。在存储孔134内设置柱状的半导体层(半导体柱)135。在半导体柱135的侧面，依序设置绝缘膜(隧道绝缘膜)136、绝缘膜(电荷蓄积层)137及绝缘膜(阻障绝缘膜)138。由这些部件构成存储单元晶体管MT以及选择晶体管ST1及ST2。半导体柱135作为NAND串NS的电流路径发挥功能，是供形成各晶体管的通道的区域。半导体柱135的上端经由接触插塞139连接于作为位线BL发挥功能的金属布线层140。

在阱区域130的表面区域，设置被导入高浓度的n型杂质的n+型扩散区域141。在n+型扩散区域141上设置接触插塞142。接触插塞142连接于作为源极线SL发挥功能的金属布线层143。进而，在阱区域130的表面区域，设置被导入高浓度的p型杂质的p+型扩散区域144。在p+型扩散区域144上，设置接触插塞145。接触插塞145连接于作为阱布线CPWELL发挥功能的金属布线层146。阱布线CPWELL是用于经由阱区域130向半导体柱135施加电压的布线。

以上构成在图6的纸面深度方向(X方向)上排列多个。并且，串组件SU包含排列在X方向的多个NAND串NS的集合。

(关于存储单元晶体管MT的平面构造)

图7表示从Z方向观察到的各区块BLK所包含的存储单元晶体管MT的构造的情况。更具体地说，示出从Z方向观察时存储孔134及布线层132(字线WL)的包含X方向及Y方向的平面的剖面构造的一例。

图示剖面中，例如，半导体层135设置在存储孔134的中央部。隧道绝缘膜136包围半导体层135的侧面。电荷蓄积层137包围隧道绝缘膜136的侧面。阻障绝缘膜138包围电荷蓄积层137的侧面。另外，布线层132(字线WL)包围阻障绝缘膜138。即，布线层132(字线WL)包围存储孔134。由此，存储孔134与布线层132(字线WL)交叉的部分作为存储单元晶体管MT发挥功能。

存储孔134及布线层131(选择栅极线SGS)也在包含X方向及Y方向的平面，成为与包含字线WL的剖面相同的剖面构造。即，存储孔134与布线层131(选择栅极线SGS)交叉的部分作为选择晶体管ST2发挥功能。

另外，存储孔134及布线层133(选择栅极线SGD)也在包含X方向及Y方向的平面，成为与包含字线WL的剖面相同的剖面构造。即，存储孔134与布线层133(选择栅极线SGD)交叉的部分作为选择晶体管ST1发挥功能。

[1-1-4]关于数据的存储方式

第1实施方式的半导体存储装置1中，相应于1个存储单元晶体管MT所能存储的数据的比特数，设定多个阈值分布。并且，各存储单元晶体管MT的阈值电压是根据被写入的数据的种类，配置在多个阈值分布中的任一区域。以下，将被分配互不相同的数据的多个阈值分布分别称作“状态”。

图8是表示第1实施方式的半导体存储装置1的存储单元晶体管MT的阈值分布、读取电压及验证电压的一例。此外，以下所参照的阈值分布图中，纵轴的NMTs对应于存储单元晶体管MT的个数，横轴的Vth对应于存储单元晶体管MT的阈值电压。

如图8所示，第1实施方式的半导体存储装置1中，例如根据多个存储单元晶体管MT形成8种阈值分布。这8种阈值分布例如按照阈值电压由低至高的顺序，分别称作“Er”状态、“A”状态、“B”状态、“C”状态、“D”状态、“E”状态、“F”状态、“G”状态。“Er”状态对应于存储单元晶体管MT的抹除状态。“A”状态～“G”状态分别对应于向存储单元晶体管MT写入数据的状态。

并且，对“Er”状态～“G”状态的各个状态分配互不相同的3比特数据，设定为相邻的2个状态间仅1比特数据不同。像这样使1个存储单元晶体管存储3比特数据的方法例如被称作TLC(Triple-Level Cell，三层单元)方式。以下，罗列针对8种阈值分布的数据分配的一例。

“Er”状态：“111(上位比特/中位比特/下位比特)”数据

“A”状态：“110”数据

“B”状态：“100”数据

“C”状态：“000”数据

“D”状态：“010”数据

“E”状态：“011”数据

“F”状态：“001”数据

“G”状态：“101”数据。

对相邻的状态间分别设定写入动作中使用的验证电压。具体地说，对“Er”状态及“A”状态间设定验证电压AV。对“A”状态及“B”状态间设定验证电压BV。对“B”状态及“C”状态间设定验证电压CV。对“C”状态及“D”状态间设定验证电压DV。对“D”状态及“E”状态间设定验证电压EV。对“E”状态及“F”状态间设定验证电压FV。对“F”状态及“G”状态间设定验证电压GV。在写入动作中，半导体存储装置1当侦测到存储某数据的存储单元晶体管MT的阈值电压超过与该数据对应的验证电压时，完成对该存储单元晶体管MT的编程。

对相邻的状态间也分别设定读取动作中使用的读取电压。具体地说，对“Er”状态及“A”状态间设定读取电压AR。对“A”状态及“B”状态间设定读取电压BR。对“B”状态及“C”状态间设定读取电压CR。对“C”状态及“D”状态间设定读取电压DR。对“D”状态及“E”状态间设定读取电压ER。对“E”状态及“F”状态间设定读取电压FR。对“F”状态及“G”状态间设定读取电压GR。各读取电压被用来区分读取对象的存储单元晶体管MT的阈值电压以该读取电压为基准包含在下位及上位的哪一个状态。另外，对比最上位的“G”状态高的电压设定读取通过电压VREAD。栅极被施加读取通过电压VREAD的存储单元晶体管MT无关于所存储的数据而成为导通状态。在读取动作中，半导体存储装置1使用读取电压判定存储单元晶体管MT分布的状态，由此确定读取数据。

例如，当应用图8所示的数据分配时，由下位比特构成的1页读取数据(下位页数据)是基于使用读取电压AR的读取结果、及使用读取电压ER的读取结果而确定。由中位比特构成的1页读取数据(中位页数据)是基于使用读取电压BR的读取结果、使用读取电压DR的读取结果、及使用读取电压FR的读取结果而确定。由上位比特构成的1页读取数据(上位页数据)是基于使用读取电压CR的读取结果、使用读取电压GR的读取结果而确定。在读取动作中，逻辑电路LC适当执行使用多个读取结果的运算处理，确定读取数据。

此外，以上说明的1个存储单元晶体管MT所存储的数据的比特数为一例，不限于此。例如，存储单元晶体管MT也可以存储1比特、2比特或4比特以上的数据。在半导体存储装置1中，可以根据存储单元晶体管MT所存储的比特数，适当设定所形成的阈值分布的数量、或读取电压、读取通过电压、验证电压等。

本说明书中，“读取结果”是通过生效控制信号STB，而对应于被撷取到感测放大器组件SAU内的数据。“读取数据”在读取动作中对应于由半导体存储装置1输出到存储器控制器2的数据。将用于获得对应于1个读取电压的1个或多个读取结果的动作称作“读取处理”。读取电压AR～GR的读取处理也分别被称作“A”～“G”状态的读取处理。各读取处理中获取的读取结果的数量对应于在该读取处理中生效控制信号STB的次数。

[1-2]半导体存储装置1的动作

接下来，对第1实施方式的半导体存储装置的动作进行说明。此外，以下说明中，适当地仅利用参照符号来记载对各种布线施加的电压。将读取对象的单元组件CU中所包含的存储单元晶体管MT称作选择存储单元。在读取动作中，将选择的字线WL称作WLsel，将非选择的字线WL称作WLusel。向字线WL施加电压对应于驱动器模块14经由信号线CG及行解码器模块15向该布线施加电压。将第n条(n为0以上的整数)字线WL称作字线WLn。将连接于第n+1条字线WLn+1的存储单元晶体管MT称作相对于字线WLn的相邻存储单元。

[1-2-1]关于写入动作

在第1实施方式的半导体存储装置1中，按照如图9(A)所示的顺序，对各区块BLK中所包含的存储单元晶体管MT执行写入动作。即，在第1实施方式中，在某串组件SU中，连接于字线WLn+1的存储单元晶体管MT所存储的数据，在连接于字线WLn的存储单元晶体管MT所存储的数据之后被写入。即，在某串组件SU中，从连接于距源极侧选择栅极线SGS最近的字线WL0的存储单元晶体管MT到连接于距漏极侧选择栅极线SGD最近的字线WL7的存储单元晶体管MT为止，逐层字线地依序执行写入动作。

此外，实施写入动作的顺序不限于此。例如，也可以按照如图9(B)所示的顺序，对半导体存储装置1的各区块BLK所包含的存储单元晶体管MT执行写入动作。在该情况下，在某串组件SU中，连接于字线WLn-1的存储单元晶体管MT所存储的数据，在连接于字线WLn的存储单元晶体管MT所存储的数据之后被写入。即，在某串组件SU中，从连接于距漏极侧选择栅极线SGD最近的字线WL7的存储单元晶体管MT到连接于距源极侧选择栅极线SGS最近的字线WL0的存储单元晶体管MT为止，逐层字线地依序执行写入动作。

图10是第1实施方式的半导体存储装置1的写入动作中各布线的电压的一例，分别示出输入输出信号I/O的状态与经选择的字线WLsel的电压。作为输入输出信号I/O，示出半导体存储装置1成为就绪状态并从外部的存储器控制器2接收指令集(指令、地址及数据)的期间、及半导体存储装置1成为忙碌状态的期间。

当从外部的存储器控制器2向半导体存储装置1的输入输出信号I/O输入指示写入动作的执行的指令、存储数据的存储单元的地址、及包含写入数据的指令集时，半导体存储装置10从就绪状态转变为忙碌状态后执行写入动作。

在写入动作中，定序器13首先执行编程动作。具体地说，向感测放大器模块16、与写入对象的存储单元晶体管MT对应的位线BL施加例如电压VSS，向与写入禁止的存储单元晶体管MT对应的位线施加例如电压VINH。电压VINH高于VSS，与被施加电压VINH的位线BL对应的NAND串NS因选择晶体管ST1截止，而例如成为浮动状态。并且，驱动器模块14及行解码器模块15向选择字线WLsel施加编程电压VPGM。编程电压VPGM是能够向存储单元晶体管MT的电荷蓄积层注入电子的高电压。

于是，在写入对象的存储单元晶体管MT中，利用栅极-通道间的电位差而向电荷蓄积层注入电子，阈值电压上升。另一方面，在写入禁止的存储单元晶体管MT中，例如因浮动状态的NAND串NS的通道升压而导致栅极-通道间的电位差变小，抑制阈值电压的上升。

接下来，定序器13执行验证动作。具体地说，驱动器模块14及行解码器模块15对选择字线WLsel施加验证电压VFY。作为验证电压VFY，使用例如图8所示的验证电压AV。

于是，连接于选择字线WLsel的存储单元晶体管MT相应于其阈值电压而成为导通状态或断开状态。并且，各感测放大器组件SAU基于对应的位线BL的电压，判定对应的存储单元晶体管MT的阈值电压是否超过所期望的验证电压。

然后，定序器13当侦测到对应的存储单元晶体管MT的阈值电压超过所期望的验证电压时，设为该存储单元晶体管MT的验证通过，在之后的编程动作中使该存储单元晶体管MT为写入禁止。

另一方面，定序器13当侦测到对应的存储单元晶体管MT的阈值电压为所期望的验证电压以下时，设为该存储单元晶体管MT的验证失败，在之后的编程动作中使该存储单元晶体管MT为写入对象。

序定序器13例如能够在1次验证动作中使驱动器模块14及行解码器模块15对选择字线WLsel连续地施加多种验证电压，使感测放大器模块16连续地执行多个电平的验证。另外，定序器173能够相应于写入动作的进行，适当改变1次验证动作中施加的验证电压的种类及数量。此外，定序器13也可以使得在1次验证动作中只从驱动器模块14及行解码器模块15向选择字线WLsel施加1种验证电压，使感测放大器模块16执行1电平的验证。

上述编程动作与验证动作的组合相当于循环。定序器13反复执行这种循环，使编程电压VPGM在每一编程循环中每次上升ΔVPGM。并且，定序器13反复执行多次(例如19次)编程循环后，结束写入动作而使半导体存储装置1从忙碌状态转变为就绪状态。

此处，如图6所示，第1实施方式的半导体存储装置1中，在某串组件SU中，连接于某字线WLn的存储单元晶体管MT与连接于相邻的字线WLn-1的存储单元晶体管MT及连接于相邻的字线WLn+1的存储单元晶体管MT近接。因此，连接于某字线WLn的存储单元晶体管MT的阈值会受到连接于两侧的字线WLn-1及WLn+1的存储单元晶体管MT的电荷蓄积层中所保存的电子的影响。

此处，在按照如图9(A)所示的顺序进行写入动作的情况下，对字线WLn-1进行写入动作后，对字线WLn执行写入动作。即，在对与字线WLn连接的存储单元晶体管MT执行写入动作的时间点，与字线WLn-1连接的存储单元晶体管MT的电荷蓄积层中所保存的电子的量已确定。即，之后，该存储沟槽MT的电荷蓄积层中所保存的电子的量基本不发生变动。因此，与字线WLn-1连接的存储单元晶体管MT的电荷蓄积层中所保存的电子对与字线WLn连接的存储单元晶体管MT的阈值电压的影响被导入到验证动作时，从而能够实质地排除该影响。

另一方面，对字线WLn+1的写入动作是在对字线WLn执行写入动作后执行。在对与字线WLn连接的存储单元晶体管MT执行写入动作的时间点(更具体地说，执行验证动作时)，与字线WLn+1连接的存储单元晶体管MT的电荷蓄积层中所保存的电子的量尚未确定，之后变动的可能性大。更具体地说，对与字线WLn连接的存储单元晶体管MT执行写入动作后，与字线WLn+1连接的存储单元晶体管MT的阈值电压有可能从“Er”状态变动为“G”状态等。

因此，与字线WLn+1连接的存储单元晶体管MT的电荷蓄积层中所保存的电子对与字线WLn连接的存储单元晶体管MT的阈值电压的影响难以在进行写入动作的过程中排除。

此外，在按照如图9(B)所示的顺序执行写入动作的情况下，字线WLn-1与字线WLn+1的关系相反。即，与字线WLn+1连接的存储单元晶体管MT的电荷蓄积层中所保存的电子对与字线WLn连接的存储单元晶体管MT的阈值电压的影响在验证动作时会加以考虑，从而能够实质上排除该影响。然而，由于对字线WLn-1的写入动作在这之后执行，所以在对与字线WLn连接的存储单元晶体管MT执行写入动作的时间点，难以排除该存储单元晶体管MT对阈值电压的影响。

[1-2-2]关于读取动作

第1实施方式的半导体存储装置1能够执行至少2种读取动作。例如，半导体存储装置1能够执行的多种读取动作包含通常读取动作及DLA(Direct Look Ahead，直接预测)读取动作。

通常读取动作是所使用的每个读取电压的读取次数为1次的读取动作。DLA读取动作是使用与选择存储单元相邻的相邻存储单元的读取结果，确定选择存储单元的读取结果的读取动作。即，DLA读取动作包含相邻存储单元的读取动作、及选择存储单元的读取动作。关于DLA读取动作的详细情况将在下文进行叙述。

图11是表示第1实施方式的半导体存储装置1的读取动作的指令序列的一例。图11的上侧对应于通常读取动作的指令序列。图11的下侧对应于DLA读取动作的指令序列。

如图11的上侧所示，存储器控制器2在使半导体存储装置1执行通常读取动作的情况下，例如将指令“00h”、地址信息ADD及指令“30h”依序发送到半导体存储装置1。指令“00h”是对半导体存储装置1指示执行读取动作的指令。地址信息ADD包含与读取对象的单元组件CU对应的地址。地址信息ADD可以使用多个周期的输入输出信号I/O。指令“30h”是向半导体存储装置1指示读取动作的开始的指令。

另一方面，如图11的下侧所示，存储器控制器2在使半导体存储装置1执行DLA读取动作的情况下，例如将指令“xxh”、指令“00h”、地址信息ADD及指令“30h”依序发送到半导体存储装置1。指令“xxh”是向半导体存储装置1指示DLA读取动作的执行的前缀指令。通常读取动作的指令序列与DLA读取动作的指令序列之间的不同点在于有无指令“xxh”。

半导体存储装置1基于接收到指令“30h”而从就绪状态转变为忙碌状态。并且，半导体存储装置1例如在未接收到指令“xxh”的情况下执行通常读取动作，在接收到指令“xxh”的情况下执行DLA读取动作。半导体存储装置1执行通常读取动作的时间tR1比半导体存储装置1执行DLA读取动作的时间tR2短。这是因为，如下所述，DLA读取动作包含对相邻存储单元的读取动作、及对选择存储单元的读取动作。

半导体存储装置1在读取动作完成后，从忙碌状态转变为就绪状态。并且，存储器控制器2当向半导体存储装置1指示读取动作的执行后，侦测到半导体存储装置1从忙碌状态转变为就绪状态时，向半导体存储装置1指示读取数据DAT的输出。于是，半导体存储装置1基于存储器控制器2的指示，向存储器控制器2输出读取数据DAT。

[1-2-3]关于DLA读取动作的详细情况

以下，以读取下位页数据的情况为代表，对第1实施方式的半导体存储装置1中的DLA读取动作的具体例进行说明。图12是第1实施方式的半导体存储装置1的下位页数据的DLA读取动作的时序图的一例，示出字线WLn、WLn+1及WLusel、控制信号BLX、BLC、HLL、XXL及STB、以及节点SEN各自的电压。本例中，字线WLn被设定为选择字线WLsel。即，与字线WLn连接的存储单元晶体管MT为选择存储单元，与字线WLn+1连接的存储单元晶体管MT为相邻存储单元。

如图12所示，在DLA读取动作开始前，字线WLn、WLn+1及WLusel、以及控制信号BLX及BLC各自的电压例如为接地电压VSS，控制信号HLL、XXL及STB、以及节点SEN各自的电压例如为“L”电平。DLA读取动作中，定序器13例如在时刻t0～t4期间执行第1读取，在时刻t4～t16期间执行第2读取。

第1读取是将与作为该DLA读取动作的读取对象的选择存储单元相邻的相邻存储单元设为对象的读取动作。本例的第1读取中，将相邻存储单元设为对象，执行使用读取电压XR的读取动作。作为读取电压XR，例如使用读取电压DR。此外，作为读取电压XR，可以使用其它读取电压，也可以使用与读取电压AR～GR分别不同的电压。

第2读取是将选择存储单元设为对象的读取动作。在本例的第2读取中，将选择存储单元设为对象，执行使用读取电压AR及ER的读取动作。另外，在第2读取中，各状态的读取处理包含以互不相同的设定执行的2次读取(数据判定处理、即生效控制信号STB的处理)。以下，依序对第1读取及第2读取各自的详细情况进行说明。

(关于第1读取)

首先，在时刻t0，对字线WLn、WLn+1及WLusel施加读取通过电压VREAD。另外，在时刻t0，定序器13使控制信号BLX的电压从VSS上升到VblxL，使控制信号BLC的电压从VSS上升到VblcL。VblcL的电压值例如低于VblxL。于是，栅极被施加VblxL的晶体管21与栅极被施加VblcL的晶体管24分别成为导通状态。

由此，位线BL的电压基于例如控制信号BLC的电压与晶体管24的阈值电压而上升。然后，当字线WLn、WLn+1及WLusel各自的电压上升到VREAD，控制信号BLX及BLC的电压分别上升到VblxL及VblcL时，NAND串NS内的所有晶体管都成为导通状态。结果，被选择的串组件SU中所包含的NAND串NS的通道内的残留电子被去除。

接下来，在时刻t1，读取电压XR被施加到字线WLn+1。另外，在时刻t1，定序器13使控制信号BLX的电压从VblxL上升到Vblx，使控制信号BLC的电压从VblcL上升到Vblc。Vblc的电压值例如低于Vblx。于是，位线BL的电压相应于与字线WLn+1连接的相邻存储单元的状态而变化。具体地说，在相邻存储单元为导通状态的情况下，连接于该相邻存储单元的位线BL的电压下降。另一方面，在相邻存储单元为断开状态的情况下，连接于该相邻存储单元的位线BL的电压维持不变。

进而，在时刻t1，定序器13使控制信号HLL的电压从“L”电平上升到“H”电平。于是，栅极被施加“H”电平的电压的晶体管22成为导通状态。由此，节点SEN的电压从“L”电平上升到“H”电平。即，节点SEN经由晶体管22被充电。并且，节点SEN被充电后，定序器13使控制信号HLL从“H”电平下降到“L”电平，使晶体管22成为断开状态。

接下来，在时刻t2，定序器13使控制信号XXL的电压从“L”电平上升到“H”电平。于是，栅极被施加“H”电平的电压的晶体管23成为导通状态。由此，形成节点SEN及位线BL间的电流路径，节点SEN的电压相应于与该NAND串NS连接的位线BL的电压而变化。具体地说，在连接于字线WLn+1的相邻存储单元为导通状态的情况下，与该相邻存储单元对应的节点SEN的电压下降(图12，导通单元)。另一方面，在相邻存储单元为断开状态的情况下，与该相邻存储单元对应的节点SEN的电压维持“H”电平(图12，断开单元)。

然后，定序器13在经过特定时间后，基于位线BL的电压所得的电压被反映到节点SEN之后，使控制信号XXL的电压从“H”电平下降到“L”电平。于是，晶体管23成为断开状态，节点SEN的电压固定。以下，将控制信号XXL的电压维持“H”电平的时间也称作节点SEN的放电时间。

之后，定序器13生效控制信号STB，对与字线WLn+1连接的相邻存储单元的阈值电压加以判定。具体地说，感测放大器组件SAU判定相邻存储单元的阈值电压是否为读取电压XR以上，将判定结果例如保存在锁存电路ADL中。以下，将通过第1读取获得的读取结果也称作DLA数据。

接下来，在时刻t3，定序器13使字线WLn、WLn+1及WLusel、控制信号BLX、BLC、HLL、XXL及STB、以及节点SEN各自的电压恢复为第1读取开始前的状态。由此，定序器13完成第1读取，移行到第2读取。

(关于第2读取)

首先，在时刻t4，与时刻t0同样，读取通过电压VREAD被施加到字线WLn、WLn+1及WLusel，定序器13使控制信号BLX及BLC的电压分别上升到VblxL及VblcL。结果，与时刻t0同样，被选择的串组件SU中所包含的NAND串NS的通道内的残留电子被去除。

接下来，在时刻t5～t10，定序器13执行读取电压AR的读取处理。具体地说，在时刻t5，读取电压AR被施加到字线WLn，与时刻t1同样，定序器13使控制信号BLX及BLC的电压分别上升到Vblx及Vblc。于是，位线BL的电压相应于与字线WLn连接的选择存储单元的状态而变化。具体地说，在选择存储单元为导通状态的情况下，连接于该选择存储单元的位线BL的电压下降。另一方面，在选择存储单元为断开状态的情况下，连接于该选择存储单元的位线BL的电压维持不变。

进而，在时刻t5，与时刻t1同样，定序器13使控制信号HLL的电压上升到“H”电平，使晶体管22成为导通状态。由此，节点SEN经由晶体管22被充电。并且，定序器13在节点SEN被充电后，使控制信号HLL下降到“L”电平，使晶体管22成为断开状态。

接下来，在时刻t6，定序器13与时刻t2同样，使控制信号XXL的电压上升到“H”电平，使晶体管23成为导通状态。由此，形成节点SEN及位线BL间的电流路径，节点SEN的电压相应于与该NAND串NS连接的位线BL的电压而变化。具体地说，在选择存储单元为导通状态的情况下，与该选择存储单元对应的节点SEN的电压下降。另一方面，在选择存储单元为断开状态的情况下，与该选择存储单元对应的节点SEN的电压维持于“H”电平。并且，定序器13经过时间T1后，使控制信号XXL的电压从“H”电平下降到“L”电平。于是，晶体管23成为断开状态，节点SEN的电压固定。

此外，图12中，根据各状态的读取电压，将优选成为导通状态的2种存储单元晶体管MT分别表示为第1导通单元及第2导通单元。第1导通单元对应于相邻存储单元的阈值电压较低时的导通单元。第2导通单元对应于相邻存储单元的阈值电压较高时的导通单元。例如，时刻t6的处理中，与第2导通单元对应的节点SEN的电压下降量小于与第1导通单元对应的节点SEN的电压下降量。本例中，假定通过时刻t6的处理，连接于第1导通单元的节点SEN的电压固定为比晶体管26的阈值电压低的状态，连接于第2导通单元的节点SEN的电压固定为比晶体管26的阈值电压高的状态。

之后，定序器13生效控制信号STB，对与字线WLn+1连接的选择存储单元的阈值电压加以判定。具体地说，感测放大器组件SAU判定选择存储单元的阈值电压是否为读取电压AR以上，将判定结果保存于例如锁存电路BDL。然后，定序器13将节点SEN的电压重置为“L”电平。

接下来，在时刻t8～t10，定序器13执行与时刻t5～t7类似的处理。时刻t5～t7的处理与时刻t8～t10的处理之间，节点SEN的放电时间不同。具体地说，时刻t9的处理中的节点SEN的放电时间“T2”设定得较时刻t6的处理中的节点SEN的放电时间“T1”长。本例中，假定通过时刻t9的处理，连接于第1导通单元的节点SEN的电压与连接于第2导通单元的节点SEN的电压分别固定为比晶体管26的阈值电压低的状态。另外，定序器13将时刻t9的处理中使用读取电压AR的判定结果保存于例如锁存电路CDL中。然后，定序器13将节点SEN的电压重置为“L”电平。时刻t8～t10的其它处理与例如时刻t5～t7的处理相同。

接下来，在时刻t11～t16，定序器13执行读取电压ER的读取处理。时刻t11～t16的处理与时刻t5～t10的处理所施加到字线WLn的电压不同。具体地说，在时刻t11，读取电压ER被施加到字线WLn。定序器13将时刻t12的处理中使用读取电压ER的判定结果保存在例如锁存电路DDL中。另外，定序器13将时刻t15的处理中使用读取电压ER的判定结果保存在例如锁存电路EDL。

然后，在时刻t16，定序器13使字线WLn、WLn+1及WLusel、控制信号BLX、BLC、HLL、XXL及STB、以及节点SEN各自的电压恢复为第2读取开始前的状态。时刻t11～t16的其它处理与例如时刻t5～t10的处理相同。由此，定序器13完成第2读取。

如上所述，定序器13在DLA读取动作中的第1读取与第2读取完成后，基于例如锁存电路ADL中所保存的DLA数据，执行锁存电路BDL、CDL、DDL及EDL中所保存的数据的运算处理。以下，将节点SEN的放电时间为“T1”时的读取结果称作第1数据，将节点SEN的放电时间为“T2”时的读取结果称作第2数据。即，本例中，锁存电路BDL及CDL分别保存与读取电压AR对应的第1及第2数据。锁存电路DDL及EDL分别保存与读取电压ER对应的第1及第2数据。

例如，当锁存电路ADL中所保存的DLA数据为“1”时，定序器13使用锁存电路BDL中所保存的读取电压AR的第1数据、及锁存电路DDL中所保存的读取电压ER的第1数据，确定下位页的读取数据。并且，定序器13将已确定的下位页的读取数据保存在锁存电路XDL。

另一方面，当锁存电路ADL中所保存的DLA数据为“0”时，定序器13使用锁存电路CDL中所保存的读取电压AR的第2数据、及锁存电路EDL中所保存的读取电压ER的第2数据，确定下位页的读取数据。并且，定序器13将已确定的下位页的读取数据保存在锁存电路XDL中。

当已确定的读取数据被保存在锁存电路XDL时，定序器13完成DLA读取动作，使半导体存储装置1从忙碌状态转变为就绪状态。之后，定序器13基于存储器控制器2的指示，将锁存电路XDL中所存储的读取数据输出到存储器控制器2。

如上所述，第1实施方式的半导体存储装置1能够执行下位页数据的DLA读取动作。在中位及上位的各读取动作中，第1实施方式的半导体存储装置1能够与下位页数据的读取动作同样，适当执行DLA读取动作。此外，半导体存储装置1即使在1个存储单元晶体管MT所存储的数据为3比特以外的情况下，也能够执行DLA读取动作。

[1-3]第1实施方式的效果

根据以上说明的第1实施方式的半导体存储装置1，能够抑制读取错误的发生。以下，对第1实施方式的半导体存储装置1的效果的详细情况进行说明。

在半导体存储装置中，写入动作后的多个存储单元的阈值电压具有接近常态分布的偏差。另外，例如当执行对该存储单元的数据写入后执行对相邻存储单元的写入时，存储单元的阈值电压有时会根据相邻字线WL间的耦合而变化。

此处，使用图13，对基于相邻存储单元的阈值电压而产生的存储单元晶体管MT的阈值分布的变化的一例进行说明。图13的上侧与由连接于字线WLn且相邻存储单元的阈值电压为“Er”状态的多个存储单元晶体管MT形成的阈值分布对应。图13的下侧与由连接于字线WLn且相邻存储单元的阈值电压为“G”状态的多个存储单元晶体管MT形成的阈值分布对应。

当如图13的上侧所示，相邻存储单元的阈值电压为“Er”状态时，写入后的字线WLn的存储单元晶体管MT的阈值分布的变化被抑制。另一方面，当如图13的下侧所示，相邻存储单元的阈值电压为“G”状态时，写入动作后的字线WLn的存储单元晶体管MT的阈值电压偏移到正侧。例如，相邻存储单元的阈值电压越高，则受到相邻存储单元影响的阈值电压的偏移量越大。

存储单元的阈值分布可以根据与上述相邻存储单元所存储的数据相应的存储单元的阈值电压变化而扩大。并且，阈值分布扩大会导致半导体存储装置的可靠性、写入性能或读取性能下降。因此，阈值分布的扩大优选被抑制。作为减小相邻存储单元的阈值电压的影响的方法，可考虑的是执行DLA读取动作。

DLA读取动作在读取与字线WLn连接的存储单元所被写入的特定状态的情况下，至少执行1次字线WLn+1的读取。该字线WLn+1的读取是为了检查相邻存储单元的阈值电压的高低而执行。并且，在字线WLn的读取中，每一状态至少执行2次使用不同读取通过电压的读取。

图14表示第1实施方式的比较例的半导体存储装置1的下位页数据的DLA读取动作的时序图的一例。如图14所示，第1实施方式的比较例中的DLA读取动作与第1实施方式的不同点在于：使第2读取时的节点SEN的放电时间固定，使施加到与相邻存储单元连接的字线WLn+1的电压变动。

简而言之，在第1实施方式的比较例的DLA读取动作的第2读取中，定序器13在读取第1数据时，对字线WLn+1施加读取通过电压VREADL。另一方面，定序器13在读取第2数据时，对字线WLn+1施加读取通过电压VREADH。VREADH是高于VREADL的电压。VREADL及VREADH分别可以为与VREAD相同的电压，也可以为不同电压。

当通过第1读取检测出相邻存储单元的阈值电压较低时，推测选择存储单元的阈值电压的偏移量较小。另一方面，当通过第1读取检测出相邻存储单元的阈值电压较高时，推测选择存储单元的阈值电压的偏移量较大。因此，第1实施方式的比较例的定序器13通过将VREADL或VREADH施加到字线WLn+1，来修正选择存储单元的有效阈值电压。例如，施加到字线WLn+1的读取通过电压越高，越能够降低选择存储单元的有效阈值电压。

由此，第1实施方式的比较例的半导体存储装置1能够选择性地利用抑制了相邻存储单元的影响的第1数据及第2数据，能够抑制读取错误的发生。另一方面，在如第1实施方式的比较例的DLA读取动作中，第2读取中的字线WL的电压的转变次数增加。例如，在存储单元经三维积层而成的半导体存储装置1中，字线WL的寄生电阻及寄生电容较大。因此，在第1实施方式的比较例的DLA读取动作中，有因字线WL的电压的转变次数增加而导致读取时间变长的担忧。

因此，第1实施方式的半导体存储装置1在DLA读取动作中，在使字线WLn+1的电压固定的状态下，对每一状态执行多次读取。并且，第1实施方式的半导体存储装置1在每一状态的多次读取中，使节点SEN的放电时间变化。使节点SEN的放电时间延长对应于使第1实施方式的比较例的字线WLn+1的电压上升。

例如，当节点SEN的放电时间较短时(例如，放电时间“T1”)，能够感测阈值电压相对较低的选择存储单元、即与放电迅速的节点SEN连接的选择存储单元。另一方面，当节点SEN的放电时间较长时(例如，放电时间“T2”)，能够感测阈值电压相对较高的选择存储单元、即与放电缓慢的节点SEN连接的选择存储单元。

结果，与第1实施方式的比较例同样，第1实施方式的半导体存储装置1能够基于第1读取的结果，选择性地利用读取数据的运算中所使用的第2读取的读取结果(第1数据或第2数据)。因此，第1实施方式的第1变化例的半导体存储装置1能够抑制读取错误的发生，能够提高半导体存储装置1的可靠性。

另外，第1实施方式的半导体存储装置1通过节点SEN的放电时间的控制、即对控制信号XXL进行控制，来修正选择存储单元的阈值电压。与字线WL相比，容易将控制信号XXL的信号传输延迟设计得较小。因此，控制信号XXL的电压与字线WL的电压相比，能够高速地转变。因此，第1实施方式的半导体存储装置1能够控制由相邻字线间的耦合引起的阈值分布的扩大，且执行比第1实施方式的比较例更高速的DLA读取动作。

此外，上述说明是以如图9(A)所示，从距源极侧选择栅极线SGS最近的字线WL0到距漏极侧选择栅极线SGD最近的字线WL7为止逐层依序执行写入动作的情况为前提，当如图9(B)所示，从距漏极侧选择栅极线SGD最近的字线WL7到距源极侧选择栅极线SGS最近的字线WL0为止逐层依序执行写入动作时，代替字线WLn+1而对字线WLn-1施加相同的电压。另外，在该情况下，对字线WLn+1赋予与非选择字线WLusel相同的电压。这样一来，本实施方式即使在执行写入动作的顺序已改变的情况下，也能够通过除选择字线WLsel以外还适当改变所关注的字线而应用。

[1-4]第1实施方式的变化例

以上说明的第1实施方式的半导体存储装置1的DLA读取动作可以有各种变化。以下，与第1实施方式同样，以读取下位页数据时为代表，依序对第1实施方式的第1变化例、第2变化例及第3变化例各自的DLA读取动作的具体例进行说明。

(第1实施方式的第1变化例)

图15示出第1实施方式的第1变化例的半导体存储装置1的DLA读取动作的时序图的一例。如图15所示，第1实施方式的第1变化例的DLA读取动作与第1实施方式的DLA读取动作的第2读取中的节点SEN的放电时间的设定不同。

具体地说，第1实施方式的第1变化例中，在第2读取中，控制信号XXL维持于“H”电平的时间设定在时间T1及时间T2之间切换。即，第1实施方式的第1变化例的定序器13在第2读取的各状态的读取处理中，按照第2数据、第1数据的顺序执行数据判定处理。第1实施方式的第1变化例的其它动作与第1实施方式相同。

在这种情况下，与第1实施方式同样，第1实施方式的第1变化例的半导体存储装置1能够基于第1读取的结果，选择性地利用读取数据的运算中所使用的第2读取的读取结果。因此，与第1实施方式同样，第1实施方式的第1变化例的半导体存储装置1能够抑制读取错误的发生，能够提高半导体存储装置1的可靠性。

(第1实施方式的第2变化例)

图16表示第1实施方式的第2变化例的半导体存储装置1的DLA读取动作的时序图的一例。如图16所示，第1实施方式的第2变化例的DLA读取动作相对于第1实施方式的DLA读取动作，第1读取与第2读取执行的顺序切换。

具体地说，第1实施方式的第2变化例的定序器13在执行第1实施方式中的时刻t4～t16的处理之后，执行时刻t0～t3的处理。即，定序器13在通过第2读取获取各状态的第1数据及第2数据之后，通过第1读取来获取DLA数据。第1实施方式的第2变化例的其它动作与第1实施方式相同。

在这种情况下，第1实施方式的第2变化例的半导体存储装置1与第1实施方式同样，能够基于第1读取的结果，选择性地利用读取数据的运算中使用的第2读取的读取结果。因此，第1实施方式的第2变化例的半导体存储装置1与第1实施方式同样，能够抑制读取错误的发生，能够提高半导体存储装置1的可靠性。

(第1实施方式的第3变化例)

图17表示第1实施方式的第3变化例的半导体存储装置1的DLA读取动作的时序图的一例。如图17所示，第1实施方式的第3变化例的DLA读取动作相对于第1实施方式的DLA读取动作，在第2读取中施加的读取电压的顺序切换。

具体地说，第1实施方式的第3变化例的定序器13按照电压由高至低的顺序执行读取处理。即，定序器13例如在读取下位页数据的情况下，按照读取电压ER、AR的顺序执行第2读取的读取处理。第1实施方式的第3变化例的其它动作与第1实施方式相同。

在这种情况下，第1实施方式的第3变化例的半导体存储装置1也与第1实施方式相同，能够基于第1读取的结果，选择性地利用读取数据的运算中使用的第2读取的读取结果。因此，第1实施方式的第3变化例的半导体存储装置1与第1实施方式同样，能够抑制读取错误的发生，能够提高半导体存储装置1的可靠性。

[2]第2实施方式

第2实施方式的半导体存储装置1具有与第1实施方式的半导体存储装置1相同的构成。并且，第2实施方式的半导体存储装置1执行第1实施方式与第1实施方式的比较例组合后的DLA读取动作。以下，关于第2实施方式的半导体存储装置1，说明与第1实施方式不同之处。

[2-1]DLA读取动作

以下，以读取下位页数据的情况为代表，对第2实施方式的半导体存储装置1的DLA读取动作的具体例进行说明。图18表示第2实施方式的半导体存储装置1的下位页数据的DLA读取动作的时序图的一例。如图18所示，第2实施方式的DLA读取动作具有将第1实施方式的比较例的字线WLn+1的动作与第1实施方式的除字线WLn+1以外的动作组合的构成。

具体地说，在第2实施方式的DLA读取动作中，定序器13在与第1数据的判定处理对应的读取处理时，将节点SEN的充电时间设定为“T1”，对与相邻存储单元连接的字线WLn+1施加读取通过电压VREADL。同样，定序器13在与第2数据的判定处理对应的读取处理时，将节点SEN的充电时间设定为“T2”，对与相邻存储单元连接的字线WLn+1施加读取通过电压VREADH。第2实施方式的DLA读取动作的其它动作与第1实施方式相同。

[2-2]第2实施方式的效果

如上所述，第2实施方式的半导体存储装置1执行将第1实施方式与第1实施方式的比较例组合后的DLA读取动作。简而言之，第1实施方式的第2读取将与相邻存储单元连接的字线WLn+1的电压维持于VREAD。另一方面，第2实施方式的第2读取使字线WLn+1的电压适当转变为VREADL或VREADH。并且，第2实施方式的第2读取使字线WLn+1的电压转变，并且也使节点SEN的放电时间变化。

由此，第2实施方式的半导体存储装置1与第1实施方式相比，可使DLA读取动作中的选择存储单元的阈值电压的修正范围扩大。结果，第2实施方式的半导体存储装置1与第1实施方式相比，能够抑制读取错误的发生，能够提高半导体存储装置1的可靠性。

此外，在第2实施方式的半导体存储装置1中，DLA读取动作的第2读取中的字线WLn+1的读取通过电压变动，因此有读取速度降低的担忧。然而，在第2实施方式的半导体存储装置1中，通过与利用控制信号XXL进行的阈值电压修正的组合，字线WLn+1的振幅可以设计得比第1实施方式的比较例小。因此，第2实施方式的半导体存储装置1能够使DLA读取动作比第1实施方式的比较例高速化。

[2-3]第2实施方式的变化例

以上说明的第2实施方式的半导体存储装置1的DLA读取动作可以有各种变化。以下，与第2实施方式同样，以读取下位页数据的情况为代表，依序对第2实施方式的第1变化例及第2变化例各自的DLA读取动作的具体例进行说明。

(第2实施方式的第1变化例)

图19表示第2实施方式的第1变化例的半导体存储装置1的DLA读取动作的时序图的一例。如图19所示，第2实施方式的第1变化例的DLA读取动作相对于第2实施方式的DLA读取动作，第2读取中的节点SEN的放电时间的设定不同。

具体地说，在第2实施方式的第1变化例的DLA读取动作中，与第1实施方式的第1变化例同样，第2读取中控制信号XXL维持于“H”电平的时间的设定在时间T1与时间T2之间切换。另外，在第2实施方式的第1变化例的DLA读取动作的第2读取中，读取第1数据时，与相邻存储单元连接的字线WLn+1被施加的电压在VREADH与VREADL之间切换。即，第2实施方式的第1变化例的定序器13在第2读取中的各状态的读取处理中，按照第2数据、第1数据的顺序执行数据判定处理。第2实施方式的第1变化例的其它动作与第1实施方式相同。

在这种情况下，第2实施方式的第1变化例的半导体存储装置1与第2实施方式相同，能够基于第1读取的结果，选择性地利用读取数据的运算中使用的第2读取的读取结果。因此，第2实施方式的第1变化例的半导体存储装置1与第2实施方式同样，能够抑制读取错误的发生，能够提高半导体存储装置1的可靠性。

(第2实施方式的第2变化例)

图20表示第2实施方式的第2变化例的半导体存储装置1的DLA读取动作的时序图的一例。如图20所示，第2实施方式的第2变化例的DLA读取动作具有如下构成：相对于第2实施方式的DLA读取动作，与第2读取中在各状态下执行的2次数据判定处理对应的设定互不相同。

具体地说，第2实施方式的第2变化例的定序器13在第2读取中的最初状态的读取处理中，按照第1数据、第2数据的顺序执行判定处理。并且，定序器13在持续状态的读取处理中，按照第2数据、第1数据的顺序执行判定处理。像这样，在第2实施方式的第2变化例中，最初状态的读取处理中的第2数据的判定处理与持续状态的读取处理中的第2数据的判定处理连续。因此，与相邻存储单元连接的字线n+1例如在第2读取的时刻t8～t14，被连续地施加VREADH。第2实施方式的第2变化例的其它动作与第2实施方式的第1变化例相同。

在这种情况下，第2实施方式的第2变化例的半导体存储装置1与第2实施方式同样，能够基于第1读取的结果，选择性地利用读取数据的运算中使用的第2读取的读取结果。因此，第2实施方式的第2变化例的半导体存储装置1与第2实施方式同样，能够抑制读取错误的发生，能够提高半导体存储装置1的可靠性。

[3]第3实施方式

第3实施方式的半导体存储装置1具有与第1实施方式的半导体存储装置1相同的构成。并且，第3实施方式的半导体存储装置1执行省略节点SEN的充电处理的一部分的DLA读取动作。以下，关于第3实施方式的半导体存储装置1，说明与第1及第2实施方式不同之处。

[3-1]DLA读取动作

以下，以读取下位页数据的情况为代表，对第3实施方式的半导体存储装置1的DLA读取动作的具体例进行说明。图21表示第3实施方式的半导体存储装置1的下位页数据的DLA读取动作的时序图的一例。如图21所示，第2实施方式的DLA读取动作具有从第1实施方式的DLA读取动作中省略时刻t7、t8、t13及t14的各处理的构成。

具体地说，在第3实施方式的DLA读取动作的第2读取中，例如时刻t9的节点SEN的电压维持通过时刻t6的处理而放电的状态。并且，节点SEN的电压通过与第1实施方式相同的时刻t9的处理，从该状态持续放电。因此，在第3实施方式中，与第1实施方式相同，连接于与读取电压AR对应的第2导通单元的节点SEN的电压通过时刻t9的处理而低于晶体管26的阈值电压。

同样，在第3实施方式的DLA读取动作的第2读取中，例如时刻t15的节点SEN的电压维持通过时刻t12的处理而放电的状态。并且，节点SEN的电压通过与第1实施方式相同的时刻t15的处理，从该状态持续放电。因此，在第3实施方式中，与读取电压ER对应的连接于第2导通单元的节点SEN的电压和第1实施方式同样，通过时刻t15的处理而低于晶体管26的阈值电压。第3实施方式的其它动作与第1实施方式相同。

此外，图21中表示时刻t9及t15的各处理中的节点SEN的放电时间为“T2”的情况，但不限于此。在第3实施方式的DLA读取动作中，第2读取中的各状态的读取处理中，与第1次数据判定处理相关的节点SEN的放电时间“T1”和第1实施方式相同，与第2次数据判定处理相关的节点SEN的放电时间和“T1”的和只要设定为至少第1实施方式的放电时间“T2”以上即可。

[3-2]第3实施方式的效果

如上所述，第3实施方式的半导体存储装置1的DLA读取动作省略了第2读取中的节点SEN的充电处理的一部分。并且，在第3实施方式的DLA读取动作的第2读取的各状态的读取处理中，与第2次数据判定处理相关联的节点SEN的放电是从与第1次数据判定处理相关联的节点SEN的放电状态开始的。

在这种情况下，第3实施方式的半导体存储装置1与第1实施方式同样，能够基于第1读取的结果，选择性地利用读取数据的运算中使用的第2读取的读取结果。另外，第3实施方式的第2读取的处理时间由于省略了一部分处理，所以可以缩短。因此，第3实施方式的半导体存储装置1能够与第1实施方式同样，抑制读取错误的发生，且与第1实施方式相比能够缩短DLA读取动作的时间。

[4]其它变化例等

所述实施方式中，例示了DLA数据为1比特数据的情况，但不限于此。DLA读取动作也可以使用多个比特的DLA数据。在该情况下，在DLA读取动作中的第1读取中，执行多个比特的读取处理。该多个比特的读取处理中所使用的读取电压可以与通常读取动作中使用的读取电压相同，也可以不同。例如，使用多个比特的DLA数据时的第2读取中，定序器13在各状态的读取处理中执行3次以上的数据判定处理。第2读取的各状态的多个读取结果与多个比特的DLA数据相关。并且，定序器13基于多个比特的DLA数据，选择读取数据的运算中使用的第2读取的读取结果，确定读取数据。由此，半导体存储装置1能够提高相邻存储单元的阈值电压的检测精度，能够更精密地修正选择存储单元的有效阈值电压。

所述实施方式及变化例可以在可能的范围内组合。例如，像第1实施方式的第2变化例那样切换DLA读取动作中的第1读取及第2读取的顺序也可以分别应用于第2及第3实施方式。像第1实施方式的第3变化例那样改变第2读取中施加读取电压的顺序也可以分别应用于第2及第3实施方式。另外，可以将3种以上的实施方式及变化例组合。由此，半导体存储装置1能够获得组合后的实施方式及变化例各自的效果。

在所述实施方式中，例示了根据指令序列分开使用通常读取动作与DLA读取动作的情况，但不限于此。DLA读取动作可根据半导体存储装置1的模式执行。在该情况下，存储器控制器2向半导体存储装置1指示变更为在读取动作中执行DLA读取动作的模式。并且，执行DLA读取动作的模式的半导体存储装置1基于接收到例如第1实施方式中所说明的通常读取动作中使用的指令序列，来执行DLA读取动作。

所述实施方式中用于写入动作的说明的时序图只是一例。例如，在各时刻对信号及布线各自的电压进行控制的时点可以存在偏差。在DLA读取动作中，时刻t0及t1间的动作与时刻t4及t5间的动作也可以省略。在所述实施方式中，对存储单元阵列10内的各种布线施加的电压可以基于驱动器模块14及行解码器模块15间的信号线的电压推测出。例如，对字线WLsel施加的电压可以基于信号线CG的电压推测出。

本说明书中，“晶体管的一端”表示MOS晶体管的漏极或源极。“晶体管的另一端”表示MOS晶体管的源极或漏极。所谓“连接”是表示电连接，不包含例如中间介隔其它元件。“断开状态”表示向对应的晶体管的节点施加未达该晶体管的阈值电压的电压，不包含流通例如像晶体管的漏电流那样的微小电流。

本说明书中，“H”电平的电压是栅极被施加该电压的N型MOS晶体管成为导通状态，栅极被施加该电压的P型MOS晶体管成为断开状态的电压。“L”电平的电压是栅极被施加该电压的N型MOS晶体管成为断开状态，栅极被施加该电压的P型MOS晶体管成为导通状态的电压。“生效”对应于定序器13使对象的控制信号暂时从“L”电平成为“H”电平。“经由晶体管23使感测节点放电的时间”对应于例如控制信号XXL为“H”电平，晶体管23成为导通状态的期间。

虽说明了本发明的若干个实施方式，但这些实施方式是作为例子提示的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，能在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围中。

【符号的说明】

1:半导体存储装置

2:存储器控制器

10:存储单元阵列

11:指令寄存器

12:地址寄存器

13:定序器

14:驱动器模块

15:行解码器模块

16:感测放大器模块

BLK:区块

SU:串组件

SAU:感测放大器组件

RD:行解码器

BL:位线

WL:字线

SGD,SGS:选择栅极线

MT:存储单元晶体管

ST1,ST2:选择晶体管

Claims (16)

1.一种半导体存储装置，其特征在于包括：

NAND串，具备串联连接且彼此相邻的第1及第2存储单元，；

第1字线，与所述第1存储单元的栅极连接；

第2字线，与所述第2存储单元的栅极连接；

位线，与所述NAND串连接；以及

感测放大器，包含感测节点、连接于所述感测节点与所述位线之间的第1晶体管、及锁存电路；且

能够执行包含第1读取动作与第2读取动作的读取动作，

在选择所述第1字线的所述读取动作中，

在所述第1读取动作时，

对所述第2字线施加第1读取电压，

在施加所述第1读取电压的期间，将所述感测节点经由所述第1晶体管与所述位线连接，

在所述感测节点经由所述第1晶体管与所述位线连接后，将基于所述感测节点的电压的第1数据存储到所述锁存电路，

在所述第2读取动作时，

对所述第1字线施加第2读取电压，

在施加所述第2读取电压的期间，将所述感测节点经由所述第1晶体管在第1时间与所述位线连接，

在所述感测节点经由所述第1晶体管在所述第1时间与所述位线连接后，将基于所述感测节点的电压的第2数据存储到所述锁存电路，

在所述第2数据存储到所述锁存电路后，在施加所述第2读取电压的期间，将所述感测节点经由所述第1晶体管在和所述第1时间不同的第2时间与所述位线连接，

在所述感测节点经由所述第1晶体管在所述第2时间与所述位线连接后，将基于所述感测节点的电压的第3数据存储到所述锁存电路。

2.根据权利要求1所述的半导体存储装置，其特征在于：在所述读取动作中，

在所述第1读取动作时，

对所述第1字线施加高于所述第1及第2读取电压各者的第1读取通过电压，

在施加所述第1读取电压并且施加所述第1读取通过电压的期间，将所述感测节点经由所述晶体管与所述位线连接，

在所述第2读取动作时，

对所述第2字线施加高于所述第1及第2读取电压各者的第2读取通过电压，

在施加所述第2读取电压并且施加所述第2读取通过电压的期间，将所述感测节点在所述第1时间与所述位线连接，

在所述第2数据存储到所述锁存电路后，在施加所述第2读取电压并且施加所述第2读取通过电压的期间，将所述感测节点在所述第2时间与所述位线连接。

3.根据权利要求2所述的半导体存储装置，其特征在于：在所述读取动作中，

基于所述第1数据，选择所述第2数据或所述第3资料的一者，

输出基于所述第2数据或所述第3数据的所述一者的读取数据。

4.根据权利要求3所述的半导体存储装置，其特征在于：在所述读取动作中，

从将所述感测节点经由所述第1晶体管在所述第1时间与所述位线连接的动作开始的时间点起，到将所述感测节点经由所述第1晶体管在所述第2时间与所述位线连接的动作结束的时间点，对所述第2字线连续地施加所述第2读取通过电压。

5.根据权利要求4所述的半导体存储装置，其特征在于：所述感测放大器还具有第2晶体管，所述第2晶体管连接于电源电压供给节点与所述感测节点之间，

在所述第2读取动作时，

在将所述感测节点在所述第1时间经由所述第1晶体管连接于所述位线的所述动作之前，使所述第2晶体管为导通状态，

在所述第2晶体管为所述导通状态后，将所述感测节点在所述第1时间经由所述第1晶体管连接于所述位线的所述动作之前，使所述第2晶体管为断开状态，

在所述第2晶体管为所述断开状态后，维持所述断开状态下，开始所述感测节点在所述第2时间经由所述第1晶体管与所述位线连接的所述动作。

6.根据权利要求1所述的半导体存储装置，其特征在于：所述第2存储单元配置于所述第1存储单元与所述位线之间。

7.根据权利要求1所述的半导体存储装置，其特征在于：所述第1存储单元配置于所述第2存储单元与所述位线之间。

8.根据权利要求1所述的半导体存储装置，其特征在于：写入到所述第2存储单元的数据是在所述第1存储单元之后写入的数据。

9.根据权利要求1所述的半导体存储装置，其特征在于：所述第2时间比所述第1时间长，

在所述读取动作中，

当所述第1数据为第1电平时，

输出基于所述第2数据的读取数据，

当所述第1数据为第2电平时，

输出基于所述第3数据的读取数据。

10.根据权利要求1所述的半导体存储装置，其特征在于：所述第2时间比所述第1时间长，

在所述读取动作中，

根据所述第1数据，

当表示所述第2存储单元的阈值电压为所述第1读取电压以下时，

输出基于所述第2数据的读取数据，

根据所述第1数据，

当表示所述第2存储单元的阈值电压高于所述第1读取电压时，

输出基于所述第3数据的读取数据。

11.根据权利要求1所述的半导体存储装置，其特征在于：在所述读取动作中，在所述第1读取动作后执行所述第2读取动作。

12.根据权利要求1所述的半导体存储装置，其特征在于：在所述读取动作中，在所述第2读取动作后执行所述第1读取动作。

13.根据权利要求1所述的半导体存储装置，其特征在于：在所述读取动作中，

在所述第1读取动作时，

将所述感测节点经由所述第1晶体管连接于所述位线的期间，

对所述第1字线施加高于所述第1及第2读取电压各者的第1读取通过电压，

在所述第2读取动作时，

将所述感测节点在所述第1时间连接于所述位线的动作期间，

对所述第2字线施加高于所述第1及第2读取电压各者的第2读取通过电压，

在所述感测节点在所述第2时间连接于所述位线的动作期间，

对所述第2字线施加高于所述第1及第2读取电压各者并且与所述第2读取通过电压不同的第3读取通过电压。

14.根据权利要求13所述的半导体存储装置，其特征在于：所述第2时间比所述第1时间长，

所述第3读取通过电压比所述第2读取通过电压高，

在所述读取动作中，

当所述第1数据为第1电平时，

输出基于所述第2数据的读取数据，

当所述第1数据为第2电平时，

输出基于所述第3数据的读取数据。

15.根据权利要求14所述的半导体存储装置，其特征在于：所述第2时间比所述第1时间长，

所述第3读取通过电压比所述第2读取通过电压高，

在所述读取动作中，

根据所述第1数据，

当表示所述第2存储单元的阈值电压为所述第1读取电压以下时，

输出基于所述第2数据的读取数据，

根据所述第1数据，

当表示所述第2存储单元的阈值电压高于所述第1读取电压时，

输出基于所述第3数据的读取数据。

16.一种半导体存储装置的读取方法，其特征在于包括：执行读取动作的步骤，所述读取动作包含第1读取动作与第2读取动作，

所述半导体存储装置包含：

NAND串，具备串联连接且彼此相邻的第1及第2存储单元；

第1字线，与所述第1存储单元的栅极连接；

第2字线，与所述第2存储单元的栅极连接；

位线，与所述NAND串连接；以及

感测放大器，包含感测节点、连接于所述感测节点与所述位线之间的第1晶体管、及锁存电路；且

在选择所述第1字线的所述读取动作中，

在所述第1读取动作时，

对所述第2字线施加第1读取电压，

在施加所述第1读取电压的期间，将所述感测节点经由所述第1晶体管与所述位线连接，

在所述感测节点经由所述第1晶体管与所述位线连接后，将基于所述感测节点的电压的第1数据存储到所述锁存电路，

在所述第2读取动作时，

对所述第1字线施加第2读取电压，

在施加所述第2读取电压的期间，将所述感测节点经由所述第1晶体管在第1时间与所述位线连接，

在所述感测节点经由所述第1晶体管在所述第1时间与所述位线连接后，将基于所述感测节点的电压的第2数据存储到所述锁存电路，

在所述第2数据存储到所述锁存电路后，在施加所述第2读取电压的期间，将所述感测节点经由所述第1晶体管在和所述第1时间不同的第2时间与所述位线连接，

在所述感测节点经由所述第1晶体管在所述第2时间与所述位线连接后，将基于所述感测节点的电压的第3数据存储到所述锁存电路。

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