TWI812031B - 半導體記憶裝置 - Google Patents

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Abstract

本實施形態提供一種可縮短寫入所需之時間tPROG之半導體記憶裝置。 實施形態之半導體記憶裝置接收寫入指令及位址而進行資料寫入，且具備：複數個記憶體串，其等包含各自串聯連接之複數個記憶胞電晶體，且互相並聯連接；複數個字元線，其等連接於上述複數個記憶胞電晶體各自之閘極；區塊，其包含共通連接著上述複數個字元線之上述複數個記憶體串；及控制電路，其控制對於上述複數個記憶胞電晶體之至少一部分之寫入動作；上述寫入動作根據寫入指令及位址之接收而執行，上述控制電路基於上述位址，決定是否於上述寫入動作結束前進行第1電壓施加動作，上述第1電壓施加動作係對上述複數個字元線施加特定電壓。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置之一種，已知有NAND(Not And：與非)型記憶體。此種半導體記憶裝置中，要求縮短資料寫入所需之時間tPROG。
本實施形態提供一種可縮短寫入所需之時間tPROG之半導體記憶裝置。
本實施形態之半導體記憶裝置接收寫入指令及位址而進行資料寫入，且具備：複數個記憶體串，其等包含各自串聯連接之複數個記憶胞電晶體，且互相並聯連接；複數個字元線，其等連接於上述複數個記憶胞電晶體各自之閘極；區塊，其包含共通連接著上述複數個字元線之上述複數個記憶體串；及控制電路，其控制對於上述複數個記憶胞電晶體之至少一部分之寫入動作；且上述寫入動作根據寫入指令及位址之接收而執行，上述控制電路基於上述位址，決定是否於上述寫入動作結束前進行第1電壓施加動作，上述第1電壓施加動作係對上述複數個字元線施加特定電壓。
以下，參照圖式，針對本發明之實施形態詳細說明。
(第1實施形態) 本實施形態於對寫入時依序被施加編程電壓之字元線WL中之一部分字元線WL施加編程電壓而進行寫入之情形時，省略後述之所有字串讀取脈衝(All String Read Pulse)之讀出電壓施加動作(以下，稱為所有字串讀取(All String Read)動作)，藉此縮短寫入時間tPROG。
(記憶體系統之構成) 圖1係顯示記憶體系統之構成例之方塊圖。本實施形態之記憶體系統1具備記憶體控制器3與非揮發性記憶體2。另，有非揮發性記憶體2包含複數個記憶體晶片之情形。記憶體系統1可與主機裝置4連接。主機裝置4例如為個人電腦、可攜式終端等電子機器。
記憶體系統1可於搭載有主機裝置4之主板上安裝構成記憶體系統1之複數塊晶片而構成，亦可作為以1個模組實現記憶體系統1之系統LSI(Large-Scale Integrated Circuit：大型積體電路)或SoC(System-on-a-Chip：片上系統)而構成。作為記憶體系統1之例，列舉如SD卡(Secure digital card：安全數位卡)般之記憶卡、SSD(Solid-State-Drive：固態驅動器)及eMMC(embedded-Multi-Media-Card：嵌入式多媒體卡)等。
非揮發性記憶體2係具備複數個記憶胞之NAND型記憶體，非揮發性地記憶資料。關於非揮發性記憶體2之具體構成於下文敘述。
記憶體控制器3例如響應來自主機裝置4之命令，命令非揮發性記憶體2寫入(亦稱為編程)、讀出及抹除等。又，記憶體控制器3管理非揮發性記憶體2之記憶體空間。記憶體控制器3具備主機介面(主機I/F)電路10、處理器11、RAM(Random Access Memory：隨機存取記憶體)12、緩衝記憶體13、記憶體介面電路(記憶體I/F)電路14、及ECC(Error Checking and Correcting：錯誤檢查與校正)電路15等。
主機I/F電路10經由主機匯流排連接於主機裝置4，與主機裝置4間進行介面處理。又，主機I/F電路10與主機裝置4間進行命令、位址及資料之收發。
處理器11例如由CPU(中央處理單元，Central Processing Unit)構成。處理器11控制記憶體控制器3整體之動作。例如，處理器11自主機裝置4接收到寫入命令之情形時，經由記憶體I/F電路14，將與來自主機裝置4之寫入命令對應之寫入命令發行至非揮發性記憶體2。讀出及抹除之情形亦同樣。又，處理器11執行耗損均衡等用以管理非揮發性記憶體2之各種處理。
RAM12作為處理器11之作業區域使用，存儲自非揮發性記憶體2載入之韌體資料、及處理器11製作之各種表格等。RAM12例如由DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)或SRAM(Static Random Access Memory：靜態隨機存取記憶體)構成。
緩衝記憶體13暫時保持自主機裝置4發送之資料，且暫時保持自非揮發性記憶體2發送之資料。
記憶體I/F電路14經由匯流排連接於非揮發性記憶體2，與非揮發性記憶體2之間進行介面處理。又，記憶體I/F電路14與非揮發性記憶體2之間進行命令、位址及資料之收發。
ECC電路15於資料寫入時，對寫入資料產生錯誤訂正碼，將該錯誤訂正碼附加於寫入資料中，並發送至記憶體I/F電路14。又，ECC電路15於資料讀出時，使用讀出資料所含之錯誤訂正碼，對讀出資料進行錯誤檢測及/或錯誤訂正。另，ECC電路15亦可設置於記憶體I/F電路14內。
(非揮發性記憶體之構成) 圖2係顯示圖1中之非揮發性記憶體2之一例之方塊圖。非揮發性記憶體2具備記憶胞陣列20、輸入輸出電路21、邏輯控制電路22、暫存器23、控制電路24、電壓產生電路25、列解碼器25、行解碼器27、感測放大器單元群28及資料暫存器(資料快取)29。
記憶胞陣列20具備j個區塊BLK0~BLK(j-1)及區塊BLKX。j為1以上之整數。複數個區塊BLK各自具備複數個記憶胞電晶體。記憶胞電晶體構成可電性改寫之記憶胞。為了控制施加於記憶胞電晶體之電壓，而於記憶胞陣列20配設複數個位元線BL、複數個字元線WL及源極線CELSRC等。關於區塊BLK之具體構成於下文敘述。
輸入輸出電路21及邏輯控制電路22經由匯流排連接於記憶體控制器3。輸入輸出電路21與記憶體控制器3間經由匯流排收發信號DQ(例如DQ0~DQ7)。
邏輯控制電路22自記憶體控制器3經由匯流排接收外部控制信號(例如晶片啟動信號CEn、指令鎖存啟動信號CLE、位址鎖存啟動信號ALE、寫入啟動信號WEn、讀出啟動信號REn及防寫信號WPn)。附記於信號名中之n表示低位準有效。又，邏輯控制電路22經由匯流排，對記憶體控制器3發送就緒/忙碌信號R/Bn。
信號CEn係於使用複數個非揮發性記憶體2之系統構成中，用以選擇特定之非揮發性記憶體2，並將其啟動之信號。信號CLE可將作為信號DQ發送之指令鎖存至暫存器23。信號ALE可將作為信號DQ發送之位址鎖存至暫存器23。信號WEn使可寫入。信號REn使可讀出。信號WPn禁止寫入及抹除。信號R/Bn顯示使用基本動作指令時，非揮發性記憶體2為未進行寫入、讀出及抹除動作之就緒狀態(可受理來自外部之命令之狀態)，還是忙碌狀態(無法受理來自外部之命令之狀態)。
又，使用後述之快取編程指令(15h)(及與本發明無關之快取讀取指令)之情形時，於後述之資料鎖存電路XDL釋放之時點，先返回就緒狀態。以下，只要無特別說明快取編程動作，則以基本動作之R/Bn動作為前提進行說明。記憶體控制器3藉由接收信號R/Bn而可獲知非揮發性記憶體2之狀態。
暫存器23具備指令暫存器、位址暫存器及狀態暫存器等。指令暫存器暫時保持指令。位址暫存器暫時保持位址。狀態暫存器暫時保持非揮發性記憶體2之動作所需之資料。暫存器23例如由SRAM構成。
控制電路24自暫存器23接收指令，按照基於該指令之順序，總括性控制非揮發性記憶體2。
電壓產生電路25自非揮發性記憶體2之外部接收電源電壓，使用該電源電壓，產生寫入動作、讀出動作及抹除動作所需之複數個電壓。電壓產生電路25將產生之複數個電壓供給至記憶胞陣列20、列解碼器26及感測放大器單元群28等。例如，電壓產生電路25經由配線群25A對列解碼器26供給各種電壓。
列解碼器26自暫存器23接收列位址，將該列位址解碼。列解碼器26基於解碼後之列位址，進行字元線之選擇動作。另，將成為寫入及讀出對象之記憶胞電晶體MT所連接之字元線稱為選擇字元線。且，列解碼器26對選擇之區塊BLK傳輸寫入動作、讀出動作及抹除動作所需之複數個電壓。
行解碼器27自暫存器23接收行位址，將該行位址解碼。行解碼器27基於解碼後之行位址，對各位元線BL供給特定之電壓。
感測放大器單元群28於資料讀出時，檢測自記憶胞電晶體讀出至位元線之資料並將其放大。又，感測放大器單元群28於資料寫入時，將寫入資料供給至位元線BL。
資料暫存器29於資料讀出時，暫時保持自感測放大器單元群28傳輸之資料，將其以序列方式傳輸至輸入輸出電路21。又，資料暫存器29於資料寫入時，暫時保持自輸入輸出電路21以序列方式傳輸之資料，將其傳輸至感測放大器單元群28。資料暫存器29以SRAM等構成。
(記憶胞陣列之區塊構成) 圖3係顯示3維構造之記憶胞陣列20之區塊之構成例之圖。圖3顯示構成記憶胞陣列20之複數個區塊中之1個區塊BLK。記憶胞陣列之其他區塊亦具有與圖3相同之構成。
如圖示，區塊BLK例如包含4個串單元SU0~SU3(以下，將該等代表稱為串單元SU)。又，各個串單元SU具有包含複數個記憶胞電晶體MT(MT0~MT7)與選擇閘極電晶體ST1、ST2之NAND串NS。另，NAND串NS所含之記憶胞電晶體MT之個數於圖3中設為8個，但亦可為更多個。選擇閘極電晶體ST1、ST2於電路上顯示為1個電晶體，但構造上亦可與記憶胞電晶體相同。又，作為選擇閘極電晶體ST1、ST2，亦可分別使用複數個選擇閘極電晶體。再者，亦可於記憶胞電晶體MT與選擇閘極電晶體ST1、ST2之間，設置虛設單元電晶體。
記憶胞電晶體MT於選擇閘極電晶體ST1、ST2之間以串聯連接之方式配置。一端側(位元線側)之記憶胞電晶體MT7連接於選擇閘極電晶體ST1，另一端側(源極線側)之記憶胞電晶體MT0連接於選擇閘極電晶體ST2。
串單元SU0~SU3各自之選擇閘極電晶體ST1之閘極分別連接於選擇閘極線SGD0~SGD3(以下，將該等代表稱為選擇閘極線SGD)。又，串單元SU0~SU3各自之選擇閘極電晶體ST2之閘極分別連接於選擇閘極線SGS0~SGS3(以下，將該等代表稱為選擇閘極線SGS)。另，位於各區塊BLK內之複數個選擇閘極電晶體ST2之閘極亦可連接於共通之選擇閘極線SGS。
位於同一個區塊BLK內之記憶胞電晶體MT0~MT7之閘極分別共通連接於字元線WL0~WL7。即，字元線WL0~WL7於同一個區塊BLK內之複數個串單元SU0~SU3間共通連接，相對於此，選擇閘極線SGD於同一個區塊BLK內亦按照每個串單元SU0~SU3獨立。區塊BLK內，位於同一列之記憶胞電晶體MTi之閘極連接於同一字元線WLi。
各NAND串NS連接於對應之位元線。因此，各記憶胞電晶體MT經由NAND串NS所含之選擇閘極電晶體ST1、ST2或其他記憶胞電晶體MT，連接於位元線。一般而言，將位於同一個區塊BLK內之記憶胞電晶體MT之資料統一抹除。另一方面，典型而言，對共通連接至配設於1個串單元SU之1個字元線WL之複數個記憶胞電晶體MT，統一進行資料之讀出及寫入。將此種於1個串單元SU內共用字元線WL之記憶胞電晶體MT之組稱為單元組CU。
對單元組CU之寫入動作以頁面為單位執行。例如，各單元為可保持3位元(8值)資料之TLC(Triple Level Cell：三層單元)之情形時，1個單元組CU可保持3頁量之資料。各記憶胞電晶體MT可保持之3位元分別與該3頁面對應。
(區塊BLK之積層構造) 圖4係區塊BLK之一部分區域之剖視圖。X方向為選擇閘極線SGD延伸之方向，與X方向於水平面內交叉之Y方向為位元線延伸之方向，Z方向為積層方向。
於p型井區域(p-well)30上設置複數個NAND串NS。即，於井區域30上，依序積層作為選擇閘極線SGS發揮功能之配線層31、作為字元線WL0~WL7發揮功能之8層配線層32、及作為選擇閘極線SGD發揮功能之配線層33。於積層之配線層間設置未圖示之絕緣層。
記憶體孔34貫通配線層31、32、33到達井區域30。於記憶體孔34內設置柱狀之半導體層(半導體柱)35。另，半導體層35亦可為圓筒形狀，以包圍未圖示之絕緣體之方式設置。於半導體層35之側面，依序設置閘極絕緣膜36、電荷累積層(絕緣膜)37及阻擋絕緣膜38。藉此，構成記憶胞電晶體MT及選擇閘極電晶體ST1、ST2。半導體層35作為NAND串NS之電流路徑發揮功能，成為形成各電晶體之通道之區域。半導體層35之上端經由接點插塞39連接於作為位元線BL發揮功能之金屬配線層40。
如此，於NAND串NS之選擇閘極電晶體ST1、ST2之間，形成由各NAND串NS所含之複數個記憶胞電晶體MT之通道構成，作為各NAND串NS之電流路徑發揮功能之通道區域。各通道區域經由選擇閘極電晶體ST1與複數個位元線BL中之1個連接，經由選擇閘極電晶體ST2與作為基板之井區域30連接。各通道區域設置於基板之上方，具有柱形狀。
於井區域30之表面區域內，設置導入有高濃度之n型雜質之n+型擴散層41。於擴散層41上設置接點插塞42，接點插塞42連接於作為源極線發揮功能之金屬配線層43。再者，於井區域30之表面區域內，設置導入有高濃度之p型雜質之p+型擴散層44。於擴散層44上設置接點插塞45，接點插塞45連接於作為井配線CPWELL發揮功能之金屬配線層46。井配線CPWELL係用以經由井區域30對半導體層35施加電壓之配線。
以上構成於圖4之紙面深度方向(X方向)排列有複數個，由排列於深度方向之複數個NAND串NS之集合構成串單元SU。
(閾值分佈與編碼) 圖5係顯示記憶胞陣列之閾值分佈與編碼之一例之說明圖。圖5中，顯示3bit(位元)/Cell(胞)之非揮發性記憶體2之閾值分佈例。於非揮發性記憶體2中，根據記憶於記憶胞電晶體MT之多值資料之各資料值，設定記憶胞電晶體MT之閾值電壓。由於對電荷累積層37(電荷保持區域)之電荷注入量為隨機，故如圖5所示，各記憶胞電晶體MT之閾值電壓亦呈統計性分佈。
圖5之下層係水平方向取閾值電壓，垂直方向取記憶胞數(胞數)，將閾值電壓之分佈(閾值分佈)以Er、A、B、C、D、E、F、G之8個山型區域表示，將該等各區域稱為Er位準、A位準、B位準、C位準、D位準、E位準、F位準、G位準。圖5之例中，藉由將記憶胞電晶體MT之閾值電壓設定為8個各位準中之任一個，而可使記憶胞電晶體MT記憶8值之資料(3位元資料)。
電壓VA、VB、VC、VD、VE、VF、VG係成為各位準之邊界之基準電壓。於讀出動作中，對字元線WL施加該等電壓VA~VG作為讀出電壓而進行讀出，判定對象記憶胞電晶體MT為接通還是斷開，藉此可讀出資料。
作為使資料值與記憶胞電晶體MT之各位準(即閾值分佈)對應之編碼方法，可採用各種方法。作為編碼之一例，圖5之上層顯示2-3-2編碼。
圖5之例中，顯示以下情形：Er位準之記憶胞電晶體記憶資料(1、1、1)，A位準之記憶胞電晶體記憶資料(0、1、1)，B位準之記憶胞電晶體記憶資料(0、0、1)，C位準之記憶胞電晶體記憶資料(0、0、0)，D位準之記憶胞電晶體記憶資料(0、1、0)，E位準之記憶胞電晶體記憶資料(1、1、0)，F位準之記憶胞電晶體記憶資料(1、0、0)，G位準之記憶胞電晶體記憶資料(1、0、1)。
將各記憶胞電晶體之上階位元之資料群、中階位元之資料群、下階位元之資料群分別稱為Upper(上階)頁面、Middle(中階)頁面或Lower(下階)頁面。一般而言，讀出以該等頁面單位進行。
假設進行判定記憶於各記憶胞電晶體之資料為3位元中之哪個值之讀出而非頁面單位讀出之情形時，需要使施加於選擇字元線WL之讀出電壓自電壓VA至電壓VG變化7次。相對於此，進行頁面單位讀出之情形時，藉由使電壓變化2次或3次即可讀出。另，圖5之AR、BR、CR、DR、ER、FR、GR分別顯示出被施加讀出電壓VA、VB、VC、VD、VE、VF、VG之讀出。
例如，讀出各記憶胞電晶體之Lower頁面之值之情形時，只要使讀出電壓變為電壓VA與電壓VE，變化2次即可。例如，將讀出電壓VA施加至選擇字元線WL之讀出(圖5之AR)時，由感測放大器單元群28判斷為讀出對象之記憶胞電晶體為導通狀態之情形時，可判定為該讀出對象之記憶胞電晶體之Lower頁面為“1”。
又，例如將讀出電壓VA施加至選擇字元線WL之讀出(AR)時，由感測放大器單元群28判定為讀出對象之記憶胞電晶體為非導通狀態之情形時，該讀出對象之記憶胞電晶體之Lower頁面可能為“0”或“1”。因此，接著，以讀出電壓VE進行讀出(ER)。其結果，由感測放大器單元群28判定為讀出對象之記憶胞電晶體為導通狀態之情形時，可判定該讀出對象之記憶胞電晶體之Lower頁面為“0”，判定為非導通狀態之情形時，可判定該讀出對象之記憶胞電晶體之Lower頁面為“1”。
如此，圖5之2-3-2編碼中，藉由使讀出電壓於Upper頁面中最多變化2次，於Middle頁面中變化3次，於Lower頁面中變化2次，即可讀出。另，圖5所示之編碼係於任意2個相鄰之區域間，資料僅變化1位元之格雷碼。
(感測放大器單元及資料暫存器之構成) 圖6係顯示圖2中之感測放大器單元群28及資料暫存器29之一例之方塊圖。
感測放大器單元群28具備與位元線BL0~BL(m-1)對應之感測放大器單元SAU0~SAU(m-1)(以下，將該等代表稱為感測放大器單元SAU)。各感測放大器單元SAU具備感測放大器SA及資料鎖存電路SDL、ADL、BDL、CDL。感測放大器SA及資料鎖存電路SDL、ADL、BDL、CDL以可互相傳輸資料之方式連接。
資料鎖存電路SDL、ADL、BDL、CDL暫時保持資料。於寫入動作時，感測放大器SA根據資料鎖存電路SDL所保持之資料，控制位元線BL之電壓。資料鎖存電路ADL、BDL、CDL用於記憶胞電晶體MT保持2位元以上資料之多值動作。即，資料鎖存電路ADL用以保持Lower頁面之寫入資料。資料鎖存電路BDL用以保持Middel頁面之寫入資料。資料鎖存電路CDL用以保持Upper頁面之寫入資料。感測放大器單元SAU具備之資料鎖存電路之數量根據1個記憶胞電晶體MT所保持之位數而決定。
感測放大器SA於讀出動作時，檢測讀出至對應之位元線BL之資料，判定資料為0資料還是1資料。又，感測放大器SA於寫入動作時，基於寫入資料對位元線BL施加電壓。
資料暫存器29具備與感測放大器單元SAU0~SAU(m-1)對應之數量之資料鎖存電路XDL。資料鎖存電路XDL連接於輸入輸出電路21。資料鎖存電路XDL暫時保持自輸入輸出電路21發送之寫入資料，又，暫時保持自感測放大器單元SAU發送之讀出資料。更具體而言，經由1頁量之資料鎖存電路XDL，進行輸入輸出電路21與感測放大器單元群28間之資料傳輸。將輸入輸出電路21接收到之寫入資料經由資料鎖存電路XDL，傳輸至資料鎖存電路ADL、BDL、CDL之任一者。將由感測放大器SA讀出之讀出資料經由資料鎖存電路XDL傳輸至輸入輸出電路21。
(感測放大器電路) 圖7係顯示圖6之感測放大器單元SAU之具體構成之一例之電路圖。
感測放大器單元SAU如圖7所示，包含感測放大器部SA以及資料鎖存電路SDL、ADL、BDL及CDL。感測放大器部SA以及資料鎖存電路SDL、ADL、BDL、CDL及XDL以可互相接收資料之方式由匯流排LBUS連接。
資料鎖存電路SDL包含例如反相器60、61及n通道MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體62、63。反相器60之輸入節點及反相器61之輸出節點連接於節點LAT。反相器61之輸入節點及反相器60之輸出節點連接於節點/LAT。由反相器60、61保持節點/LAT、LAT之資料。將寫入資料供給至節點LAT。節點/LAT中保持之資料係保持於節點LAT之資料之反轉資料。
電晶體62之汲極/源極路之一端連接於節點/LAT，另一端連接於匯流排LBUS。又，電晶體63之汲極/源極路之一端連接於節點LAT，另一端連接於匯流排LBUS。對電晶體63之閘極輸入控制信號STL，對電晶體62之閘極輸入控制信號STI。
另，由於資料鎖存電路ADL、BDL、CDL及XDL之電路構成與資料鎖存電路SDL相同，故省略說明。另，供給至感測放大器單元SAU之各種控制信號係自控制電路24賦予者。
感測放大器部SA包含例如p通道MOS電晶體50、n通道MOS電晶體51~58及電容器59。
感測放大器部SA於讀出動作中，感測讀出至對應之位元線BL之資料，判定讀出之資料為“0”還是“1”。又，感測放大器部SA於編程動作中，將對應之位元線BL設定為與寫入資料“0”、“1”對應之電壓值。
於感測放大器部SA中，電晶體50~54參與編程動作。於供給內部電源電壓即電壓VDD之電源線與節點COM之間，作為第2電晶體之電晶體50之源極/汲極路及電晶體51之汲極/源極路串聯連接。又，於節點COM與供給接地電壓即電壓VSS之節點CELSRC之間，連接作為第3電晶體之電晶體54之汲極/源極路。又，於節點COM與位元線BL之間，作為第1電晶體之電晶體52之汲極/源極路及電晶體53之汲極/源極路串聯連接。
電晶體50、54之閘極連接於節點/LAT。因此，對應“0”資料，節點LAT為低位準(以下，稱為L位準)之情形時，節點/LAT維持於高位準(以下，稱為H位準)，電晶體50斷開，電晶體54接通。相反地，對應“1”資料，節點LAT為H位準之情形時，節點/LAT維持於L位準，電晶體50接通，電晶體54斷開。
於編程動作時，分別供給至電晶體55、56之閘極之控制信號HLL、XXL為L位準，電晶體55、56斷開。供給至電晶體51之控制信號BLX為H位準，電晶體51接通。又，於通常編程動作時，藉由控制信號BLC、BLS，電晶體52、53導通。
因此，當“0”資料保持於接點LAT時，電晶體50斷開，電晶體54接通，而將來自節點CELSRC之電壓VSS(例如0 V)等位元線電壓供給至位元線BL。又，當“1”資料保持於節點LAT時，電晶體50接通，電晶體54斷開，根據賦予電晶體52、53之控制信號BLC、BLS，例如將2.5 V等位元線電壓供給至位元線BL。
(驗證動作) 驗證動作係於編程動作之後，讀出記憶胞電晶體MT之資料，判定記憶胞電晶體MT之閾值電壓是否達到期望之位準之動作。於該驗證動作時，感測放大器部SA之所有電晶體50~58及電容器59參與。於電晶體50之汲極與節點COM之間，電晶體55之汲極/源極路及56之汲極/源極路串聯連接。又，於匯流排LBUS與基準電位點之間，電晶體58之汲極/源極路及電晶體57之汲極/源極路串聯連接。電晶體55之源極與電晶體56之汲極連接於感測節點SEN，感測節點SEN連接於電晶體57之閘極。對電晶體55~58之閘極分別施加控制信號HLL、XXL、感測節點SEN之電壓或控制信號STB。感測節點SEN經由電容器59被施加時脈CLK。
於驗證動作時，首先，列解碼器26對選擇字元線施加與目標狀態對應之Vvfy(例如圖5之電壓VA~VG之任一電壓，或該等電壓附近之電壓)作為驗證電壓，對非選擇字元線施加高於電壓VA~VG之非選擇讀出電壓VREAD(例如5~7 V)。
於驗證動作時，控制電路24首先將節點/LAT設為L位準，將電晶體50接通。又，藉由控制信號BLX，將電晶體51接通，且將控制信號BLC及控制信號BLS設為特定電壓，藉此將位元線BL固定為固定電壓(例如0.5 V)。又，藉由將控制信號HLL設定為特定電壓，而將感測節點SEN充電成高於位元線BL之電壓之特定之預充電電壓Vpre。於該狀態下，若將控制信號XXL設為H位準，則電流自感測節點SEN經由電晶體56、52及53，流到位元線BL，感測節點SEN之電壓逐漸降低。
感測節點SEN之電壓根據驗證對象之記憶胞(選擇記憶胞)之閾值電壓之狀態而變化。即，選擇記憶胞之閾值電壓低於驗證電壓Vvfy時，選擇記憶胞為接通狀態，較大之胞電流流到選擇記憶胞，感測節點SEN之電壓降低之速度變快。又，選擇記憶胞之閾值電壓高於驗證電壓Vvfy時，選擇記憶胞為斷開狀態，流通於選擇記憶胞之胞電流較小，或胞電流未流通於選擇記憶胞，感測節點SEN之電壓降低之速度變慢。
因此，若於自開始將感測節點SEN之電荷放電之放電開始時經過第1期間之第1時點，即，自將控制信號XXL設為H位準起經過第1期間之時間，將控制信號XXL設為L位準，且將控制信號STB設為H位準，而將電晶體58設為接通時，則電晶體57根據感測節點SEN之電壓為L位準還是H位準而接通、斷開。
例如，選擇記憶胞為寫入不充分胞時，其閾值電壓低於驗證電壓Vvfy，且兩者之差較大，故選擇記憶胞為完全接通狀態，較大之胞電流流通於選擇記憶胞。因此，感測節點SEN之電壓急速降低，電壓下降量於到達第1時點之前達到判定位準，於第1時點，感測節點SEN變為L位準，電晶體57斷開，電流不自匯流排LBUS流到基準電壓點。
又，選擇記憶胞為寫入完成胞時，由於其閾值電壓高於驗證電壓Vvfy，故選擇記憶胞為斷開狀態，流到選擇記憶胞之電流非常小，或者，胞電流未流到選擇記憶胞。因此，感測節點SEN之電壓非常緩慢地降低，電壓下降量於到達第1時點之前未達到判定位準，於第1時點，感測節點SEN保持H位準不變。因此，電晶體57接通，電流自匯流排LBUS流到基準電壓點。
如此，可進行寫入不充分胞與寫入完成胞之分選。另，上述感測放大器部SA之動作僅為一例。控制電路24進行寫入不充分胞或是寫入完成胞中之何者之判定，基於判定結果，控制感測放大器單元SAU而設定位元線電壓。
(列解碼器之構成) 圖8A係顯示圖2中之列解碼器26之一例之方塊圖。圖8A僅顯示出列解碼器26中之區塊BLK0用電路與區塊BLK1用電路，但其他區塊用電路亦具有與該等電路相同之電路構成。又，圖8B係說明構成列解碼器26之開關之結漏特性之圖。
以下之說明中，將用以選擇成為寫入或讀出對象之區塊BLK之選擇串之記憶胞電晶體MT之選擇閘極線SGD稱為selSGD，將非用以選擇區塊BLK之非選擇串之記憶胞電晶體MT之選擇閘極線SGD稱為uselSGD。又，將用以選擇寫入或讀出對象之BLK之記憶胞電晶體MT的選擇閘極線SGS稱為selSGS，將用以將非寫入或讀出對象之BLK設為非選擇狀態的選擇閘極線SGD稱為USGD，將用以將非寫入或讀出對象之BLK設為非選擇狀態的選擇閘極線SGS稱為USGS。
來自電壓產生電路25之配線群25A具有用以供給selSGD及uselSGD之電壓之信號線SSGD/1/2/3，藉由後述之圖20之串單元位址輸入，對其中任一條供給selSGD之電壓，對餘下3條供給uselSGD之電壓。再者，包含用以對selSGS供給電壓之信號線SSGS、用以對成為寫入或讀出對象外之BLK之SGD供給電壓之信號線USGD、用以對成為寫入或讀出對象外之BLK之SGS供給電壓之信號線USGS。USGD及USGS於寫入及讀出期間及就緒期間偏壓成VSS。又，配線群25A包含用以對各字元線WL供給電壓之信號線CG0、CG1、……(以下，將該等代表稱為信號線CG)。另，圖8A之例係顯示配線群25A包含與字元線WL0~WL63對應之信號線CG0~CG63之例。
列解碼器26具有區塊BLK0用之各開關SW01~SW05(以下，將該等代表稱為開關SW0)、區塊BLK1用之各開關SW11~SW15、……(以下，將該等代表稱為開關SW1)。另，作為開關SW0、SW1、……之代表，稱為開關SW。信號線SSGD0/1/2/3經由開關SWn1(n為0、1、2、……)連接於各區塊BLK之選擇閘極線SGD0/1/2/3＜0＞、SGD0/1/2/3＜1＞、……，信號線CG經由開關SWn2(n為0、1、2、……)連接於各區塊BLK之字元線WL0-63＜0＞、字元線WL0-63＜1＞、……，信號線SSGS經由開關SWn3(n為0、1、2、……)連接於各區塊BLK之選擇閘極線SGS＜0＞、SGS＜1＞、……。又，信號線USGD經由開關SWn4(n為0、1、2、……)連接於各區塊BLK之選擇閘極線SGD0/1/2/3＜0＞、SGD0/1/2/3＜1＞、……，信號線USGS經由開關SWn5(n為0、1、2、……)連接於各區塊BLK之選擇閘極線SGS＜0＞、SGS＜1＞、……。另，SWn1及SWn4並連地具備串數量之開關。例如，圖8A中，為方便起見，顯示一個開關SW01，但實際上，於4條信號線SSGD0/1/2/3與4條選擇閘極線SGD0/1/2/3＜0＞之間具有分別連接之4個開關SW01。
列解碼器26具有用以控制開關SW0之區塊BLK0用之AND電路AN0、高電壓位準移相器L0及反相器INV0、用以控制開關SW1之區塊BLK1用之AND電路AN1、高電壓位準移相器L1及反相器INV1。對AND電路AN0、AN1、……(以下，將其代表稱為AND電路AN)賦予來自暫存器23之列位址。AND電路AN0、AN1、……之輸出分別賦予至高電壓位準移相器L0、L1、……(以下，將其代表稱為高電壓位準移相器L)，且分別賦予至反相器INV0、INV1、……(以下，將其代表稱為反相器INV)。
開關SW例如可由圖8B所示之井構造之NMOS電晶體構成。即，開關SW於P型半導體基板(Psub)71之特定區域形成有p井(p-well)72。P型半導體基板(Psub)71及P井(p-well)72經由P+接點73偏壓至VSS電極。又，於P井72內，形成有源極區域74與汲極區域75。於源極區域74與汲極區域75間之半導體基板上，介隔閘極絕緣膜設置有包含導電材料之閘極電極76。開關SW由源極區域74、汲極區域75及閘極區域76形成。於汲極區域75連接信號線CG，於源極區域74連接信號線WL，各個電晶體與p+接點73由元件分離區域77電性分離。
於信號R/Bn例如為H位準之就緒狀態下，列解碼器26為動作停止狀態，所有區塊之所有字元線WL成為浮動狀態，有因前一個動作之影響而具有固定電位之情形。其後，WL隨著時間經過最終因SWn2之結漏(圖8B之箭頭)特性，成為洩漏端之P井(p-well)72之偏壓電壓VSS。信於號R/Bn例如為L位準之忙碌狀態下，列解碼器26為動作狀態，對選擇區塊BLK之各字元線WL施加讀出電壓、編程電壓、驗證電壓等各種偏壓電壓。
AND電路AN中之任一AND電路之輸出變為高位準(以下，稱為H位準)，其他AND電路之輸出變為低位準(以下，稱為L位準)，選擇區塊BLK0、BLK1、……中之1個區塊BLK。AND電路AN之輸出為H位準之區塊BLK藉由高電壓位準移相器L之輸出，開關SW中，信號線SSGD0/1/2/3、信號線CG及信號線SSGS連接於電流路徑之開關接通，藉由反相器INV，開關SW中，信號線USGD及信號線USGS連接於電流路徑之開關斷開。又，相反地，AND電路AN之輸出變為L位準之區塊BLK藉由高電壓位準移相器L之輸出(信號BLKSEL)，開關SW中，信號線SSGD0/1/2/3、信號線CG及信號線SSGS連接於電流路徑之開關斷開，藉由反相器INV，開關SW中，信號線USGD及信號線USGS連接於電流路徑之開關接通。
如此，對於選擇之區塊BLK，將來自信號線SSGD0/1/2/3、SSGS之電壓供給至選擇閘極線SGD0/1/2/3、SGS，且將來自信號線CG之電壓供給至字元線WL。即，信號R/Bn為忙碌狀態時，選擇BLK之信號BLKSEL為H位準，信號線CG成為與選擇區塊BLK之字元線WL實質上相同之波形。又，關於非選擇區塊BLK，將來自信號線USGD、USGS之電壓供給至選擇閘極線SGD0/1/2/3、SGS。又，WL成為浮動狀態，隨著時間經過，最終因SWn2之結漏特性而成為VSS電壓。
(寫入動作1) 圖9係水平方向取時間，垂直方向取電壓，顯示寫入動作之波形圖。
將資料寫入至記憶胞電晶體MT之情形時，將記憶胞電晶體MT之閾值電壓設為與資料值對應之值。若對記憶胞電晶體MT施加編程電壓VPGM及位元線電壓，則電子注入至電荷累積層37，閾值電壓上升。藉由增大編程電壓VPGM，可使電子之輸入量增加，提高記憶胞電晶體MT之閾值電壓。但，因記憶胞電晶體MT之不均，即使施加同一編程電壓VPGM，電子之注入量亦因每個記憶胞電晶體MT而不同。臨時注入之電子保持至進行抹除動作為止。因此，以不超出可容許作為應設定於各記憶胞電晶體MT之閾值電壓之閾值電壓之範圍之方式，使編程電壓VPGM逐漸上升，且進行複數次編程動作與用以驗證編程動作之驗證動作(循環)。另，於寫入動作時，首先，進行將記憶胞電晶體MT之閾值電壓恢復至Er位準(抹除位準)之抹除動作。
如此，寫入動作中，重複複數次包含編程動作與驗證動作之編程循環，每一次循環編程電壓VPGM皆變大。圖9之例顯示以n次循環進行寫入動作之例，顯示出於第1次循環中，進行編程Prog1及驗證Pvfy1，於第2次循環中，進行編程Prog2及驗證Pvfy2，於第n次循環中，進行編程Progn及驗證Pvfyn。
圖9顯示來自上述第m次循環之波形。即，顯示出於第m次循環中，進行編程Progm及驗證Pvfym，於第m+1次循環中，進行編程Progm+1及驗證Pvfym+1，於第n次循環中，進行編程Progn及驗證Pvfyn。
於編程動作中，對選擇字元線WL(以下，亦稱為selWL)施加於每次循環逐漸增加之編程電壓VPGM(虛線)，對選擇字元線WL以外之其他複數個非選擇字元線WL(以下，亦稱為uselWL)施加低於編程電壓VPGM之特定電壓VPASS(實線)。又，於編程動作中，對選擇閘極線SGS施加接地電壓VSS，對selSGD施加將選擇閘極電晶體ST1設為接通之電壓(虛線)，對uselSGD施加將選擇閘極電晶體ST1設為斷開之電壓(實線)。又，對連接於進行寫入之記憶胞電晶體MT之位元線BL(Prog)賦予接地電壓VSS(虛線)，對連接於不進行寫入之記憶胞電晶體MT之位元線BL(Inhibit)賦予特定電壓(實線)。另，對源極線CELSRC施加特定電壓，更確實地將選擇閘極電晶體ST2斷開。
藉此，對進行寫入之記憶胞電晶體MT之電荷累積層注入與編程電壓VPGM對應之電荷(電子)，記憶胞電晶體MT之閾值電壓上升。又，不進行寫入之記憶胞電晶體MT藉由禁止對電荷累積層注入電子而維持閾值電壓。
驗證動作中，對選擇字元線selWL施加與各位準對應之驗證電壓(虛線)，對非選擇字元線uselWL施加將各記憶胞電晶體MT設為接通之特定電壓VREAD(實線)。又，驗證動作中，對選擇閘極線SGS施加將選擇閘極電晶體ST2設為接通之電壓，對selSGD施加將選擇閘極電晶體ST1設為接通之電壓(虛線)，對uselSGD施加將選擇閘極電晶體ST1設為斷開之電壓(實線)。又，對位元線BL施加特定之電壓，對源極線CELSRC賦予接地電壓VSS。如圖9所示，於信號R/Bn為L位準期間(忙碌期間)進行，且當寫入動作結束時，信號R/Bn變為H位準。
另，為了對位元線BL施加特定之電壓，如上所述，對感測放大器單元SAU內之電晶體52供給控制信號BLC。即，對連接於位元線BL之電晶體52，於編程時賦予相對高位準之控制信號BLC，於驗證時賦予相對低位準之控制信號BLC，且上述位元線BL連接至進行寫入之記憶胞電晶體MT。藉此，如上所述，驗證時，將位元線BL固定為相對低之固定電壓(例如0.5 V)。
藉此，施加於連接至讀出對象之記憶胞電晶體MT之selWL之驗證電壓高於閾值電壓之情形時，電流易流過通道，施加於selWL之驗證電壓低於閾值電壓之情形時，電流不易流過通道。藉由感測放大器單元群28，進行檢測流過通道之電流之狀態之讀出，藉此可判定記憶胞電晶體MT之閾值電壓是否達到期望位準。另，將記憶胞電晶體MT之閾值電壓達到期望位準之情形稱為「通過驗證」，將未達到期望位準之情形稱為「驗證失敗」。
(蠕升) 圖10係說明於寫入順序結束前進行驗證，所有區塊成為非選擇狀態後選擇之區塊之字元線(WL)蠕升之圖。圖10係水平方向取時間，垂直方向取電壓，顯示各部之電壓波形。另，圖10中，箭頭所示之期間為對數刻度，箭頭左端之刻度為10 -6秒級，箭頭右端之刻度為10 3秒。以下，將其標記為Time=Log Scale 1E-6 to 1E+3[s](時間=對數刻度1E-6至1E+3[s])。
圖10中，selWL及uselWL分別表示選擇字元線及非選擇字元線，Ch表示通道區域，SGS表示選擇閘極線SGS，BL表示位元線BL，CELSRC表示源極線。又，如上所述，將用以驅動成為寫入或讀出對象之記憶胞電晶體MT之選擇閘極線SGD稱為selSGD，將selSGD以外之選擇閘極線SGD稱為uselSGD。
三維構造之記憶胞陣列20中，記憶胞電晶體MT之通道區域不直接連接於基板(即p型井區域30)，而經由選擇閘極電晶體ST1、ST2分別連接於位元線BL及基板。因此，當切斷選擇閘極電晶體ST1與ST2時，通道區域之電荷無法簡單移動至位元線BL及基板，而作為選擇閘極電晶體ST1、ST2之漏電流緩慢逃走。
本實施形態中，將藉由記憶胞電晶體MT之通道區域(或NAND串NS之通道區域)與字元線WL之電容耦合，字元線WL之電壓上升之現象稱為WL蠕升。
例如，作為資料讀出動作，實施編程動作後之驗證(編程驗證)。於該編程驗證中之某時刻，例如通道區域之電壓(Ch)為接地電壓VSS(0 V)，選擇字元線WL為驗證電壓Pvfy(虛線)，非選擇字元線為電壓VREAD(實線)，選擇串之選擇閘極線SGD為selSGD，選擇閘極線SGS為電壓VSG，非選擇串之選擇閘極線SGD為uselSGD(此處為電壓VSS)。另，對位元線BL施加特定電壓，源極線CELSRC為接地電壓VSS。於時刻t0，當上述讀出動作結束時，將各電壓放電至VSS或其附近之電位，以記憶胞之寫入狀態不變化之方式重設後，將時脈選擇信號BLKSEL重設為L位準，與SSGD0/1/2/3、CG0-63、SSGS線切離，另一方面，將BLKSELn恢復至H位準，將USGD與USGS分別連接於區塊BLK之選擇閘極線。又，由於WL於將BLKSEL重設為L時，成為無偏壓之開關，故變為浮動。該等特定動作結束後，使信號R/Bn自L位準變化為H位準，恢復至就緒狀態。
此時，藉由字元線WL與NAND串NS之通道區域之電容耦合，通道區域之電位降低為負值(時刻t1)。其後，通道區域之電荷因漏電流逐漸逃至基板及/或位元線BL，通道區域之電位恢復至接地電壓VSS(0 V)。通道區域之電位恢復至接地電壓VSS時，與通道區域電容耦合之字元線WL上升到蠕升電壓。蠕升後之字元線WL之電壓之後因驅動字元線WL之電晶體開關SWn2之結漏電流而逐漸降低。即，自就緒狀態轉移至忙碌狀態(信號R/Bn自L位準轉變為H位準)，列解碼器26變為動作停止狀態後，WL發生蠕升。另，蠕升電壓之最大值Vmax為Vcr_Read(＞Vcr_Prog)V。
將字元線WL未蠕升時之記憶胞電晶體MT之狀態稱為1st(第1)讀取狀態，將字元線WL蠕升時之記憶胞電晶體MT之狀態稱為2nd(第2)讀取狀態。另，該WL蠕升不僅於編程驗證時發生，於通常之資料讀出時亦同樣會發生。
三維NAND中，一般而言，於多晶矽中形成通道，流動胞電流。於通道中存在較多陷阱能階，有可見胞閾值因電子對該陷阱能階之嵌埋程度而變動之現象。自長時間未使用之狀態進行讀出時，字元線WL完全放電成0 V，電子嵌埋至該等閘極絕緣膜36正下方之陷阱能階之比例變低，電流阻礙較少，可見胞閾值略低。另一方面，一旦進行讀出時，電子以某比例嵌埋於該等陷阱能階中，阻礙電流，故可見胞閾值較高。將前者之狀態設為1st讀取狀態，將後者之狀態設為2nd讀取狀態，觀察到兩者之胞閾值偏移大致數十mV左右，尤其於TLC或QLC製品中，會增加單元之讀出錯誤位元數。因此，為了穩定地讀出資料，需要以1st讀取狀態與2nd讀取狀態之任一個狀態進行讀出。考慮到藉由寫入動作及讀出動作，轉移至2nd讀取狀態，再恢復至1st讀取狀態需要相對長之時間，而較佳以2nd讀取狀態進行讀出。
因此，考慮例如以下方法：藉由刷新讀取動作，維持2nd讀取狀態，上述刷新讀取動作進行使用定期對所有區塊之所有字串之字元線WL賦予例如電壓VREAD等使記憶胞電晶體MT導通之電壓之脈衝(以下，稱為所有字串讀取脈衝)之讀出電壓施加動作(所有字串讀取動作)。上述(寫入動作1)中，由於在寫入動作最後之循環，實施讀出動作即驗證，故可於寫入動作後之特定時間維持2nd讀取狀態，故無須使用所有字串讀取脈衝之刷新讀取動作。
另，雖說明了所有字串讀取動作對區塊中之所有字串之字元線WL施加所有字串讀取脈衝，但只要可維持2nd讀取狀態，則亦可對所有字串中之一部分字元線WL施加所有字串讀取脈衝。
(寫入動作2) 為了縮短寫入時間tPROG，有時採用省略寫入動作之最後循環之驗證之方法。圖11係水平方向取時間，垂直方向取電壓，顯示寫入動作之另一例之波形圖。圖11之例省略寫入動作最後之循環之驗證。又，圖12係用以說明此時之WL蠕升之波形圖。另，圖12之水平方向之刻度為Time=Log Scale 1E-6 to 1E+2[s](時間=對數刻度1E-6到1E+2[s])。
如根據圖11與圖9之比較而明確，最後之循環(第n次循環)中，進行編程動作，但省略驗證動作。該情形時，於圖12之信號R/Bn之H位準期間(就緒期間)，亦發生WL蠕升。然而，由於最後之循環中，寫入單元之數量較少，故相對多之通道根據編程電壓而成為浮動狀態(圖12之t0以前之實線Ch(Inhibit))，極少數通道區域之電壓成為接地電壓VSS(0 V；圖12之t0以前之虛線Ch(Prog))。因此，字元線WL自編程電壓放電成接地電壓VSS時，通道電壓降低為負值之通道數量較小，其結果，WL蠕升之電壓亦變小。
即，於施加編程循環最後之編程脈衝後，寫入動作結束之情形時，剛施加最後之編程脈衝後，WL蠕升之浮動較小，易恢復至1st讀取狀態。因此，考慮施加最後之編程電壓後，使用對上述區塊之所有字元線WL賦予例如電壓VREAD之脈衝(即所有字串讀取脈衝)，而將其設為2nd讀取狀態。
(所有字串讀取動作) 圖13係水平方向取時間，垂直方向取電壓，顯示寫入動作之另一例之波形圖，顯示於編程循環之最後，實施作為第1電壓施加動作之所有字串讀取動作之例。
如根據圖11與圖13之比較而明確，圖13之例中，於最後之循環(第n次循環)中省略驗證動作，於編程動作後，對selWL及uselWL均施加例如電壓VREAD。另，該情形時，selSGD、uselSGD及選擇閘極線SGS設定為將選擇閘極電晶體ST1、ST2設為接通之電壓(粗線)，將控制信號BLC設定為特定之電壓(粗線)，藉此對位元線BL供給接地電壓VSS。另，CELSRC設定為接地電壓VSS。又，控制信號HLL、XXL為L位準，控制信號BLS、節點/LAT為H位準。電晶體50、55、56斷開，電晶體52、53、54接通。如此，最後之循環中，於編程動作後，進行所有字串讀取動作，寫入動作結束，進行向2nd讀取狀態之轉變。
另，若將選擇閘極電晶體ST2接通，則可將接地電壓VSS自源極線CELSRC供給至位元線BL。因此，無須將選擇閘極電晶體ST1接通。該情形時，如細線所示，selSGD、uselSGD及控制信號BLC亦可為接地電壓VSS。
即，所有字串讀取動作中，不存在選擇字元線WL，對所有NAND串NS之所有字元線WL施加VREAD等電壓。又，所有字串讀取動作無須感測放大器單元群28之感測，亦無須使位元線BL之電壓變化，動作較為簡單。如根據圖9與圖13之比較而明確，所有字串讀取動作所需之時間短於編程驗證所需之時間。
然而，圖13所示之例中，雖沒到編程驗證所需之時間之程度，但與圖11之寫入動作相比，寫入時間tPROG還是會增加所有字串讀取動作所需之時間。
(控制電路之控制) 因此，本實施形態中，控制電路24於寫入動作時，按照被施加編程電壓之每個選擇字元線，決定省略是否於由該字元線進行之寫入動作結束前，對所有字串賦予讀取脈衝之所有字串讀取動作。即，按照每個字元線，即每個單元組CU進行之寫入動作時，決定於各單元組CU之寫入動作結束前，實施還是省略所有字串讀取動作。省略所有字串讀取動作之情形時，時間tPROG縮短相應時間。即，本實施形態中，按照寫入動作中被供給編程電壓之每個選擇字元線WL，決定於使用選擇字元線WL之編程動作後，是否進行所有字串讀取動作。如此，本實施形態中，對於一個區塊BLK之寫入動作，設計實施所有字串讀取動作之選擇字元線與不實施之選擇字元線，藉此可縮短平均之寫入時間tPROG。
以下之說明中，將於使用被施加編程電壓VPGM之特定字元線WL之編程動作後，進行所有字串讀取動作時之特定字元線WL稱為所有字串讀取動作之對象字元線WL，將於使用被施加編程電壓VPGM之特定字元線WL之編程動作後，不實施所有字串讀取動作時之特定字元線WL稱為所有字串讀取動作之非對象字元線WL。本實施形態中，控制電路24為了抑制寫入時間tPROG，且有效產生2nd讀取狀態，決定成為所有字串讀取動作之對象字元線WL與非對象字元線。
圖14及圖15係水平方向取時間，垂直方向取電壓，用以說明決定所有字串讀取動作之對象字元線WL或非對象之字元線WL之方法之波形圖。另，圖14及圖15之水平方向之刻度均為Time=Log Scale 1E-6 to 1E+3[s](時間=對數刻度1E-6到1E+3[s])。
圖14與單元寫入位準分開顯示將區塊內之所有記憶胞電晶體MT寫入同一位準後進行所有字串讀取動作，其後(信號R/Bn之就緒期間)之WL蠕升量。
Read(All-Erased)表示區塊內之所有記憶胞電晶體MT為Er位準時之所有字串讀取動作之WL蠕升，Read(All-“A”Programmed)表示區塊內之所有記憶胞電晶體MT以A位準寫入時之所有字串讀取動作之WL蠕升。同樣地，Read(All-“D”Programmed)、Read(All-“G”Programmed)分別表示區塊內之所有記憶胞電晶體MT以D位準、G位準寫入時之所有字串讀取動作之WL蠕升。
如根據圖14而明確，可知以閾值電壓越高之位準寫入時之所有字串讀取動作，WL蠕升之電壓越大。
圖15係顯示與進行區塊內寫入之過程中之所有字串讀取動作後之信號R/Bn之就緒期間(H位準期間)發生之WL蠕升電壓之關係。另，顯示出字元線WL之總個數為64個之情形。Read(All-Erased)表示某區塊中，所有胞為Er位準(抹除狀態)之情形時，所有字串讀取動作後之WL蠕升電壓之變化。又，Read(WL0-15 All-“G”，Other=Erased)表示某區塊中，於連接於字元線WL編號0-15之所有記憶胞電晶體MT記錄G位準之資料，其他記憶胞電晶體MT為Er位準之情形時，所有字串讀取動作後之WL蠕升電壓之變化。一般而言，於資料寫入前進行抹除動作，且進行例如自字元線WL編號0(小編號)向字元線WL編號較大之編號依序施加用以寫入動作之編程電壓。Read(WL0-15 All-“G”，Other=Erased)表示某區塊中，對連接於16個字元線WL之所有記憶胞電晶體MT寫入G位準後，所有字串讀取動作後之WL蠕升電壓之變化。
同樣地，Read(WL0-31 All-“G”，Other=Erased)表示某區塊中，對連接於32個字元線WL之所有記憶胞電晶體MT寫入G位準後，所有字串讀取動作後之WL蠕升電壓之變化。Read(WL0-47 All-“G”，Other=Erased)表示某區塊中，對連接於48個字元線WL之所有記憶胞電晶體MT寫入G位準後，所有字串讀取動作後之WL蠕升電壓之變化。Read(WL0-63 All-“G”，Other=Erased)表示某區塊中，對連接於64個字元線WL之所有記憶胞電晶體MT寫入G位準後，所有字串讀取動作後之WL蠕升電壓之變化。
又，虛線之波形After WL63 String3 Final Program Pulse(All-“G”)表示區塊之寫入動作最後之循環僅為編程動作後之WL蠕升電壓之變化。可知寫入動作緊接編程動作後結束時，蠕升電壓較小，易轉變為1st讀取狀態。
如根據圖15而明確，為了寫入動作而施加編程電壓之字元線WL之數量愈多，其後之所有字串讀取動作後之WL蠕升電壓之變化愈大。相反地，為了寫入動作而施加編程電壓之字元線WL之數量較少之情形時，寫入動作後之所有字串讀取動作之WL蠕升電壓之變化相對小。即，於寫入動作中，施加有編程電壓之字元線WL之數量較少之狀態下，WL蠕升之浮動較小，即使於施加編程脈衝後，進行所有字串讀取動作，亦相對短時間地轉變為1st讀取狀態，所有字串讀取動作之效果較小。因此，認為亦可省略所有字串讀取動作。
一般而言，記憶胞陣列20之各記憶胞電晶體MT中記錄之資料之位準為隨機，鮮少進行圖14所示之寫入，採用按照每個位準控制所有字串讀取動作之方法較為困難。
因此，基於圖15之見解，控制電路24於寫入動作中，於施加有編程電壓之字元線WL之數量較少之狀態下，省略所有字串讀取動作，謀求縮短寫入時間tPROG，且於其後之使用字元線WL之編程動作時，於寫入動作結束前，進行所有字串讀取動作，產生向2nd讀取狀態之轉變。
對於施加有編程電壓之字元線WL達到幾條之情形時進行所有字串讀取動作，較佳為構成為可根據裝置之特性而變更。因此，較佳為構成為將顯示於施加有編程電壓之字元線WL達到幾條之情形時進行所有字串讀取動作之資訊(以下，稱為所有字串讀取動作資訊)例如記錄保持於記憶胞陣列20之區塊BLKX，且可適當變更所記錄之所有字串讀取動作資訊。另，區塊BLKX係存儲非揮發性記憶體2之動作相關之資訊之區域。
控制電路24亦可於接入電源後，自記憶胞陣列20之區塊BLKX讀出所有字串讀取動作資訊，將其存儲於暫存器24a，並基於該資訊，控制所有字串讀取動作。另，存儲所有字串讀取動作資訊之暫存器亦可設置於邏輯控制電路22。
(作用) 接著，參照圖16之說明圖，針對如此構成之實施形態之動作進行說明。圖16顯示停止(或實施)所有字串讀取動作之期間。
圖16顯示出區塊BLK由4個串單元Str0、Str1、Str2、Str3構成，NAND串NS由16個記憶胞電晶體MT(16個字元線WL)構成之例。另，區塊BLK中之串單元之數量及NAND串NS中之字元線WL之數量並非限定於此者。
圖16之Str0~Str3欄位之各框內之數字表示1個串單元內連接於1個字元線WL之每1單元組CU之寫入順序。即，1個字元線WL按照每個串單元構成4個單元組CU。圖16之例中，字元線WL編號自配置於選擇閘極線SGS側之字元線WL向配置於選擇閘極線SGD側之字元線WL，變化為WL0、WL1、WL2、……、WL15。且，對單元組CU寫入資料之順序以字元線WL單位觀察之情形時，於圖16之左側之例中，如箭頭所示，為字元線WL編號WL0、WL1、WL2、……、WL15之順序，於圖16之右側之例中，如箭頭所示，為字元線WL編號WL15、WL14、WL13、……、WL0之順序。即，對單元組CU寫入資料之順序於以字元線WL單位觀察之情形時，有自選擇閘極線SGS側依序進行之情形及自選擇閘極線SGD側依序進行之情形。依照該寫入順序，將使編號自0增加之字元線WL之稱呼方法稱為邏輯字元線編號LWL。即，以邏輯字元線編號LWL表現字元線WL之情形時，始終以自編號小者朝向編號增加之方向之順序進行寫入。
本實施形態中，控制電路24於接入電源時，自記憶胞陣列20之區塊BLKX讀出所有字串讀取動作資訊，將它存儲於暫存器24a。於寫入動作時，控制電路24基於所有字串讀取動作資訊，控制所有字串讀取動作。
例如，所有字串讀取動作資訊為特定F_ASTRREAD_BORDER 0：LWL0-(disable)、1：LWL4-、2：LWL8-、3：LWL12- 中之“0”、“1”、“2”、……之資訊。例如，所有字串讀取動作資訊“0”表示未設定省略所有字串讀取動作之WL，即對所有字元線WL執行所有字串讀取動作。又，所有字串讀取動作資訊“1”表示所有字串讀取動作於邏輯字元線編號LWL0-3期間省略所有字串讀取動作，於邏輯字元線編號LWL4-15期間執行所有字串讀取動作。圖16之左側之粗框表示該情形時，省略所有字串讀取動作之WL。
該情形時，控制電路24對由邏輯字元線編號LWL0-3施加編程電壓之單元組CU，進行不進行所有字串讀取動作之寫入動作，即圖11所示之寫入動作。又，該情形時，控制電路24對由邏輯字元線編號LWL4-15施加編程電壓之單元組CU，進行於寫入動作結束前進行所有字串讀取動作之圖13所示之寫入動作。
又，例如所有字串讀取動作資訊“2”表示所有字串讀取動作於邏輯字元線編號LWL0-7期間省略所有字串讀取動作，於邏輯字元線編號LWL8-15期間執行所有字串讀取動作。圖16之右側之粗框顯示該情形時，省略所有字串讀取動作之WL。
即，該情形時，控制電路24對由邏輯字元線編號LWL0-7施加編程電壓之單元組CU，進行不進行所有字串讀取動作之寫入動作，即圖11所示之寫入動作。又，該情形時，控制電路24對由邏輯字元線編號LWL8-15施加編程電壓之單元組CU，進行於寫入動作結束前進行所有字串讀取動作之圖13所示之寫入動作。
如此，於寫入動作時，決定成為於各單元組CU之寫入動作結束前實施所有字串讀取之所有字串讀取動作之對象字元線WL與非對象字元線WL，於非對象之字元線WL之寫入動作時，省略所有字串讀取動作。其結果，可縮短寫入時間tPROG。又，認為藉由於使用成為所有字串讀取對象之字元線WL之寫入動作結束前實施所有字串讀取，而產生足夠之WL蠕升，故可有效維持2nd讀取狀態。
如此，第1實施形態中，由於在一部分使用字元線WL之寫入動作結束前省略所有字串讀取動作之讀出，故可縮短寫入時間tPROG。
一般而言，有將記憶胞電晶體MT作為可保持1位元(2值)資料之SLC(Single Level Cell：單層單元)、可保持2位元(4值)資料之MLC(Multi Level Cell：多層單元)、可保持3位元(8值)資料之TLC、可保持4位元(16值)資料之QLC(Quad Level Cell：四層單元)構成之情形。尤其，認為於記憶胞電晶體MT為TLC或QLC以上之情形時，本實施形態之所有字串讀取動作之控制有效。
又，上述說明中，說明了於寫入動作之最後之循環，省略驗證動作之情形時，於寫入動作結束前，進行使用所有字串讀取脈衝之所有字串讀取動作之例。然而，於未被賦予指令等之非揮發性記憶體2待機時，亦可進行每隔一定期間一面改變區塊BLK一面賦予所有字串讀取脈衝之刷新讀取動作。
圖17及圖18係顯示該情形時之各部之波形的波形圖，圖17顯示對於已寫入之邏輯字元線編號LWL相對較大之所有字串讀取對象的字元線WL之寫入動作，圖18顯示對於非為已寫入之邏輯字元線編號LWL相對較小之所有字串讀取對象的字元線WL之寫入動作。圖17之例中，於在最後之循環中省略驗證動作之寫入動作結束前，進行所有字串讀取動作，於該所有字串讀取動作後，每隔一定期間於信號R/Bn之L位準期間(忙碌期間)重複所有字串讀取動作。另一方面，對於寫入未進行至特定之字元線WL之區塊，如圖18所示，省略定期之刷新讀取動作，而可降低消耗電力。
成為所有字串讀取動作之對象、非對象之邊界之邏輯字元線編號，於寫入動作結束前與待機期間之刷新時可為相同，亦可不同。
又，刷新讀取動作之動作時間之間隔亦可為複數個。例如，寫入進行至邏輯字元線編號LWL0-3而完成之情形時，不進行刷新讀取動作，寫入進行至邏輯字元線編號LWL4-7而完成之情形時，每隔一定期間t1進行刷新讀取動作，寫入進行至邏輯字元線編號LWL8-15而完成之情形時，每隔一定期間t2進行刷新讀取動作。例如，一定期間t1亦可短於t2。
又，圖17中，顯示信號R/Bn之L位準期間(忙碌期間)與一次之所有字串讀取動作期間對應之例。其為刷新讀取動作之對象區塊數較少之例。刷新讀取動作之對象區塊數較多之情形時，為了將一次流動之動作電流量設為一定以下，可考慮複數個區塊同時緩慢地進行充放電，或以複數次對不同之區塊進行刷新讀取動作。
如為前者，與寫入動作結束前之所有字串讀取動作相比，作為刷新讀取動作之所有字串讀取動作需要之時間較長。
如為後者，信號R/Bn之L位準期間需要比1個BLK量之所有字串讀取動作更長之時間。換言之，於揮發性記憶體2待機時，刷新讀取動作亦可於一次信號R/Bn之L位準期間內進行複數次。
為了按照區塊BLK精細地進行該等動作，需要有預先於控制電路之暫存器24a中、保持各BLK中寫入進行至哪個邏輯字元線編號LWL之資訊的電路，因而導致晶片成本上升，但若所有BLK皆設為同樣之控制，則無需該保持電路。
(所有字串讀取控制電路之動作) 圖19係顯示控制電路24之所有字串讀取動作之具體動作之一例之流程圖。
例如，可根據工廠出貨前之胞評估，預先設定成為所有字串讀取動作之對象之字元線。可基於該設定，於記憶胞陣列20之區塊BLKX預先登錄所有字串讀取動作資訊。
非揮發性記憶體2於接入電源後，接收將晶片內部初始化之指令FFh。控制電路24根據將晶片內部初始化之指令FFh，於圖19之S1中，自區塊BLKX讀出包含所有字串讀取動作資訊之所謂ROM資訊，將其存儲於各暫存器。所有字串讀取動作例如存儲於暫存器24a。當控制電路24接收來自記憶體控制器3之寫入指令及位址後(S2)，開始寫入動作。藉此，信號R/Bn變為忙碌狀態(S3)。
圖20係用以說明圖19之S2中接收到之位址之圖。圖20顯示對分別被輸入信號DQ0~DQ7之非揮發性記憶體2之輸入端子DQ0~DQ7之位址輸入。由特定之循環1~6中之循環1、2輸入行位址。另，Don't Care表示不固定位。循環3中，由輸入端子DQ0、DQ1輸入串單元位址。由循環3之輸入端子DQ2~DQ7及循環4之輸入端子DQ0輸入字元線位址。本說明書中，將串單元位址及字元線位址之兩者合併之位址稱為頁面位址。另，循環4~6中，將平面位址、區塊位址及晶片位址提取至非揮發性記憶體2。將輸入之位址存儲至暫存器23之位址暫存器。
控制電路24於寫入動作時，判定寫入順序之最後是於對選擇字元線WL施加編程脈衝後結束，還是於執行編程動作後之編程驗證動作(S4)後結束。換言之，控制電路24判定於寫入動作之最終循環中，僅執行對選擇字元線WL之編程動作，還是執行編程動作及編程驗證動作(S4)。於編程驗證動作後寫入順序結束之情形時，控制電路24於S7中結束寫入動作。藉此，信號R/Bn變為就緒狀態(S7)。
另一方面，於施加編程脈衝後寫入順序結束之情形時，控制電路24於下一個S5中，判定要進行寫入之頁面位址是否與所有字串讀取動作之對象字元線WL對應。
控制電路24讀出存儲於暫存器23之位址暫存器之字元線位址，控制寫入，且進行S5之判定。即，控制電路24判定施加編程電壓VPGM之選擇字元線WL之位址是否為由所有字串讀取動作資訊指定之所有字串讀取動作之對象字元線WL。控制電路24於選擇字元線WL之位址非所有字串讀取動作之對象字元線WL之情形時，於S7中結束寫入動作。又，控制電路24於選擇字元線WL之位址為所有字串讀取動作之對象字元線WL之情形時，執行所有字串讀取動作(S6)。
如此，NAND型記憶體通常於一個區塊內依邏輯字元線編號LWL之順序執行寫入動作，故可基於與寫入指令一起接收到之頁面位址或字元線位址，掌握寫入完成之WL之個數，決定有無執行所有字串讀取動作。
(快取編程) 然而，寫入動作有以下動作：按照每個單一頁面依序進行寫入記憶體之資料輸入與編程動作之基本編程動作；及藉由一面進行編程動作一邊並行進行接下來要寫入之頁面之資料輸入，而將複數個頁面連續效率良好地進行編程之動作(以下，稱為快取編程動作)。
圖21係顯示按照每單一頁面進行編程之基本之編程動作之時序圖，圖22係顯示快取編程動作之時序圖。圖21及圖22中，顯示出指令鎖存啟動信號CLE、晶片啟動信號CEn、寫入啟動信號WEn、位址鎖存啟動信號ALE、讀出啟動信號REn、就緒/忙碌信號R/Bn及信號DQx(例如DQ0~DQ7)。
輸入輸出電路21由邏輯控制電路22控制，與記憶體控制器3之間經由匯流排收發信號DQ(例如DQ0~DQ7)。當輸入輸出電路21被賦予信號DQ時，與寫入啟動信號WEn同步接收信號DQ作為資料。又，輸入輸出電路21與賦予邏輯控制電路22之讀出啟動信號REn對應，將自記憶胞陣列23讀出之資料作為信號DQ發送至記憶體控制器3。
如圖21所示，輸入輸出電路21於時刻t0，指令鎖存啟動信號CLE變為有效時，基於自邏輯控制電路22供給之信號，提取作為信號DQ傳輸之指令，將其存儲於暫存器23之指令暫存器。又，輸入輸出電路21於時刻t1，信號ALE變為有效時，基於自邏輯控制電路22供給之信號，提取作為信號DQ傳輸之位址，將其存儲於暫存器23之位址暫存器。另，圖21中，圖示了4個循環之位址，但亦可如圖20所示，位址為6個循環，又，亦可為其他循環數。輸入輸出電路21繼指令、位址後，於時刻t2之後與寫入啟動信號WEn同步接收資料(Data(Din))。於時刻t3，由指令鎖存啟動信號CLE接收指令(10h)。該等一連串之信號DQ之接收於信號R/Bn就緒期間進行。
當信號R/Bn變為L位準(忙碌狀態)時，進行接收資料之寫入動作。寫入動作為頁面(單元組CU)單位，圖21之例中，於時刻t2~t3期間，傳輸1頁量之資料Data，於信號R/Bn之L位準期間寫入該1頁量之資料。於該寫入結束，信號R/Bn變為H位準之後，產生圖10、圖12、圖14及圖15所示之WL蠕升。
如此，於依據10h指令按照每單一頁面進行編程之基本編程動作中，於該寫入動作結束前，基於所有字串讀取動作資訊，進行所有字串讀取動作或省略所有字串讀取動作。又，R/Bn於輸入10h後變為L，維持L位準直至進行或省略所有字串讀取動作，其後返回至H。
另一方面，快取編程動作中，如圖22所示，輸入輸出電路21於時刻tN0，指令鎖存啟動信號CLE變為有效時，基於自邏輯控制電路22供給之信號，提取作為信號DQ傳輸之指令，將其存儲於暫存器23之指令暫存器。又，輸入輸出電路21於時刻tN1，信號ALE變為有效時，基於自邏輯控制電路22供給之信號，提取作為信號DQ傳輸之位址(Add)，將其存儲於暫存器23之位址暫存器。作為一例，該位址(Add)中之後半個位址為頁面PN之頁面位址(PN)。輸入輸出電路21繼指令、位址後，於時刻tN2之後，與寫入啟動信號WEn同步接收寫入至頁面PN之資料(以下，標記為資料DN)。
資料DN重複以下：自輸入輸出電路21經由暫存器23快取至資料暫存器29內之資料鎖存電路XDL，其後對ADL/BDL/CDL傳輸XDL之寫入資料，藉此再次釋放XDL，而可輸入資料。於時刻tN3，當由指令鎖存啟動信號CLE接收到指令(15h)時，開始快取之資料之編程。該等一連串之信號DQ之接收於信號R/Bn之就緒期間進行。
又，於時刻t(N+1)1~t(N+1)2接收頁面位址(P(N+1))，於時刻t(N+1)2~t(N+1)3接收寫入至頁面位址(P(N+1))之資料D(N+1)。其後同樣地於時刻t(N+P)1~t(N+P)2接收頁面位址(P(N+P))，於時刻t(N+P)2~t(N+P)3接收寫入至頁面位址(P(N+P))之資料D(N+P)。
將於時刻tN2~tN3期間接收之資料DN藉由時刻tN3後接收到之指令(15h)於信號R/Bn忙碌期間自資料鎖存電路XDL傳輸至對應之感測放大器單元SAU內之資料鎖存電路(ADL、BDL、CDL中之任一個)。當傳輸完成時，資料鎖存電路XDL變空，信號R/Bn自忙碌狀態轉變為就緒狀態。當信號R/Bn變為就緒狀態時，非揮發性記憶體2可自記憶體控制器3接收下一個寫入動作之指令、位址或資料(N+1)。典型而言，與下一個資料D(N+1)之接收並行執行包含複數次循環之寫入動作，且上述循環包含資料DN之至少編程動作。同樣地，與資料D(N+2)之接收並行執行資料D(N+1)之寫入動作。時刻t(N+P)3後接收到之指令(10h)顯示資料D(N+P)開始對快取編程動作之最後頁面之資料編程。資料D(N+P)於資料D(N+P-1)之寫入動作後執行寫入動作，且於時刻tEP之前，資料D(N+P)之編程結束，信號R/Bn變為就緒期間。另，藉由讀取狀態指令70h，輸出寫入動作藉由/失敗等非揮發性記憶體2之資訊。
該按照每個連續頁面進行編程之快取編程動作中，於連續頁面之最後，寫入動作結束。於連續頁面中途之頁面中，由於距下一個頁面寫入之時間較短，未對字元線施加偏壓之期間極短，故省略所有字串讀取動作。按照每個連續頁面進行編程之動作中，於每個連續頁面之寫入動作結束前(時刻tEP之前一刻)，基於所有字串讀取動作資訊進行所有字串讀取動作，或省略所有字串讀取動作。
又，由於在所有字串讀取動作中，以區塊單位進行所有字串脈衝施加，故以連續頁面進行寫入之快取編程動作之情形時，只要可對1個區塊進行1次所有字串讀取動作即可。
接著，針對快取編程動作之寫入例，參照圖23至圖27之說明圖進行說明。圖23至圖27顯示信號R/Bn，且於信號R/Bn之上方顯示指令、資料及位址之輸入例，於信號R/Bn之下方顯示頁面資料之寫入及所有字串讀取動作期間。圖23至圖27中，ProgN顯示頁面N之寫入，ProgM顯示頁面M之寫入。
圖23至圖25之例係顯示將藉由快取編程進行編程之2個頁面資料寫入至同一個區塊BLK時之例。又，圖23至圖27係顯示將頁面資料分割成Lower頁面、Middle頁面及Upper頁面之3者而傳輸之例。圖23至圖27中，01h、02h、03h分別表示Lower頁面、Middle頁面及Upper頁面，80h表示寫入指令，add(N)、add(M)表示位址，Din表示資料，1Ah、10h、15h表示指令，R表示執行所有字串讀取動作。
圖23之例顯示對於頁面N之資料，以斜線框內之指令順序輸入之Lower頁面、Middle頁面及Upper頁面之資料；對於頁面M之資料，以無斜線框之指令順序輸入之Lower頁面、Middle頁面及Upper頁面之資料。執行將頁面N之資料快取至資料鎖存電路XDL，於ProgN所示之期間傳輸至資料鎖存電路ADL、BDL、CDL之任一者並寫入。於該編程ProgN期間，重複以下動作：將頁面M之Lower、Middle、Upper頁面之資料快取於資料鎖存電路XDL，依序傳輸至隨著各寫入位準寫入結束而依序釋放之ADL/BDL/CDL，藉此再次釋放XDL，而可輸入資料。
圖23中，add(N)與add(M)具有同一個區塊BLK之位址，頁面N之資料、頁面M之資料皆被寫入至同一個區塊BLK。於頁面N之資料之編程ProgN結束之時點，已快取頁面M之資料，並進行編程預約。又，寫入頁面N之資料之區塊BLK與寫入頁面M之資料之區塊BLK相同。因此，於頁面N之資料編程ProgN結束之時點，省略所有字串讀取動作。
因藉由指令10h進行了快取編程動作之最後之頁面資料之編程指示，故於頁面M之資料之編程ProgM結束時，實施所有字串讀取動作。
如此，15h指令之快取編程中，即使係基於所有字串讀取動作資訊執行所有字串讀取動作之時序，亦快取接下來要編程之頁面資料，並進行編程預約，且於寫入接下來要編程之頁面資料之位址與前一刻寫入之頁面資料之位址為相同區塊BLK內之位址之情形時，省略所有字串讀取動作。又，R/Bn於輸入15h後變為L，但以於釋放資料暫存器29之時點(資料DN自資料暫存器29傳輸至感測放大器單元群28之時點)，返回為H之方式進行控制，可並行進行資料輸入與對記憶胞之寫入，可改善系統之性能。
圖24之例中之頁面M為較快取編程之最後頁面之前之頁面(中途頁面)。顯示該情形時，未預約頁面M之接下來要寫入之頁面之編程之情形時，即使為編程ProgM結束時，亦不省略所有字串讀取動作之例。如圖24所示，於頁面N之資料編程ProgN時，由於快取頁面M之資料並進行編程預約，故於頁面N之資料編程ProgN結束前，省略所有字串讀取動作。但，根據指令15h，於將頁面M之資料編程之ProgM期間，不對頁面M之資料之下一個頁面資料進行快取，不進行編程預約。因此，於頁面M之資料編程ProgM結束前，執行所有字串讀取動作。
圖25之例顯示藉由指定頁面M之Lower頁面之資料位址，掌握寫入頁面M之資料之位址與寫入頁面M之資料前之頁面N之資料之位址為同一個區塊BLK內之位址之例。該情形時，頁面N之資料編程ProgN時，即使下一個頁面M之資料之所有資料未被快取之情形時，亦省略編程ProgN結束前之所有字串讀取動作。另，頁面M之資料之編程於快取頁面M之資料之所有資料後，依照指令15h執行。由於編程ProgM期間未預約下一個頁面資料，故於編程ProgM結束前實施所有字串讀取動作。
圖26及圖27之例顯示將藉由快取編程進行編程之2個頁面資料寫入至互不相同之區塊BLK時之例。即，圖26及圖27中，add(N)與add(M)具有不同之區塊BLK之位址，頁面N之資料、頁面M之資料亦各自寫入至不同之區塊BLK。
如根據圖26與圖24之比較而明確，圖26之例之寫入指令或輸入頁面資料N、M之時序與圖24相同。圖26之例中，寫入頁面N之資料之區塊位址add(N)與寫入頁面M之資料之區塊位址add(M)互不相同。該情形時，如圖26所示，於編程ProgN結束前，實施所有字串讀取動作。其他動作與圖24相同。
又，如根據圖27與圖25之比較而明確，圖27之例之寫入指令或輸入頁面資料N、M之時序與圖25相同。圖27之例中，寫入N頁面資料之區塊位址add(N)與寫入M頁面資料之區塊位址add(M)互不相同。該情形時，如圖27所示，於編程ProgN結束前，實施所有字串讀取動作。其他動作與圖25相同。
如此，所有字串讀取動作以區塊單位進行。因此，於1個區塊內進行寫入之情形時，只要可以進行寫入之區塊進行1次所有字串讀取動作即可。因此，快取編程中，於同一個區塊內，省略快取編程中途之頁面資料之編程結束前之所有字串讀取動作，於最後之頁面資料之編程結束前進行所有字串讀取動作。藉此，可縮短寫入所需之時間tPROG。
(第2實施形態) 圖28至圖31係關於第2實施形態，且圖28及圖31係用以說明第2實施形態之流程圖，圖29及圖30係用以藉由與圖23至圖27相同之表述方法說明第2實施形態之說明圖。圖28及圖31中，對同一順序標注同一符號，省略重複之說明。
第1實施形態中，說明了於非揮發性記憶體2中，基於預先登錄之所有字串讀取動作資訊，控制電路24控制所有字串讀取動作之例。本實施形態之非揮發性記憶體2可受理來自記憶體控制器3之所有字串讀取動作之控制相關之指令，進行所有字串讀取動作之控制。
圖28之S11中，進行所有字串讀取動作之設定(參數設定)。另，該參數設定例如於非揮發性記憶體2之工廠出貨前進行。例如，於工廠出貨時，作為決定可否執行所有字串讀取動作之參數，亦可將F_ASTRREAD_PROGEN_TLC參數(以下，稱為所有字串讀取動作執行參數)設定為參數。控制電路24於所有字串讀取動作執行參數為“1”之情形時，基本上基於所有字串讀取動作資訊，執行所有字串讀取動作，為“0”之情形時，基本上不執行所有字串讀取動作。
接收到非揮發性記憶體2之供給之使用者掌握所有字串讀取動作之參數設定，可自記憶體控制器3輸出與所有字串讀取動作相關之期望控制對應之指令。
例如，作為可自記憶體控制器3供給之指令，考慮所有字串讀取跳過指令與所有字串讀取啟動指令。所有字串讀取跳過指令係用以省略所有字串讀取動作之指令，所有字串讀取啟動指令係用以執行所有字串讀取動作之指令。例如，作為該等所有字串讀取跳過指令及所有字串讀取啟動指令，亦可採用共通之執行控制指令XXh。
例如，記憶體控制器3可對非揮發性記憶體2賦予下述(1)、(2)所示之指令順序。另，該等指令順序之含義與上述圖23至圖27相同，指定將某Upper頁面之資料編程至某位址。(2)之指令順序係對(1)之指令順序附加執行控制指令XXh之指令順序。即，記憶體控制器3藉由對編程所需之指令順序附加執行控制指令XXh，而可控制所有字串讀取動作。 03h-80h-add-Din-10/15h……(1) XXh-03h-80h-Add-Din-10/15h……(2)
圖29及圖30顯示所有字串讀取動作執行參數為“1”時之例。即，該情形時，控制電路24基本上執行所有字串讀取動作。控制電路24判定是否自記憶體控制器3輸入有作為所有字串讀取跳過指令之執行控制指令XXh(S13)。於(1)之資料輸入之情形時，由於未輸入執行控制指令XXh，故控制電路24於S17中，執行所有字串讀取動作。相反地，於(2)之資料輸入之情形時，由於輸入有作為所有字串讀取跳過指令之執行控制指令XXh，故控制電路24於S18中，執行省略所有字串讀取動作之編程。
圖29中，對於在編程ProgN期間之前之期間輸入之頁面N之資料，附加作為所有字串讀取跳過指令之執行控制指令XXh。因此，控制電路24藉由S13中判定為是(YES)，而省略編程ProgN結束時之所有字串讀取動作(S18)。又，對於在圖29之編程ProgN期間輸入之頁面M之資料，未附加作為所有字串讀取跳過指令之執行控制指令XXh。因此，控制電路24於S13中判定為否(NO)，藉此執行編程ProgN結束時之所有字串讀取動作(S17)。
圖30中，對於在編程ProgN期間之前之期間輸入之N頁面資料，未附加作為所有字串讀取跳過指令之執行控制指令XXh。因此，控制電路24藉由於S13中判定為否，而執行編程ProgN結束時之所有字串讀取動作(S17)。又，對於在圖30之編程ProgM之期間之前輸入之M頁面資料，附加作為所有字串讀取跳過指令之執行控制指令XXh。因此，控制電路24藉由於S13中判定為是，而省略編程ProgN結束時之所有字串讀取動作(S18)。
圖31係所有字串讀取動作執行參數為“0”之例，控制電路24基本上省略所有字串讀取動作。該情形時，如圖31所示，輸入所有字串讀取啟動指令作為執行控制指令XXh。輸入有作為所有字串讀取啟動指令之執行控制指令XXh之情形時(S19中判定為是)，執行編程結束時之所有字串讀取動作(S17)。又，未輸入作為所有字串讀取啟動指令之執行控制指令XXh之情形時(S19中判定為否)，省略編程結束時之所有字串讀取動作(S18)。
如此，本實施形態中，可藉由來自記憶體控制器3之執行控制指令XXh，控制非揮發性記憶體2之所有字串讀取動作。例如，有時記憶體控制器3為了確認是否已正確編程，可於編程後進行驗證讀取。該情形時，由於藉由編程後之讀取而可維持2nd讀取狀態，故較佳為省略所有字串讀取動作。又，例如有記憶體控制器3輸出指令，明確指示所有字串讀取動作之情形。使用此種指令之情形時，亦有較佳為省略所有字串讀取動作之情形。本實施形態中，該等情形時，亦可藉由記憶體控制器3控制所有字串讀取動作。
(第3實施形態) 圖32及圖33係用以說明第3實施形態之流程圖。圖32及圖33中，對彼此相同之順序或與圖28及圖31相同之順序標注相同符號，省略重複之說明。本實施形態係將第1及第2實施形態中之控制加以組合之實施形態。另，圖32係以所有字串讀取動作執行參數為“1”為前提之例，控制電路24基本上執行所有字串讀取動作。圖33係不管所有字串讀取動作執行參數如何，皆可控制所有字串讀取動作之例。
圖32及圖33中，例如於非揮發性記憶體2之工廠出貨前，於S11中，進行所有字串讀取動作之設定(參數設定)。第3實施形態中，於該參數設定中，將所有字串讀取動作資訊寫入至區塊BLKX，且設定所有字串讀取動作執行參數，作為基於所有字串讀取動作資訊等決定可否執行所有字串讀取動作之參數。
圖32之例中，接收非揮發性記憶體2之供給之使用者掌握所有字串讀取動作之參數設定，可自記憶體控制器3輸出與所有字串讀取動作相關之期望控制對應之指令。即，圖32之例中，記憶體控制器3輸出所有字串讀取跳過指令，作為執行控制指令XXh。
圖32之例中，所有字串讀取動作執行參數為“1”，基本上控制電路24執行所有字串讀取動作。控制電路24於圖32之S13中，判定是否輸入作為所有字串讀取跳過指令之執行控制指令XXh。
於上述(1)之資料輸入之情形時，由於未輸入執行控制指令XXh(S13中判定為否(NO))，故控制電路24於接下來之S14中，判定是否為使用由所有字串讀取動作資訊規定之特定字元線WL，例如邏輯字元線編號較小之字元線WL之編程。非使用特定字元線WL之編程之情形時(S14中判定為否)，於接下來之S15中，判定是否為快取編程中已預約之編程。非快取編程中已預約之編程之情形時(S15中判定為否)，控制電路24執行所有字串讀取動作(S17)。
另一方面，於上述(2)之資料輸入之情形時，附加有執行控制指令XXh。因此，控制電路24根據S13中判定為是，而省略編程結束時之所有字串讀取動作(S18)。
另，即使未輸入執行控制指令XXh之情形，於使用特定字元線WL之編程之情形(S14中判定為是)、及為快取編程中已預約之編程，且寫入已預約之編程之前之編程之區塊BLK位址與寫入已預約之編程之區塊BLK位址相同(已預約之編程與BLK位址相同)之情形時(S16中判定為是)，省略所有字串讀取動作(S18)。
圖33之例中，控制電路24於S12中，判定所有字串讀取動作執行參數為“1”(所有字串讀取=ON(所有字串讀取開啟))(S12中判定為是)還是為“0”(S12中判定為否)。S12中判定為是之情形時，控制電路24於S13中，判定是否輸入有作為所有字串讀取跳過指令之執行控制指令XXh。S12中判定為否之情形時，控制電路24於S19中，判定是否輸入有作為所有字串讀取啟動指令之執行控制指令XXh。其他順序與圖32相同。
如此，本實施形態中，由於可同時發揮第1及第2實施形態之效果，故可藉由記憶體控制器3及非揮發性記憶體2，控制所有字串讀取動作。
本發明並非限定於上述實施形態，於實施階段中，於不脫離其主旨之範圍內可進行各種變化。又，上述實施形態中包含各階段之發明，可藉由所揭示之複數個構成要件之適當組合而提取各種發明。例如，即使自實施形態所示之全部構成要件刪除若干個構成要件，亦可解決發明欲解決之問題欄位所述之問題，可獲得發明效果欄位所述之效果之情形時，該刪除構成要件之構成亦可提取為發明。
[附記項] [附記項1] 一種半導體記憶裝置，其具備：複數個記憶體串，其等包含各自串聯連接之複數個記憶胞電晶體，且互相並聯連接； 複數個字元線，其等連接於上述複數個記憶胞電晶體各自之閘極； 區塊，其包含共通連接著上述複數個字元線之上述複數個記憶體串；及 控制電路；且 上述複數個字元線具有第1字元線及與上述第1字元線不同之第2字元線， 上述複數個記憶胞電晶體具有：連接於上述第1字元線之第1記憶胞電晶體、及連接於上述第2字元線之第2記憶胞電晶體； 上述控制電路控制以下動作：對上述第1記憶胞電晶體進行之第1寫入動作；及對上述第2記憶胞電晶體進行、且於上述第1寫入動作之後進行之第2寫入動作， 於繼上述第1寫入動作結束後不接著輸入指令之特定期間，就緒/忙碌信號維持就緒狀態， 於繼上述第2寫入動作結束後不接著輸入指令之特定期間，就緒/忙碌信號於變為就緒狀態後，變為忙碌狀態。
[附記項2] 一種半導體記憶裝置，其具備：複數個記憶體串，其等包含各自串聯連接之複數個記憶胞電晶體，且互相並聯連接； 複數個字元線，其等連接於上述複數個記憶胞電晶體各自之閘極； 區塊，其包含共通連接著上述複數個字元線之上述複數個記憶體串；及 控制電路；且 上述複數個字元線具有第1字元線及與上述第1字元線不同之第2字元線， 上述複數個記憶胞電晶體具有：連接於上述第1字元線之第1記憶胞電晶體、及連接於上述第2字元線之第2記憶胞電晶體； 上述控制電路控制以下動作：對上述第1記憶胞電晶體進行之第1寫入動作；及對上述第2記憶胞電晶體進行、且於上述第1寫入動作之後進行之第2寫入動作， 上述第1及第2寫入動作包含複數次至少含有編程動作之循環， 上述第1寫入動作中之最後之循環進行上述編程動作，不進行對上述第1及第2字元線施加特定電壓之第1電壓施加動作， 上述第2寫入動作中之最後之循環進行上述編程動作與上述第1電壓施加動作。
[附記項3] 如附記項2之半導體記憶裝置，其中上述控制電路於上述第1寫入動作結束之後、不輸入指令之特定期間，對上述第1及第2字元線施加接地電壓，或將上述第1及第2字元線設為浮動狀態， 上述第2寫入動作結束後，於上述特定期間，對上述第1及第2字元線施加接地電壓，或將上述第1及第2字元線設為浮動狀態後，進行對上述第1及第2字元線施加特定電壓之第2電壓施加動作。
[附記項4] 如附記項3之半導體記憶裝置，其中上述第2電壓施加動作於上述特定期間執行複數次。
[附記項5] 如附記項17之半導體記憶裝置，其進而具備：複數個位元線，其等分別連接於上述複數個記憶體串；及 第1電晶體，其與上述複數個位元線中之一個連接；且 上述第1及第2寫入動作包含複數次至少含有編程動作之循環， 於上述第1寫入動作中之最後之循環中，對上述第1電晶體之閘極施加第1電壓， 於上述第2寫入動作中之最後之循環之前一個循環中，對上述第1電晶體之閘極施加上述第1電壓，於施加上述1電壓之電壓後，施加小於上述第1電壓之第2電壓， 上述第2寫入動作中之最後之循環中，對上述第1電晶體之閘極施加上述第1電壓，於施加上述1電壓之電壓後，施加小於上述第1電壓之第3電壓， 施加上述第2電壓之時間與施加上述第3電壓之時間相比較長。
[附記項6] 如附記項5之半導體記憶裝置，其中上述第3電壓與上述第2電壓相等或為其以下。
[相關申請] 本申請案享有以日本專利申請案2021-153545號(申請案日：2021年9月21日)及日本專利申請案2022-16615號(申請案日：2022年2月4日)為基礎申請案之優先權。本申請案藉由參照該等基礎申請案而包含基礎申請案之全部內容。
01h:Lower頁面 02h:Middle頁面 03h:Upper頁面 1:記憶體系統 1Ah:指令 2:非揮發性記憶體 3:記憶體控制器 4:主機裝置 10:主機I/F電路 10h:指令 11:處理器 12:RAM 13:緩衝記憶體 14:記憶體I/F電路 15:ECC電路 15h:指令 20:記憶胞陣列 21:輸入輸出電路 22:邏輯控制電路 23:暫存器 24:控制電路 24a:暫存器 25:電壓產生電路 25A:配線群 26:列解碼器 27:行解碼器 28:感測放大器單元群 29:資料暫存器 30:p型井區域 31:配線層 32:配線層 33:配線層 34:記憶體孔 35:半導體層 36:閘極絕緣膜 37:電荷累積層 38:阻擋絕緣膜 39:接點插塞 40:金屬配線層 41:擴散層 42:接點插塞 43:金屬配線層 44:p+型擴散層 45:接點插塞 46:金屬配線層 50:p通道MOS電晶體 51～58:n通道MOS電晶體 59:電容器 60:反相器 61:反相器 62:n通道MOS電晶體 63:n通道MOS電晶體 70h:指令 71:P型半導體基板 72:p井 73:P+接點 74:源極區域 75:汲極區域 76:閘極區域 77:元件分離區域 80h:指令 ADL:資料鎖存電路 Add:位址 Add(M):位址 Add(N):位址 ALE:位址鎖存啟動信號 AN0:AND電路 AN1:AND電路 AR:讀出 BDL:資料鎖存電路 BL:位元線 BL0～BL(m-1):位元線 BLC:控制信號 BL(Inhibit):位元線 BLK:區塊 BLK0～BLK(j-1):區塊 BLKSEL:信號 BLKSEL＜0＞:信號 BLKSEL＜1＞:信號 BLKSELn＜0＞:信號 BLKSELn＜1＞:信號 BLKX:區塊 BL(Prog):位元線 BLS:控制信號 BLX:控制信號 BR:讀出 CDL:資料鎖存電路 CELSRC:源極線 CEn:晶片啟動信號 CG:信號線 CG0:信號線 CG0-63:信號線 Ch:通道 Ch(Inhibit):通道 Ch(Prog):通道 CLE:指令鎖存啟動信號 CLK:時脈 COM:節點 CPWELL:井配線 CR:讀出 CU:單元組 Din:資料 DN:資料 D(N+1)～D(N+P):資料 DQ0～DQ7:輸入端子 DQx:信號 DR:讀出 ER:讀出 FR:讀出 GR:讀出 HLL:控制信號 INV0:反相器 INV1:反相器 L0:高電壓位準移相器 L1:高電壓位準移相器 LAT:節點 /LAT:節點 LBUS:匯流排 LWL:邏輯字元線編號 MT:記憶胞電晶體 MT0～MT7:記憶胞電晶體 PN:頁面 P(N+1)～P(N+P):頁面位址 NS:NAND串 Prog:編程 Prog1:編程 Prog2:編程 Progm:編程 Progm+1:編程 Progn:編程 ProgM:編程 ProgN:編程 Pvfy:驗證 Pvfy1:驗證 Pvfy2:驗證 Pvfym:驗證 Pvfyn:驗證 R:執行所有字串讀取動作 R/Bn:就緒/忙碌信號 REn:讀出啟動信號 S1～S7:步驟 S11～S19:步驟 SA:感測放大器 SAU:感測放大器單元 SAU0～SAU(m-1):感測放大器單元 SDL:資料鎖存電路 SEN:感測節點 selSGD:選擇閘極線 selWL:選擇字元線 SG:選擇閘極線 SGD:選擇閘極線 SGD0:選擇閘極線 SGD0/1/2/3＜0＞:選擇閘極線 SGD0/1/2/3＜1＞:選擇閘極線 SGD1:選擇閘極線 SGD2:選擇閘極線 SGD3:選擇閘極線 SGS:選擇閘極線 SGS＜0＞:選擇閘極線 SGS＜1＞:選擇閘極線 SGS0:選擇閘極線 SGS1:選擇閘極線 SGS2:選擇閘極線 SGS3:選擇閘極線 SSGD0/1/2/3:信號線 SSGS:信號線 ST1:選擇閘極電晶體 ST2:選擇閘極電晶體 STB:控制信號 STI:控制信號 STL:控制信號 Str0～Str3串單元 SU:串單元 SU0～SU3:串單元 SW01～SW05:開關 SW11～SW15:開關 t0～t3:時刻 tEp:時刻 tN0～tN3:時刻 t(N+1)0~t(N+1)3:時刻 t(N+P)0~t(N+P)3:時刻 uselSGD:非選擇閘極線 uselWL:非選擇字元線 USGD:信號線 USGS:信號線 VA:電壓 VB:電壓 VC:電壓 VD:電壓 VDD:電壓 VE:電壓 VF:電壓 VG:電壓 VREAD:非選擇讀出電壓 VSG:電壓 VSS:電壓 WEn:寫入啟動信號 WL0～WL15:字元線 WL0-63＜0＞:字元線 WL0-63＜1＞:字元線 WPn:防寫信號 XDL:資料鎖存電路 XXh:控制指令 XXL:控制信號
圖1係顯示記憶體系統之構成例之方塊圖。 圖2係顯示圖1中之非揮發性記憶體2之一例之方塊圖。 圖3係顯示3維構造之記憶胞陣列20之區塊構成例之圖。 圖4係區塊BLK之一部分區域之剖視圖。 圖5係顯示記憶胞陣列之閾值分佈與編碼之一例之說明圖。 圖6係顯示圖2中之感測放大器單元群28及資料暫存器29之一例之方塊圖。 圖7係顯示圖6中之感測放大器單元SAU之具體構成之一例之電路圖。 圖8A係顯示圖3中之列解碼器26之一例之方塊圖。 圖8B係說明構成列解碼器26之開關之結漏特性之圖。 圖9係水平方向取時間，垂直方向取電壓，顯示寫入動作之波形圖。 圖10係說明圖9之動作後之字元線WL之蠕升之波形圖。 圖11係水平方向取時間，垂直方向取電壓，顯示寫入動作之另一例之波形圖。 圖12係說明圖11之動作後之字元線WL之蠕升之波形圖。 圖13係水平方向取時間，垂直方向取電壓，顯示寫入動作之另一例之波形圖。 圖14係水平方向取時間，垂直方向取電壓，用以說明決定所有字串讀取動作之對象字元線WL或非對象字元線WL之方法之波形圖。 圖15係水平方向取時間，垂直方向取電壓，用以說明決定所有字串讀取動作之對象字元線WL或非對象字元線WL之方法之波形圖。 圖16係用以說明第1實施形態之動作之說明圖。 圖17係顯示刷新讀取動作之各部之波形之波形圖。 圖18係顯示刷新讀取動作之各部之波形之波形圖。 圖19係顯示所有字串讀取控制電路之具體動作之一例之流程圖。 圖20係用以說明圖19之S2中接收之位址之圖。 圖21係進行按照每單一頁進行編程之基本編程動作之時序圖。 圖22係進行快取編程動作之時序圖。 圖23係顯示快取編程動作之寫入之例之說明圖。 圖24係顯示快取編程動作之寫入例之說明圖。 圖25係顯示快取編程動作之寫入例之說明圖。 圖26係顯示快取編程動作之寫入例之說明圖。 圖27係顯示快取編程動作之寫入例之說明圖。 圖28係用以說明第2實施形態之流程圖。 圖29係用以說明第2實施形態之說明圖。 圖30係用以說明第2實施形態之說明圖。 圖31係用以說明第2實施形態之流程圖。 圖32係用以說明第3實施形態之流程圖。 圖33係用以說明第3實施形態之流程圖。
2:非揮發性記憶體 20:記憶胞陣列 21:輸入輸出電路 22:邏輯控制電路 23:暫存器 24:控制電路 24a:暫存器 25:電壓產生電路 25A:配線群 26:列解碼器 27:行解碼器 28:感測放大器單元群 29:資料暫存器 ALE:位址鎖存啟動信號 BLK0～BLK(j-1):區塊 BLKX:區塊 CEn:晶片啟動信號 CLE:指令鎖存啟動信號 DQ0～DQ7:輸入端子 R/Bn:就緒/忙碌信號 REn:讀出啟動信號 WEn:寫入啟動信號 WPn:防寫信號

Claims (19)

  1. 一種半導體記憶裝置，其接收寫入指令及位址而進行資料寫入，且具備：複數個記憶體串，其等包含各自串聯連接之複數個記憶胞電晶體，且互相並聯連接；複數個字元線，其等連接於上述複數個記憶胞電晶體各自之閘極；區塊，其包含共通連接著上述複數個字元線之上述複數個記憶體串；及控制電路，其控制對於上述複數個記憶胞電晶體中之至少一部分之寫入動作；且上述寫入動作根據寫入指令及位址之接收而執行，上述控制電路基於上述位址，決定是否於上述寫入動作結束前進行第1電壓施加動作，上述第1電壓施加動作係對上述複數個字元線施加特定電壓。
  2. 如請求項1之半導體記憶裝置，其中上述位址包含頁面位址，上述控制電路基於上述頁面位址，決定是否於上述寫入動作結束前進行第1電壓施加動作。
  3. 如請求項1之半導體記憶裝置，其中上述位址包含字元線位址，上述控制電路基於上述字元線位址，決定是否於上述寫入動作結束前進行第1電壓施加動作。
  4. 如請求項1之半導體記憶裝置，其中上述特定電壓之值高於最高之讀出電壓。
  5. 如請求項1之半導體記憶裝置，其中上述特定電壓之值與要對上述記憶胞電晶體進行讀出動作時使上述記憶胞電晶體導通之電壓值實質上相等。
  6. 如請求項1之半導體記憶裝置，其進而具備：位元線，其連接於上述複數個記憶體串中之一者；及感測放大器，其經由第1電晶體與上述位元線連接；且於上述第1電壓施加動作期間，對上述第1電晶體施加斷開電壓。
  7. 如請求項1之半導體記憶裝置，其進而具備：位元線，其連接於上述複數個記憶體串中之一者；感測放大器，其經由第1電晶體與上述位元線連接；第2電晶體，其包含於上述感測放大器內，其中一側與上述第1電晶體連接，另一側與第1電源電壓連接；及第3電晶體，其包含於上述感測放大器內，其中一側與上述第1及第2電晶體連接，另一側與低於上述第1電源電壓之第2電源電壓連接；且於上述第1電壓施加動作期間，對上述第1電晶體施加接通電壓，對上述第2電晶體施加斷開電壓，對上述第3電晶體施加接通電壓。
  8. 如請求項1之半導體記憶裝置，其中於上述寫入動作期間，接收下一個寫入動作之寫入指令及位址之至少一部分，上述位址包含區塊位址，上述控制電路當上述寫入動作之區塊位址與上述下一個寫入動作之區塊位址一致時，於上述寫入動作結束前省略第1電壓施加動作。
  9. 如請求項1之半導體記憶裝置，其中於上述寫入動作期間，接收下一個寫入動作之寫入指令及位址之至少一部分，上述位址包含區塊位址，上述控制電路於上述寫入動作之區塊位址與上述下一個寫入動作之區塊位址不一致之情形時，於上述寫入動作結束前進行第1電壓施加動作。
  10. 一種半導體記憶裝置，其具備：複數個記憶體串，其等包含各自串聯連接之複數個記憶胞電晶體，且互相並聯連接；複數個字元線，其等連接於上述複數個記憶胞電晶體各自之閘極；區塊，其包含共通連接著上述複數個字元線之上述複數個記憶體串；及控制電路；且上述複數個字元線具有第1字元線及與上述第1字元線不同之第2字元線，上述複數個記憶胞電晶體具有：連接於上述第1字元線之第1記憶胞 電晶體、及連接於上述第2字元線之第2記憶胞電晶體；上述控制電路控制以下動作：對上述第1記憶胞電晶體進行之第1寫入動作；及對上述第2記憶胞電晶體進行、且於上述第1寫入動作之後進行之第2寫入動作，上述第1及第2寫入動作包含複數次至少含有編程動作之循環，上述第1寫入動作中之最後之循環進行上述編程動作，不進行對上述第1及第2字元線施加特定電壓之第1電壓施加動作，上述第2寫入動作中之最後之循環進行上述編程動作與上述第1電壓施加動作。
  11. 如請求項10之半導體記憶裝置，其中上述第2寫入動作中從最後往前一個之循環係進行上述編程動作與驗證動作，上述第1電壓施加動作所需之時間短於上述驗證動作所需之時間。
  12. 如請求項10之半導體記憶裝置，其中上述控制電路於繼上述第1寫入動作之後不接著輸入指令之特定期間，對上述第1及第2字元線施加接地電壓，或將上述第1及第2字元線設為浮動狀態，於繼上述第2寫入動作之後不接著輸入指令之特定期間，對上述第1及第2字元線施加接地電壓，或將上述第1及第2字元線設為浮動狀態後，進行對上述第1及第2字元線施加特定電壓之第2電壓施加動作。
  13. 如請求項12之半導體記憶裝置，其中上述第2電壓施加動作於繼上述第2寫入動作後之特定期間執行複數次。
  14. 如請求項10之半導體記憶裝置，其中上述控制電路當對上述複數個記憶胞電晶體連續進行寫入動作時，於一連串寫入動作結束前，執行上述第1電壓施加動作。
  15. 一種半導體記憶裝置，其接收寫入指令及位址而進行資料寫入，且具備：複數個記憶體串，其等包含各自串聯連接之複數個記憶胞電晶體，且互相並聯連接；複數個字元線，其等連接於上述複數個記憶胞電晶體各自之閘極；區塊，其包含共通連接著上述複數個字元線之上述複數個記憶體串；及控制電路，其控制對於上述複數個記憶胞電晶體之至少一部分之寫入動作；且上述寫入動作根據寫入指令及位址之接收而執行，上述控制電路基於附加於上述寫入指令及位址之控制指令，決定是否於上述寫入動作結束前進行第1電壓施加動作，上述第1電壓施加動作係對上述複數個字元線施加特定電壓。
  16. 如請求項15之半導體記憶裝置，其中上述控制電路於接收到上述控制指令時，省略於上述寫入動作結束前執行之上述第1電壓施加動作。
  17. 如請求項15之半導體記憶裝置，其中上述控制電路於未接收到上述 控制指令之情形時，基於上述位址決定是否進行第1電壓施加動作。
  18. 如請求項15之半導體記憶裝置，其中上述控制電路於接收到上述控制指令時，執行於上述寫入動作結束前執行之上述第1電壓施加動作。
  19. 如請求項15之半導體記憶裝置，其中上述控制電路於未接收到上述控制指令之情形時，省略於上述寫入動作結束前執行之上述第1電壓施加動作。
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