CN114175165A - 存储装置及其编程操作 - Google Patents

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Abstract

在某些方面，一种存储装置包括存储串以及耦合到存储串的外围电路，每个存储串包括漏极选择栅极(DSG)晶体管和存储单元。外围电路被配置为在编程/验证周期中对存储串的选择的存储串中的存储单元中的目标存储单元进行编程，并且在对目标存储单元进行编程之后，使用包括初始验证电压的一个或多个验证电压来验证目标存储单元。外围电路还被配置为将初始验证电压与阈值验证电压进行比较以获得比较结果，并且在对目标存储单元的编程和验证之间，至少基于该比较结果来控制存储串的未选择的存储串中的DSG晶体管。

Description

存储装置及其编程操作
技术领域
本公开涉及存储装置及其操作方法。
背景技术
闪存是一种可以电擦除和重新编程的低成本、高密度、非易失性固态存储介质。闪存包括NOR闪存和NAND闪存。闪存可以执行各种操作，例如读取、编程(写入)和擦除，以将每个存储单元的阈值电压改变为期望的电平。对于NAND闪存，擦除操作可以在块级执行，并且编程操作或读取操作可以在页级执行。
发明内容
在一个方面，一种存储装置包括存储串以及耦合到存储串的外围电路，每个存储串包括漏极选择栅极(DSG)晶体管和存储单元。外围电路被配置为在编程/验证周期中对存储串的选择的存储串中的存储单元中的目标存储单元进行编程，并且在对目标存储单元进行编程之后，使用包括初始验证电压的一个或多个验证电压来验证目标存储单元。外围电路还被配置为将初始验证电压与阈值验证电压进行比较以获得比较结果，并且在对目标存储单元的编程和验证之间，至少基于该比较结果来控制存储串的未选择的存储串中的DSG晶体管。
在另一方面，一种存储系统包括被配置为存储数据的存储装置，以及耦合到该存储装置的存储器控制器。存储装置包括均包括DSG晶体管和存储单元的存储串、以及耦合到存储串的外围电路。外围电路被配置为在编程/验证周期中对存储串的选择的存储串中的存储单元的目标存储单元进行编程，并且在对目标存储单元进行编程之后，使用包括初始验证电压的一个或多个验证电压来验证目标存储单元。外围电路还被配置为将初始验证电压与阈值验证电压进行比较以获得比较结果，并且在对目标存储单元的编程和验证之间，至少基于该比较结果来控制存储串的未选择的存储串中的DSG晶体管。存储器控制器被配置为通过外围电路控制存储串的操作。
在又一方面，提供了一种用于操作存储装置的方法。存储装置包括存储串，每个存储串包括DSG晶体管和存储单元。在编程/验证周期中，对存储串的选择的存储串中的存储单元的目标存储单元进行编程。在对目标存储单元进行编程之后，使用包括初始验证电压的一个或多个验证电压来验证目标存储单元。将初始验证电压与阈值验证电压进行比较以获得比较结果。在对目标存储单元的编程和验证之间，至少基于该比较结果来控制存储串的未选择的存储串中的DSG晶体管。
附图说明
附图并入本文并形成说明书的一部分，其示出了本公开的各方面，并且与说明书一起进一步用于解释本公开的原理并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些方面的具有存储装置的系统的框图。
图2A示出了根据本公开的一些方面的具有存储装置的存储卡的示图。
图2B示出了根据本公开的一些方面的具有存储装置的固态驱动器(SSD)的示图。
图3示出了根据本公开的一些方面的包括外围电路的存储装置的示意图。
图4A和图4B分别示出了根据本公开的一些方面的包括NAND存储串的存储单元阵列的截面的侧视图和平面图。
图5示出了根据本公开的一些方面的包括存储单元阵列和外围电路的存储装置的框图。
图6示出了根据本公开的一些方面的存储单元的阈值电压分布和对应的验证电压的示例。
图7示出了根据本公开的一些方面的编程操作中的编程/验证周期。
图8示出了编程操作中的编程/验证周期的波形图。
图9A和图9B分别示出了在图8中的编程/验证周期期间的NAND存储串及其沟道电势。
图10示出了根据本公开的一些方面的编程操作中的编程/验证周期的波形图。
图11示出了根据本公开的一些方面的编程操作中的另一个编程/验证周期的波形图。
图12示出了根据本公开的一些方面的图3中的存储装置的控制逻辑单元和寄存器的详细框图。
图13示出了根据本公开的一些方面的用于编程操作的动态预脉冲方案。
图14示出了根据本公开的一些方面的用于操作存储装置的方法的流程图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开还可以用于多种其他应用中。如在本公开中描述的功能和结构特征可以以未在附图中具体描绘的方式彼此组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。
NAND闪存装置可以在页/字线级执行编程(写入)操作，即同时对耦合到相同选择字线的所有存储单元进行编程。每个编程操作可能涉及多遍次，每一遍次具有多个施加编程脉冲和验证脉冲的周期。在3D NAND存储装置中，未选择的存储串(包括已通过编程验证的存储单元)中的漏极选择栅极(DSG)晶体管和/或源极选择栅极(SSG)晶体管通常在施加验证脉冲时关断，以避免来自未选择的存储串的泄漏干扰。由于沟道耦合效应，因此在选择字线与其相邻的未选择字线之间的未选择的存储串中可能出现沟道电势差。然而，沟道电势差可能导致热载流子注入(Hot Carrier Injection，HCI)到选择的存储单元，这会干扰选择的存储单元的编程。
为了避免由于沟道电势差引起的HCI，在一些3D NAND存储装置中，在每个编程/验证周期中在施加编程电压和(多个)验证电压之间添加预脉冲阶段。在预脉冲阶段期间，未选择的存储串的DSG晶体管和SSG晶体管都导通，以消除沟道耦合电势以及在验证阶段期间产生的沟道电势差。然而，每个编程/验证周期中的附加的预脉冲阶段增加了编程时间。
为了解决上述一个或多个问题，本公开引入了一种解决方案，其仅当周期中的沟道电势差将足够大时才将预脉冲阶段添加到编程/验证周期。否则，不会将预脉冲阶段添加到编程/验证周期以减少编程时间。也就是说，本文公开的解决方案可以在平衡编程时间的同时减少HCI带来的干扰。由于观察到验证阶段期间的沟道电势差与施加到未选择字线的通过电压与在验证阶段开始时施加到选择字线的初始验证电压之间的差相关联，本文公开的解决方案可以确定降低或甚至最小化HCI(例如，基于通过电压)的阈值验证电压并且在每个编程/验证周期中将初始验证电压与阈值验证电压进行比较。因此可以使用比较结果来决定周期中是否包括预脉冲阶段。在一些实施方式中，仅当初始验证电压不会达到阈值验证电压时，DSG晶体管在预脉冲阶段期间才被导通以在验证阶段之前消除沟道电势差。此外，在一些实施方式中，初始验证电压被设置为同一周期的多个验证电压中的最大电压，以增加在编程/验证周期中消除预脉冲阶段的机会，以进一步节省编程时间。
图1示出了根据本公开的一些方面的具有存储装置的示例性系统100的框图。系统100可以是移动电话、台式计算机、笔记本电脑、平板电脑、车载计算机、游戏机、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置、或其中具有存储设备的任何其他合适的电子装置。如图1所示，系统100可以包括主机108和具有一个或多个存储装置104和存储器控制器106的存储系统102。主机108可以是电子装置的处理器(例如中央处理单元(CPU))或片上系统(SoC)(例如应用处理器(AP))。主机108可以被配置为向存储装置104发送数据或从存储装置104接收数据。为了向存储装置104发送数据或者从存储装置104接收数据，主机108除了发送数据之外还可以向存储系统102发送指令。
存储装置104可以是本公开中公开的任何存储装置。如下文详细公开的，存储装置104，例如3D NAND存储装置，可以基于初始验证电压和阈值验证电压之间的比较在每个编程/验证周期中在编程阶段和验证阶段之间动态地添加或去除预脉冲阶段。存储装置104可以包括存储串，例如NAND存储串。与本公开的范围一致，存储装置104可以在对目标存储单元的编程和验证之间至少基于所述比较来控制未选择的存储串中的DSG晶体管。例如，存储装置104可以响应于初始验证电压高于阈值验证电压而在对目标存储单元的编程和验证之间将未选择的存储串中的DSG晶体管关断(即，去除预脉冲阶段)，同时响应于初始验证电压等于或低于阈值验证电压而在对目标存储单元的编程和验证之间的时间间隔中将未选择的存储串中的DSG晶体管导通(即，添加预脉冲阶段)。结果，可以使减少由于HCI所带来的对目标存储单元的编程的干扰与节省编程时间平衡。
根据一些实施方式，存储器控制器106耦合到存储装置104和主机108，并被配置为控制存储装置104。存储器控制器106可以管理存储在存储装置104中的数据并与主机108通信。在一些实施方式中，存储器控制器106被设计用于在低占空比环境中操作，所述低占空比环境例如是安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于电子装置(例如个人计算机、数码相机、移动电话等)中的其他介质。在一些实施方式中，存储器控制器106被设计用于在高占空比环境中操作，所述高占空比环境例如是用作诸如智能手机、平板电脑、膝上型计算机等的移动设备的数据存储设备的SSD或嵌入式多媒体卡(eMMC)、以及企业存储阵列。存储器控制器106可以被配置为控制存储装置104的操作，例如读取、擦除和编程操作。例如，基于从主机108接收的指令，存储器控制器106可以向存储装置104传输各种命令，例如编程命令、读取命令、擦除命令等，以控制存储装置104的操作。
存储器控制器106还可以被配置为管理与存储或将要存储在存储装置104中的数据有关的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储装置104读取或写入到存储装置104的数据的纠错码(ECC)。存储器控制器106也可以执行任何其他合适的功能，例如，对存储装置104进行格式化。存储器控制器106可以根据特定的通信协议与外部装置(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、Firewire协议等。
存储器控制器106和一个或多个存储装置104可以集成到各种类型的存储器件中，例如，被包括在同一封装中，例如包括在通用闪存存储(UFS)封装或eMMC封装中。即，可以实施存储系统102并将其封装到不同类型的最终电子产品中。在如图2A所示的一个示例中，存储器控制器106和单个存储装置104可以集成到存储卡202中。存储卡202可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡202还可以包括被配置为将存储卡202耦合到主机(例如，图1中的主机108)的存储卡连接器204。在如图2B所示的另一示例中，存储器控制器106和多个存储装置104可以集成到SSD206中。SSD 206可以还包括被配置为将SSD 206耦合到主机(例如，图1中的主机108)的SSD连接器208。在一些实施方式中，SSD 206的存储容量和/或操作速度大于存储卡202的存储容量和/或操作速度。
图3示出了根据本公开的一些方面的包括外围电路302的示例性存储装置300的示意性电路图。存储装置300可以是图1中的存储装置104的示例。存储装置300可以包括存储单元阵列301和耦合到存储单元阵列301的外围电路302。存储单元阵列301可以是NAND闪存单元阵列，其中存储单元306设置在NAND存储串308的阵列中，每个NAND存储串308在衬底(未示出)上方垂直延伸。在一些实施方式中，每个NAND存储串308包括串联耦合且垂直堆叠的多个存储单元306。每个存储单元306可以保存连续的模拟值，诸如电压或电荷，其取决于存储单元306的区域内俘获的电子的数量。每个存储单元306可以是包括浮栅晶体管的浮栅类型的存储单元或包括电荷俘获晶体管的电荷俘获类型的存储单元。
在一些实施方式中，每个存储单元306是具有两种可能的存储状态并且因此可以存储一位数据的单电平单元(SLC)。例如，第一存储状态“0”可以对应于第一电压范围，并且第二存储状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储单元306是能够以多于四种存储状态存储多于一位的数据的多电平单元(MLC)。例如，MLC可以每单元存储两位、每单元存储三位(也称为三电平单元(TLC))或每单元存储四位(也称为四电平单元(QLC))。每个MLC可以被编程为采用一系列可能的标称存储值。在一个示例中，如果每个MLC存储两位数据，则可以通过将三个可能的标称存储值之一写入单元来将MLC从擦除状态编程为呈现三个可能的编程电平之一。第四标称存储值可以用于擦除状态。
如图3所示，每个NAND存储串308可以包括在其源极端的SSG晶体管310和在其漏极端的DSG晶体管312。SSG晶体管310和DSG晶体管312可以被配置为在读取和编程操作期间激活选择的NAND存储串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储串308的源极通过同一源极线(SL)314(例如，公共SL)被耦合。换言之，根据一些实施方式，同一块304中的所有NAND存储串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储串308的漏极耦合到相应的位线316，数据可以经由输出总线(未示出)从该位线316读取或写入。在一些实施方式中，每个NAND存储串308被配置为通过经由一条或多条DSG线313向相应DSG晶体管312的栅极施加DSG选择电压或DSG取消选择电压，和/或通过经由一条或多条SSG线315向相应SSG晶体管310的栅极施加SSG选择电压或SSG取消选择电压，来被选择或取消选择。NAND存储串308因此可以变成选择的NAND存储串或未选择的NAND存储串。
如图3所示，NAND存储串308可以被组织成多个块304，每个块可以具有公共源极(ACS)线314，其例如耦合到ACS。在一些实施方式中，每个块304是用于擦除操作的基本数据单元，即，同一块304上的所有存储单元306同时被擦除。为了擦除选择的块304中的存储单元306，耦合到选择的块304以及与选择的块304处于同一平面中的未选择的块304的源极线314可以用擦除电压(Vers)偏置，该擦除电压例如上高正电压(例如，20V或更高)。相邻NAND存储串308的存储单元306可以通过字线318耦合，字线318选择存储单元306的哪一行受到读取和编程操作的影响。在一些实施方式中，每条字线318耦合到存储单元306的页320，其是用于编程和读取操作的基本数据单元。以位为单位的一页320的大小可以与在一个块304中由字线318耦合的NAND存储串308的数量相关。每条字线318可以包括在相应的页320中的每个存储单元306处的多个控制栅极(栅电极)和耦合控制栅极的栅极线。
图4A和图4B分别示出了根据本公开的一些方面的包括NAND存储串308的示例性存储单元阵列301的截面的侧视图和平面图。如图4A所示，NAND存储串308可以垂直延伸穿过衬底402上方的存储器堆叠体404。衬底402可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他合适的材料。注意，x、y和z轴包括在图4A中以进一步示出存储装置中的部件的空间关系。衬底402包括在x-y平面中横向延伸的两个横向表面：晶片的可以在其上形成存储装置的正面上的顶表面，以及与晶片正面相对的背面上的底表面。z轴垂直于x轴和y轴。如本文所用，当衬底402在z方向(垂直于x-y平面的垂直方向)上位于存储装置的最低平面中时，存储装置的一个部件(例如，层或装置)在z方向上是在另一部件(例如，层或装置)“上”、“上方”还是“下方”是相对于存储装置的衬底402确定。用于描述空间关系的相同概念适用于整个本公开。
存储器堆叠体404可以包括交错的栅极导电层406和栅极到栅极电介质层408。存储器堆叠体404中的栅极导电层406和栅极到栅极电介质层408对的数量可以确定数量存储单元阵列301中的存储单元306的数量。栅极导电层406可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层406包括金属层，例如钨层。在一些实施方式中，每个栅极导电层406包括掺杂多晶硅层。每个栅极导电层406可以包括存储单元306的控制栅极、DSG晶体管312的栅极或SSG晶体管310的栅极，并且可以横向延伸以作为存储器堆叠体404的上部部分中的DSG线313、存储器堆叠体404的下部部分中的SSG线315、或DSG线313和SSG线315之间的字线318。应当理解，虽然图4A中示出了一条SSG线315和一条DSG线313，SSG线315的数量和DSG线313的数量(以及分别耦合到SSG线315和DSG线313的SSG晶体管310和DSG晶体管312的数量)在其他示例中可以变化。
如图4A所示，NAND存储串308包括垂直延伸穿过存储器堆叠体404的沟道结构412。在一些实施方式中，沟道结构412包括填充有(多种)半导体材料(例如，作为半导体沟道420)和(多种)电介质材料(例如，作为存储器膜418)的沟道开口。在一些实施方式中，半导体沟道420包括硅，例如多晶硅。在一些实施方式中，存储器膜418是复合电介质层，包括隧穿层426、存储层424(也称为“电荷俘获层”)和阻挡层422。沟道结构412可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道420、隧穿层426、存储层424、阻挡层422从柱的中心朝向外表面以该顺序径向布置。隧穿层426可以包括氧化硅、氮氧化硅或其任何组合。存储层424可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层422可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜418可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
如图4A所示，根据一些实施方式，在衬底402中形成阱414(例如，P阱和/或N阱)，并且NAND存储串308的源极与阱414接触。例如，在擦除操作期间，源极线314可以耦合到阱414以将擦除电压施加到阱414，即，NAND存储串308的源极。在一些实施方式中，NAND存储串308进一步包括在NAND存储串308的漏极端处的沟道插塞416，例如作为NAND存储串308的漏极的部分。应理解，图4A中描绘的沟道结构412的结构仅用于说明目的并且在其他示例中可以改变。
如图4B的平面图所示，存储单元阵列301的NAND存储串308可以通过缝隙结构430(例如，栅极线缝隙(GLS))布置成块304，缝隙结构430将相邻块304之间的字线318电分离，使得每一块304可以在读取、编程和擦除操作中被独立控制。在一个示例中，每个缝隙结构430可以沿x方向(例如，字线方向)延伸，且多个块304可以沿y方向(例如，位线方向)布置。在一些实施方式中，每个块304可以通过DSG切口432(也称为顶部选择栅极(TSG)切口)进一步划分为更小的区域434，DSG切口432将相邻区域434之间的DSG线313电分离，使得不同区域434中的DSG线313可以在读取和编程操作中被独立控制。例如，在编程操作中，一个区域434中的一个NAND存储串308可以通过向相应的DSG线313施加选择DSG电压以导通相应的DSG晶体管312而成为选择的NAND存储串，而另一区域434中的另一NAND存储串308可以通过向相应的DSG线313施加未选择DSG电压以关断相应的DSG晶体管312而成为未选择的NAND存储串。
返回参考图3，外围电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦合到存储单元阵列301。外围电路302可以包括任何合适的模拟、数字和混合信号电路，以用于通过经由位线316、字线318、源极线314、SSG线315和DSG线313向每个目标(选择)存储单元306施加电压信号和/或电流信号以及从每个目标(选择)存储单元306感测电压信号和/或电流信号来促进存储单元阵列301的操作。外围电路302可以包括使用金属氧化物半导体(MOS)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压发生器510、控制逻辑单元512、寄存器514、接口516和数据总线518。应当理解，在一些示例中，也可以包括图5中未示出的附加外围电路。
页缓冲器/感测放大器504可以被配置为根据来自控制逻辑单元512的控制信号从存储单元阵列301读取数据以及向存储单元阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储要被编程到存储单元阵列301的一页320中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器504可以感测来自位线316的信号(例如，电流)以验证数据是否已被正确编程到耦合到选择字线318的目标存储单元306中。在又一示例中，页缓冲器/感测放大器504还可以从位线316感测代表存储在存储单元306中的数据位的低功率信号(例如，电流)并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器506可以被配置为由控制逻辑单元512控制并且通过施加从电压发生器510生成的位线电压来选择一个或多个NAND存储串308。
行解码器/字线驱动器508可以被配置为根据控制信号由控制逻辑单元512进行控制并且选择/取消选择存储单元阵列301的块304以及选择/取消选择块304的字线318。行解码器/字线驱动器508可以进一步被配置为使用从电压发生器510生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器508也可以使用从电压发生器510生成的SSG电压和DSG电压来选择/取消选择并驱动SSG线315和DSG线313。
电压发生器510可以被配置为由控制逻辑单元512控制并且生成各种字线电压(例如，读取电压、编程电压、通过电压、验证电压)、SSG电压(例如，选择/取消选择电压)、DSG电压(例如，选择/取消选择电压)、位线电压(例如，接地电压)和源极线电压(例如，接地电压)以供应给存储单元阵列301。
控制逻辑单元512可以耦合到上述每个外围电路并且被配置为控制每个外围电路的操作。寄存器514可以耦合到控制逻辑单元512并且包括用于存储状态信息、命令操作码(OP码)和命令地址的状态寄存器、命令寄存器和地址寄存器，以用于控制每个外围电路的操作。在一些实施方式中，控制逻辑单元512可以接收由存储器控制器(例如，图1中的存储器控制器106)发出的编程命令并且将控制信号发送到各种外围电路，例如行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510，以初始化对耦合到选择字线318的目标存储单元306的编程操作。与本公开的范围一致，在编程操作的编程/验证周期中，控制逻辑单元512可以将在用于验证编程操作的目标存储单元306的一个或多个验证电压的开始处的初始验证电压与阈值验证电压进行比较，以确定是否需要在当前编程/验证周期中包括预脉冲阶段，以基于比较结果来减少HCI影响。
接口516可以耦合到控制逻辑单元512并且充当控制缓冲器，以将从存储器控制器(例如，图1中的存储器控制器106)接收到的控制命令(例如，编程命令)缓冲和中继到控制逻辑单元512，并且将从控制逻辑单元512接收的状态信息缓冲和中继到存储器控制器。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506，并且充当数据输入/输出(I/O)接口和数据缓冲器来将数据缓冲和中继到存储单元阵列301以及从存储单元阵列301缓冲和中继数据。
图6示出了根据本公开的一些方面的存储单元306的阈值电压(Vth)分布和对应的验证电压(Vvf)的示例。在编程/验证周期中通过验证的每个存储单元306可以变为编程禁止的，并且以2N个电平之一存储一段N位数据，其中N是大于1的整数(例如，对于MLC，N＝2，对于TLC，N＝3，对于QLC，N＝4，等等)。每个电平(也称为状态)可以对应于存储单元306的2N个阈值电压(Vth)范围之一。采用MLC，其中N＝2，例如，如图6所示，存储单元306可以被编程为4个电平之一，包括擦除状态(E)的一个电平和编程状态(P1、P2和P3)的三个电平。每个电平可以对应于存储单元306的相应阈值电压(Vth)范围。例如，对应于最低阈值电压范围(例如，E，图6中最左边的阈值电压分布)的电平可以被认为是电平0，对应于第二最低阈值电压范围(例如，P1，图6中的第二最左边的阈值电压分布)的电平可以被认为是电平1，并且因此直到对应于最高阈值电压范围(例如，P3，图6中最右边的阈值电压分布)的电平3。
因此，为了在编程/验证周期中验证存储单元306的2N个可能的电平，可以使用2N-1个验证电压，使得每个验证电压可以设置在两个相邻的电平之间。仍采用MLC，其中N＝2，如图6所示，可以使用3个验证电压(Vvf_1、Vvf_2和Vvf_3)来验证4个可能的电平。例如，擦除状态(E)和第一编程状态(P1)之间的Vvf_1可以用于验证存储单元306是否已经成功地从E编程到P1，第一编程状态(P1)和第二编程状态(P2)之间的Vvf_2可以用于验证存储单元306是否已经成功地从P1编程到P2，并且第二编程状态(P2)和第三编程状态(P3)之间的Vvf_3可以用于验证存储单元306是否已经成功地从P2编程到P3。如图6所示，Vvf_1<Vvf_2<Vvf_3。
图7示出了根据本公开的一些方面的编程操作中的编程/验证周期。如图7所示，为了对耦合到选择字线318的目标存储单元306编程，一个或多个编程/验证周期702可以依次包括在编程操作中。在编程操作期间，在任何编程/验证周期中，在编程阶段中将编程电压(例如，Vpgm_1、Vpgm_2、...、Vpgm_m、...)施加到选择字线318以对耦合到选择字线318的目标存储单元306进行编程，然后在验证阶段中施加一个或多个验证电压(例如，用于MLC目标存储单元的Vvf_1、Vvf_2和/或Vvf_3)以检查每个被编程的目标存储单元306的阈值电压是否达到验证电压(即，验证/成功编程)。在一些实施方式中，按照增量步进脉冲编程(ISPP)方案施加编程电压(例如，例如，Vpgm_1、Vpgm_2、...、Vpgm_m)，其通常用于诸如NAND闪存装置的存储装置的操作中，以在工艺和环境变化下实现快速编程性能，同时保持严格的编程单元阈值电压分布。ISPP方案可以在多个编程/验证周期中对目标存储单元306进行编程，同时在步级电压的基础上逐渐增加字线偏置电压(编程电压)。该“步级”的幅度(例如，每个编程脉冲的幅度相对于紧接在前的编程脉冲的幅度的增加)在本文中被称为增量电压(也称为脉冲步级高度)。应当理解，在一些示例中，非ISPP方案可以应用于编程操作的多个编程/验证周期。还应理解，在一些示例中，编程操作可以包括单个编程/验证周期，而不是多个编程/验证周期。
如果一个或多个存储单元306(验证失败的存储单元)未能通过验证，即它们的阈值电压低于验证电压，则以增加的编程电压对验证失败的存储单元施加后续的编程/验证周期。在本文中包括验证失败的存储单元的每个NAND存储串308在后续编程/验证周期中可以被称为选择的NAND存储串，因为需要在后续编程/验证周期中再次选择这种NAND存储串308。通过验证(即它们的阈值电压等于或超过验证电压)的存储单元(验证通过的存储单元)在编程操作的(多个)后续编程/验证周期中变为禁止编程。在本文中包括验证通过的存储单元的每个NAND存储串308在后续编程/验证周期中可以被称为未选择的NAND存储串，因为在后续编程/验证周期中不需要再次选择这种NAND存储串308。
由于存储单元306通常从最低电平(例如，E)编程到最高电平(例如，图6中的P3)，如果使用具有逐渐增加的编程电压的多个编程/验证周期，则根据一些实施方式，并非在每个编程/验证周期中都需要验证所有的电平。换言之，在一些实施方式中，并不需要在每个编程/验证周期中施加所有的验证电压。相反，可以在较早的(多个)编程/验证周期中施加(多个)低验证电压以验证(多个)低电平，而可以在(多个)较晚的编程/验证周期中施加(多个)高验证电压以验证(多个)高电平。例如，如图7所示，仍以MLC存储单元为例，在第一编程/验证周期702-1中，可以仅施加第一验证电压Vvf_1(即最低的电压)以验证目标存储单元306是否已被编程到第一编程状态(P1)。在第二编程/验证周期702-2中，可以依次施加Vvf_1和第二验证电压Vvf_2以验证是否一些目标存储单元306已经被编程到P1并且一些目标存储单元306已经被编程到第二编程状态(P2)。在第M个编程/验证周期702-M中，可以不再施加Vvf_1，而可以依次施加Vvf_2和第三验证电压Vvf_3(即最高的电压)以验证是否一些目标存储单元306已经被编程到P2并且一些目标存储单元306已经被编程到第三编程状态(P3)。应当理解，在一些示例中，可以在编程/验证周期702中施加所有的验证电压。
图8示出了编程操作中的编程/验证周期的波形图。图9A和图9B分别示出了在图8中的编程/验证周期期间未选择的NAND存储串900及其沟道电势。如图8和图9A所示，在编程/验证周期的编程阶段(时间t0和时间t1之间)期间，用于对目标存储单元编程的编程电压(Vpgm)可以首先斜升并且施加到选择字线902(SEL WL)，并且然后放电并斜降。同时，通过电压(Vpass)可以首先斜升并施加到每条未选择字线904(UNSEL WL)，并且然后放电并斜降。通过电压可以低于编程电压。在编程阶段(在t0和t1之间)期间，可以将取消选择电压(例如，接地电压)施加到SSG线906(SSGL)和未选择DSG线908(UNSEL DSGL)以关断未选择的NAND存储串900中的SSG晶体管310和DSG晶体管312，以禁止对未选择的NAND存储串900中的验证通过的存储单元的编程。
如图8和图9A所示，在编程阶段之后的验证阶段(时间t2和时间t3之间)期间，可以依次施加一个或多个验证电压(例如，Vvf_1、Vvf_2和Vvf_3)以选择字线902，而通过电压可以施加到每条未选择字线904。对于未选择的NAND存储串900，虽然SSG晶体管310可以在选择电压施加到SSG线906时导通，但由于DSG晶体管312可能由于施加到未选择DSG线908的取消选择电压(例如，接地电压)而仍然被关断，因而未选择的NAND存储串900中的验证通过的存储单元在验证阶段期间可以保持被禁止。
如图8和图9A所示，在验证阶段(在t2和t3之间)期间，对于未选择的NAND存储串900，DSG晶体管312被关断。因此，当施加到选择字线902的验证电压低于耦合到选择字线902的目标存储单元306的阈值电压时，目标存储单元306被关断，并且未选择的NAND存储串900的沟道的处于未选择DSG线908和选择字线902之间的一部分处于浮置状态。施加到处于未选择DSG线908和选择字线902之间的每条未选择字线904的通过电压由于沟道耦合效应而在沟道的该部分中生成耦合沟道电势914。另一方面，由于未选择的NAND存储串900的另一端处的SSG晶体管310在验证阶段期间导通，沟道的处于选择字线902和SSG线906之间的其余部分耦合到源极线910(SL)，而不是浮置。即，耦合沟道电势914不会进一步延伸超过选择字线902，并且当源极线910接地时，选择字线902和SSG线906之间的沟道电势为零。
此外，在验证阶段(在t2和t3之间)期间，施加到未选择字线904的通过电压可以高于施加到选择字线902的验证电压。结果，在验证阶段期间，在选择字线902(WLn)与其相邻的未选择字线904(WLn+1)之间具有朝向DSG晶体管312的沟道电势差，这可能由于HCI而干扰目标存储单元306的编程，如图9B所示。此外，观察到对于相同的通过电压，验证电压越低(例如，验证阶段开始时的Vvf_1)，将有越高的耦合沟道电势914，由此导致较高的沟道电势差和更加严重的干扰。进一步观察到，在验证阶段期间，由于沟道泄漏，耦合沟道电势914随着时间推移而逐渐降低。因此，HCI及其干扰主要发生在验证阶段的开始，即，当初始验证电压(例如，图8中的Vvf_1)施加到选择字线902时。
在一些实施方式中，为了解决由于耦合沟道电势914引起的HCI及其干扰，在编程/验证周期中的编程阶段和验证阶段之间添加预脉冲阶段以避免在施加初始验证电压之前的耦合沟道电势914。例如，与图8中的波形不同，如图10所示，可以在预脉冲阶段(时间t4和时间t2之间)向未选择DSG线908施加选择电压以在编程阶段(t0和t1之间)和验证阶段(t2和t3之间)之间的时间间隔中导通未选择的NAND存储串900中的DSG晶体管312。如图10所示，在预脉冲阶段期间，超过目标存储单元306的阈值电压的字线电压也可以被施加到选择字线902以导通耦合到选择字线902的目标存储单元306。结果，根据一些实施方式，沟道的处于选择字线902和未选择DSG线908之间的部分变成导电的(例如，耦合到位线912(BL))，而不是浮置的，由此消除耦合沟道电势914和由此产生的HCI及其干扰。将理解，预脉冲阶段可能不会持续贯穿编程阶段和验证阶段之间的整个时段(例如，t1和t2之间)，而是持续该时段中的时间间隔(例如，在时间t4和时间t2之间)，如图10所示。然而，额外的预脉冲阶段可以增加编程时间并降低编程速度，特别是当它被盲目添加到每个编程/验证周期时。在一些实施方式中，在验证阶段之后添加类似于预脉冲阶段的预切断阶段(在时间t3和时间t5之间)以进一步消除在验证阶段期间生成的任何耦合沟道电势。在预切断阶段期间，DSG选择电压可以施加到未选择DSG线908以导通未选择的NAND存储串900的DSG晶体管312。
图11示出了根据本公开的一些方面的编程操作中的另一个编程/验证周期的波形图。与图10所示的波形相比，图11中的波形跳过了预脉冲阶段(在t4和t2之间)。例如，可以将取消选择电压(例如，接地电压)施加到未选择DSG线908以在编程阶段和验证阶段之间(例如，在t1和t2之间)关断未选择的NAND存储串900中的DSG晶体管312。如图9所示，在编程阶段和验证阶段之间(例如，在t1和t2之间)，低于目标存储单元306的阈值电压(例如，接地电压)的字线电压也可以施加到选择字线902以关断耦合到选择字线902的目标存储单元306。也就是说，根据一些实施方式，在编程/验证周期中的编程阶段和验证阶段之间(例如，在t1和t2之间)，既不需要导通DSG晶体管312也不需要导通耦合到选择字线902的目标存储单元306，因为跳过了预脉冲阶段。应理解，未选择的NAND存储串900中的DSG晶体管312可以在编程阶段与验证阶段之间(例如，在t1和t2之间)的整个时段内保持关断(即，保持在截止状态)以跳过预脉冲阶段，如图11所示。将进一步理解，未选择的NAND存储串900中的DSG晶体管312可以在编程阶段和验证阶段之间从导通状态变为截止状态或者保持在截止状态，这两者在本公开中都可以被认为是关断。类似于图10中的波形，在图11中，根据一些实施方式，在验证阶段之后添加预切断阶段(在时间t3和时间t5之间)以进一步消除在验证阶段期间生成的任何耦合沟道电势。在预切断阶段期间，DSG选择电压可以施加到未选择DSG线908以导通未选择的NAND存储串900的DSG晶体管312。
在一些实施方式中，初始验证电压(例如，Vvf_1)是所有验证电压(例如，Vvf_1、Vvf_2和Vvf_3)中的最大电压。例如，验证电压可以在验证阶段依次降低，例如，Vvf_1>Vvf_2>Vvf_3，如图11所示。要理解，在一些示例中，初始验证电压可以是最大电压，而其余的验证电压可以不在验证阶段依次降低。然而，通过将初始验证电压设置为最大电压，可以最小化验证电压对沟道电势差的影响，因为影响主要发生在验证阶段的开始，如上所述。还应理解，在一些示例中，初始验证电压可以不是验证阶段期间所有验证电压中的最大电压。
图10和图11分别示出了有和没有预脉冲阶段的编程/验证周期的两个示例。与本公开的范围一致，可以在编程操作中动态地实施具有和不具有预脉冲阶段的编程/验证周期，以平衡对避免HCI干扰的需要和节省编程时间的需要，而不是盲目地在每一个单独的编程/验证周期中添加预脉冲阶段。在一些实施方式中，阈值验证电压可以用作参考以确定编程/验证周期中的初始验证电压是否足够高，使得可以忽略沟道电势差，因为它不会导致HCI干扰。换言之，只有在初始验证电压不高于阈值电压时，才可以将预脉冲阶段添加到编程/验证周期(例如，如图10所示)，以避免来自HCI的干扰。否则，可以从编程/验证周期中跳过预脉冲阶段(例如，如图11所示)以减少编程时间并提高编程速度。
如图3、图4A、图5和图9所示，外围电路302可以被配置为对选择的NAND存储串308中的目标存储单元306进行编程。在一些实施方式中，外围电路302的控制逻辑单元512从存储器控制器(例如，存储器控制器106)通过接口516接收编程命令，并且作为响应，向至少行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510发送控制信号以初始化对耦合到选择字线318的目标存储单元306的编程操作。根据要编程的状态的数量(即，每个存储单元306中的位的数量，例如SLC、MLC、TLC、QLC等)，可以执行一个或多个编程遍次。如图7所示，在每个编程遍次中，一个或多个编程/验证周期(例如，702-1、702-2、...、702-M、...)可以依次包括在编程操作中。在编程/验证周期的编程阶段期间，可以通过字线驱动器508向选择字线318施加编程电压(即，电压脉冲信号，例如图10和图11中的Vpgm)以对选择的NAND存储串308中的目标存储单元306进行编程。对于未选择的NAND存储串(例如，图9中的未选择的NAND存储串900)，外围电路302可以在对目标存储单元306编程时关断其DSG晶体管312。例如，行解码器/字线驱动器508可以在对目标存储单元306编程时向未选择DSG线908施加取消选择电压(例如，接地电压)。应理解，行解码器/字线驱动器508和列解码器/位线驱动器506可以向未选择字线904和SSG线906施加信号，例如，如图10和图11中的波形所示，并且向其他线施加任何其他合适的信号以对选择的NAND存储串308中的目标存储单元306进行编程，同时将未选择的NAND存储串900中的验证通过的存储单元禁止。
如图3、图4A、图5和图9所示，外围电路302还可以被配置为在对目标存储单元306进行编程之后，使用包括初始验证电压的一个或多个验证电压来验证目标存储单元306。在一些实施方式中，在每个编程/验证周期中，在对目标存储单元306进行编程之后，外围电路302的控制逻辑单元512至少向行解码器/字线驱动器508、列解码器/位线驱动器506、电压发生器510和页缓冲器/感测放大器504发送控制信号。在编程/验证周期的验证阶段期间，一个或多个验证电压(即，具有一个或多个脉冲的电压信号，例如图10和图11中的Vvf_1、Vvf_2和Vvf_3)可以由字线驱动器508从初始验证电压(例如，Vvf_1)开始依次施加到选择字线318，以验证选择的NAND存储串308中的目标存储单元306。对于未选择的NAND存储串(例如，图9中的未选择的NAND存储串900)，外围电路302可以在验证目标存储单元306时关断其DSG晶体管312。例如，行解码器/字线驱动器508可以在验证目标存储单元306时向未选择DSG线908施加取消选择电压(例如，接地电压)。当验证目标存储单元306时，行解码器/字线驱动器508还可以将通过电压(例如，高于初始验证电压)施加到每个未选择字线904以导通与其耦合的相应的存储单元306。应当理解，行解码器/字线驱动器508和列解码器/位线驱动器506可以将信号施加到SSG线906，例如，如图10和图11中的波形所示，并且将任何其他合适的信号施加到其他线，以验证选择的NAND存储串308中的目标存储单元306，同时禁止未选择的NAND存储串900中的验证通过的存储单元。
如图3、图4A、图5和图9所示，外围电路302的控制逻辑单元512可以被进一步配置为将初始验证电压与阈值验证电压进行比较。例如，如图12所示，控制逻辑单元512可以包括预脉冲确定单元1202，其被配置为从寄存器514取回每个编程/验证周期的初始验证电压1206(Vvf_int)以及阈值验证电压1208(Vvf_th)。在一个示例中，控制逻辑单元512可以包括处理器(例如，微控制器单元(MCU))和存储器(例如，随机存取存储器(RAM))，并且预脉冲确定单元1202可以实施为存储在RAM中并由MCU执行的固件模块。在另一示例中，预脉冲确定单元1202可以实施为专用集成电路(ASIC)，包括数字电路、模拟电路和/或混合信号电路。
如以上关于图7所描述的，不同编程/验证周期中使用的(多个)验证电压可能不同。在一些实施方式中，将要被编程/验证周期使用的(多个)验证电压(包括初始验证电压1206)被存储在寄存器514中，使得预脉冲确定单元1202可以在验证阶段之前获得正在进行的编程/验证周期的初始验证电压1206的值。将理解，预脉冲确定单元1202可以从不限于寄存器514的任何其他合适的装置获得初始验证电压1206的值。阈值验证电压1208可以用作参考以与初始验证电压1206进行比较以确定是否将预脉冲阶段添加到正在进行的编程/验证周期中。可以基于各种因素来确定阈值验证电压1208，其可以是预设的或是即时确定的。在一些实施方式中，阈值验证电压1208至少部分地基于在验证阶段期间施加到未选择字线904的通过电压来确定，因为通过电压和初始验证电压1206之间的差影响沟道电势差。例如，通过电压(Vpass)可以高于初始验证电压1206(Vvf_int)，并且阈值验证电压1208(Vvf_th)可以设置为Vvf_th＝Vpass-Δ，其中Δ可以基于不同3D NAND存储装置的设计和特性来确定和/或调整。在一个示例中，Δ等于大约3V。在一些实施方式中，至少部分地基于多个编程/验证周期中的编程/验证周期的序号来确定阈值验证电压1208。观察到，沟道电势差和由此产生的HCI干扰也受编程操作中执行的编程/验证周期的数量的影响。因此，阈值验证电压1208可以基于已经执行的编程/验证周期的数量来调整，即，基于正在进行的编程/验证周期(例如，第一周期、第二周期等)的序号来调整。
如图3、图4A、图5和图9所示，外围电路302还可以被配置为将初始验证电压与阈值验证电压进行比较以获得比较结果，并且在对目标存储单元的编程和验证之间至少基于比较结果来控制未选择的存储串900中的DSG晶体管312。在一些实施方式中，为了控制DSG晶体管312，响应于初始验证电压高于阈值验证电压，外围电路302可以被配置为在对目标存储单元306的编程和验证之间关断未选择的NAND存储串900中的DSG晶体管312。也就是说，当确定初始验证电压足够高(相对于阈值验证电压)以保证跳过预脉冲阶段而不会引起HCI干扰时，外围电路302可以从正在进行的编程/验证周期跳过预脉冲阶段。例如，如图12所示，控制逻辑单元512可以包括编程/验证(prog/ver)控制单元1204，其被配置为响应于从预脉冲确定单元1202接收初始验证电压1206高于阈值验证电压1208的指示，向行解码器/字线驱动器508发送控制信号以使得行解码器/字线驱动器508向未选择DSG线908施加取消选择电压(例如，接地电压)以在编程阶段和验证阶段之间关断未选择的NAND存储串900中的DSG晶体管312(例如，如图11所示)。在一些实施方式中，由编程/验证控制单元1204发送的控制信号进一步使得行解码器/字线驱动器508向选择字线902施加取消选择电压(例如，接地电压)，以同样在编程阶段和验证阶段之间关断未选择的NAND存储串900中的目标存储单元306(例如，如图11所示)。在一个示例中，编程/验证控制单元1204可以实施为存储在RAM中并由MCU执行的固件模块。在另一示例中，编程/验证控制单元1204可以实施为ASIC，包括数字电路、模拟电路和/或混合信号电路。
在一些实施方式中，为了控制DSG晶体管312，外围电路302可以进一步被配置为响应于初始验证电压等于或低于阈值验证电压，在对目标存储单元306的编程和验证之间的时间间隔中接通未选择的NAND存储串900中的DSG晶体管312。也就是说，当确定初始验证电压并非高到(相对于阈值验证电压)足以保证跳过预脉冲阶段而不引起HCI干扰时，外围电路302可以向正在进行的编程/验证周期中添加预脉冲阶段。例如，如图12所示，编程/验证控制单元1204还可以被配置为响应于从预脉冲确定单元1202接收到初始验证电压1206不高于阈值验证电压1208的指示，向行解码器/字线驱动器508发送控制信号以使行解码器/字线驱动器508向未选择DSG线908施加选择电压(例如，高于DSG晶体管312的阈值电压的电压)以在编程阶段和验证阶段之间的预脉冲阶段期间导通未选择的NAND存储串900中的DSG晶体管312(例如，如图10所示)。在一些实施方式中，由编程/验证控制单元1204发送的控制信号进一步使得行解码器/字线驱动器508向选择字线902施加选择电压(例如，高于目标存储单元306的阈值电压的电压)以在预脉冲阶段期间导通未选择的NAND存储串900中的目标存储单元306(例如，如图10所示)。
总之，图13示出了根据本公开的一些方面的用于编程操作的动态预脉冲方案。编程/验证周期可以在1302开始。在1304，可以对选择的NAND存储串中的目标存储单元进行编程，同时可以禁止耦合到同一选择字线但在未选择的NAND存储串中的目标存储单元。在1306，确定编程/验证周期的初始验证电压是否高于阈值验证电压。如果编程/验证周期的初始验证电压高于阈值验证电压，则在1312的验证选择的NAND存储串中的目标存储单元之前，该方案进行到1308而没有预脉冲阶段。否则，在1312的验证选择的NAND存储串中的目标存储单元之前，该方案进行到1310的利用预脉冲阶段。在1312，可以使用从初始验证电压开始的一个或多个验证电压来在1312验证选择的NAND存储串中的目标存储单元，同时仍然可以禁止耦合到同一选择字线但在未选择的NAND存储串中的目标存储单元。在1314，可以确定选择的NAND存储串中的目标存储单元是否通过验证。如果选择的NAND存储串中的目标存储单元通过验证，则在1316开始，具有验证通过的存储单元的选择的NAND存储串开始被禁止，即变为未选择的NAND存储串。否则，方案返回到1302以开始新的编程/验证周期以对剩余的验证失败的目标存储单元进行编程。
如以上关于图7所描述的，(多个)验证电压可以在不同的编程/验证周期中变化。在一些实施方式中，在较早的(多个)编程/验证周期中使用(多个)低验证电压，而在稍后的(多个)编程/验证周期中使用(多个)高验证电压。因此，在一些实施方式中，在那些情况下，本文公开的动态预脉冲方案不需要应用于编程操作中的每个编程/验证周期。相反，在一个示例中，对于使用(多个)最低验证电压的非常早期的编程/验证周期，由于初始验证电压不可能高于阈值验证电压，因此预脉冲阶段可以默认被盲目添加。此外，一旦确定编程/验证周期中的初始验证电压高于阈值验证电压，则在所有稍后的编程/验证周期中默认可以盲目跳过预脉冲阶段。例如，当当前编程/验证周期中的初始验证电压低于稍后的编程/验证周期中的另一个初始验证电压时，响应于指示在当前编程/验证周期中初始验证电压高于阈值验证电压的比较结果，在稍后的编程/验证周期中，可以在对目标存储单元的编程和验证之间关断DSG晶体管而不将另一个初始验证电压与阈值验证电压进行比较。
图14示出了根据本公开的一些方面的用于操作存储装置的方法1400的流程图。存储装置可以是本文公开的任何合适的存储装置，例如存储装置300。方法1400可以由诸如控制逻辑单元512、寄存器514和行解码器/字线驱动器508的外围电路302实施。应当理解，方法1400中所示的操作可能不是详尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图14所示不同的顺序执行。例如，操作1406、1408和1410可以在操作1404之前执行。
参考图14，方法1400开始于操作1402，其中在编程/验证周期中，对选择的存储串中的目标存储单元进行编程。在一些实施方式中，当对目标存储单元编程时，未选择的存储串中的DSG晶体管关断。例如，在编程/验证周期中，控制逻辑单元512可以向至少行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510发送控制信号以初始化对耦合到选择字线318并处于选择的NAND存储串308中的目标存储单元306的编程操作。在一个示例中，字线驱动器508可以向选择字线318施加编程电压以对选择的NAND存储串308中的目标存储单元306进行编程，以及向未选择DSG线313施加取消选择电压以关断未选择的NAND存储串308中的DSG晶体管312，以禁止对未选择的NAND存储串308中的存储单元306的编程。
如图14所示，方法1400进行到操作1404，其中使用包括初始验证电压的一个或多个验证电压来验证目标存储单元。初始验证电压可以是一个或多个验证电压中的最大电压。在一些实施方式中，当对目标存储单元进行验证时，未选择的存储串中的DSG晶体管关断。在一些实施方式中，为了验证目标存储单元，一个或多个验证电压从初始验证电压开始依次施加到与目标存储单元耦合的选择字线，并且通过电压施加到与处于选择的存储串中的存储单元中的另一个存储单元耦合的未选择字线。通过电压可以高于初始验证电压。例如，控制逻辑单元512可以向至少行解码器/字线驱动器508、列解码器/位线驱动器506、电压发生器510和页缓冲器/感测放大器504发送控制信号以验证耦合到选择字线318并处于选择的NAND存储串308中的目标存储单元306。在一个示例中，字线驱动器508可以从初始验证电压开始依次向选择字线318施加验证电压以验证选择的NAND存储串308中的目标存储单元306，以及向每条未选择字线318施加通过电压以导通选择的NAND存储串308中的其他存储单元306。
方法1400进行到操作1406，如图14所示，其中将初始验证电压与阈值验证电压进行比较，以获得比较结果。在一些实施方式中，至少部分地基于多个编程/验证周期中的编程/验证周期的序号来确定阈值验证电压。在一些实施方式中，至少部分地基于通过电压来确定阈值验证电压。例如，控制逻辑单元512的预脉冲确定单元1202可以从寄存器514获得初始验证电压1206和阈值验证电压1208的值并将初始验证电压1206与阈值验证电压1208进行比较。
可以在对目标存储单元的编程和验证之间至少基于比较结果来控制存储串的未选择存储串中的DSG晶体管，如下面关于操作1408和1410所描述的。
如图14所示，方法1400进行到操作1408，其中响应于初始验证电压高于阈值验证电压，在对目标存储单元的编程和验证之间，关断未选择的存储串中的DSG晶体管。在一些实施方式中，响应于初始验证电压高于阈值验证电压，在对目标存储单元的编程和验证之间向选择字线施加第一电压以关断处于未选择存储串中并且耦合到选择字线的存储单元。例如，在对目标存储单元306的编程和验证之间，响应于初始验证电压高于阈值验证电压，控制逻辑单元512的编程/验证控制单元1204可以向字线驱动器508发送控制信号以关断未选择的NAND存储串308中的DSG晶体管312。字线驱动器508还可以在对目标存储单元的编程和验证之间向选择字线318施加取消选择电压以关断处于未选择的NAND存储串308中并耦合到选择字线318的存储单元。
方法1400进行到操作1410，如图14所示，其中响应于初始验证电压等于或低于阈值验证电压，在对目标存储单元的编程和验证之间的时间间隔中导通未选择的存储串中的DSG晶体管。在一些实施方式中，响应于初始验证电压等于或低于阈值验证电压，在对目标存储单元的编程和验证之间的时间间隔中向选择字线施加第二电压以导通未选择的存储串中的存储单元。例如，响应于初始验证电压等于或低于阈值验证电压，控制逻辑单元512的编程/验证控制单元1204可以在对目标存储单元306的编程和验证之间的时间间隔中向字线驱动器508发送控制信号以导通未选择的NAND存储串308中的DSG晶体管312。字线驱动器508还可以在对目标存储单元的编程和验证之间的时间间隔中将选择电压施加到选择字线318以接通处于未选择的NAND存储串308中并且耦合到选择字线318的存储单元。
根据本公开的一个方面，一种存储装置包括存储串以及耦合到存储串的外围电路，每个存储串包括DSG晶体管和存储单元。外围电路被配置为在编程/验证周期中对存储串的选择的存储串中的存储单元中的目标存储单元进行编程，并且在对目标存储单元进行编程之后，使用包括初始验证电压的一个或多个验证电压来验证目标存储单元。外围电路还被配置为将初始验证电压与阈值验证电压进行比较以获得比较结果，并且在对目标存储单元的编程和验证之间，至少基于该比较结果来控制存储串的未选择的存储串中的DSG晶体管。
在一些实施方式中，为了控制DSG晶体管，外围电路被配置为在编程/验证周期中，响应于指示初始验证电压高于阈值验证电压的比较结果，在对目标存储单元的编程和验证之间关断未选择的存储串中的DSG晶体管。
在一些实施方式中，为了控制DSG晶体管，外围电路还被配置为在编程/验证周期中，响应于指示初始验证电压等于或低于阈值验证电压的比较结果，在对目标存储单元的编程和验证之间导通未选择的存储串中的DSG晶体管。
在一些实施方式中，初始验证电压是一个或多个验证电压中的最大电压。
在一些实施方式中，至少部分地基于多个编程/验证周期中的编程/验证周期的序号来确定阈值验证电压。
在一些实施方式中，外围电路还被配置为在对目标存储单元进行编程时关断未选择的存储串中的DSG晶体管，并且在验证目标存储单元时关断未选择的存储串中的DSG晶体管。
在一些实施方式中，存储装置还包括字线，每条字线耦合到处于同一相应行中的选择和未选择的存储串中的存储单元。在一些实施方式中，外围电路包括字线驱动器，其被配置为当验证目标存储单元时，将一个或多个验证电压从初始验证电压开始依次施加到耦合到目标存储单元的选择字线，并且向与选择的存储串中的存储单元的另一个存储单元耦合的未选择字线施加通过电压。
在一些实施方式中，通过电压高于初始验证电压。
在一些实施方式中，至少部分地基于通过电压来确定阈值验证电压。
在一些实施方式中，字线驱动器还被配置为响应于指示初始验证电压高于阈值验证电压的比较结果，在对目标存储单元的编程和验证之间向选择字线施加第一电压，以关断处于未选择的存储串中并耦合到选择字线的存储单元。在一些实施方式中，字线驱动器还被配置为响应于指示初始验证电压等于或低于阈值验证电压的比较结果，在对目标存储单元的编程和验证之间的时间间隔中向选择字线施加第二电压以导通未选择的存储串中的存储单元。
在一些实施方式中，外围电路被配置为在验证目标存储单元之后导通DSG晶体管。
在一些实施方式中，编程/验证周期中的初始验证电压低于稍后的编程/验证周期中的另一个初始验证电压，并且外围电路还被配置为响应于指示编程/验证周期中的初始验证电压高于阈值验证电压的比较结果，在稍后的编程/验证周期中，在对目标存储单元的编程和验证之间关断DSG晶体管，而不将另一个初始验证电压与阈值验证电压进行比较。
在一些实施方式中，存储装置是3D NAND存储装置，并且存储串是NAND存储串。
根据本公开的另一方面，一种存储系统包括被配置为存储数据的存储装置，以及耦合到该存储装置的存储器控制器。存储装置包括均包括DSG晶体管和存储单元的存储串、以及耦合到存储串的外围电路。外围电路被配置为在编程/验证周期中对存储串的选择的存储串中的存储单元的目标存储单元进行编程，并且在对目标存储单元进行编程之后，使用包括初始验证电压的一个或多个验证电压来验证目标存储单元。外围电路还被配置为将初始验证电压与阈值验证电压进行比较以获得比较结果，并且在对目标存储单元的编程和验证之间，至少基于该比较结果来控制存储串的未选择的存储串中的DSG晶体管。存储器控制器被配置为通过外围电路控制存储串的操作。
在一些实施方式中，存储系统包括SSD或存储卡。
在一些实施方式中，存储装置是3D NAND存储装置，并且存储串是NAND存储串。
根据本公开的又一方面，提供了一种用于操作存储装置的方法。存储装置包括存储串，每个存储串包括DSG晶体管和存储单元。在编程/验证周期中，对存储串的选择的存储串中的存储单元的目标存储单元进行编程。在对目标存储单元进行编程之后，使用包括初始验证电压的一个或多个验证电压来验证目标存储单元。将初始验证电压与阈值验证电压进行比较以获得比较结果。在对目标存储单元的编程和验证之间，至少基于该比较结果来控制存储串的未选择的存储串中的DSG晶体管。
在一些实施方式中，在编程/验证周期中，为了控制DSG晶体管，响应于指示初始验证电压高于阈值验证电压的比较结果，在对目标存储单元的编程和验证之间关断未选择的存储串中的DSG晶体管。
在一些实施方式中，在编程/验证周期中，为了控制DSG晶体管，响应于指示初始验证电压等于或低于阈值验证电压的比较结果，在对目标存储单元的编程和验证之间的时间间隔中导通未选择的存储串中的DSG晶体管。
在一些实施方式中，初始验证电压是一个或多个验证电压中的最大电压。
在一些实施方式中，至少部分地基于多个编程/验证周期中的编程/验证周期的序号来确定阈值验证电压。
在一些实施方式中，当对目标存储单元进行编程时，关断未选择的存储串中的DSG晶体管，并且当验证目标存储单元时，关断未选择的存储串中的DSG晶体管。
在一些实施方式中，存储装置还包括字线，每条字线耦合到处于同一相应行中的选择和未选择的存储串中的存储单元。在一些实施方式中，为了验证目标存储单元，将一个或多个验证电压从初始验证电压开始依次施加到耦合到目标存储单元的选择字线，并且将通过电压施加到与选择的存储串中的存储单元中的另一个存储单元耦合的未选择字线。
在一些实施方式中，通过电压高于初始验证电压。
在一些实施方式中，至少部分地基于通过电压来确定阈值验证电压。
在一些实施方式中，响应于指示初始验证电压高于阈值验证电压的比较结果，在对目标存储单元的编程和验证之间向选择字线施加第一电压，以关断处于未选择的存储串中并耦合到选择字线的存储单元。在一些实施方式中，响应于指示初始验证电压等于或低于阈值验证电压的比较结果，在对目标存储单元的编程和验证之间的时间间隔中向选择字线施加第二电压，以导通未选择的存储串中的存储单元。
在一些实施方式中，在验证目标存储单元之后关断DSG晶体管。
在一些实施方式中，编程/验证周期中的初始验证电压低于稍后的编程/验证周期中的另一个初始验证电压，并且响应于指示编程/验证周期中的初始验证电压高于阈值验证电压的比较结果，在稍后的编程/验证周期中，在对目标存储单元的编程和验证之间关断DSG晶体管，而不将另一个初始验证电压与阈值验证电压进行比较。
在一些实施方式中，存储装置是3D NAND存储装置，并且存储串是NAND存储串。
特定实施方式的前述描述可以容易地被修改和/或改编以用于各种应用。因此，基于本文提出的教导和指导，这样的改编和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由任何上述示例性实施方式来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (29)

1.一种存储装置，包括：
存储串，每个所述存储串包括漏极选择栅极(DSG)晶体管和存储单元；以及
耦合到所述存储串的外围电路，并且所述外围电路被配置为在编程/验证周期中：
对所述存储串的选择的存储串中的所述存储单元中的目标存储单元进行编程；
在对所述目标存储单元进行编程之后，使用包括初始验证电压的一个或多个验证电压来验证所述目标存储单元；
将所述初始验证电压与阈值验证电压进行比较以获得比较结果；以及
在对所述目标存储单元的编程和验证之间，至少基于所述比较结果来控制所述存储串的未选择的存储串中的所述DSG晶体管。
2.根据权利要求1所述的存储装置，其中，对于控制所述DSG晶体管，所述外围电路被配置为在所述编程/验证周期中，响应于指示所述初始验证电压高于所述阈值验证电压的所述比较结果，在对所述目标存储单元的编程和验证之间关断所述未选择的存储串中的所述DSG晶体管。
3.根据权利要求2所述的存储装置，其中，对于控制所述DSG晶体管，所述外围电路还被配置为在所述编程/验证周期中，响应于指示所述初始验证电压等于或低于所述阈值验证电压的所述比较结果，在对所述目标存储单元的编程和验证之间的时间间隔中导通所述未选择的存储串中的所述DSG晶体管。
4.根据权利要求1-3中任一项所述的存储装置，其中，所述初始验证电压是所述一个或多个验证电压中的最大电压。
5.根据权利要求1-4中任一项所述的存储装置，其中，至少部分地基于多个编程/验证周期中的所述编程/验证周期的序号来确定所述阈值验证电压。
6.根据权利要求1-5中任一项所述的存储装置，其中，所述外围电路还被配置为：
在对所述目标存储单元进行编程时，关断所述未选择的存储串中的所述DSG晶体管；并且
在验证所述目标存储单元时，关断所述未选择的存储串中的所述DSG晶体管。
7.根据权利要求3-6中任一项所述的存储装置，还包括字线，每条所述字线耦合到处于同一相应行中的所述选择的存储串和所述未选择的存储串中的所述存储单元，其中，所述外围电路包括字线驱动器，所述字线驱动器被配置为当验证所述目标存储单元时：
将所述一个或多个验证电压从所述初始验证电压开始依次施加到耦合到所述目标存储单元的选择字线；并且
向与所述选择的存储串中的所述存储单元的另一个存储单元耦合的未选择字线施加通过电压。
8.根据权利要求7所述的存储装置，其中，所述通过电压高于所述初始验证电压。
9.根据权利要求7或8所述的存储装置，其中，至少部分地基于所述通过电压来确定所述阈值验证电压。
10.根据权利要求7-9中任一项所述的存储装置，其中，所述字线驱动器还被配置为：
响应于指示所述初始验证电压高于所述阈值验证电压的所述比较结果，在对所述目标存储单元的编程和验证之间向所述选择字线施加第一电压，以关断处于所述未选择的存储串中并耦合到所述选择字线的存储单元；并且
响应于指示所述初始验证电压等于或低于所述阈值验证电压的所述比较结果，在对所述目标存储单元的编程和验证之间的所述时间间隔中向所述选择字线施加第二电压，以导通所述未选择的存储串中的所述存储单元。
11.根据权利要求1-10中任一项所述的存储装置，其中，所述外围电路被配置为在验证所述目标存储单元之后导通所述DSG晶体管。
12.根据权利要求2所述的存储装置，其中，所述编程/验证周期中的所述初始验证电压低于稍后的编程/验证周期中的另一个初始验证电压；并且
所述外围电路还被配置为响应于指示所述编程/验证周期中的所述初始验证电压高于所述阈值验证电压的所述比较结果，在所述稍后的编程/验证周期中，在对所述目标存储单元的编程和验证之间关断所述DSG晶体管，而不将所述另一个初始验证电压与所述阈值验证电压进行比较。
13.根据权利要求1-11中任一项所述的存储装置，其中，所述存储装置为三维(3D)NAND存储装置，并且所述存储串为NAND存储串。
14.一种存储系统，包括：
存储装置，被配置为存储数据并且包括：
存储串，每个所述存储串包括漏极选择栅极(DSG)晶体管和存储单元；以及
耦合到所述存储串的外围电路，并且所述外围电路被配置为在编程/验证周期中：
对所述存储串的选择的存储串中的所述存储单元中的目标存储单元进行编程；
在对所述目标存储单元进行编程之后，使用包括初始验证电压的一个或多个验证电压来验证所述目标存储单元；
将所述初始验证电压与阈值验证电压进行比较以获得比较结果；以及
在对所述目标存储单元的编程和验证之间，至少基于所述比较结果来控制所述存储串的未选择的存储串中的所述DSG晶体管；以及
存储器控制器，耦合到所述存储装置并且被配置为通过所述外围电路控制所述存储串的操作。
15.根据权利要求14所述的存储系统，其中，所述存储系统包括固态驱动器(SSD)或存储卡。
16.根据权利要求14或15所述的存储系统，其中，所述存储装置是三维(3D)NAND存储装置，并且所述存储串是NAND存储串。
17.一种用于操作存储装置的方法，所述存储装置包括存储串，每个所述存储串包括漏极选择栅极(DSG)晶体管和存储单元，所述方法包括在编程/验证周期中：
对所述存储串的选择的存储串中的所述存储单元的目标存储单元进行编程；
在对所述目标存储单元进行编程之后，使用包括初始验证电压的一个或多个验证电压来验证所述目标存储单元；
将所述初始验证电压与阈值验证电压进行比较以获得比较结果；以及
在对所述目标存储单元的编程和验证之间，至少基于所述比较结果来控制所述存储串的未选择的存储串中的所述DSG晶体管。
18.根据权利要求17所述的方法，其中，控制所述DSG晶体管包括：在所述编程/验证周期中，响应于指示所述初始验证电压高于所述阈值验证电压的所述比较结果，在对所述目标存储单元的编程和验证之间关断所述未选择的存储串中的所述DSG晶体管。
19.根据权利要求18所述的方法，其中，控制所述DSG晶体管包括：在所述编程/验证周期中，响应于指示所述初始验证电压等于或低于所述阈值验证电压的所述比较结果，在对所述目标存储单元的编程和验证之间的时间间隔中导通所述未选择的存储串中的所述DSG晶体管。
20.根据权利要求17-19中任一项所述的方法，其中，所述初始验证电压是所述一个或多个验证电压中的最大电压。
21.根据权利要求17-20中任一项所述的方法，其中，至少部分地基于多个编程/验证周期中的所述编程/验证周期的序号来确定所述阈值验证电压。
22.根据权利要求17-21中任一项所述的方法，还包括：
在对所述目标存储单元进行编程时，关断所述未选择的存储串中的所述DSG晶体管；以及
在验证所述目标存储单元时，关断所述未选择的存储串中的所述DSG晶体管。
23.根据权利要求19-22中任一项所述的方法，其中：
所述存储装置还包括字线，每条所述字线耦合到处于同一相应行中的所述选择的存储串和所述未选择的存储串中的所述存储单元；并且
验证所述目标存储单元包括：
将所述一个或多个验证电压从所述初始验证电压开始依次施加到耦合到所述目标存储单元的选择字线；以及
向与所述选择的存储串中的所述存储单元的另一个存储单元耦合的未选择字线施加通过电压。
24.根据权利要求23所述的方法，其中，所述通过电压高于所述初始验证电压。
25.根据权利要求23或24所述的方法，其中，至少部分地基于所述通过电压来确定所述阈值验证电压。
26.根据权利要求23-25中任一项所述的方法，还包括：
响应于指示所述初始验证电压高于所述阈值验证电压的所述比较结果，在对所述目标存储单元的编程和验证之间向所述选择字线施加第一电压，以关断处于所述未选择的存储串中并耦合到所述选择字线的存储单元；以及
响应于指示所述初始验证电压等于或低于所述阈值验证电压的所述比较结果，在对所述目标存储单元的编程和验证之间的所述时间间隔中向所述选择字线施加第二电压，以导通所述未选择的存储串中的所述存储单元。
27.根据权利要求17-26中任一项所述的方法，还包括在验证所述目标存储单元之后接通所述DSG晶体管。
28.根据权利要求18所述的方法，其中，所述编程/验证周期中的所述初始验证电压低于稍后的编程/验证周期中的另一个初始验证电压；并且
所述方法还包括：响应于指示所述编程/验证周期中的所述初始验证电压高于所述阈值验证电压的所述比较结果，在所述稍后的编程/验证周期中，在对所述目标存储单元的编程和验证之间关断所述DSG晶体管，而不将所述另一个初始验证电压与所述阈值验证电压进行比较。
29.根据权利要求17-28中任一项所述的方法，其中，所述存储装置为三维(3D)NAND存储装置，并且所述存储串为NAND存储串。
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