CN113228186B - 多遍编程中的负栅极应力操作机器存储器件 - Google Patents

多遍编程中的负栅极应力操作机器存储器件 Download PDF

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Abstract

提供了一种存储器件。所述存储器件包括：布置成多行的存储单元的阵列；分别耦合到存储单元的多行的多条字线；以及耦合到字线的外围电路，所述外围电路被配置为对耦合到所述字线中的选定字线的选定行的存储单元执行多遍编程。多遍编程包括多个编程遍。每个编程遍包括编程操作和验证操作。为了执行多遍编程，外围电路被配置为在非最后编程遍中，在编程操作和验证操作之间，对选定行的存储单元中的每个存储单元执行负栅极应力(NGS)操作。

Description

多遍编程中的负栅极应力操作机器存储器件
背景技术
本公开涉及存储器件及其操作方法。
闪存存储器是可以被电擦除并重新编程的低成本、高密度、非易失性固态存储介质。闪存存储器包括NOR闪存存储器和NAND闪存存储器。闪存存储器可以执行各种操作，例如读取、编程(写入)和擦除，以将每个存储单元的阈值电压改变为所需电平。对于NAND闪存存储器，可以在块级别执行擦除操作，可以在页级别执行编程操作，并且可以在单元级别执行读取操作。
发明内容
在一个方面，一种存储器件包括：布置成多行的存储单元的阵列；分别耦合到存储单元的多行的多条字线；以及耦合到字线的外围电路，所述外围电路被配置为对耦合到所述字线中的选定字线的选定行的存储单元执行多遍编程。多遍编程包括多个编程遍。每个编程遍包括编程操作和验证操作。为了执行多遍编程，外围电路被配置为在非最后编程遍中，在编程操作和验证操作之间，对选定行的存储单元中的每个存储单元执行NGS操作。
在另一方面，提供了一种用于操作存储器件的方法。存储器件具有布置成多行的存储单元的阵列和分别耦合到存储单元的多行的多条字线。该方法包括对选定行的存储单元执行多遍编程，多遍编程包括多个编程遍。每个编程遍包括编程操作和验证操作。执行多遍编程包括：在非最后编程遍中，在编程操作和验证操作之间，对选定行的存储单元中的每个存储单元执行NGS操作。
在另一方面，一种系统包括被配置为存储数据的存储器件和耦合到该存储器件并被配置为控制该存储器件的存储器控制器。所述存储器件包括：布置成多行的存储单元的阵列；分别耦合到存储单元的多行的多条字线；以及耦合到所述字线的外围电路，所述外围电路被配置为对耦合到所述字线中的选定字线的选定行的存储单元执行多遍编程。多遍编程包括多个编程遍。每个编程遍包括编程操作和验证操作。为了执行多遍编程，外围电路被配置为在非最后编程遍中，在编程操作和验证操作之间，对选定行的存储单元中的每个存储单元执行NGS操作。
附图说明
并入本文中并构成说明书的一部分的附图示出了本公开的各方面，并且与说明书一起进一步用于解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1A示出了根据本公开的一些方面的具有存储器件的示例性系统的框图。
图1B示出了根据本公开的一些方面的具有存储器件的示例性存储卡的图。
图1C示出了根据本公开的一些方面的具有存储器件的示例性固态驱动器(SSD)的图。
图2示出了根据本公开的一些方面的包括存储单元阵列和外围电路的示例性存储器件的框图。
图3示出根据本公开的一些方面的包括外围电路的示例性存储器件的示意性电路图。
图4A示出了根据本公开的一些方面的示例性存储器阵列器件的横截面。
图4B示出了根据本公开的一些方面的示例性存储器阵列器件中的块的俯视图。
图5A示出了根据本公开的一些方面的用于操作示例性存储器件的多遍编程的方案。
图5B示出了根据本公开的一些方面的具有NGS操作的编程循环。
图5C示出了根据本公开的一些方面的没有NGS操作的编程循环。
图6A示出根据本公开的一些方面的在示例性存储器阵列器件中的串中的存储单元上的NGS操作。
图6B示出了根据本公开的一些方面的在图6A所示的NGS操作中的施加在耦合到存储单元的字线上的电压波形。
图7A示出了根据本公开的一些方面的在非最后编程遍中的示例性NGS操作中的施加在耦合到存储单元和选择栅晶体管的字线上的示例性电压波形。
图7B示出了根据本公开的一些方面的在已知的NGS操作中的施加在耦合到存储单元和选择栅晶体管的字线上的示例性电压波形。
图8示出了根据本公开的一些方面的用于对选定行的存储单元执行多遍编程的示例性方法的流程图。
将参考附图描述本公开的各方面。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开还可以用于多种其他应用中。如在本公开中描述的功能和结构特征可以以未在附图中具体描绘的方式彼此组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。
应该容易理解，本公开中“上”、“上方”和“之上”的含义应该以最广义的方式解释，使得“上”不仅意味着直接在某物“上”，而且还包括在某物“上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，还可以包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征相对于另一个元件或特征的如图中所示的关系。除了在图中描述的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。器件可以以其他方式定向(旋转90度或以其他取向)，并且本文中使用的空间相对描述语可以类似地被相应地解释。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是均质或非均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间、或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、上方和/或下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或过孔触点)和一个或多个电介质层。
电荷捕获材料已经用于将数据保留在NAND闪存存储器中。例如，电荷捕获材料可以用于NAND存储串(例如，存储器沟道)中的电荷捕获层中。然而，电荷捕获器件(例如，具有用于数据保留的电荷捕获层的存储器件)由于电荷捕获材料的性质而可能存在可靠性问题。
电荷捕获器件的常见问题被称为快速初始电荷损失(或早期保留)问题，这是一种快速弛豫行为，其中电荷在编程操作后不久从电荷捕获层逸出。这种行为被认为是由浅捕获的电荷引起的，并且可能导致存储单元的阈值电压漂移。阈值电压的漂移可能导致编程分布劣化。
在NAND闪存存储器中，字线和串的交点形成多个存储单元。块包括多个指状部，并且每个指状部包括一对指状部。每个串耦合到位线。指状部中的串耦合到漏极选择栅(DSG)。存储单元以阈值电压的形式存储数据，该阈值电压表示可以接通存储单元的最低电压。例如，将2位多电平单元(MLC)NAND闪存存储单元的阈值电压范围划分为四个区域。存储单元的阈值电压下降的区域表示存储单元的当前状态，该状态可以是擦除(或ER)状态和三个较高数据状态。编程遍可以使用施加在耦合到存储单元的字线上的一组增大的编程电压/脉冲，以通过将存储单元的阈值电压设置为期望状态来对存储单元进行编程。在编程操作中施加每个编程电压/脉冲，然后进行验证操作，该验证操作采用一个或多个验证电压来确定存储单元是否已完成编程。在对所有存储单元进行编程之后，可以在读取操作中读回存储单元中的数据。
可以在编程存储单元时使用多遍编程。在多遍编程中，连续采用多个编程遍。多遍编程可以减少邻近字线干扰(NWI)，这是指当邻近(相邻)存储单元(例如，在同一串中并耦合到其他字线)被编程时，连接到一条字线的存储单元的阈值电压增加。多遍编程可以通过在非最后编程遍中将存储单元编程为中间阈值电压分布并在最后编程遍中将存储单元编程为最终阈值电压分布，来减少NWI。
如上所述，浅捕获的电荷可能导致编程分布劣化。为了解决编程分布劣化的问题，已经在多遍编程中使用了负栅极应力(NGS)操作，以去除至少一些浅捕获的电荷并收紧阈值电压分布。然而，NGS操作可能减小读取窗口预算(RWB)，即，在存储单元的读取操作所需的擦除状态和较高数据状态之间的阈值电压窗口，因此不适合在存储单元已通过验证操作之后对存储单元启用NGS操作。在NGS操作中，通过紧挨在NGS操作之前的验证操作的存储单元、以及未通过紧挨在NGS操作之前的验证操作的存储单元被施加不同的电压组合，使得通过验证操作的存储单元不会经历NGS操作，只有未通过验证操作的存储单元才会经历NGS操作。例如，当逐行对存储单元进行编程时，分别在耦合到通过和未通过验证操作的存储单元(例如，在同一行中)的DSG和位线上施加不同的电压，使得仅未通过验证操作的存储单元经历NGS操作。NAND存储器的操作可能是复杂的，并且操作的功耗可能不期望地较高。有时，已经经历NGS操作的存储单元的阈值电压的分布不期望地缩窄，从而影响了读取操作。
本公开提供了一种用于存储器件中的多遍编程的新颖的NGS方案、存储器件及其系统。在多遍编程的至少一个非最后编程遍中启用NGS方案，以去除在通过和未通过紧挨在NGS操作之前的相应验证操作的存储单元中的浅捕获电荷。与仅在未通过相应验证操作的存储单元上启用的已知NGS方案不同，新颖的NGS方案是在选定行中的所有正被编程的存储单元上启用的。即，通过和未通过相应验证操作的存储单元均可以经历相应的NGS操作。NGS操作可以进一步去除已经通过相应验证操作的存储单元中的浅捕获电荷，并进一步缩窄阈值电压的分布，从而增大RWB。在多遍编程的最后编程遍中，当对选定行的存储单元进行编程时，仅在未通过紧挨在NGS操作之前的相应验证操作的存储单元上启用NGS操作，或在任何存储单元上都不启用NGS操作。因此，NGS操作不会减小存储单元的RWB。
为了在选定行中的每个正被编程的存储单元上启用NGS操作，可以在选定行中的所有存储单元所位于的所有串的DSG上施加相同的低电压。这些串的DSG因此被关断。同时，所有这些串的源极选择栅(SSG)也被关断。在耦合到选定行中的存储单元的字线上方和下方的字线上施加例如高于VDD的相对较高的正电压，从而提高串的电压电势。因此，每个串处于浮置状态，并且串中的电势增大。在耦合到选定行的存储单元的字线上施加低电压，使得可以在该行中的每个存储单元中启用NGS操作。这可以实现浅捕获电荷的“擦除”，使得选定行中的每个存储单元可以使浅捕获电荷进一步被去除。为了避免存储单元的RWB减小，在非最后编程遍中启用了新颖的NGS方案。在一些实施方式中，因为在正被编程的所有串的DSG上施加了例如地或负电压的低电压，所以可以降低功耗。
图1A示出了根据本公开的一些方面的具有存储器件的示例性系统100的框图。系统100可以是移动电话、台式计算机、膝上型计算机、平板电脑、车辆计算机、游戏机、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备、或其中具有存储装置的任何其他合适的电子设备。如图1A所示，系统100可以包括主机108和具有一个或多个存储器件104和存储器控制器106的存储器系统102。主机108可以是电子设备的处理器(例如中央处理单元(CPU))或片上系统(SoC)(例如应用处理器(AP))。主机108可以被配置为向存储器件104发送数据或从存储器件104接收数据。
存储器件104可以是本文公开的任何存储器件，例如NAND闪存存储器件。与本公开的范围一致，存储器控制器106可以控制存储器件104上的多遍编程，使得在多遍编程的非最后编程遍中，在所有存储单元上启用NGS操作，甚至在那些通过相应验证操作的存储单元上也启用NGS操作。诸如字线驱动器的外围电路可以在耦合至选定字线的每个存储串的DSG上施加低电压，例如地(GND)电压，并且可以在选定字线上施加低电压或负电压，以在非最后编程遍中在耦合到选定字线的所有存储单元上启用NGS操作。
根据一些实施方式，存储器控制器106耦合到存储器件104和主机108，并被配置为控制存储器件104。存储器控制器106可以管理存储在存储器件104中的数据并与主机108通信。在一些实施方式中，存储器控制器106被设计用于在低占空比环境中操作，所述低占空比环境例如是安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于电子设备(例如个人计算机、数码相机、移动电话等)中的其他介质。在一些实施方式中，存储器控制器106被设计用于在高占空比环境中操作，所述高占空比环境例如是用作诸如智能手机、平板电脑、膝上型计算机等的移动设备的数据存储装置的SSD或嵌入式多媒体卡(eMMC)、以及企业存储阵列。存储器控制器106可以被配置为控制存储器件104的操作，例如读取、擦除和编程操作。存储器控制器106还可以被配置为管理与存储或将要存储在存储器件104中的数据有关的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡，在一些实施方式中，存储器控制器106还被配置为处理关于从存储器件104读取或写入到存储器件104的数据的纠错码(ECC)。存储器控制器106也可以执行任何其他合适的功能，例如，对存储器件104进行编程。存储器控制器106可以根据特定的通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、Firewire协议等。
存储器控制器106和一个或多个存储器件104可以集成到各种类型的存储设备中，例如，包括在同一封装中，例如包括在通用闪存存储(UFS)封装或eMMC封装中。即，可以实施存储器系统102并将其封装到不同类型的最终电子产品中。在如图1B所示的一个示例中，存储器控制器106和单个存储器件104可以集成到存储卡112中。存储卡112可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡112还可以包括将存储卡112与主机(例如，图1A中的主机108)耦合的存储卡连接器114。在如图1C所示的另一示例中，存储器控制器106和多个存储器件104可以集成到SSD 116中。SSD 116可以还包括将SSD116与主机(例如，图1A中的主机108)耦合的SSD连接器118。在一些实施方式中，SSD 116的存储容量和/或操作速度大于存储卡112的存储容量和/或操作速度。
图2示出了示例性存储器件104(例如NAND闪存存储器)的图，存储器件104具有存储单元阵列202和外围电路，外围电路包括页缓冲器204、列解码器/位线驱动器206、行解码器/字线驱动器208、电压发生器210、控制逻辑单元212、寄存器214和接口216。图3示出了示例性存储器件104的示意性电路图，存储器件104包括存储单元阵列202和耦合至存储单元阵列202的外围电路302。为了便于说明，一起描述图2和图3中的一些部件。外围电路302可以包括图2中的页缓冲器204、列解码器/位线驱动器206、行解码器/字线驱动器208、电压发生器210，控制逻辑单元212、寄存器214和接口216。应当理解，在一些示例中，也可以包括附加的外围电路。
如图3所示，存储单元阵列202可以是NAND闪存存储单元阵列，其中以NAND存储串308的阵列的形式提供存储单元306，每个NAND存储串308在衬底(未示出)上方垂直延伸。在一些实施方式中，每个NAND存储串308包括串联耦合并且垂直堆叠的多个存储单元306。每个存储单元306可以保持连续的模拟值，例如电压或电荷，其取决于在存储单元306的区域内捕获的电子的数量。每个存储单元306可以是包括浮栅晶体管的浮栅类型的存储单元、或包括电荷捕获晶体管的电荷捕获类型的存储单元。
在一些实施方式中，每个存储单元306是具有两个可能的存储状态并且因此可以存储一位数据的单电平单元(SLC)。例如，第一存储状态“0”可以对应于第一电压范围，并且第二存储状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储单元306是能够以多于四个存储状态来存储多于一个数据位的多电平单元(MLC)。例如，MLC可以每个单元存储两位，每个单元存储三位(也称为三电平单元(TLC))，或每个单元存储四位(也称为四电平单元(QLC))。每个MLC可以被编程为采取一定范围的可能的标称存储值。在一个示例中，如果每个MLC存储两位数据，则可以通过将三个可能的标称存储值中的一个写入到该单元来将MLC从擦除状态编程为采取三个可能的编程电平中的一个。第四标称存储值可以用于擦除状态。
如图3所示，每个NAND存储串308可以在其源极端包括SSG 310，在其漏极端包括DSG 312。SSG 310和DSG 312分别是SSG晶体管和DSG晶体管的栅电极，并且可以被配置为在读取和编程操作期间激活选定的NAND存储串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储串308的SSG 310通过同一源极线(SL)314(例如，公共SL)耦合到例如地。根据一些实施方式，每个NAND存储串308的DSG 312耦合到相应位线316，可以经由输出总线(未示出)从相应位线316读取数据。在一些实施方式中，每个NAND存储串308被配置为通过如下方式而被选择或取消选择：通过一条或多条DSG线313将选择电压(例如，高于具有DSG312的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应DSG 312，和/或通过一条或多条SSG线315将选择电压(例如，高于具有SSG 310的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应SSG 310。
如图3所示，NAND存储串308可以被组织成多个块304，每个块304可以具有公共源极线314。在一些实施方式中，每个块304是用于擦除操作的基本数据单元，即，同一块304上的所有存储单元306被同时擦除。相邻NAND存储串308的存储单元306可以通过字线318耦合，该字线318选择哪一行存储单元306受到读取和编程操作。在一些实施方式中，每条字线318耦合到存储单元306的页320，页320是用于编程操作的基本数据单元。一页320的大小(以位为单位)可以对应于在一个块304中由字线318耦合的NAND存储串308的数量。每条字线318可以在相应页320中的每个存储单元306处包括多个控制栅极(栅电极)，并且可以包括耦合控制栅极的栅极线。
外围电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦合到存储单元阵列202。外围电路302可以在位线316、字线318、源极线314、SSG线315和DSG线313上施加电压，以在非最后编程遍中执行包括所提出的NGS方案的多遍编程。如上所述，外围电路302可以包括任何合适的电路，其用于通过经由位线316将电压信号和/或电流信号施加到每个目标存储单元306并且经由字线318、源极线314、SSG线315和DSG线313从每个目标存储单元306感测电压信号和/或电流信号来促进存储单元阵列202的操作。外围电路302可以包括使用MOS技术形成的各种类型的外围电路。
图4A示出了根据本公开的一些方面的示例性存储单元阵列202的横截面。如图4A所示，存储单元阵列202包括NAND存储串410，其可以是图3中的NAND存储串308的示例，其在衬底402上方垂直延伸。衬底402可以包括硅(例如单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他合适的材料。注意，在图4A中包括x、y和z轴以进一步示出存储单元阵列202中的部件的空间关系。衬底402包括在x方向(即，横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文中所使用，当衬底(例如，衬底402)在z方向(即，垂直方向或深度方向)上位于半导体结构(例如，存储单元阵列202)的最低平面中时，在z方向上半导体结构的一个部件是在另一部件“上”、“上方”还是“下方”是相对于半导体结构的衬底确定的。在整个本公开中，应用了用于描述空间关系的相同概念。
如图4A所示，NAND存储串410垂直延伸穿过衬底402上方的具有交错的栅极导电层406和栅极到栅极电介质层408的存储器堆叠层404。存储器堆叠层404中的栅极导电层406和栅极到栅极电介质层408可以在垂直方向上交替。每个栅极导电层406可以包括导电材料，该导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层406包括金属层，例如钨层。在一些实施方式中，每个栅极导电层406包括掺杂的多晶硅层。每个栅极导电层406可以包括围绕存储单元(例如，图3中的存储单元306)、DSG(例如，图3中的DSG 312)、或SSG(例如，图3中的SSG 310)的控制栅极，并且可以作为存储器堆叠层404顶部处的DSG线(例如，图3中的DSG线313)、存储器堆叠层404底部处的SSG线(例如，图3中的SSG线315)、或DSG线与SSG线之间的字线(例如，图3中的字线318)横向延伸。
如图4A所示，NAND存储串410包括垂直延伸穿过存储器堆叠层404的沟道结构412。在一些实施方式中，沟道结构412包括填充有半导体材料(例如，作为半导体沟道420)和电介质材料(例如，作为存储器膜418)的沟道孔。在一些实施方式中，半导体沟道420包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施方式中，存储器膜418是包括隧穿层426、存储层424(也称为“电荷捕获/存储层”)和阻挡层422的复合电介质层。沟道结构412可以具有圆柱形状(例如，柱形形状)。根据一些实施方式，半导体沟道420、隧穿层426、存储层424、阻挡层422按此顺序从柱的中心朝向柱的外表面沿径向布置。隧穿层426可以包括氧化硅、氮氧化硅或其任何组合。存储层424可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层422可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜418可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施方式中，NAND存储串410还包括在NAND存储串410的下部部分中(例如，在下端处)的半导体插塞414。半导体插塞414可以包括诸如单晶硅的半导体材料，其在任何合适的方向上从衬底402外延生长。半导体插塞414可以用作NAND存储串410的源极选择晶体管(例如，图3中的具有SSG 310的源极选择晶体管)的沟道的一部分。在一些实施方式中，NAND存储串410还包括在NAND存储串410的上部部分中(例如，在上端处)的沟道插塞416。在一些实施方式中，沟道插塞416可以用作NAND存储串410的漏极选择晶体管(例如，图3中的具有DSG 312的漏极选择晶体管)的沟道。如本文中所使用，当衬底402位于存储单元阵列202的最低平面中时，部件(例如，沟道结构412)的上端是在z方向上更远离衬底402的一端，并且部件(例如，沟道结构412)的下端是在z方向上更靠近衬底402的一端。
图4B示出了根据一些实施方式的存储单元阵列202的一部分的俯视图，其包括块434，多个NAND存储串410位于块434中。可以执行多遍编程以将块434中的存储单元的阈值电压编程到较高数据状态。块434可以是图3所示的存储单元阵列202中的块304的示例。如图4B所示，在xy平面中，块434位于存储单元阵列202中的一对栅极线缝隙(GLS)432之间。一个或多个(例如，一对)GLS 432可以进一步将块434划分为多个指状部436A和436B。源极触点(未示出)结构可以位于每个GLS 432中并且电耦合至源极线314。DSG切口428可以位于块434的上部部分中，并且将块434划分为一对指状部436A和436B。每个指状部436A/436B可以包括在x方向和y方向上布置的多个NAND存储串410。在一些实施方式中，源极接触结构均包括绝缘间隔体和在绝缘间隔体中的导电材料。绝缘间隔体可以包括合适的电介质材料，例如氧化硅，并且导电材料可以包括W、Co、Al、Cu、多晶硅、硅化物等。在一些实施方式中，DSG切口428在x方向上延伸并且包括合适的介电材料，例如氧化硅、氮化硅、氮氧化硅或其组合。
在一些实施方式中，经由DSG线(例如，DSG线313)将同一电压施加到同一指状部中的NAND存储串410的DSG(例如，DSG 312)上。在一些实施方式中，可以通过经由相应的DSG线施加相应的电压来分别控制每个指状部中的NAND存储串410的DSG。在编程遍中，在块434中耦合到同一字线(例如，字线318)的存储单元(例如，存储单元306)可以被同时施加同一编程电压/脉冲和验证电压。在一些实施方式中，同一电压经由SSG线(例如，SSG线315)施加到块434中的NAND存储串410的SSG(例如，SSG 310)上。在一些实施方式中，每个NAND存储串410经由相应位线(例如，位线316)被施加相应电压。为了对块434中的NAND存储串410执行多遍编程，控制逻辑单元212可以控制每个外围电路302以施加相应电压。下文示出了详细内容。
返回参考图2，页缓冲器204可以被配置为根据控制逻辑单元212的控制从存储单元阵列202读取数据以及将数据编程到存储单元阵列202。在一个示例中，页缓冲器204可以存储要编程到存储单元阵列202的一页320中的一页编程数据(写入数据)。在另一示例中，页缓冲器204还执行验证操作以确保数据已经被正确地编程到耦合到选定字线318的存储单元306中。
行解码器/字线驱动器208可以被配置为由控制逻辑单元212控制。行解码器/字线驱动器208可以选择/取消选择存储单元阵列202的块304和选定块304的字线318(页320)。行解码器/字线驱动器208还可以被配置为使用从电压发生器210生成的字线电压来驱动选定字线318。行解码器/字线驱动器208还可以被配置为选择块304的指状部。电压发生器210可以被配置为由控制逻辑单元212控制并生成要供应至存储单元阵列202的字线电压(例如，读取电压、编程电压、通过电压、局部电压以及验证电压)。列解码器/位线驱动器206可以被配置为由控制逻辑单元212控制，并且通过施加由电压发生器210生成的位线电压来选择一个或多个NAND存储串308。例如，列解码器/位线驱动器206可以施加用于从页缓冲器204中选择要在读取操作中输出的一组N位数据的列信号。
控制逻辑单元212可以耦合到每个外围电路302或设置在每个外围电路302中，并且被配置为控制外围电路302的操作。例如，控制逻辑单元212可以控制外围电路302执行多遍编程，其包括所公开的在非最后编程遍中的NGS方案。寄存器214可以耦合到控制逻辑单元212，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路302的操作的状态信息、命令操作码(OP码)和命令地址。接口216可以耦合到控制逻辑单元212，并且用作控制缓冲器以缓冲从主机(未示出)接收的控制命令并转发到控制逻辑单元212以及缓冲从控制逻辑单元212接收的状态信息并转发到主机。接口216也可以耦合到存储器控制器106，并且用作I/O接口和数据缓冲器，以缓冲从存储器控制器106接收的编程数据并转发到控制逻辑单元212。
图5A示出了根据一些实施方式的施加于块304(或块434)的选定字线(例如，字线318)上的示例性多遍编程500。图5B示出了根据一些实施方式的在多遍编程500中的非最后编程遍502中包括NGS操作的示例性编程循环506。图5C示出了根据一些实施方式的在多遍编程500中的最后编程遍504中没有NGS操作的示例性编程循环508。
图5A示出了根据本公开的实施方式的在多遍编程500中经由选定字线施加在耦合到所述选定字线的存储单元上的电压的示例。多遍编程500可以包括一个或多个非最后遍编程502和最后编程遍504。例如，多遍编程500可以是包括第一/非最后编程遍502和第二/最后编程遍504的两遍编程。每个编程遍可以包括一个或多个编程循环。例如，非最后编程遍502可以包括多个编程循环506，并且最后编程遍504可以包括多个编程循环508。每个编程循环506/508可以包括通过编程操作施加的编程电压/脉冲、以及通过验证操作施加的一个或多个验证电压。编程操作可以在选定字线上施加编程电压，以将选定字线中的存储单元编程到数据状态。在一些实施方式中，编程电压的幅度在编程遍的一个或多个编程循环中使用固定的或变化的步长逐步增加。在一些实施方式中，在增量步进脉冲编程(ISPP)中，编程电压以初始电平开始并且在每个连续编程循环中步进增加，直到完成编程遍为止。验证操作可以在选定字线上施加一个或多个验证电压以测试选定字线中的存储单元的阈值电压是否已被编程到期望的数据状态。应当注意，编程电压和验证电压的实际幅度不受本公开的实施方式的限制。尽管在图5A中编程遍504中的编程电压被示出为高于编程遍502中的编程电压，但是取决于操作，编程遍504中的编程电压也可以小于或等于编程遍502中的编程电压。
图5B示出了根据本公开的实施方式的施加在编程循环506中的选定字线上的电压的示例。在一些实施方式中，编程循环506包括编程操作510、在编程操作510之后的NGS操作512以及在NGS操作512之后的验证操作514。在编程操作510中，可以在选定字线上施加编程电压VPGM1以使耦合到选定字线的存储单元的阈值电压被分配给较高的数据状态。通过在选定字线上施加低电压VL，可以随后在耦合至选定字线的所有存储单元上启用NGS操作512。下文在图6A和图6B中描述NGS操作512的细节。在一些实施方式中，验证操作514在NGS操作512之后执行，以测试分配给较高数据状态的存储单元的阈值电压是否达到验证电压VR1(例如，中间验证电压)，如图5B所示。
图5C示出了根据本公开的实施方式的施加在编程循环508中的选定字线上的电压的示例。在一些实施方式中，编程循环508包括编程操作520和在编程操作520之后的验证操作524。根据一些实施方式，在任何编程循环508中不执行NGS操作。在一些实施例中，如图5C所示，在编程循环508中的所有存储单元上禁止NGS操作。在编程操作520中，可以在选定字线上施加编程电压VPGM2，以使耦合至选定字线的存储单元的阈值电压被分配给较高的数据状态和/或具有较窄的分布。在一些实施方式中，在编程操作520之后执行验证操作524，以测试分配给较高数据状态的存储单元的阈值电压是否达到验证电压VR2(例如，最终验证电压)，如图5C所示。在一些实施例中，尽管未示出，但是仅在耦合到选定字线并且未通过紧挨在NGS操作之前的相应的验证操作的存储单元上选择性地启用NGS操作。
非最后编程遍502可以是或可以不是多遍编程500中的第一编程遍。如果非最后编程遍502不是第一编程遍，则耦合到选定字线的存储单元可以包括在非最后编程遍502之前通过相应的验证操作的存储单元、以及在非最后编程遍502之前没有通过相应的验证操作的存储单元。如果非最后编程遍502是第一编程遍，则耦合到选定字线的所有存储单元可能被视为在非最后编程遍502之前未通过相应的验证操作。根据本公开，耦合到选定字线的所有存储单元可以在非最后编程遍502中经历NGS操作。然而，在已知的多遍编程中，在非最后编程遍502中，仅选择在非最后编程遍502之前未通过相应验证操作的存储单元以经历相应NGS操作，而在非最后编程遍502之前已通过相应验证操作的存储单元中禁止NGS操作。
图6A示出了根据本公开的一些实施方式的示例性NGS操作中的存储串600。图6B示出了根据本公开的一些实施方式的在编程循环506中施加在选定字线上的电压的示例。为了便于说明，一起描述图6A和图6B。
如图6A所示，存储串600可以包括例如在z方向上布置在相应单元深度处的多个存储单元。每个存储单元可以耦合到相应的字线。为了便于说明，存储单元602耦合到选定字线610，并且存储单元608均耦合到未选定字线612。存储串600还可以包括在上端处的DSG晶体管604和在下端处的SSG晶体管606。DSG晶体管604具有耦合到DSG线614的DSG(例如312)，并且SSG晶体管606具有耦合到SSG线616的SSG(例如310)。DSG、SSG、选定字线610、DSG线614和SSG线616可以是图3所示的DSG 312、SSG 310、选定字线318、DSG线313和SSG线315的相应示例。
对于每个编程遍502和504，同一块(例如，块304)中的字线612和610可以在z方向上(例如在从SSG晶体管606到DSG晶体管604的方向上，反之亦然)从底部到顶部或从顶部到底部被顺序施加相应的电压。当在字线610上执行编程循环506时，编程操作510可以包括在字线610(即选定字线)上施加编程电压VPGM1的字线驱动器(例如，图2中的208)。可以将耦合到字线610的存储单元(例如，存储单元602)的阈值电压编程到较高数据状态。在编程操作510之后，可以在耦合到字线610的所有存储单元(例如，存储单元602)上启用NGS操作512。NGS操作512可以包括字线驱动器，该字线驱动器在字线610上施加低电压VL，并且在字线612上施加高电压VP。低电压VL可以是VSS/GND或施加在耦合到字线610的存储单元(例如，存储单元602)上的负电压。高电压VP可以是足够高的正电压，其在NGS操作512期间使存储单元608保持导通。在一些实施方式中，VP高于VDD。在NGS操作512之后，可以对耦合到字线610的存储单元(例如，存储单元602)执行验证操作514。验证操作514可以包括字线驱动器，其在字线610上施加验证电压VR1以测试耦合至字线610的任何存储单元的阈值电压是否已被成功编程到较高数据状态。
NGS操作512可以用作“浅蚀刻”，以去除耦合到字线610的所有存储单元(例如，存储单元602)中的至少一些浅捕获电荷。具体地，为了在存储单元602上启用NGS操作512，存储单元602所位于的存储串600被配置为处于“浮置”状态并经受电势提升，其中存储串600的电势增加。在本公开中，为了将存储串600设置为“浮置”状态，DSG晶体管604和SSG晶体管606都被关断。具体而言，VL的值足够低，以确保DSG线614上的电压减去位线(例如316)上的电压的值低于DSG晶体管604的阈值电压。因此，对于已通过和未通过验证操作的两个存储单元，DSG晶体管604都是关断的。这样，可以在已通过和未通过验证操作的两个存储单元上启用NGS操作。与仅在耦合到选定字线并且未通过相应验证操作的存储单元上启用的已知NGS操作不同，当在编程循环506中对字线610进行编程时，在耦合到选定字线(例如，字线610)的所有存储单元上启用NGS操作512。
返回参考图4B，作为示例，存储串600可以位于指状部436A中。存储单元602可以或可以不通过紧挨在NGS操作512之前的相应验证操作。如果存储单元602通过了验证操作，则在一些实施方式中，为了在存储单元602上启用NGS操作512，通过经由相应指状部的DSG线614在DSG晶体管604上施加关断电压、经由相应指状部的SSG线616在SSG晶体管606上施加截止电压、并且在耦合到存储串600的位线(未示出)上施加低电压来将存储串600设置为“浮置”。如果存储单元602未通过验证操作，则在一些实施方式中，为了在存储单元602上启用NGS操作512，通过经由相应指状部的DSG线614在DSG晶体管604上施加关断电压、经由相应指状部的SSG线616在SSG晶体管606上施加截止电压、并且在耦合到存储串600的位线(未示出)上施加高电压来将存储串600设置为“浮置”。即，在选择字线610进行编程时，即使指状部436A包括耦合至字线610并且未通过紧挨在NGS操作512之前的相应验证操作的存储单元，指状部中的所有存储串的DSG晶体管604也被关断以在耦合到字线610的所有存储单元(例如，包括存储单元602)中启用NGS操作512。在一些实施方式中，关断电压包括低电压或负电压，并且接通电压包括正电压。在一些实施方式中，关断电压是VSS/GND，并且接通电压是VDD。同时，低电压VL可以经由字线610施加在存储单元602上，并且高电压VP可以经由字线612施加在存储单元608上。在一些实施方式中，低电压VL包括VSS和负电压中的一个，并且高电压VP包括高于VDD的正电压。
图7A示出了根据一些实施方式的在编程循环506中的NGS操作512中的施加在存储串600的某些元件上的电压的示例性波形。图7B示出了根据一些实施方式的在编程循环508中的NGS操作中的施加在存储串600的某些元件上的电压的波形。在各种实施方式中，图7A中所示的电压是在非最后编程遍中施加的，并且图7B所示的电压可以是在非最后编程遍或最后编程遍中施加的。在一些实施方式中，返回参考到图5C和相关描述，在编程循环508中禁止NGS操作。
如图7A和图7B所示，示出了施加在DSG线614和字线610和612上的电压的波形。NGS操作可以分别在阶段700和701启用。在一些实施方式中，在阶段700/701中，DSG线614以及字线610和612从初始电压上升到相应的电压，使得可以启用NGS操作。WLn代表正被编程的选定字线。WLn+1代表在z方向上紧挨在WLn上方的字线。WL(上方)代表WLn+1上方的所有其他字线。WLn-1代表在z方向上紧挨在WLn下方的字线。WL(下方)代表在WLn-1下方的所有其他字线。DSG(sel)代表施加在具有如下存储单元的指状部的DSG上的电压波形：该存储单元耦合到WLn并且未通过紧挨在NGS操作之前的相应验证操作。DSG(unsel)代表施加在具有如下存储单元的指状部上的DSG上的电压的波形：该存储单元耦合到WLn并且都通过了紧挨在NGS操作之前的相应验证操作。
如图7A所示，在阶段700中，WLn(例如610)被编程并且被施加低电压。DSG线614可以被施加低电压，以使得WLn在其中横向延伸的指状部中的所有存储串的DSG晶体管可以被关断。在一些实施方式中，低电压是VSS/GND。同时，在WLn上方和下方的其他字线612(例如，WLn-1、WL(上方)、WLn+1、WL(下方))均被施加高电压。在一些实施例中，其他字线被施加VP的正电压。在一些实施方式中，VP高于VDD。
与NGS操作512不同，可以仅在耦合到WLn并且未通过紧挨在NGS操作之前的相应验证操作的存储单元上启用图7B中所示的NGS操作。例如，如果存储单元602未通过验证操作，则可以为DSG线614施加电压VDSG_P_L；并且如果存储单元602通过了验证操作，则可以为DSG线614施加电压VDSG_P_L。在一些实施例中，VDSG_P_L和VDSG_P_H均是正电压，并且VDSG_P_H高于VDSG_P_L。如上所述，在NGS操作中，可以为具有与WLn耦合并且未通过验证操作的存储单元的存储串的位线施加高电压，例如VDD；并且可以为具有在选定字线中并且全部通过了验证操作的存储单元的存储串的位线施加低电压，例如VSS。VDSG_P_L减去VDD的值低于DSG晶体管的阈值电压，使得DSG晶体管被关断，从而在与字线610耦合并且没有通过相应验证操作的存储单元上启用NGS操作。VDSG_P_H减去VDD的值高于DSG晶体管的阈值电压，使得DSG晶体管被接通，从而在与字线610耦合并且通过了相应验证操作的存储单元上禁止NGS操作。
图8是根据本公开的一些实施方式的用于操作存储器件的示例性方法800的流程图。图8中所描绘的存储器件的示例包括图1A中所描绘的存储器件104。为了便于说明，可以考虑图3、图5A-5C、图6A、图6B、图7A和图7B中所示的操作来描述图8。应当理解，方法800中示出的操作不是穷举的，并且也可以在任何所示的操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图8所示不同的顺序执行。在一些实施方式中，方法800由外围电路302执行。具体地，字线驱动器(例如208)可以被配置为在字线、DSG线和SSG线上施加电压，并且位线驱动器(例如206)可以被配置为在位线上施加电压。
参考图8，方法800在操作802处开始，其中，对选定字线执行非最后编程遍。非最后编程遍包括一个或多个编程循环。编程循环中的至少一个包括编程操作、在编程操作之后的NGS操作、以及在NGS操作之后的验证操作。
返回参考图5A-5C、图6A、图6B、图7A和图7B，可以对例如610/WLn的选定字线执行非最后编程遍，例如502。非最后编程遍可以包括一个或多个编程循环，例如506。所述编程循环中的至少一个包括编程操作(例如510)、编程操作之后的NGS操作(例如512)、以及在NGS操作之后的验证操作(例如514)。首先通过在选定字线上施加编程电压/脉冲(例如，VPGM1)来执行编程操作。可以在一个或多个编程循环506(例如，每个编程循环506)中启用NGS操作。为了启用NGS操作，为在包括耦合到选定字线的存储单元的指状部中的DSG(例如614)均施加低电压，例如VSS，如图7A所示。为具有未通过验证操作和已通过验证操作的存储单元的存储串的位线分别施加高电压(例如，VDD)和低电压(VSS)。为指状部中的SSG(例如616)施加低电压，例如VSS。指状部中的DSG晶体管和SSG晶体管都可以关断。同时，将低电压(GND或负电压)施加在选定字线上，并且将正电压施加在选定字线上方和下方的字线上，如图6B和图7A所示。在一些实施方式中，与选定字线耦合的所有存储单元均经历相应的NGS操作。可以通过在选定字线上施加一个或多个验证电压(例如，VR1)来在NGS操作之后对耦合至选定字线的存储单元执行验证操作。
在一些实施方式中，在非最后编程遍中的每个编程循环中启用NGS操作。在一些实施方式中，如果编程循环是第一编程循环，例如，在执行任何验证操作之前，则耦合到选定字线的每个存储单元被视为未通过NGS操作之前的相应验证操作的存储单元。
返回参考图8，方法800进行到操作804，其中，对选定字线执行最后编程遍。最后编程遍包括一个或多个编程循环。编程循环可能不包括任何NGS操作，或包括仅在未通过紧挨在NGS操作之前的相应验证操作的存储单元上启用的NGS操作。
返回参考图5A-5C、图6A、图6B、图7A和图7B，可以在例如610/WLn的选定字线上执行最后编程遍，例如504。最后编程遍可以包括一个或多个编程循环，例如508。与非最后编程遍中的编程循环不同，编程循环可以不包括任何存储单元上的任何NGS操作，或者可以包括仅在未通过紧挨在NGS操作之前的相应验证操作的存储单元上启用的NGS操作。在一些实施方式中，在通过验证操作的存储单元上未启用NGS操作。在一些实施方式中，在编程操作(例如520)和随后的验证操作(524)之间禁止NGS操作，如图5C所示。在一些实施方式中，仅在耦合到选定字线并且未通过紧挨在NGS操作之前的相应验证操作的存储单元上，在编程操作与随后的验证操作之间启用NGS操作。可以在一个或多个编程循环508中启用NGS操作。编程操作和验证操作可以参考图5C的描述并且在本文中不再重复详细描述。为了在耦合到选定字线并通过验证操作的存储单元上禁止NGS操作，为包括这些存储单元的指状部中的DSG(例如614)均施加低的正电压(例如VDSG_P_L)，如图7B所示。为了在耦合到选定字线并且未通过验证操作的存储单元上启用NGS操作，为包括这些存储单元的指状部中的DSG(例如614)分别施加高的正电压(例如VDSG_P_H)，如图7B所示。为具有未通过验证操作和已通过验证操作的存储单元的存储串的位线分别施加高电压(例如，VDD)和低电压(例如，VSS)。指状部中的SSG(例如616)被施加低电压并被关断。同时，将低电压(例如，GND或负电压)施加在选定字线上，并且将正电压施加在选定字线上方和下方的字线上，如图6B和图7A所示。可以通过在选定字线上施加一个或多个验证电压(例如，VR2)来在NGS操作之后对耦合至选定字线的存储单元执行验证操作。在一些实施方式中，操作804由外围电路302执行。应注意，在各种实施方式中，可以不在所有编程循环中执行验证操作(例如，514和/或524)。
本公开的实施方式提供了一种存储器件。所述存储器件包括：布置成多行的存储单元的阵列；分别耦合到存储单元的多行的多条字线；以及耦合到字线的外围电路，所述外围电路被配置为对耦合到所述字线中的选定字线的选定行的存储单元执行多遍编程。多遍编程包括多个编程遍。每个编程遍包括编程操作和验证操作。为了执行多遍编程，外围电路被配置为在非最后编程遍中，在编程操作和验证操作之间，对选定行的存储单元中的每个存储单元执行NGS操作。
在一些实施方式中，外围电路包括耦合到多条字线的字线驱动器。在一些实施方式中，为了对选定行的存储单元执行NGS操作，字线驱动器被配置为在选定字线上施加负电压或GND电压中的一个。
在一些实施方式中，为了对选定行的存储单元执行NGS操作，字线驱动器还被配置为在其余的字线上施加正电压。
在一些实施方式中，存储器件还包括多条位线。存储单元的阵列包括耦合到多条位线的多个串，每个串包括DSG晶体管和SSG晶体管。选定行中的存储单元分别处于多个串中。为了对选定行的存储单元执行NGS操作，外围电路还被配置为将每个串的DSG晶体管和SSG晶体管关断。
在一些实施方式中，外围电路包括耦合到多条位线的位线驱动器，并且字线驱动器经由DSG线耦合到DSG晶体管。为了关断每个串的DSG晶体管，位线驱动器被配置为在每个串的相应位线上施加位线电压；并且字线驱动器被配置为经由DSG线在每个串的DSG晶体管上施加DSG电压。DSG电压减去位线电压的值低于DSG晶体管的阈值电压。
在一些实施方式中，DSG电压是GND电压。
在一些实施方式中，响应于所述行的存储单元具有没有通过紧挨在NGS操作之前的相应验证操作的存储单元，位线电压是正电压。
在一些实施方式中，响应于所述行的存储单元具有通过了紧挨在NGS操作之前的相应验证操作的存储单元，位线电压是GND电压。
在一些实施方式中，外围电路包括耦合到每个串的SSG晶体管的SSG线和耦合到SSG线的源极驱动器。源极驱动器被配置为在SSG线上施加GND电压。
在一些实施方式中，为了执行多遍编程，外围电路被配置为：在最后编程遍中，响应于选定行中的存储单元中的一个通过了紧挨在最后编程遍之前的相应验证操作，在存储单元中的所述一个上禁止相应NGS操作。响应于选定行中的存储单元中的另一个没有通过紧挨在最后编程遍之前的相应验证操作，外围电路被配置为在最后编程遍中对存储单元中的所述另一个执行相应NGS操作。
在一些实施方式中，为了执行多遍编程，外围电路被配置为在最后编程遍中，在选定行的存储单元中的每个存储单元上禁止相应NGS。
在一些实施方式中，在相应编程操作和相应验证操作之间执行NGS操作。
在一些实施方式中，非最后编程遍包括多个编程操作和多个验证操作，并且在每个编程操作之后、并在相应验证操作之前执行NGS操作。
在一些实施方式中，存储器件是三维NAND闪存存储器件。
本公开的实施方式提供了一种用于操作存储器件的方法，存储器件包括布置成多行的存储单元的阵列和分别耦合到存储单元的多行的多条字线。该方法包括对选定行的存储单元执行多遍编程，多遍编程包括多个编程遍。每个编程遍包括编程操作和验证操作。执行多遍编程包括：在非最后编程遍中，在编程操作和验证操作之间，对选定行的存储单元中的每个存储单元执行NGS操作。
在一些实施方式中，对选定行的存储单元执行NGS操作包括在耦合到选定行的存储单元的选定字线上施加负电压或GND电压中的一个。
在一些实施方式中，对选定行的存储单元执行NGS操作包括在其余的字线上施加正电压。
在一些实施方式中，存储器件包括多条位线，存储单元的阵列包括耦合到多条位线的多个串，每个串包括DSG晶体管和SSG晶体管。选定行中的存储单元分别处于多个串中。该方法包括关断每个串的DSG晶体管和SSG晶体管。
在一些实施方式中，该方法还包括在相应位线上施加位线电压；以及经由DSG线在DSG晶体管上施加DSG电压。DSG电压减去位线电压的值低于DSG晶体管的阈值电压。
在一些实施方式中，DSG电压是GND电压。
在一些实施方式中，该方法还包括：响应于所述行的存储单元包括没有通过紧挨在NGS操作之前的相应验证操作的存储单元，施加正电压作为位线电压。
在一些实施方式中，该方法还包括：响应于所述行的存储单元包括通过了紧挨在NGS操作之前的相应验证操作的存储单元，施加GND电压作为位线电压。
在一些实施方式中，该方法还包括在SSG晶体管上施加GND电压。
在一些实施方式中，该方法还包括：在最后编程遍中，响应于选定行中的存储单元中的一个通过了紧挨在最后编程遍之前的相应验证操作，在存储单元中的所述一个上禁止相应NGS操作。在一些实施方式中，该方法还包括：在最后编程遍中，响应于选定行中的存储单元中的另一个没有通过紧挨在最后编程遍之前的相应验证操作，对存储单元中的所述另一个执行相应NGS操作。
在一些实施方式中，该方法还包括：在最后编程遍中，在选定行的存储单元中的每个存储单元上禁止相应NGS。
在一些实施方式中，该方法包括在相应编程操作和相应验证操作之间执行NGS操作。
在一些实施方式中，非最后编程遍包括多个编程操作和多个验证操作，并且该方法包括在每个编程操作之后并且在相应验证操作之前执行NGS操作。
本公开的实施方式提供了一种系统。该系统包括被配置为存储数据的存储器件和耦合到该存储器件并被配置为控制该存储器件的存储器控制器。所述存储器件包括：布置成多行的存储单元的阵列；分别耦合到存储单元的多行的多条字线；以及耦合到所述字线的外围电路，所述外围电路被配置为对耦合到所述字线中的选定字线的选定行的存储单元执行多遍编程。多遍编程包括多个编程遍。每个编程遍包括编程操作和验证操作。为了执行多遍编程，外围电路被配置为在非最后编程遍中，在编程操作和验证操作之间，对选定行的存储单元中的每个存储单元执行NGS操作。
在一些实施方式中，该系统还包括耦合到存储器控制器的主机。
在一些实施方式中，外围电路包括耦合到多条字线的字线驱动器。为了对选定行的存储单元执行NGS操作，字线驱动器被配置为在选定字线上施加负电压或GND电压中的一个。
在一些实施方式中，为了对选定行的存储单元执行NGS操作，字线驱动器还被配置为在其余的字线上施加正电压。
在一些实施方式中，存储器件还包括多条位线。存储单元的阵列包括耦合到多条位线的多个串，并且每个串包括DSG晶体管和SSG晶体管。选定行中的存储单元分别处于多个串中。为了对选定行的存储单元执行NGS操作，外围电路还被配置为将每个串的DSG晶体管和SSG晶体管关断。
在一些实施方式中，外围电路包括耦合到多条位线的位线驱动器，并且字线驱动器经由DSG线耦合到DSG晶体管。为了将每个串的DSG晶体管关断，位线驱动器被配置为在每个串的相应位线上施加位线电压。字线驱动器被配置为经由DSG线在每个串的DSG晶体管上施加DSG电压，DSG电压减去位线电压的值低于DSG晶体管的阈值电压。
在一些实施方式中，DSG电压是GND电压。
在一些实施方式中，响应于所述行的存储单元具有没有通过紧挨在NGS操作之前的相应验证操作的存储单元，位线电压是正电压。
在一些实施方式中，响应于所述行的存储单元具有通过了紧挨在NGS操作之前的相应验证操作的存储单元，位线电压是GND电压。
在一些实施方式中，外围电路包括耦合到每个串的SSG晶体管的SSG线和耦合到SSG线的源极驱动器。源极驱动器被配置为在SSG线上施加GND电压。
在一些实施方式中，为了执行多遍编程，外围电路被配置为：在最后编程遍中，响应于选定行中的存储单元中的一个通过了紧挨在最后编程遍之前的相应验证操作，在存储单元中的所述一个上禁止相应NGS操作。在一些实施方式中，为了执行多遍编程，外围电路被配置为：响应于选定行中的存储单元中的另一个没有通过紧挨在最后编程遍之前的相应验证操作，对存储单元中的所述另一个执行相应NGS操作。
在一些实施方式中，为了执行多遍编程，外围电路被配置为：在最后编程遍中，在选定行的存储单元中的每个存储单元上禁止相应NGS。
在一些实施方式中，在相应编程操作和相应验证操作之间执行NGS操作。
在一些实施方式中，非最后编程遍包括多个编程操作和多个验证操作，并且在每个编程操作之后并且在相应验证操作之前执行NGS操作。
在一些实施方式中，存储器件是三维NAND闪存存储器件。
特定实施方式的前述描述可以容易地被修改和/或改编以用于各种应用。因此，基于本文提出的教导和指导，这样的改编和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由任何上述示例性实施方式来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (42)

1.一种存储器件，包括：
布置成多行的存储单元的阵列；
分别耦合到所述存储单元的所述多行的多条字线；以及
耦合到所述字线的外围电路，所述外围电路被配置为对耦合到所述字线中的选定字线的选定行的存储单元执行多遍编程，所述多遍编程包括多个编程遍，每个所述编程遍包括编程操作和验证操作，其中，为了执行所述多遍编程，所述外围电路被配置为：
在非最后编程遍中，在所述编程操作和所述验证操作之间，对所述选定行的存储单元中的每个存储单元执行负栅极应力(NGS)操作，在所述NGS操作中，所述选定行的存储单元中的每个存储单元被施加低电压。
2.根据权利要求1所述的存储器件，其中，所述外围电路包括耦合到所述多条字线的字线驱动器，并且其中，为了对所述选定行的存储单元执行所述NGS操作，所述字线驱动器被配置为在所述选定字线上施加负电压或地(GND)电压中的一个。
3.根据权利要求2所述的存储器件，其中，为了对所述选定行的存储单元执行所述NGS操作，所述字线驱动器还被配置为在其余的所述字线上施加正电压。
4.根据权利要求2或3所述的存储器件，还包括多条位线，其中：
所述存储单元的阵列包括耦合到所述多条位线的多个串，每个所述串包括漏极选择栅(DSG)晶体管和源极选择栅(SSG)晶体管；
所述选定行中的所述存储单元分别在多个串中；并且
为了对所述选定行的存储单元执行所述NGS操作，所述外围电路还被配置为将每个所述串的所述DSG晶体管和所述SSG晶体管关断。
5.根据权利要求4所述的存储器件，其中，所述外围电路包括耦合到所述多条位线的位线驱动器，并且所述字线驱动器经由DSG线耦合到所述DSG晶体管，并且其中，为了将每个所述串的所述DSG晶体管关断，
所述位线驱动器被配置为在每个所述串的相应位线上施加位线电压；并且
所述字线驱动器被配置为经由所述DSG线在每个所述串的所述DSG晶体管上施加DSG电压，所述DSG电压减去所述位线电压的值低于所述DSG晶体管的阈值电压。
6.根据权利要求5所述的存储器件，其中，所述DSG电压是GND电压。
7.根据权利要求5所述的存储器件，其中，响应于所述行的存储单元包括没有通过紧挨在所述NGS操作之前的相应验证操作的存储单元，所述位线电压是正电压。
8.根据权利要求5所述的存储器件，其中，响应于所述行的存储单元包括通过了紧挨在所述NGS操作之前的相应验证操作的存储单元，所述位线电压是GND电压。
9.根据权利要求4所述的存储器件，其中，所述外围电路包括耦合到每个所述串的所述SSG晶体管的SSG线和耦合到所述SSG线的源极驱动器，并且其中，所述源极驱动器被配置为：
在所述SSG线上施加GND电压。
10.根据权利要求1-3中任一项所述的存储器件，其中，为了执行所述多遍编程，所述外围电路被配置为在最后编程遍中：
响应于所述选定行中的所述存储单元中的一个通过了紧挨在所述最后编程遍之前的相应验证操作，在所述存储单元中的所述一个上禁止相应NGS操作；以及
响应于所述选定行中的所述存储单元中的另一个没有通过紧挨在所述最后编程遍之前的相应验证操作，对所述存储单元中的所述另一个执行相应NGS操作。
11.根据权利要求1-3中任一项所述的存储器件，其中，为了执行所述多遍编程，所述外围电路被配置为在所述最后编程遍中，在所述选定行的存储单元中的每个所述存储单元上禁止相应NGS。
12.根据权利要求1-3中任一项所述的存储器件，其中，在相应编程操作和相应验证操作之间执行所述NGS操作。
13.根据权利要求12所述的存储器件，其中，所述非最后编程遍包括多个编程操作和多个验证操作，并且在每个所述编程操作之后并且在相应验证操作之前执行所述NGS操作。
14.根据权利要求1-3中任一项所述的存储器件，其中，所述存储器件是三维NAND闪存存储器件。
15.一种用于操作存储器件的方法，所述存储器件包括布置成多行的存储单元的阵列和分别耦合到所述存储单元的所述多行的多条字线，所述方法包括：
对选定行的存储单元执行多遍编程，所述多遍编程包括多个编程遍，每个所述编程遍包括编程操作和验证操作，其中，执行所述多遍编程包括：
在非最后编程遍中，在所述编程操作和所述验证操作之间，对所述选定行的存储单元中的每个存储单元执行负栅极应力(NGS)操作，在所述NGS操作中，所述选定行的存储单元中的每个存储单元被施加低电压。
16.根据权利要求15所述的方法，其中，对所述选定行的存储单元执行所述NGS操作包括在耦合到所述选定行的存储单元的选定字线上施加负电压或地(GND)电压中的一个。
17.根据权利要求16所述的方法，其中，
对所述选定行的存储单元执行所述NGS操作包括在其余的所述字线上施加正电压。
18.根据权利要求16或17所述的方法，其中，所述存储器件包括多条位线，所述存储单元的阵列包括耦合到所述多条位线的多个串，每个所述串包括漏极选择栅(DSG)晶体管和源极选择栅(SSG)晶体管，所述选定行中的所述存储单元分别在多个串中，所述方法包括：
将每个所述串的所述DSG晶体管和所述SSG晶体管关断。
19.根据权利要求18所述的方法，还包括：
在相应位线上施加位线电压；以及
经由DSG线在所述DSG晶体管上施加DSG电压，所述DSG电压减去所述位线电压的值低于所述DSG晶体管的阈值电压。
20.根据权利要求19所述的方法，其中，所述DSG电压是GND电压。
21.根据权利要求19所述的方法，还包括：
响应于所述行的存储单元包括没有通过紧挨在所述NGS操作之前的相应验证操作的存储单元，施加正电压作为所述位线电压。
22.根据权利要求19所述的方法，还包括：
响应于所述行的存储单元包括通过了紧挨在所述NGS操作之前的相应验证操作的存储单元，施加GND电压作为所述位线电压。
23.根据权利要求18所述的方法，还包括：
在所述SSG晶体管上施加GND电压。
24.根据权利要求15-17中任一项所述的方法，还包括：在最后编程遍中：
响应于所述选定行中的所述存储单元中的一个通过了紧挨在所述最后编程遍之前的相应验证操作，在所述存储单元中的所述一个上禁止相应NGS操作；以及
响应于所述选定行中的所述存储单元中的另一个没有通过紧挨在所述最后编程遍之前的相应验证操作，对所述存储单元中的所述另一个执行相应NGS操作。
25.根据权利要求15-17中任一项所述的方法，还包括：在所述最后编程遍中，在所述选定行的存储单元中的每个所述存储单元上禁止相应NGS。
26.根据权利要求15-17中任一项所述的方法，还包括：在相应编程操作和相应验证操作之间执行所述NGS操作。
27.根据权利要求26所述的方法，其中，所述非最后编程遍包括多个编程操作和多个验证操作，并且所述方法包括在每个所述编程操作之后并且在相应验证操作之前执行NGS操作。
28.一种系统，包括：
存储器件，其被配置为存储数据，所述存储器件包括：
布置成多行的存储单元的阵列；
分别耦合到所述存储单元的所述多行的多条字线；以及
耦合到所述字线的外围电路，所述外围电路被配置为对耦合到所述字线中的选定字线的选定行的存储单元执行多遍编程，所述多遍编程包括多个编程遍，每个所述编程遍包括编程操作和验证操作，其中，为了执行所述多遍编程，所述外围电路被配置为：
在非最后编程遍中，在所述编程操作和所述验证操作之间，对所述选定行的存储单元中的每个存储单元执行负栅极应力(NGS)操作，在所述NGS操作中，所述选定行的存储单元中的每个存储单元被施加低电压，以及
存储器控制器，其耦合到所述存储器件并且被配置为控制所述存储器件。
29.根据权利要求28所述的系统，还包括耦合到所述存储器控制器的主机。
30.根据权利要求28或29所述的系统，其中，所述外围电路包括耦合到所述多条字线的字线驱动器，并且其中，为了对所述选定行的存储单元执行所述NGS操作，所述字线驱动器被配置为在所述选定字线上施加负电压或地(GND)电压中的一个。
31.根据权利要求30所述的系统，其中，为了对所述选定行的存储单元执行所述NGS操作，所述字线驱动器还被配置为在其余的所述字线上施加正电压。
32.根据权利要求30所述的系统，所述存储器件还包括多条位线，其中：
所述存储单元的阵列包括耦合到所述多条位线的多个串，每个所述串包括漏极选择栅(DSG)晶体管和源极选择栅(SSG)晶体管；
所述选定行中的所述存储单元分别在多个串中；并且
为了对所述选定行的存储单元执行所述NGS操作，所述外围电路还被配置为将每个所述串的所述DSG晶体管和所述SSG晶体管关断。
33.根据权利要求32所述的系统，其中，所述外围电路包括耦合到所述多条位线的位线驱动器，并且所述字线驱动器经由DSG线耦合到所述DSG晶体管，并且其中，为了将每个所述串的所述DSG晶体管关断，
所述位线驱动器被配置为在每个所述串的相应位线上施加位线电压；并且
所述字线驱动器被配置为经由所述DSG线在每个所述串的所述DSG晶体管上施加DSG电压，所述DSG电压减去所述位线电压的值低于所述DSG晶体管的阈值电压。
34.根据权利要求33所述的系统，其中，所述DSG电压是GND电压。
35.根据权利要求33所述的系统，其中，响应于所述行的存储单元包括没有通过紧挨在所述NGS操作之前的相应验证操作的存储单元，所述位线电压是正电压。
36.根据权利要求33所述的系统，其中，响应于所述行的存储单元包括通过了紧挨在所述NGS操作之前的相应验证操作的存储单元，所述位线电压是GND电压。
37.根据权利要求32所述的系统，其中，所述外围电路包括耦合到每个所述串的所述SSG晶体管的SSG线和耦合到所述SSG线的源极驱动器，并且其中，所述源极驱动器被配置为：
在所述SSG线上施加GND电压。
38.根据权利要求28或29所述的系统，其中，为了执行所述多遍编程，所述外围电路被配置为在最后编程遍中：
响应于所述选定行中的所述存储单元中的一个通过了紧挨在所述最后编程遍之前的相应验证操作，在所述存储单元中的所述一个上禁止相应NGS操作；以及
响应于所述选定行中的所述存储单元中的另一个没有通过紧挨在所述最后编程遍之前的相应验证操作，对所述存储单元中的所述另一个执行相应NGS操作。
39.根据权利要求28或29所述的系统，其中，为了执行所述多遍编程，所述外围电路被配置为在所述最后编程遍中，在所述选定行的存储单元中的每个所述存储单元上禁止相应NGS。
40.根据权利要求28或29所述的系统，其中，在相应编程操作和相应验证操作之间执行所述NGS操作。
41.根据权利要求40所述的系统，其中，所述非最后编程遍包括多个编程操作和多个验证操作，并且在每个所述编程操作之后并且在相应验证操作之前执行所述NGS操作。
42.根据权利要求28或29所述的系统，其中，所述存储器件是三维NAND闪存存储器件。
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