CN113853655A - 存储器件及其编程操作 - Google Patents

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Abstract

在某些方面，一种存储器件，包括：存储单元；以及外围电路，耦合到所述存储单元。所述外围电路被配置为：对所述存储单元中的选择的存储单元启动编程操作；获得所述编程操作期间一个或多个暂停的发生次数；以及基于暂停的所述发生次数确定用于所述编程操作的编程脉冲限制。

Description

存储器件及其编程操作
技术领域
本公开涉及存储器件及其操作方法。
背景技术
闪存是一种可以电擦除和重新编程的低成本、高密度、非易失性固态存储介质。闪存包括NOR闪存和NAND闪存。闪存可以执行各种操作，诸如读取、编程(写入)和擦除，以将每个存储单元的阈值电压更改为期望的电平。对于NAND闪存，擦除操作可以在块级进行，并且编程操作或读取操作可以在页级进行。
发明内容
在一方面，一种存储器件，包括：存储单元；以及外围电路，耦合到所述存储单元。所述外围电路被配置为：对所述存储单元中的选择的存储单元启动编程操作；获得所述编程操作期间一个或多个暂停的发生次数；以及基于暂停的所述发生次数确定用于所述编程操作的编程脉冲限制。
在另一方面，一种系统，包括：存储器件，配置为存储数据；以及存储控制器，耦合到所述存储器。所述存储器件包括：存储单元；以及外围电路，耦合到所述存储单元。所述外围电路被配置为：对所述存储单元中的选择的存储单元发起编程操作；获得所述编程操作期间一个或多个暂停的发生次数；以及基于暂停的所述发生次数确定所述编程操作的编程脉冲限制。所述存储控制器被配置为：向所述外围电路传输编程命令以启动所述编程操作；以及在所述编程命令之后向所述外围电路传输一个或多个暂停命令以在所述编程操作期间引起一个或多个暂停。
在再一方面，提供了一种用于操作存储器件的方法。所述存储器件包括存储单元。对所述存储单元中的选择存储单元启动编程操作。在所述编程操作期间获得一个或多个暂停的发生次数。基于暂停的所述发生次数来确定用于所述编程操作的编程脉冲限制。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开的方面，并且与描述一起还用于解释本公开的原理并使得本领域技术人员能够实现和使用本公开。
图1示出了根据本公开的一些方面的具有存储器件的系统的框图。
图2A示出了根据本公开的一些方面的具有存储器件的存储卡的图。
图2B示出了根据本公开的一些方面的具有存储器件的固态驱动器(SSD)的图。
图3示出了根据本公开的一些方面的包括外围电路的存储器件的示意图。
图4A和4B分别示出了根据本公开的一些方面的包括NAND存储串的存储单元阵列的横截面的侧视图和平面视图。
图5示出了根据本公开的一些方面的包括存储单元阵列和外围电路的存储器件的框图。
图6示出了根据本公开的一些方面的编程操作暂停和恢复的方案。
图7示出了根据本公开的一些方面的响应于编程操作暂停和恢复的增量步进脉冲编程(ISPP)的方案。
图8示出了根据本公开的一些方面的正常ISPP编程操作与具有编程暂停和恢复的ISPP编程操作之间的比较。
图9示出了根据本公开的一些方面的图1中的存储器件的控制逻辑单元和寄存器的详细框图。
图10示出根据本公开的一些方面的获得编程操作期间暂停的发生次数的方案的流程图。
图11示出了根据本公开的一些方面的图1中的存储器件的控制逻辑单元和寄存器的另一详细框图。
图12示出了根据本公开的一些方面的用于操作存储器件的方法的流程图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的配置和布置，但是应当理解，这仅是出于说明的目的。因此，在不脱离本公开的范围的情况下可以使用其他配置和布置。此外，本公开还可以用于各种其他应用。本公开中描述的功能和结构特征可以彼此并且以附图中未具体描绘的方式组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
一般而言，可以至少部分地根据上下文中的用法来理解术语。例如，本文使用的术语“一个或多个”至少部分取决于上下文，可用于描述单数意义上的任何特征、结构或特性，或可用于描述复数意义上的特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”、“一个”或“所述”的术语仍可以被理解为表达单数用法或表达复数用法。此外，术语“基于”可被理解为不一定意图传达一组排他性的因素，而是可能允许存在不一定明确描述的额外因素，这仍然至少部分地取决于上下文。
NAND闪存器件可以在页/字线级执行编程(写入)操作，即同时对耦合到相同选择字线的所有存储单元进行编程。由于每个编程操作需要相对较长的时间(例如，数百微秒(μS))，因为它可能涉及多次通过，每个通过具有多个施加编程脉冲和验证脉冲的周期，因此NAND闪存器件通常支持在对一个页的编程操作期间的中断以暂停正在进行的编程操作并切换到另一个操作(例如，对另一页的读取操作)。一旦另一操作完成，就可以恢复暂停的编程操作以对原始页进行编程。
在暂停时段(例如，在暂停编程操作的时间和恢复编程操作的时间之间)期间，每个选择存储串(例如，NAND存储串)的沟道是浮置的。对选择页进行编程时施加在选择字线上的编程电压的释放，结合选择字线与沟道之间的耦合电容，可能在沟道中引起负耦合电位。结果，空穴可能被负电位吸引并累积在选择存储单元的沟道和电荷俘获层中。在编程暂停时段期间累积的额外空穴可以增大选择存储单元的阈值电压，使得当恢复编程操作时，选择存储单元更容易通过验证，即使选择存储单元可能没有被编程为期望的阈值电压电平。此外，一旦恢复编程操作后，选择存储串的沟道中的负电位消失，则累积的空穴也可以被释放，从而降低阈值电压。结果，由于上述与编程操作中的暂停/恢复相关联的“过度编程”问题，在编程页的后续读取操作期间可能发生更多故障位。
为了解决过度编程问题，对于利用ISPP方案的编程操作(其基于步进电压(即，增量电压)将编程脉冲的电压从起始电压逐渐增大到目标电压)，紧接在编程操作的每次恢复后的编程脉冲(即，第一个恢复的编程脉冲)的增量电压需要从正常编程脉冲的默认增量电压降低。
另一方面，当共享相同字线的其他存储单元仍在被编程时，编程干扰可能对已验证(即，设置为编程禁止状态)存储单元(例如，在NAND存储串中)发生。尤其是，如果特定字线上存在漏电或其他故障，则施加到字线的编程脉冲的数量会不断增大，这会加剧对已验证存储单元的编程干扰，并使其阈值电压分布发生漂移。因此，需要设置上限(最大值)来限制每次编程操作中可以施加到字线的编程脉冲的总数，以避免由于编程干扰而引起的阈值电压漂移。
然而，对于利用ISPP方案的编程操作，由于编程暂停/恢复而降低的增量电压增大了达到目标编程电压所需的编程脉冲的数量。结果，当由于频繁的编程暂停/恢复而导致过早达到编程脉冲限制时，编程操作可能会被迫终止。相反，由于可能的编程暂停/恢复而盲目放宽编程脉冲限制也是不期望的，因为它增大了由于编程干扰而引起的阈值电压漂移的风险。
为解决上述一个或多个问题，本公开提出了一种方案，其基于每次编程操作中编程暂停/恢复的发生次数动态调整编程脉冲限制，这平衡了由于编程干扰而引起的阈值电压漂移的风险和对充分地完成编程操作的需要。通过应用本文公开的动态编程脉冲限制调整方案，对于不是由暂停/恢复中断的正常编程操作，默认编程脉冲限制保持不变，以防止由于编程干扰而引起的阈值电压漂移；并且对于由暂停/恢复中断的编程操作，可以放宽默认编程脉冲限制，以使编程操作正确完成。可以基于各种因素预设默认编程脉冲限制，例如与暂停/恢复无关。在一些实施方式中，默认编程脉冲限制是基于不同的编程操作、不同的页等预设的。另外，在一些实施方式中，还考虑了编程暂停/恢复的发生次数，以动态精细地调整对每个编程操作中的编程脉冲限制的放宽程度。
图1示出了根据本公开的一些方面的具有存储器件的示例性系统100的框图。系统100可以是移动电话、台式电脑、膝上型电脑、平板电脑、车载电脑、游戏机、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、争论现实(AR)设备、或其中具有储存器的任何其他合适的电子设备。如图1所示，系统100可以包括主机108和具有存储控制器106和一个或多个存储器件104的存储系统102。主机108可以是诸如中央处理单元(CPU)的电子设备的处理器，或诸如应用处理器(AP)的片上系统(SoC)。主机108可以被配置为向或从存储器件104发送或接收数据。为了向或从存储器件104发送或接收数据，除了数据之外，主机108还可以向存储器系统102发送指令。
存储器件104可以是本公开中公开的任何存储器件。如下文详细公开的，存储器件104，诸如NAND闪存器件，可以支持通过中断触发的编程操作暂停。存储器件104可包括例如NAND存储串中的存储单元。与本公开的范围一致，存储器件104可以获得编程操作期间一个或多个暂停的发生次数并基于暂停的发生次数确定用于编程操作的编程脉冲限制，以调节正在进行的编程操作中允许的编程脉冲的最大数量。结果，可以平衡由于编程干扰而引起的阈值电压漂移的风险和对充分地完成编程操作的需要，并且可以提高存储器件104的性能。
根据一些实施方式，存储控制器106耦合到存储器件104和主机108并且被配置为控制存储器件104。存储控制器106可以管理存储在存储器件104中的数据并与主机108通信。在一些实施方式中，存储控制器106被设计用于在低占空比环境中操作，例如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器或用于电子设备的其他介质，诸如个人计算机、数码相机、移动电话等。在一些实施方式中，存储控制器106被设计用于高占空比环境SSD或用作用于诸如智能电话、平板电脑、膝上型电脑等的移动设备的数据储存器的嵌入式多媒体卡(eMMC)、以及企业储存器阵列中的操作。存储控制器106可以被配置为控制存储器件104的操作，诸如读取、擦除和编程操作。例如，基于从主机108接收的指令，存储控制器106可以传输各种命令到存储器件104，例如，编程命令、读取命令、擦除命令、等等，以控制存储器件104的操作。与本公开的范围相一致，在一些实施方式中，存储控制器106向存储器件104传输编程命令以启动由存储器件104执行的编程操作。在正在进行的编程操作期间，中断/暂停可以发生，例如，来自主机108，并且存储控制器106可以被配置为向存储器件104传输一个或多个暂停命令以在编程操作期间引起一个或多个暂停。在一些实施方式中，一旦由每个暂停触发的其他操作(例如，读取操作)完成，存储控制器106就可以进一步被配置为向存储器件104传输恢复命令以恢复暂停的编程操作。在一些实施方式中，存储控制器106记录用于每个存储器件104的编程操作期间的暂停的发生次数并将发生次数传输到相应的存储器件104。
存储控制器106还可以被配置为管理关于存储或将要存储在存储器件104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、磨损均衡(wearleveling)、等等。在一些实施方式中，存储控制器106还被配置为处理关于从存储器件104读取或向存储器件104写入的数据的纠错码(ECC)。任何其他合适的功能也可以由存储控制器106执行，例如格式化存储器件104。存储控制器106可以根据特定的通信协议与外部设备(例如，主机108)通信。例如，存储控制器106可以通过各种接口协议中的至少一种与外部设备通信，该接口协议诸如是USB协议、MMC协议、外围组件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。
存储控制器106和一个或多个存储器件104可以集成到各种类型的储存器件中，例如，被包括在相同封装中，诸如通用闪存(UFS)封装或eMMC封装。也就是说，存储系统102可以被实施并封装到不同类型的终端电子产品中。在如图2A所示的一个示例中，存储控制器106和单个存储器件104可以集成到存储卡202中。存储卡202可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡202还可包括被配置为将存储卡202与主机(例如，图1中的主机108)耦合的存储卡连接器204。在如图2B所示的另一示例中，存储控制器106和多个存储器件104可以集成到SSD 206中。SSD 206还可以包括被配置为将SSD 206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD 206的储存容量和/或操作速度大于存储卡202的储存容量和/或操作速度。
图3示出了根据本公开的一些方面的包括外围电路302的示例性存储器件300的示意性电路图。存储器件300可以是图1中的存储器件104的示例。存储器件300可以包括存储单元阵列301和耦合到存储单元阵列301的外围电路302。存储单元阵列301可以是NAND闪存存储单元阵列，其中存储单元306设置在NAND存储串308的阵列中，每个NAND存储串308都在衬底(未示出)上方垂直延伸。在一些实施方式中，每个NAND存储串308包括串联耦合并垂直堆叠的多个存储单元306。每个存储单元306可以保持诸如电压或电荷的连续的模拟值，该值取决于在存储单元306的区域内俘获的电子的数量。每个存储单元306可以是浮栅类型的存储单元(包括浮栅晶体管)或电荷俘获类型的存储单元(包括电荷俘获晶体管)。
在一些实施方式中，每个存储单元306是具有两种可能的存储状态并且因此可以存储一位数据的单级单元(SLC)。例如，第一存储状态“0”可以对应于第一电压范围，而第二存储状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储单元306是能够在四种以上存储状态中存储一位以上的数据的多级单元(MLC)。例如，MLC可以每单元存储两位、每单元存储三位(也称为三级单元(TLC))或每单元存储四位(也称为四级单元(QLC))。每个MLC都可以被编程为采用一系列可能的标称储存值。在一个示例中，如果每个MLC存储两位数据，则可以通过将三个可能的标称储存值之一写入单元来将MLC从擦除状态编程为呈现三个可能的编程电平之一。第四标称储存值可用于擦除状态。
如图3所示，每个NAND存储串308还可以包括在其源极端的源极选择栅极(SSG)晶体管310和在其漏极端的漏极选择栅极(DSG)晶体管312。SSG晶体管310和DSG晶体管312可以被配置为在读取和编程操作期间激活选择NAND存储串308(阵列的列)。在一些实施方式中，相同块304中的NAND存储串308的源极通过相同源极线(SL)314(例如，公共SL)耦合。换句话说，根据一些实施方式，相同块304中的所有NAND存储串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储串308的漏极耦合到相应的位线316，可以经由输出总线(未示出)从该位线316读取或写入数据。在一些实施方式中，通过经由一条或多条DSG线313向相应的DSG晶体管312的栅极施加DSG选择电压或DSG取消选择电压和/或通过经由一条或多条SSG线315向相应的SSG晶体管310的栅极施加SSG选择电压或SSG取消选择电压，每个NAND存储串308被配置为被选择或取消选择。
如图3所示，NAND存储串308可以被组织成多个块304，每个块可以具有公共源极(ACS)线314，例如耦合到ACS。在一些实施方式中，每个块304是用于擦除操作的基本数据单位，即，相同块304上的所有存储单元306同时被擦除。为了擦除选择块304中的存储单元306，耦合到选择块304以及与选择块304在相同平面中的未选择块304的源极线314可用擦除电压(Vers)偏置，该擦除电压是诸如高正电压(例如，20V或更高)。相邻NAND存储串308的存储单元306可以通过字线318耦合，字线318选择存储单元306的哪一行受读取和编程操作影响。在一些实施方式中，每条字线318耦合到存储单元306的页320，其是用于编程和读取操作的基本数据单位。以位计的一页320的大小可与在一个块304中由字线318耦合的NAND存储串308的数量相关。每条字线318可在相应的页320上的每个存储单元306处包括多个控制栅极(栅极电极)、和耦合控制栅极的栅极线。
图4A和4B分别示出了根据本公开的一些方面的包括NAND存储串308的示例性存储单元阵列301的横截面的侧视图和平面视图。如图4A所示，NAND存储串308可垂直延伸穿过衬底402上方的存储堆叠体404。衬底402可包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、或任何其他合适的材料。注意，x、y和z轴包括在图4A中以进一步说明存储器件中组件的空间关系。衬底402包括在x-y平面中横向延伸的两个横向表面：可以在其上形成存储器件的晶片的正面上的顶面；以及与晶片正面相对的背侧上的底面。z轴垂直于x和y轴。如本文所用，一个组件(例如，层或器件)是“在存储器器件的另一组件(例如，层或器件)上”、“在存储器器件的另一组件(例如，层或器件)上方”、还是“在存储器器件的另一组件(例如，层或器件)下方”是当衬底402在z方向上定位在存储器件的最低平面中时，在z方向(正交于x-y平面的垂直方向)上相对于存储器件的衬底402确定的。用于描述空间关系的相同概念适用于整个本公开。
存储堆叠体404可包括交错的栅极导电层406和栅极到栅极电介质层408。存储堆叠体404中的栅极导电层406和栅极到栅极电介质层408的对数可以确定存储单元阵列301中的存储单元306的数量。栅极导电层406可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层406包括金属层，诸如钨层。在一些实施方式中，每个栅极导电层406包括掺杂多晶硅层。每个栅极导电层406可以包括存储单元306的控制栅极、DSG晶体管312的栅极或SSG晶体管310的栅极，并且可以横向延伸为存储堆叠体404上部中的DSG线313、存储堆叠体404下部中的SSG线315、或DSG线313和SSG线315之间的字线318。应当理解，虽然图4A中示出了一条SSG线315和一条DSG线313，但SSG线315的数量和DSG线313的数量(以及分别耦合到SSG线315和DSG线313的SSG晶体管310和DSG晶体管312的数量)在其他示例中可以变化。
如图4A所示，NAND存储串308包括垂直延伸穿过存储堆叠体404的沟道结构412。在一些实施方式中，沟道结构412包括填充有(单种或多种)半导体材料(例如，作为半导体沟道420)和(单种或多种)电介质材料(例如，作为存储膜418)的沟道开口。在一些实施方式中，半导体沟道420包括硅，诸如多晶硅。在一些实现方式中，存储膜418是包括隧穿层426、储存层424(也被称为“电荷俘获层”)以及阻挡层422的复合电介质层。沟道结构412可以具有圆柱形状(例如，柱子形状)。根据一些实施方式，半导体沟道420、隧穿层426、储存层424、阻挡层422以此顺序从柱子的中心朝向外表面径向布置。隧穿层426可以包括氧化硅、氮氧化硅或其任何组合。储存层424可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层422可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质、或其任何组合。在一个示例中，存储膜418可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
如图4A所示，根据一些实施方式，在衬底402中形成阱414(例如，P阱和/或N阱)，并且NAND存储串308的源极与阱414接触。例如，在擦除操作期间，源极线314可以耦合到阱414以将擦除电压施加到阱414，即NAND存储串308的源极。如上所述，在响应于中断在编程操作中释放编程电压期间和之后，空穴可能由于半导体沟道420中耦合的负电位而从阱414(例如，P阱)被吸引并且累积在半导体沟道420和储存层424中。在一些实施方式中，NAND存储串308还包括在NAND存储串308的漏极端的沟道插塞416，例如作为NAND存储串308的漏极的一部分。
如图4B的平面视图所示，存储单元阵列301的NAND存储串308可以通过缝隙结构430(例如，栅极线缝隙(GLS))布置成块304，缝隙结构430在相邻块304之间电分离字线318，使得每个块304在读取、编程和擦除操作中可以是单独控制的。在一个示例中，每一缝隙结构430可沿x方向(例如，字线方向)延伸，且多个块304可沿y方向(例如，位线方向)布置。在一些实施方式中，每个块304可以通过DSG切口432进一步划分为更小的区域(例如，指状部434)，DSG切口432在相邻指状部434之间电分离DSG线313，使得不同指状部434中的DSG线313在读取和编程操作中可以被单独控制。
如图4A的侧视图所示，由于深孔蚀刻工艺，诸如深到达离子蚀刻(DRIE)，NAND存储串308的沟道结构412可包括沿垂直方向的非均匀横向尺寸(例如，直径)。由于沿沟道结构412的垂直方向的非均匀横向尺寸分布，在不同位置(深度)耦合到字线318(栅极导电层406中的一些)的存储单元306可以与不同的沟道横向尺寸(例如，直径)相关联。结果，根据一些实施方式，在不同位置耦合到字线318的存储单元306的编程速度也不同。
返回参考图3，外围电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦合到存储单元阵列301。外围电路302可以包括任何合适的模拟、数字和混合信号电路，用于通过经由位线316、字线318、源极线314、SSG线315和DSG线313向和从每个目标(选择)存储单元306施加和感测电压信号和/或电流信号来促进存储单元阵列301的操作。外围电路302可以包括使用金属氧化物半导体(MOS)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，该外围电路包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压发生器510、控制逻辑单元512、寄存器514、接口516和数据总线518。应当理解，在一些示例中，也可以包括图5中未示出的附加外围电路。
页缓冲器/感测放大器504可以被配置为根据来自控制逻辑单元512的控制信号从和向存储单元阵列301读取和编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储将要被编程到存储单元阵列301的一页320中的一页编程数据(写入数据)。在另一个示例中，页缓冲器/感测放大器504可以执行编程验证操作以确保数据已经被正确地编程到耦合到选择字线318的选择存储单元306中。在又一示例中，页缓冲器/感测放大器504还可感测来自位线316的低功率信号，并在读取操作中将小电压摆幅放大到可识别的逻辑电平，该低功率信号代表存储在存储单元306中的数据位。列解码器/位线驱动器506可以被配置为由控制逻辑单元512控制并且通过施加从电压发生器510产生的位线电压来选择一个或多个NAND存储串308。
行解码器/字线驱动器508可以被配置为由控制逻辑单元512根据控制信号而受到控制，并对存储单元阵列301的块304进行选择/取消选择，以及对块304的字线318进行选择/取消选择。行解码器/字线驱动器508可以进一步被配置为使用从电压发生器510产生的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以选择/取消选择和驱动SSG线315和DSG线313，同样使用从电压发生器510产生的SSG电压和DSG电压。
电压发生器510可以被配置为由控制逻辑单元512控制并且产生要提供给存储单元阵列301的各种字线电压(例如，读取电压、编程电压、通过电压、验证电压)、SSG电压(例如，选择/取消选择电压)、DSG电压(例如，选择/取消选择电压)、位线电压(例如，地电压)和源极线电压(例如，地电压)。
控制逻辑单元512可以耦合到上述每个外围电路并且被配置为控制每个外围电路的操作。寄存器514可以耦合到控制逻辑单元512并且包括用于存储状态信息、命令操作代码(OP代码)和用于控制每个外围电路的操作的命令地址的状态寄存器、命令寄存器和地址寄存器。
在一些实施方式中，控制逻辑单元512可以接收由存储控制器(例如，图1中的存储控制器106)发出的编程命令并且将控制信号发送到各种外围电路，诸如行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510，以启动对耦合到选择字线318的选择存储单元306的编程操作。响应于在正在进行的编程操作期间接收到由存储控制器发出的暂停命令，控制逻辑单元512可以向诸如行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510的各种外围电路发送控制信号，以暂停编程操作并启动由暂停命令触发的另一个操作(例如，读取操作)。在一些实施方式中，寄存器514被配置为存储暂停的编程操作的信息，诸如编程页、编程通过、用以暂停编程操作的编程/验证周期等，这些信息是恢复暂停的编程操作所必需的。在一些实施方式中，控制逻辑单元512被配置为从寄存器514的状态寄存器检查其他操作的状态。根据一些实施方式，响应于其他操作(例如，读取操作)的完成，控制逻辑单元512还被配置为检索存储在寄存器514中的暂停编程操作的信息，并将控制信号发送到诸如行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510的各种外围电路，以基于从寄存器514检索的信息恢复暂停的读取操作。
与本公开的范围一致，在正在进行的编程操作期间，控制逻辑单元512可以获得编程操作期间一个或多个暂停的发生次数，并且然后可以基于暂停的发生次数确定用于编程操作的编程脉冲限制。在一些实施方式中，控制逻辑单元512被配置为跟踪编程操作期间暂停的发生次数，并且寄存器514被配置为存储所跟踪的暂停的发生次数。在一些实施方式中，控制逻辑单元512被配置为从存储控制器(例如，图1中的存储控制器106)接收编程操作期间暂停的发生次数。响应于编程操作中的编程脉冲的数量达到编程脉冲限制，控制逻辑单元512可以向诸如行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510的各种外围电路发送控制信号，以终止编程操作。否则，根据一些实施方式，当耦合到选择字线318的所有选择存储单元306被验证(成功编程)时，编程操作完成。
接口516可耦合到控制逻辑单元512并充当控制缓冲器以将从存储控制器(例如，图1中的存储控制器106)接收的控制命令(例如，编程命令和暂停命令)缓冲和中继到控制逻辑单元512，并将从控制逻辑单元512接收的状态信息(例如，暂停发生的次数)缓冲和中继到存储控制器。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506并且充当数据输入/输出(I/O)接口和数据缓冲器以向和从存储单元阵列301缓冲和中继数据。
图6示出了根据本公开的一些方面的编程操作暂停和恢复的方案。如图6所示，为了对耦合到选择字线的选择存储单元进行编程，在编程操作中依次包括一个或多个编程/验证周期(N-1、N、N+1、...)。在编程操作期间，在任何编程/验证周期中，将编程电压(例如，Vpgm_n-1、Vpgm_n或Vpgm_n+1)施加到选择字线以对耦合到选择字线的选择存储单元进行编程，然后施加验证电压(例如，Vvf_n-1、Vvf_n，或Vvf_n+1)以检查每个编程的存储单元的阈值电压是否达到验证电压(即，验证/成功编程)。如果一个或多个存储单元(验证失败的存储单元)未能通过验证，即它们的阈值电压低于验证电压，则随后以增大的编程电压对验证失败的存储单元施加后续编程/验证周期。
当在编程操作期间发生中断，例如来自主机的执行读取操作的指令时，发出暂停命令以暂停编程操作。如图6所示，当在施加编程电压(Vpgm_n)的同时发出暂停命令时，一旦编程电压完全释放，就暂停编程操作，而在相同编程/验证周期中不施加验证电压(Vvf_n)。然后编程操作进入暂停状态(用虚线表示)，直到中断触发的另一个操作完成。一旦恢复编程操作，则在相同编程/验证周期中的对应的验证电压被施加以完成此扩展的编程/验证周期。根据一些实现方式，暂停状态的持续时间取决于由中断触发的其他操作的持续时间。
在一些实施方式中，按照ISPP方案施加编程电压(例如，Vpgm_n-1、Vpgm_n和Vpgm_n+1)(ISPP方案通常用于诸如NAND闪存器件的存储器件的(单个或多个)操作中)，以实现在工艺和环境变化下的快速编程性能，同时保持严格的编程单元阈值电压分布。ISPP方案可以在步进电压基础上逐步增大字线偏置电压(编程电压)的同时对选择的存储单元多次进行编程。该“步进”的幅度(例如，每个编程脉冲的幅度相对于紧接在前的编程脉冲的幅度的增大)在本文中被称为增量电压(也称为脉冲步进高度)。
如上所述，在暂停时段期间，每个选择存储串(例如，图4A中的NAND存储串308)的沟道是浮置的。对选择页进行编程时施加在选择字线上的编程电压的释放，结合选择字线与沟道之间的耦合电容，可以在沟道中引起负耦合电位。结果，空穴可以被负电位吸引，例如来自P阱(例如，图4A中的阱414)并且累积在选择存储单元的沟道和电荷俘获层中。在编程暂停时段期间累积的额外空穴可以增大选择存储单元的阈值电压，使得当恢复编程操作时，选择存储单元变得更容易通过验证，即使选择存储单元可能没有被编程为所期望的阈值电压电平。此外，一旦恢复编程操作后，选择存储串的沟道中的负电位消失，则累积的空穴也可以被释放，从而降低阈值电压。结果，由于上述与编程操作中的暂停/恢复相关联的“过度编程”问题，在编程页的后续读取操作期间可能发生更多故障位。
图7示出了根据本公开的一些方面的响应于编程操作暂停和恢复的ISPP方案。为了克服与使用ISPP方案的编程操作中的暂停/恢复相关联的过度编程问题，如图7所示，根据一些实施方式，针对紧接在编程操作的每次恢复之后的相应的编程脉冲(例如，Vpgm_n+1)，降低默认增量电压(ISPP)。也就是说，编程脉冲可以分为两种类型：紧接在编程操作的每次恢复之后的恢复的编程(单个或多个)脉冲(例如，Vpgm_n+1)；和未紧接在编程操作的每次恢复之后的其他编程(单个或多个)脉冲(例如，Vpgm_n-1、Vpgm_n和Vpgm_n+2)。类似地，ISPP方案使用的增量电压也可以分为两种类型：用于恢复的编程(单个或多个)脉冲的恢复增量电压(例如，Vpgm_n和Vpgm_n+1之间的电压差)；和用于其他编程(单个或多个)脉冲的默认增量电压(ISPP)。在一些实施方式中，恢复增量电压(ISPP-ΔISPP)比默认增量电压(ISPP)小例如ΔISPP，如图7所示。即，通过降低每次暂停前和后的编程电压之间的增量电压，可以补偿由于编程操作中的暂停而引起的不期望的阈值电压增大。
图8示出了根据本公开的一些方面的正常ISPP编程操作与具有编程暂停和恢复的ISPP编程操作之间的比较。根据一些实施方式，在没有任何编程暂停的正常ISPP编程操作中(如图8左侧所示)，编程脉冲的电压以两个相邻的编程脉冲之间的默认增量电压(ISPP)从起始编程电压(Vpgm_start)逐渐增大到目标编程电压(Vpgm_target)。根据一些实施方式，在达到目标电压后，若仍有至少一个未被验证(即未通过验证)的选择的存储单元(验证失败的存储单元)，则以目标电压不断施加编程(单个或多个)脉冲。另一方面，预设编程脉冲限制(Max Prog Pulse)可以限制正在进行的编程操作中的编程脉冲的总数，以管理由于编程干扰而引起的阈值电压漂移的风险，如上文详细描述的。例如，对于起始电压为10V，目标电压为20V，且默认增量电压为1V的ISPP方案，正常的编程操作可能需要11个编程脉冲(包括10V和20V的编程脉冲)达到目标电压。如果默认编程脉冲限制设置为20，则本示例中的正常编程操作在终止之前仍可能有多达9个20V的编程电压。
相反，由具有编程操作暂停和恢复的ISPP编程操作使用的恢复增量电压可能导致使用更多的编程脉冲来达到相同的目标编程电压，因为恢复增量电压小于默认增量电压。根据一些实施方式，额外编程脉冲的数量与编程操作中暂停发生的次数相关联。例如，在编程操作中发生的编程暂停和恢复越多，可能需要越多的编程脉冲来达到相同的目标编程电压。达到编程目标电压所需的编程脉冲的增大的数量可以使相同默认编程脉冲限制更容易达到，从而减少在该限制下允许的目标编程电压下的编程脉冲的数量量。结果，在相同的默认编程脉冲限制下，编程操作过早终止(没有足够的机会尝试对所有选择的单元进行编程)的机会可能增大。
以编程操作中的极端情况为例，其中编程操作暂停和恢复(S/R)发生在每个编程脉冲之后(如图8右侧所示)，恢复增量电压(ISPP–ΔISPP)实质上取代了用于每个编程脉冲的默认增量电压。例如，对于起始电压为10V，目标电压为20V，每个编程脉冲的恢复增量电压为0.5V，的相同ISPP方案，可能需要21个编程脉冲(包括10V和20V的编程脉冲)来达到相同的目标电压。如果默认编程脉冲限制仍然设置为20，则本示例中的编程操作甚至可以在达到目标编程电压之前终止。另一方面，如果放宽默认编程脉冲限制(例如增大到25个)以适应具有编程暂停和恢复的编程操作，那么放宽的编程脉冲限制可能不适合正常的编程操作，并且由于正常编程操作中的编程干扰而引起的阈值电压漂移的风险可能会增大。
与本公开的范围一致，代替对所有编程操作使用相同的默认编程脉冲限制，可以根据暂停发生的次数针对不同的编程操作动态调整编程脉冲限制，从而平衡由于编程干扰而引起的阈值电压漂移的风险和对充分完成编程操作的需要。下面详细描述适应编程暂停和恢复的动态编程脉冲限制调整的各种方案。各种方案可以由以上关于图3、4A、4B和5描述的存储器件300来实现。
如图3、4A和5所示，外围电路302的控制逻辑单元512可以被配置为启动对NAND存储串308的选择存储单元306的编程操作。在一些实施方式中，控制逻辑单元512通过接口516从存储控制器(例如，存储控制器106)接收编程命令，并且作为响应，至少向行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510发送控制信号以启动对耦合到选择字线318的选择存储单元306的编程操作。取决于要编程的状态的数量(即，每个存储单元306中的位数，例如SLC、MLC、TLC、QLC等)，可以执行一个或多个编程通过。如图7所示，在每个编程通过中，一个或多个编程/验证周期(例如，N-1、N、N+1、N+2、...)可以依次包括在编程操作中。在编程操作期间，在任何编程/验证周期中，通过字线驱动器508施加编程电压(即，包括一个或多个编程脉冲，例如，Vpgm_n-1、Vpgm_n、Vpgm_n+1和Vpgm_n+2，的电压脉冲信号)到选择字线318来对耦合到选择字线318的选择存储单元306进行编程。
回到图3、4A和5，外围电路302的控制逻辑单元512还可以被配置为在一些编程操作期间(不是在所有编程操作中，该编程操作是诸如没有暂停的正常编程操作)从例如存储控制器(例如，图1中的存储控制器106)接收一个或多个暂停命令。根据一些实施方式，当中断发生时，由存储控制器发出暂停命令。中断可以是主机(例如，图1中的主机108)的需要中断由存储器件300执行的正在进行的编程操作，以便能够以及时的方式处理事件，的任何请求。例如，可能需要正好在当前执行的编程操作完成之前对存储单元阵列301的页320执行读取操作。应当理解，任何合适的中断事件都可以触发存储控制器向外围电路302的控制逻辑单元512传输暂停命令，以暂停正在进行的编程操作，以便首先执行另一操作，例如读取操作。在一些实施方式中，在选择字线318上施加编程脉冲时，中断发生。还应当理解，中断(和暂停命令的接收)可以发生在任何编程/验证周期(包括第一个周期、最后一个周期或任何中间周期)或单个编程/验证周期中。还应理解，中断事件的数量和产生的暂停命令可以在不同的编程操作期间变化，例如从0(即，正常编程操作)到与编程脉冲相同的数量(例如，在图8中)。
响应于接收到暂停命令，外围电路302可以被配置为暂停正在进行的编程操作。在一些实施方式中，控制逻辑单元512被配置为将暂停的编程操作的信息存储到寄存器514中，暂停的编程操作的信息是诸如编程页、编程通过和用以暂停编程操作的编程/验证周期等，这些信息是恢复暂停的编程操作所必需的。控制逻辑单元512然后可以向其他外围电路302发送控制信号以执行由接收到的中断命令触发的其他操作，例如到行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510以对存储单元阵列301的另一页320执行读取操作。然后存储器件300的对应的编程页可以进入编程暂停状态。响应于由中断触发的其他操作的完成，外围电路302可以被配置为恢复暂停的编程操作。在一些实施方式中，根据一些实施方式，控制逻辑单元512还被配置为检索存储在寄存器514中的暂停的编程操作的信息，并基于来自寄存器514的检索的信息，至少向行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510发送控制信号以恢复暂停的编程操作。
在一些实施方式中，ISPP方案被应用于编程操作，使得行解码器/字线驱动器508施加一个或多个具有增量电压的编程脉冲到选择字线318。取决于在编程操作期间是否发生编程暂停，相邻编程脉冲之间的增量电压可以包括：仅默认增量电压(ISPP)(未示出)；或默认增量电压(例如，图7中的Vpgm_n和Vpgm_n-1之间以及Vpgm_n+2和Vpgm_n+1之间)和小于默认增量电压的恢复增量电压(ISPP-ΔISPP，例如，图7中的Vpgm_n+1和Vpgm_n之间)。
如图3、4A和5所示，外围电路302的控制逻辑单元512可以进一步被配置为获得编程操作期间一个或多个暂停的发生次数(这里也称为暂停发生的次数或暂停发生次数)。根据本公开的一些方面，如图9所示，控制逻辑单元512结合存储器件300内的寄存器514跟踪每个编程操作中的暂停发生的次数。如图9所示，控制逻辑单元512可以包括暂停/恢复控制单元900、最大脉冲计数单元902和编程控制单元。这里描述的控制逻辑单元512的每个单元可以是：在处理器上运行的软件模块和/或固件模块，诸如作为控制逻辑单元512的一部分的微控制器单元(MCU)；或者是有限状态机(FSM)的硬件模块，诸如集成电路(IC，例如专用IC(ASIC)、现场可编程门阵列(FPGA)等)；或软件模块、固件模块和硬件模块的组合。寄存器514可以包括两个状态寄存器——编程暂停跟踪(PST)寄存器906和最大脉冲寄存器908。
在一些实施方式中，暂停/恢复控制单元900被配置为在一些编程操作中从存储控制器106接收一个或多个暂停命令(CMD)。由于每个暂停命令可导致编程暂停和恢复的相应发生，所以控制逻辑单元512的暂停/恢复控制单元900可跟踪暂停发生的次数并将该次数存储到PST寄存器906中。如图10所示，在编程操作在操作1002开始之后，暂停/恢复控制单元900可以首先在操作1004检查编程操作是否将完成(例如，当所有选择的存储单元306都通过验证时)。如果答案是“否”(编程操作现在将不会完成)，则暂停/恢复控制单元900可以进行到操作1006以检查编程暂停是否发生(例如，当接收到暂停命令时)。如果答案是“是”(编程暂停发生)，则在操作1008，暂停/恢复控制单元900可以更新存储在PST寄存器906中的跟踪的暂停发生的次数(例如，通过向PST加1)。如果答案是“否”(没有编程暂停发生)或者在更新暂停发生的次数之后，暂停/恢复控制单元900可以返回到操作1004以检查编程操作现在是否将完成。如果答案为“是”(编程操作现在将完成)，则编程操作在操作1010结束，并且存储在PST寄存器906中的暂停发生的次数可以返回到0用于下一个编程操作。应当理解，在没有任何暂停的正常编程操作中，存储在PST寄存器906中的暂停发生的次数可以保持为0。如果答案仍然是“否”(编程操作现在将仍不会完成)，则暂停/恢复控制单元900可以重复如上所述的操作1006。也就是说，只要当前的编程操作还没有完成，暂停/恢复控制单元900就可以不断跟踪暂停发生的次数并更新PST寄存器906中的次数。
根据本公开的一些方面，如图11所示，控制逻辑单元512不结合存储器件300内的寄存器514跟踪每个编程操作中的暂停发生的次数，而是从存储控制器106接收暂停发生的次数。如图11所示，类似于图9，控制逻辑单元512还可包括暂停/恢复控制单元900、最大脉冲计数单元902和编程控制单元904。寄存器514仍可包括最大脉冲寄存器908，但不包括PST寄存器906(如图9所示)。
在一些实施方式中，除了一个或多个暂停命令(CMD)之外，暂停/恢复控制单元900还在一些编程操作中从存储控制器106接收暂停发生的次数(PST)。即，存储控制器106可以记录暂停发生的次数(例如，基于当前编程操作中发送到每个存储器件300的控制逻辑单元512的暂停命令的数量)，并将暂停发生的次数传输到暂停/恢复控制单元900。在一些实施方式中，暂停发生的次数与每个暂停命令的传输一起被传输。即，每当接收到新的暂停命令时，暂停/恢复控制单元900从存储控制器106接收的暂停发生的次数被更新。应当理解，无论是在内部(例如，在存储器件300内)还是在外部(例如，通过存储控制器106)跟踪暂停发生的次数，都可以随着编程暂停的次数的增加，在每个编程操作期间动态更新暂停发生的次数。
如图3、4A和5所示，外围电路302的控制逻辑单元512可以被进一步配置为基于暂停的发生次数确定正在进行的编程操作的编程脉冲限制。在一些实施方式中，控制逻辑单元512被配置为基于默认编程脉冲限制、权重和暂停的发生次数来计算编程脉冲限制。控制逻辑单元512的最大脉冲计数单元902可以被配置为从如图9所示的PST寄存器906检索暂停发生的次数(PST)，或者直接通过如图10所示的暂停/恢复控制单元900从存储控制器106接收暂停发生的次数(PST)。尽管如此，最大脉冲计数单元902可以被配置为基于获得的暂停发生的次数(PST)、权重(w，又名，因子)、和默认编程脉冲限制(program_max_pulse_count_def)来计算编程脉冲限制(program_max_pulse_count)。
在一些实施方式中，最大脉冲计数单元902将编程操作的编程脉冲限制放宽(例如，增大)一定程度，该一定程度与相同编程操作中的暂停发生的次数相关。例如，暂停发生的次数越多，则最大脉冲计数单元902可以计算的放宽程度越大。在一个示例中，对编程脉冲限制的放宽程度与暂停发生的次数成比例。在一些实施方式中，可以预先设置(即预设)权重来限定暂停发生的次数与放宽程度之间的线性比例关系。例如，最大脉冲计数单元902可以基于权重和暂停的发生次数计算暂停的加权次数，其表示放宽程度。最大脉冲计数单元902然后可以基于暂停的加权发生次数例如根据以下等式1来调整默认编程脉冲限制：
program_max_pulse_count＝program_max_pulse_count_def+w×PST (1)。
可以基于各种因素或其任何组合来设置权重(w)。在一些实施方式中，基于恢复增量电压和默认增量电压之间的差(例如，图7和8中的ΔISPP)来设置权重。如上面关于图7和8所描述的，恢复和默认增量电压之间的差越大，可能需要越大数量的编程脉冲来达到相同的目标编程电压。因此，恢复和默认增量电压之间的差越大，则可以对编程脉冲限制放宽更多的权重就越大。在一些实施方式中，基于字线318中的选择字线318的位置来设置权重。如以上关于图4A所描述的，由于NAND存储串308的沟道结构412沿垂直方向的不均匀横向尺寸(例如，直径)，选择字线318的位置可能影响耦合到选择字线318的存储单元306的编程速度。在一个示例中，由于耦合到具有较慢编程速度的存储单元306的选择字线318可以更容易地达到编程脉冲限制，因此可以将对应的权重设置得更大以将编程脉冲限制放宽得更多。在一些实施方式中，权重是基于默认编程脉冲限制设置的。在一些情况下，在设置默认编程脉冲限制时可能已经保留了相对较大的余量，使得可以将对应的权重设置为相对较小，因为编程脉冲限制已经通过默认编程脉冲限制放宽。
应当理解，在一些示例中，可以基于任何其他合适的因子或其组合来设置权重。还应当理解，在一些示例中，可以应用放宽程度和暂停发生的次数之间的非线性关系来计算放宽程度并调整默认编程脉冲限制。还应当理解，在一些示例中，为了调整，放宽程度可以不直接添加到默认编程脉冲限制，而是可以用作线性调整默认编程脉冲限制的权重或以非线性方式调整默认编程脉冲限制的因子。然而，所获得的暂停发生的次数可用于调整默认编程脉冲限制，以用任何合适的方式动态地确定用于每个编程操作的编程脉冲限制。应当理解，由于暂停发生的次数可以随着编程暂停的次数的增加而在每个编程操作期间动态更新，因此在编程操作期间，编程脉冲限制可以随着编程暂停的次数的增加而动态更新。另一方面，对于没有任何编程暂停的正常编程操作，编程脉冲限制可以保持默认的编程脉冲限制，使得对于正常操作不会增大由于编程干扰而引起的阈值电压漂移的风险。
如图9和11所示，最大脉冲计数单元902可以被配置为将计算的编程脉冲限制存储到最大脉冲寄存器908中并且在编程暂停的次数改变时动态更新编程脉冲限制。
如图3、4A和5所示，外围电路302的控制逻辑单元512还可以被配置为响应于编程操作中的编程脉冲的数量达到编程脉冲限制，终止编程操作。如图9和11所示，在一些实施方式中，控制逻辑单元512的编程控制单元904被配置为监视在当前编程操作中已经由行解码器/字线驱动器508施加到选择字线318的编程脉冲的数量，并且将该数量与最大脉冲寄存器908中存储的编程脉冲限制进行比较。根据一些实施方式，响应于编程脉冲的数量达到最近更新的编程脉冲限制，编程控制单元904被配置为指示诸如行解码器/字线驱动器508的外围电路302终止正在进行的编程操作，即使编程操作尚未完成(例如，并非所有选择存储单元306都已被成功编程)。相反，响应于编程脉冲的数量还没有达到最近更新的编程脉冲限制，编程控制单元904可以不指示外围电路302终止正在进行的编程操作。由于编程脉冲限制是基于当前编程操作中的编程暂停的次数动态更新的，因此也可以动态调整归因于编程脉冲限制的正在进行的编程操作的终止，以适应正在进行的编程操作中发生的编程暂停的频率。
图12示出了根据本公开的一些方面的用于操作存储器件的方法1200的流程图。存储器件可以是本文公开的任何合适的存储器件，诸如存储器件300。方法1200可以由外围电路302实现，外围电路302诸如是控制逻辑单元512、寄存器514和行解码器/字线驱动器508。应当理解，方法1200中示出的操作可能不是详尽的，并且可以在任何所示的操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图12所示不同的顺序执行。
参考图12，方法1200开始于操作1202，其中接收编程命令。例如，控制逻辑单元512可以通过接口516从存储控制器106接收对存储单元阵列301的选择页320中的选择存储单元306(例如，在NAND存储串308中)的编程操作。
方法1200进行到操作1204，如图12所示，其中响应于接收到编程命令而启动编程操作。例如，控制逻辑单元512可以至少向行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510发送控制信号以启动对耦合到选择字线318的选择存储单元306的编程操作。在一些实施方式中，字线驱动器508施加具有增量电压的一系列编程脉冲(例如，根据ISPP方案)到选择字线318以对选择存储单元306进行编程。
在一些实施方式中，在编程操作期间发生一个或多个暂停以临时暂停编程操作。根据一些实施方式，为了引起每个暂停，在编程操作期间接收相应的暂停命令。在一些实施方式中，在对选择字线施加编程脉冲时接收暂停命令。例如，在正在进行的编程操作期间，控制逻辑单元512可以从存储控制器106接收暂停命令。暂停命令可以在中断发生时由存储控制器106发出。中断可以是主机108的需要暂停正在进行的编程操作，以便能够以及时的方式处理事件，的任何请求。
在一些实施方式中，响应于由暂停命令触发的另一操作的完成，恢复编程操作。例如，响应于其他操作的完成，控制逻辑单元512可以检索存储在寄存器514中的暂停的编程操作的信息，并将控制信号发送到行解码器/字线驱动器508、列解码器/位线驱动器506、以及电压发生器510以基于来自寄存器514的检索到的信息来恢复暂停的编程操作。在一个示例中，行解码器/字线驱动器508可以在以恢复增量电压恢复编程操作之后立即施加编程脉冲。在一些实施方式中，编程脉冲的恢复增量电压可以小于编程脉冲的默认增量电压以解决由编程暂停和恢复引起的过度编程问题。
方法1200进行到操作1206，如图12所示，其中获得了编程操作期间一个或多个暂停的发生次数。例如，控制逻辑单元512可以获得编程操作期间暂停发生的次数。在一些实施方式中，在编程操作期间跟踪暂停的发生次数，并且存储跟踪的暂停的发生次数。例如，控制逻辑单元512可以在编程操作期间跟踪暂停发生的次数，并且寄存器514(例如，PST寄存器906)可以存储跟踪的暂停发生的次数。在一些实施方式中，接收编程操作期间暂停的发生次数。例如，存储控制器106可以在编程操作期间记录暂停发生的次数(例如，与存储控制器106发送的暂停命令相同的数量)并且将暂停发生的次数传输到控制逻辑单元512。
方法1200进行到操作1208，如图14所示，其中基于暂停的发生次数确定用于编程操作的编程脉冲限制。例如，控制逻辑单元512可以确定编程脉冲限制(例如，上限/最大值)。在一些实施方式中，基于默认编程脉冲限制、权重和暂停的发生次数来计算编程脉冲限制。在一些实施方式中，基于权重和暂停的发生次数来计算暂停的加权发生次数，并且基于暂停的加权发生次数来调整默认编程脉冲限制。例如，控制逻辑单元512可以基于默认编程脉冲限制、权重和暂停的发生次数来计算编程脉冲限制。在一个示例中，控制逻辑单元512可以基于权重和暂停的发生次数计来算暂停的加权次数，并且可以基于暂停的加权发生次数来调整默认编程脉冲限制。可以基于各种因素来设置权重，该因素诸如是恢复增量电压和默认增量电压之间的差、字线中的选择字线的位置、和/或默认编程脉冲限制。
方法1200进行到操作1210，如图12所示，其中响应于编程操作中的编程脉冲的数量达到编程脉冲限制而终止编程操作。例如，响应于编程操作中的编程脉冲的数量达到编程脉冲限制，控制逻辑单元512可以向行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510发送控制信号以在编程操作完成(即，所有选择的存储单元306都被成功编程/通过验证)之前终止编程操作。应当理解，在一些示例中，即使在编程操作期间有一个或多个暂停，也可以在编程操作中的编程脉冲的数量达到编程脉冲限制之前完成编程操作。还应理解，在一些示例中，可以完成编程操作，而没有任何暂停。还应当理解，在一些示例中，即使没有任何暂停，响应于编程操作中的编程脉冲的数量达到编程脉冲限制，编程操作也可以在编程操作完成之前终止。
根据本公开的一方面，一种存储器件，包括：存储单元；以及外围电路，耦合到所述存储单元。所述外围电路被配置为：对所述存储单元中的选择的存储单元启动编程操作；获得所述编程操作期间一个或多个暂停的发生次数；以及基于暂停的所述发生次数确定用于所述编程操作的编程脉冲限制。
在一些实施方式中，所述外围电路还被配置为：响应于所述编程操作中的编程脉冲的数量达到所述编程脉冲限制，终止所述编程操作。
在一些实施方式中，为了确定所述编程脉冲限制，所述外围电路包括控制逻辑单元，所述控制逻辑单元被配置为基于默认编程脉冲限制、权重和暂停的所述发生次数来计算所述编程脉冲限制。
在一些实施方式中，为了计算所述编程脉冲限制，所述控制逻辑单元被配置为：基于所述权重和暂停的所述发生次数来计算暂停的加权次数；以及基于暂停的所述加权发生次数来调整所述默认编程脉冲限制。
在一些实施方式中，所述存储器件还包括将所述外围电路耦合到所述存储单元的字线。在一些实施方式中，所述外围电路包括字线驱动器，所述字线驱动器耦合到所述字线中的耦合到所述选择的存储单元的选择字线，并且所述字线驱动器被配置为将具有增量电压的编程脉冲施加到所述选择字线。在一些实施方式中，紧接在所述编程操作的恢复后的所述编程脉冲的恢复增量电压小于所述编程脉冲的默认增量电压。
在一些实施方式中，基于所述恢复增量电压和所述默认增量电压之间的差来设置所述权重。
在一些实施方式中，基于所述字线中的所述选择字线的位置来设置所述权重。
在一些实施方式中，基于所述默认编程脉冲限制来设置所述权重。
在一些实施方式中，为了获得暂停的所述发生次数，所述外围电路包括：控制逻辑单元，被配置为在所述编程操作期间跟踪暂停的所述发生次数；以及寄存器，耦合到所述控制逻辑单元并被配置为存储所跟踪的暂停的发生次数。
在一些实施方式中，为了获得暂停的所述发生次数，所述外围电路包括控制逻辑单元，所述控制逻辑单元被配置为从存储控制器接收所述编程操作期间暂停的所述发生次数。
在一些实施方式中，所述存储单元在NAND存储串中。
根据本公开的另一方面，一种系统，包括：存储器件，配置为存储数据；以及存储控制器，耦合到所述存储器。所述存储器件包括：存储单元；以及外围电路，耦合到所述存储单元。所述外围电路被配置为：对所述存储单元中的选择的存储单元发起编程操作；获得所述编程操作期间一个或多个暂停的发生次数；以及基于暂停的所述发生次数确定所述编程操作的编程脉冲限制。所述存储控制器被配置为：向所述外围电路传输编程命令以启动所述编程操作；以及在所述编程命令之后向所述外围电路传输一个或多个暂停命令以在所述编程操作期间引起所述一个或多个暂停。
在一些实施方式中，所述系统包括SSD或存储卡。
在一些实施方式中，所述存储控制器还被配置为将所述编程操作期间暂停的所述发生次数传输到所述外围电路。
在一些实施方式中，所述存储器件包括3D NAND存储器件，并且所述存储单元在NAND存储串中。
根据本公开的再一方面，提供了一种用于操作存储器件的方法。所述存储器件包括存储单元。对所述存储单元中的选择存储单元启动编程操作。在所述编程操作期间获得一个或多个暂停的发生次数。基于暂停的所述发生次数来确定用于所述编程操作的编程脉冲限制。
在一些实施方式中，响应于所述编程操作中的编程脉冲的数量达到所述编程脉冲限制，终止所述编程操作。
在一些实施方式中，为了确定所述编程脉冲限制，基于默认编程脉冲限制、权重和暂停的所述发生次数来计算所述编程脉冲限制。
在一些实施方式中，为了计算所述编程脉冲限制，基于所述权重和暂停的所述发生次数来计算暂停的加权发生次数，并且基于暂停的所述加权发生次数来调整所述默认编程脉冲限制。
在一些实施方式中，所述存储器件还包括耦合到所述选择存储单元的选择字线；并且将具有增量电压的编程脉冲施加到所述选择字线。在一些实施方式中，紧接在在所述编程操作的恢复之后的所述编程脉冲的恢复增量电压小于所述编程脉冲的默认增量电压。
在一些实施方式中，基于所述恢复增量电压和所述默认增量电压之间的差来设置所述权重。
在一些实施方式中，基于字线中的所述选择字线的位置来设置所述权重。
在一些实施方式中，基于所述默认编程脉冲限制来设置所述权重。
在一些实施方式中，释放所述选择字线上的所述编程电压，并且在释放所述选择字线上的所述编程电压的同时在SSG线上施加SSG电压。
在一些实施方式中，为了获得暂停的所述发生次数，在所述编程操作期间跟踪暂停的所述发生次数，以及存储所跟踪的暂停的发生次数。
在一些实施方式中，为了获得暂停的所述发生次数，接收所述编程操作期间暂停的所述发生次数。
具体实施方式的前述描述可以容易地修改和/或适用于各种应用。因此，基于本文呈现的教导和指导，意图这样的适应和修改在所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应受任何上述示例性实施方式的限制，而应仅根据所附权利要求及其等同物来定义。

Claims (25)

1.一种存储器件，包括：
存储单元；以及
外围电路，耦合到所述存储单元并被配置为：
对所述存储单元中的选择的存储单元启动编程操作；
获得所述编程操作期间一个或多个暂停的发生次数；以及
基于暂停的所述发生次数确定用于所述编程操作的编程脉冲限制。
2.如权利要求1所述的存储器件，其中，所述外围电路还被配置为：响应于所述编程操作中的编程脉冲的数量达到所述编程脉冲限制，终止所述编程操作。
3.如权利要求1或2所述的存储器件，其中，为了确定所述编程脉冲限制，所述外围电路包括控制逻辑单元，所述控制逻辑单元被配置为基于默认编程脉冲限制、权重和暂停的所述发生次数来计算所述编程脉冲限制。
4.如权利要求3所述的存储器件，其中，为了计算所述编程脉冲限制，所述控制逻辑单元被配置为：
基于所述权重和暂停的所述发生次数来计算暂停的加权次数；以及
基于暂停的所述加权发生次数来调整所述默认编程脉冲限制。
5.如权利要求3或4所述的存储器件，还包括将所述外围电路耦合到所述存储单元的字线，其中
所述外围电路包括字线驱动器，所述字线驱动器耦合到所述字线中的耦合到所述选择的存储单元的选择字线；
所述字线驱动器被配置为将具有增量电压的编程脉冲施加到所述选择字线；以及
紧接在所述编程操作的恢复后的所述编程脉冲的恢复增量电压小于所述编程脉冲的默认增量电压。
6.如权利要求5所述的存储器件，其中，基于所述恢复增量电压和所述默认增量电压之间的差来设置所述权重。
7.如权利要求5或6所述的存储器件，其中，基于所述字线中的所述选择字线的位置来设置所述权重。
8.如权利要求3-7中的任一项所述的存储器件，其中，基于所述默认编程脉冲限制来设置所述权重。
9.如权利要求1-8中的任一项所述的存储器件，其中，为了获得暂停的所述发生次数，所述外围电路包括：
控制逻辑单元，被配置为跟踪所述编程操作期间暂停的所述发生次数；以及
寄存器，耦合到所述控制逻辑单元并被配置为存储所跟踪的暂停的发生次数。
10.如权利要求1-9中的任一项所述的存储器件，其中，为了获得暂停的所述发生次数，所述外围电路包括控制逻辑单元，所述控制逻辑单元被配置为从存储控制器接收所述编程操作期间暂停的所述发生次数。
11.如权利要求1-10中的任一项所述的存储器件，其中，所述存储单元在NAND存储串中。
12.一种系统，包括：
存储器件，配置为存储数据并包括：
存储单元；以及
外围电路，耦合到所述存储单元并被配置为：
对所述存储单元中的选择的存储单元发起编程操作；
获得所述编程操作期间一个或多个暂停的发生次数；以及
基于暂停的所述发生次数确定所述编程操作的编程脉冲限制；以及
存储控制器，耦合到所述存储器件并被配置为：
向所述外围电路传输编程命令以启动所述编程操作；以及
在所述编程命令之后向所述外围电路传输一个或多个暂停命令以在所述编程操作期间引起所述一个或多个暂停。
13.如权利要求12所述的系统，其中，所述系统包括固态驱动器(SSD)或存储卡。
14.如权利要求12或13所述的系统，其中，所述存储控制器还被配置为将所述编程操作期间暂停的所述发生次数传输到所述外围电路。
15.如权利要求12-14中的任一项所述的系统，其中，所述存储器件包括三维(3D)NAND存储器件，并且所述存储单元在NAND存储串中。
16.一种用于操作包括存储单元的存储器件的方法，所述方法包括：
对所述存储单元中的选择的存储单元启动编程操作；
获得所述编程操作期间一个或多个暂停的发生次数；以及
基于暂停的所述发生次数来确定用于所述编程操作的编程脉冲限制。
17.如权利要求16所述的方法，还包括：响应于所述编程操作中的编程脉冲的数量达到所述编程脉冲限制，终止所述编程操作。
18.如权利要求16或17所述的方法，其中，确定所述编程脉冲限制包括基于默认编程脉冲限制、权重和暂停的所述发生次数来计算所述编程脉冲限制。
19.如权利要求18所述的方法，其中，计算所述编程脉冲限制包括：
基于所述权重和暂停的所述发生次数来计算暂停的加权发生次数；以及
基于暂停的所述加权发生次数来调整所述默认编程脉冲限制。
20.如权利要求18或19所述的方法，其中，
所述存储器件还包括耦合到所述选择的存储单元的选择字线；并且
所述方法还包括将具有增量电压的编程脉冲施加到所述选择字线，紧接在在所述编程操作的恢复之后的所述编程脉冲的恢复增量电压小于所述编程脉冲的默认增量电压。
21.如权利要求20所述的方法，其中，基于所述恢复增量电压和所述默认增量电压之间的差来设置所述权重。
22.如权利要求20或21所述的方法，其中，基于字线中的所述选择字线的位置来设置所述权重。
23.如权利要求18-22中的任一项所述的方法，其中，基于所述默认编程脉冲限制来设置所述权重。
24.如权利要求16-23中的任一项所述的方法，其中，获得暂停的所述发生次数包括：
跟踪所述编程操作期间暂停的所述发生次数；以及
存储所跟踪的暂停的发生次数。
25.如权利要求16-23中的任一项所述的方法，其中，获得暂停的所述发生次数包括接收所述编程操作期间暂停的所述发生次数。
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