CN118072791A - 存储器装置及其操作方法、存储器系统 - Google Patents

Abstract

本公开实施例提供了一种存储器装置及其操作方法、存储器系统，方法包括：在存储器装置选定的字线上依次施加多个读取电压，获取多个读取结果；获取与多个所述读取结果一一对应的多个第一累积读取掩码；第一累积读取掩码是通过对读取结果之前获取的所有读取结果进行或运算得到；对每一第一累积读取掩码和对应的读取结果进行至少一次逻辑运算，得到每次施加读取电压后的运算结果；多个读取电压对应的多个运算结果使得阈值电压小于读取电压的存储单元均仅进行一次计数统计。

Description

存储器装置及其操作方法、存储器系统

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种存储器装置及其操作方法、存储器系统。

背景技术

存储器装置是现代信息技术中用于保存信息的记忆设备。作为一种典型的非易失性半导体存储器，NAND(Not-And，与非型)型存储器由于具有较高的存储密度、可控的生产成本、合适的编擦速度及保持特性，已经成为存储市场中的主流产品。

然而，随着对存储器装置要求的不断提高，存储器装置在执行读取操作时还存在诸多问题。

发明内容

基于此，本公开实施例提出一种存储器装置及其操作方法、存储器系统。

一方面，本公开实施例提供一种存储器装置的操作方法，所述方法包括：

在所述存储器装置选定的字线上依次施加多个读取电压，并获取多个读取结果；获取与多个所述读取结果一一对应的多个第一累积读取掩码；其中，所述第一累积读取掩码是通过对所述读取结果之前获取的所有读取结果进行或运算得到的；以及

对每一所述第一累积读取掩码和对应的所述读取结果进行至少一次逻辑运算，得到每次施加读取电压后的运算结果；所述多个读取电压对应的多个运算结果使得阈值电压小于或等于所述读取电压的所述存储单元均仅进行一次计数统计。

上述方案中，所述在所述存储器装置选定的字线上依次施加多个读取电压，并获取多个读取结果，包括：

在所述存储器装置选定的字线上依次施加电压值逐渐增大的多个读取电压，并在每次施加所述读取电压后，获取与读取电压对应的读取结果；所述读取结果用于表征在施加读取电压后所述选定的字线所耦接的多个存储单元的阈值电压大于或小于施加的读取电压。

上述方案中，所述对每一所述第一累积读取掩码和对应的所述读取结果进行至少一次逻辑运算，得到每次施加读取电压后的运算结果，包括：

获取与多个所述第一累积读取掩码一一对应的多个第二累积读取掩码；其中，所述第二累积读取掩码是通过对所述第一累积读取掩码和所述读取结果进行或运算得到的；

对所述第一累积读取掩码和所述第二累积读取掩码进行异或运算，得到每次施加读取电压后的运算结果。

上述方案中，得到所述多个读取电压对应所述运算结果的方法，包括：

接收到开始指令；

响应于所述开始指令，获取初始读取结果，将初始的读取结果分别存储在第一中间变量中和锁存器中；

接收到中间指令集；所述中间指令集包括m个中间指令；

响应于第i个中间指令，获取第i次读取结果，将所述第i次读取结果与所述第一中间变量中存储的第i次第一累积读取掩码进行或运算得到第i次第二累积读取掩码，将所述第i次第二累积读取掩码存储在第二中间变量中；将第i次第一累积读取掩码与第i次第二累积读取掩码进行异或运算得到第i次运算结果，将所述第i次运算结果存储在所述锁存器中；将所述第i次第一累积读取掩码与第i次读取结果的或运算结果作为第i+1次第一累积读取掩码存储在第一中间变量中；所述i、m均为正整数，且m≥1，m≥i≥1；

接收到结束指令；

响应于所述结束指令，将所述锁存器中存储的每一次的运算结果进行输出。

上述方案中，所述对每一所述第一累积读取掩码和所述读取结果进行至少一次逻辑运算，得到每次施加读取电压后的运算结果，包括：

获取与多个所述第一累积读取掩码一一对应的多个第三累积读取掩码；所述第三累积读取掩码是通过对所述第一累积读取掩码和当前所述读取结果进行异或运算得到的；

对所述第三累积读取掩码和所述当前读取结果进行与运算，得到每次施加读取电压后的运算结果。

上述方案中，得到所述多个读取电压对应所述运算结果的方法，包括：

接收到开始指令；

响应于所述开始指令，获取初始读取结果，将初始的读取结果分别存储在第一中间变量中和锁存器中；

接收到中间指令集；所述中间指令集包括m个中间指令；

响应于第i个中间指令，获取第i次读取结果，将所述第i次读取结果与所述第一中间变量中存储的第i次第一累积读取掩码进行异或运算得到第i次第三累积读取掩码，将所述第i次第三累积读取掩码存储在第二中间变量中；将第i次第一累积读取掩码与第i次第三累积读取掩码进行与运算得到第i次运算结果，将所述第i次运算结果存储在所述锁存器中；将所述第i次第一累积读取掩码与第i次读取结果的或运算结果作为第i+1次第一累积读取掩码存储在第一中间变量中；所述i、m均为正整数，且m≥1，m≥i≥1；

接收到结束指令；

响应于所述结束指令，将所述锁存器中存储的每一次的运算结果进行输出。

上述方案中，当所述阈值电压大于施加的读取电压，对应的读取结果为0；当所述阈值电压小于或等于施加的读取电压，对应的读取结果为1。

一方面，本公开实施例提供一种存储器装置，包括：存储单元阵列以及与所述存储单元阵列耦接的外围电路；其中，

存储单元阵列包括：多条字线以及分别与每条所述字线耦接的多个存储单元

所述外围电路配置为：在选定的字线上依次施加多个读取电压，并获取多个读取结果；获取与多个所述读取结果一一对应的多个第一累积读取掩码；其中，所述第一累积读取掩码是通过对所述读取结果之前获取的所有读取结果进行或运算得到的；以及对每一所述第一累积读取掩码和对应的所述读取结果进行至少一次逻辑运算，得到每次施加读取电压后的运算结果；所述多个读取电压对应的多个运算结果使得阈值电压小于或等于所述读取电压的所述存储单元均仅进行一次计数统计。

上述方案中，多个所述读取电压的电压值逐渐增大；多个所述读取结果中的每个所述读取结果均是在施加对应的所述读取电压后获取的；所述读取结果用于表征在施加读取电压后所述选定的字线所耦接的多个存储单元的阈值电压大于或小于施加的读取电压。

上述方案中，所述外围电路还配置为：

获取与多个所述第一累积读取掩码一一对应的多个第二累积读取掩码；其中，所述第二累积读取掩码是通过对所述第一累积读取掩码和对应的所述读取结果进行或运算得到的；

对所述第一累积读取掩码和所述第二累积读取掩码进行异或运算，得到每次施加读取电压后的运算结果。

上述方案中，所述外围电路还配置为：

接收到开始指令；

响应于所述开始指令，获取初始读取结果，将初始的读取结果分别存储在第一中间变量中和锁存器中；

接收到中间指令集；所述中间指令集包括m个中间指令；

响应于第i个中间指令，获取第i次读取结果，将所述第i次读取结果与所述第一中间变量中存储的第i次第一累积读取掩码进行或运算得到第i次第二累积读取掩码，将所述第i次第二累积读取掩码存储在第二中间变量中；将第i次第一累积读取掩码与第i次第二累积读取掩码进行异或运算得到第i次运算结果，将所述第i次运算结果存储在所述锁存器中；将所述第i次第一累积读取掩码与第i次读取结果的或运算结果作为第i+1次第一累积读取掩码存储在第一中间变量中；所述i、m均为正整数，且m≥1，m≥i≥1；

接收到结束指令；

响应于所述结束指令，将所述锁存器中存储的每一次的运算结果进行输出。

上述方案中，所述外围电路还配置为：

获取与多个所述第一累积读取掩码一一对应的多个第三累积读取掩码；所述第三累积读取掩码是通过对所述第一累积读取掩码和当前所述读取结果进行异或运算得到的；

对所述第三累积读取掩码和所述当前读取结果进行与运算，得到每次施加读取电压后的运算结果。

上述方案中，所述外围电路还配置为接收到开始指令；

响应于所述开始指令，获取初始读取结果，将初始的读取结果分别存储在第一中间变量中和锁存器中；

接收到中间指令集；所述中间指令集包括m个中间指令；

响应于第i个中间指令，获取第i次读取结果，将所述第i次读取结果与所述第一中间变量中存储的第i次第一累积读取掩码进行异或运算得到第i次第三累积读取掩码，将所述第i次第三累积读取掩码存储在第二中间变量中；将第i次第一累积读取掩码与第i次第三累积读取掩码进行与运算得到第i次运算结果，将所述第i次运算结果存储在所述锁存器中；将所述第i次第一累积读取掩码与第i次读取结果的或运算结果作为第i+1次第一累积读取掩码存储在第一中间变量中；所述i、m均为正整数，且m≥1，m≥i≥1；

接收到结束指令；

响应于所述结束指令，将所述锁存器中存储的每一次的运算结果进行输出。

上述方案中，当所述阈值电压大于施加的读取电压，对应的读取结果为0；当所述阈值电压小于或等于施加的读取电压，对应的读取结果为1。

上述方案中，所述存储器装置包括三维NAND型存储器。

一方面，本公开实施例提供一种存储器系统，包括：

一个或多个如本公开上述实施例中所述的存储器装置；以及

存储器控制器，其与所述存储器装置耦接，且用于控制所述存储器装置。

本公开实施例中，先通过对同一存储单元施加多个不同电压值的读取电压，并在每次施加读取电压后获取相应的读取结果和第一累积读取掩码，其中，第一累积读取掩码是通过对相应的读取结果前获取的所有读取结果进行或运算得到的，再对相应的第一累积读取掩码和相应的读取结果进行至少一次逻辑运算，得到每次施加读取电压后相应的运算结果，其中，该运算结果中仅能够对阈值电压小于读取电压的存储单元进行一次计数统计；如此，可以避免对同一存储单元进行重复计数的问题，进而获取耦接的多个存储单元的阈值电压分布，在此基础上，可以根据阈值电压的分布状态获取数据存储状态，从而更精确的设置读取电压，提高读取操作的准确性。

附图说明

图1为本公开一实施例具有存储器系统的示例性系统的示意图；

图2a为本公开一实施例具有存储器系统的示例性存储器卡的示意图；

图2b为本公开一实施例具有存储器系统的示例性固态驱动器的示意图；

图3a为本公开一实施例三维NAND型存储器的存储单元的分布示意图；

图3b为本公开一实施例包括外围电路的示例性存储器装置的示意图；

图3c为本公开另一实施例中在存储器装置中存储串、字线、位线的结构示意图；

图4为本公开一实施例包括NAND型存储器串的存储器阵列的剖面示意图；

图5为本公开一实施例包括存储单元阵列和外围电路的示例性存储器装置的示意图；

图6a为本公开一实施例中存储单元执行读取操作时的阈值电压分布示意图；

图6b为本公开一实施例中存储单元的多次读取结果及其逻辑运算的示意图；

图6c为本公开另一实施例中多次读取结果进行异或运算过程的示意图；

图7a为本公开另一实施例中存储单元的多次读取结果中出现重复计数示意图；

图7b为本公开另一实施例中出现重复计数时存储单元的阈值电压分布示意图；

图8为本公开一实施例存储器装置的操作方法的实现流程示意图；

图9a为本公开一实施例中对多次读取结果进行或运算的示意图；

图9b为图9a对应的或运算过程的示意图；

图10a为本公开一实施例中第一累积读取掩码、当前读取结果、第二累积读取掩码的逻辑运算结果示意图；

图10b为图10a对应的逻辑运算的过程示意图；

图11a为本公开另一实施例中第一累积读取掩码、当前读取结果、第三累积读取掩码的逻辑运算结果示意图；

图11b为图11a对应的逻辑运算的过程示意图。

具体实施方式

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。

本公开实施例中的存储器装置包括但不限于三维NAND型存储器，为了便于理解，以三维NAND型存储器为例进行说明。

图1示出了根据本公开的一些方面的具有存储器装置的示例性系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图1中所示，系统100可以包括主机108和存储器系统102，存储器系统102具有一个或多个存储器装置104和存储器控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机108可以被配置为将数据发送到存储器装置104或从存储器装置104接收数据。

根据一些实施方式，存储器控制器106耦合到存储器装置104和主机108，并且被配置为控制存储器装置104。存储器控制器106可以管理存储在存储器装置104中的数据，并且与主机108通信。在一些实施方式中，存储器控制器106被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器106被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。

存储器控制器106可以被配置为控制存储器装置104的操作，例如读取、擦除和编程操作。存储器控制器106还可以被配置为管理关于存储在或要存储在存储器装置104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器装置104读取的或者被写入到存储器装置104的数据的纠错码(ECC)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器装置104。存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。

存储器控制器106和一个或多个存储器装置104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在如图2a中所示的一个示例中，存储器控制器106和单个存储器装置104可以集成到存储器卡202中。存储器卡202可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图2b中所示的另一示例中，存储器控制器106和多个存储器装置104可以集成到SSD206中。SSD206还可以包括将SSD206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD 206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。

图3a示例性的给出了一种三维NAND型存储器的存储器阵列的结构示意图，如图3a所示，三维NAND型存储器的存储器阵列由数排平行错开的与栅极隔离结构平行的存储单元排构成，每两排存储单元排被栅极隔离结构和上选择栅极隔离结构隔开，每个存储单元排包括多个存储单元。栅极隔离结构可以包括第一栅极隔离结构和第二栅极隔离结构，第一栅极隔离结构将存储器阵列划分为多个存储块(英文表达为Block)，多个第二栅极隔离结构可以将存储块划分为多个指存储区(英文表达为Finger)，在每个指存储区的中间设置的上选择栅极隔离结构可以将指存储区划分为两个部分，从而将指存储区划分为两个存储片(英文表达为String)。图3a中所示的一个存储块包含6个存储片，实际应用中，一个存储块中存储片的个数不限于此。某一条字线耦接的一个存储块中的存储单元可以称为一个存储页(英文表达为Page)。

需要说明的是，图3a中给出的栅极隔离结构和上选择栅极隔离结构之间的存储单元排的排数只是示例性的示范，不用于限定本公开中三维NAND型存储器的一个指存储区所包含的存储单元排的数量。实际应用中，一个指存储区所包含的存储单元排的数量可以根据实际情况进行调整，如2、4、8、16等。

图3b示出了根据本公开的一些方面的包括外围电路的示例性存储器装置300的示意电路图。存储器装置300可以是图1中的存储器装置104的示例。存储器装置300可以包括存储器阵列301和耦合到存储器阵列301的外围电路302。以存储器阵列301为三维NAND型存储器阵列为例进行说明，其中，存储单元306以NAND存储器串308的阵列的形式提供，每个NAND存储器串308在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储器串308包括串联耦合并且垂直地堆叠的多个存储单元306。每个存储单元306可以保持连续模拟值，例如，电压或电荷，其取决于在存储单元306的区域内捕获的电子的数量。每个存储单元306可以是包括浮栅晶体管的浮栅类型的存储单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储单元。

在一些实施方式中，每个存储单元306是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储单元306是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(MLC)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(TLC))，或者每单元存储四位(又被称为四级单元(QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。

如图3b中所示，每个NAND存储器串308可以包括在其源极端处的下选择栅极(BSG)310和在其漏极端处的上极选择栅极(TSG)312。BSG310和TSG312可以被配置为在读取和编程操作期间激活选定的NAND存储器串308。在一些实施方式中，同一存储块304中的NAND存储器串308的源极通过同一源极线(SL)314(例如，公共SL)耦合。换句话说，根据一些实施方式，同一存储块304中的所有NAND存储器串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储器串308的TSG312耦合到相应的位线(BL)316，可以经由输出总线(未示出)从位线316读取或写入数据。在一些实施方式中，每个NAND存储器串308被配置为通过经由一个或多个TSG线313将选择电压(例如，高于具有TSG312的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的TSG312和/或通过经由一个或多个BSG线315将选择电压(例如，高于具有BSG 310的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的BSG310而被选择或被取消选择。

如图3b中所示，NAND存储器串308可以被组织为多个存储块304，多个存储块304的每一个可以具有公共源极线314(例如，耦合到地)。在一些实施方式中，每个存储块304是用于擦除操作的基本数据单位，即，同一存储块304上的所有存储单元306同时被擦除。为了擦除选定存储块304中的存储单元306，可以用擦除电压(Vers)(例如，高正电压(例如，20V或更高))偏置耦合到选定存储块304以及与选定存储块304在同一面中的未选定存储块304的源极线314。应当理解，在一些示例中，可以在半存储块级、在四分之一存储块级或者在具有任何合适数量的存储块或存储块的任何合适的分数的级执行擦除操作。相邻NAND存储器串308的存储单元306可以通过字线318耦合，字线318选择存储单元306的哪一行受读取和编程操作的影响。在一些实施方式中，每个字线318耦合到存储单元306的页320，页320是用于编程操作的基本数据单位。以位为单位的一页320的大小可以与一个存储块304中由字线318耦合的NAND存储器串308的数量相关。每个字线318可以包括在相应页320中的每个存储单元306处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。结合前面的图3a，一页320中包含多个存储单元306，多个存储单元之间被上选择栅极隔离结构和栅极隔离结构隔离开，在上选择栅极隔离结构和栅极隔离结构之间的多个存储单元排列成多个存储单元排，每个存储单元排与栅极隔离结构以及上选择栅极隔离结构平行。其中共享相同字线的存储片中的存储单元形成可编程(/写)页。

参考图3a、图3b以及图3c，多个存储单元中的每个存储单元306均耦接到相应的字线318，每个存储串308通过相应的选择晶体管(如上选择晶体管(TSG)312)耦接到相应的位线316。

具体地，参考图3c，存储器装置可以包括一个或多个存储串308(参考图3c中箭头所示)，每个存储串可以包括上选择晶体管栅线SSL对应的上选择晶体管SST、下选择晶体管栅线GSL对应的地选择晶体管GST以及位于上选择晶体管、地选择晶体管之间的多个存储单元，每个存储串分别连接到相应的位线BL上和统一的公共源极线上。

这里，参考图3c，选定的页所耦合的字线为选定的字线(Sel.WL)，该选定的字线可以是存储器装置中多条字线中的任一字线，其他的字线则为未选定的字线(Usel.WL)或虚拟字线(Dummy WL)；存储器装置中的位线BL区分为两部分，一部分位线与选定的字线所耦合的存储单元中处于最低态(即擦除态)的存储单元连接，记为第一位线(BL_min)，另一部分位线与除了与选定的字线所耦合的存储单元中除处于最低态(即擦除态)，以及已达到目标状态之外的存储单元连接，记为第二位线(BL_other)，实际操作中，可以通过选定相应的字线和位线选定多个存储单元中的某一目标存储单元执行相应的读取和编程操作。

图4示出了根据本公开的一些方面的包括NAND存储器串308的示例性存储器阵列301的剖面示意图。如图4所示，NAND存储器串308可以包括层叠结构410，该层叠结构410包括依次交替层叠设置的多条栅极层411和多个绝缘层412，以及垂直贯穿栅极层411和绝缘层412的存储器串308。栅极层411和绝缘层412可以交替层叠，相邻的两层栅极层411由一层绝缘层412隔开。层叠结构410中栅极层411和绝缘层412的对的数量，可以确定存储器阵列401中包括的存储单元的数量。

栅极层411的组成材料可以包括导电材料。导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极层411包括金属层，例如，钨层。在一些实施方式中，每个栅极层411包括掺杂多晶硅层。每个栅极层411可以包括围绕存储单元的控制栅极。在层叠结构410的顶部处的栅极层411，可以横向地延伸作为上选择栅极线，在层叠结构410底部处的栅极层411可以横向地延伸作为下选择栅极线，在上选择栅极线与下选择栅极线之间横向地延伸的栅极层411可以作为字线层。

在一些实施例中，层叠结构410可以设置在衬底401上。衬底401可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。

在一些实施例中，NAND存储器串308包括垂直地延伸穿过层叠结构410的沟道结构。在一些实施方式中，沟道结构包括填充有(一种或多种)半导体材料(例如，作为半导体沟道)和(一种或多种)电介质材料(例如，作为存储器膜)的沟道孔。在一些实施方式中，半导体沟道包括硅，例如，多晶硅。在一些实施方式中，存储器膜是包括隧穿层、存储层(又称为“电荷捕获/存储层”)和阻挡层的复合电介质层。沟道结构可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道、隧穿层、存储层和阻挡层以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

返回参考图3b，外围电路302可以通过位线316、字线318、源极线314、BSG线315和TSG线313耦合到存储器阵列301。外围电路302可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、BSG线315和TSG线313将电压信号和/或电流信号施加到每个目标存储单元306以及从每个目标存储单元306感测电压信号和/或电流信号来促进存储器阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，外围电路302包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压产生器510、控制逻辑512、寄存器514、接口516和数据总线518。应当理解，在一些示例中，还可以包括图5中未示出的附加外围电路。

页缓冲器/感测放大器504可以被配置为根据来自控制逻辑512的控制信号从存储器阵列301读取数据以及向存储器阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储要被编程到存储器阵列301的一个页320中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线318的存储单元306中。在又一示例中，页缓冲器/感测放大器504还可以感测来自位线316的表示存储在存储单元306中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器506可以被配置为由控制逻辑512控制，并且通过施加从电压产生器510生成的位线电压来选择一个或多个NAND存储器串308。

行解码器/字线驱动器508可以被配置为由控制逻辑512控制，并且选择/取消选择存储器阵列301的存储块304并且选择/取消选择存储块304的字线318。行解码器/字线驱动器508还可以被配置为使用从电压产生器510生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以选择/取消选择并且驱动BSG线315和TSG线313。如下文详细描述的，行解码器/字线驱动器508被配置为对耦合到(一个或多个)选定字线318的存储单元306执行编程操作。电压产生器510可以被配置为由控制逻辑512控制，并且生成要被供应到存储器阵列301的字线电压(例如，读取电压、编程电压、通过电压、沟道升压电压、验证电压等)、位线电压和源极线电压。

在一些具体实施例中，编程操作可以包括多个阶段，示例性的，编程操作可以包括沟道预充电阶段、沟道升压阶段、编程脉冲阶段和恢复阶段。在沟道预充电阶段，电压产生器可以产生后一阶段需要的电压，如用于施加在各栅极的电压、沟道升压电压等；在沟道升压阶段，可以在选中字线上施加沟道升压电压；在编程脉冲阶段，可以在选中字线上施加每一次编程的目标电压。在恢复阶段，可以对未被选定的字线以及被选中的字线均执行使电压下降到下相应电压，如Vcc，Vdd，在恢复阶段可以通过一次或多次阶梯式降压到相应电压的目的，如可以先降压到一个中间电压，并保持在该中间电压一段时间，再降压到相应电压。

控制逻辑512可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器514可以耦合到控制逻辑512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。接口516可以耦合到控制逻辑512，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑512，以及缓冲从控制逻辑512接收的状态信息并且将其中继到主机。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其中继到存储器阵列301或从存储器阵列301中继或缓冲数据。

应当理解的是，对于SLC、MLC、TLC或QLC的NAND型存储器而言，读取操作均是以页为单位进行的，每页包括多个阵列排布的存储单元。具体地，执行读取操作时，向存储器中选定的页所耦合的字线(即选定的字线)施加读取电压，根据读取结果确定读取操作是否成功。不同之处在于，由于每个存储单元中存储位数不同，每个类型的存储器对应的存储态不同，其中，SLC中施加的读取电压只需要与每个存储单元的一个存储态的阈值电压进行比较，而MLC中施加的读取电压需要与三个存储态的阈值电压进行比较，TLC中施加的读取电压需要与七个存储态的阈值电压进行比较，QLC中施加的读取电压需要与十五个存储态的阈值电压进行比较；但无论是SLC还是QLC，其读取电压与阈值电压比较的过程均相同。

这里及下文，为了便于理解本公开的发明立意，以SLC为例进行说明，但应当理解的是，以下实施例中关于描述存储单元中存储位数的实施例仅用于说明本公开，并不用来限制本公开的范围。

示例性的，参考图6a，选定的字线所耦合的多个存储单元的阈值电压不同，实际操作中，先对选定的字线施加第一读取电压并获取第一读取结果，然后，对选定的字线所耦合的多个存储单元对应的第一读取结果进行计数统计，其中，对阈值电压大于第一读取电压的存储单元的读取结果标记为“0”(即当前读取电压未达到对应存储单元的阈值电压)，对阈值电压小于或等于第一读取电压的存储单元的读取结果标记为“1”(即当前读取电压已经达到对应存储单元的阈值电压)。基于此，在选定的字线所耦合的多个存储单元还未完全被读取成功的情况下，对选定的字线施加第二读取电压并获取第二读取结果，这里，第二读取电压大于第一读取电压，然后，再次对第二读取结果进行计数统计，重复上述过程直到选定的字线所耦合的多个存储单元的阈值电压均小于或等于当前读取电压(即当前读取电压均达到选定的字线所耦合的多个存储单元的阈值电压)，也就是说，选定的字线所耦合的多个存储单元均能够实现数据的读取，则读取操作结束。需要说明的是，在进行计数统计时仅对读取结果中标记为“1”的结果进行计数。

实际操作中，在对读取结果进行计数统计，只需对已经达到相应的阈值电压的存储单元进行一次计数，然而在多次施加读取电压后一个存储单元将会产生多个符合计数统计要求的读取结果，因此，为了对一个存储单元只进行一次计数，采用对该存储单元的多次读取结果进行逻辑运算，例如异或运算的方式来完成计数统计。

示例性的，以多个存储单元中的某一个存储单元为例进行说明，参考图6b，对某一个存储单元施加多次读取电压，其中，在施加第n-1次读取电压后，该存储单元读取电压未达到(即小于)阈值电压，其读取结果(Rn-1)被标记为“0”，然后，对该存储单元施加第n次读取电压，这里，第n次读取电压大于第n-1次读取电压，在该第n次读取电压大于或等于存储单元达到阈值电压时，其读取结果(Rn)被标记为“1”，那么，在该存储单元上施加更高的读取电压时，其读取电压均大于相应的阈值电压，其读取结果(Rn+1、Rn+2…)均被标记为“1”；接下来，对该存储单元的多次读取结果进行异或运算，所述异或运算的结果可以表明仅在每一存储单元的阈值电压第一次出现小于读取电压时异或运算的结果显示为1，其他异或运算的结果均显示为0，基于此，在读取操作中将显示为1的异或运算结果作为一个存储单元的一次计数统计。

参考图6c，图6c为读取操作中多个读取结果的异或运算过程，其中，R0、R1、R2…Rn是多次施加读取电压后分别对应的读取结果，其中，通过对前一次的读取结果与当前读取结果进行异或运算，得到当前异或运算的结果D，并将异或运算的结果存储在寄存器中，在进行计数统计时对寄存器中的运算结果进行数据输出。

然而，在执行编程操作的过程中，由于外围电路产生的误差、验证电压误差或操作不当等原因，使得实际写入的数据与预写入的数据不符，进而导致执行读取操作时，无法获取正确的数据；或者，由于数据保持力减弱的原因，使得数据存储时间较长的存储单元的阈值电压出现变动，进而导致原有的读取电压不再适用于当前数据的存储状态。

示例性的，在一些具体实施例中，由于随机电报噪声(RTN，Random TelegraphNoise)的存在，使得读取结果中出现翻转现象，例如，参考图7a，第n+1次读取结果显示为“0”(其正确读取结果应当显示为“1”)，如此，使得异或运算的结果中出现了三次显示“1”的运算结果，在这种情况下，对异或结果进行统计时往往会计数三次，也就是说，同一存储单元出现了重复计数的问题，如此，影响了对存储单元的阈值电压统计的准确性。进一步地，由于每一存储单元的统计结果均存储在特定页中，其中一个存储单元的计数结果对应特定页中的一个计数位，在这种情况下，参考图7b，出现重复计数的情况时，更高读取电压的读取结果将难以被识别或难以被存储。

基于此，为解决上述问题中的一个或多个，本公开实施例提供了一种存储器装置的操作方法，图8为本公开实施例提供的一种存储器装置的操作方法的实现流程示意图，参考图8，所述操作方法包括以下步骤：

步骤S801：在所述存储器装置选定的字线上依次施加多个读取电压，并获取多个读取结果；

步骤S802：获取与多个所述读取结果一一对应的多个第一累积读取掩码；其中，所述第一累积读取掩码是通过对当前所述读取结果之前获取的所有读取结果进行或运算得到的；以及

步骤S803：对每一所述第一累积读取掩码和对应的所述读取结果进行至少一次逻辑运算，得到每次施加读取电压后的运算结果；所述多个读取电压对应的多个运算结果使得阈值电压小于或等于所述读取电压的所述存储单元均仅进行一次计数统计。

应当理解，图8中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；下面结合附图对本公开实施例提供的存储器装置的操作方法进行详细地说明。

在步骤S801中，存储器装置包括存储单元阵列和外围电路，存储单元阵列包括多条字线以及分别与每条字线耦接的多个存储单元；外围电路耦接至存储单元阵列，其中，存储单元用于存储数据；这里的外围电路可以参照前述的外围电路302理解，另外，选定的字线可以是存储单元阵列中多个字线中的任意一个。

在一些实施例中，所述在所述存储器装置选定的字线上依次施加多个读取电压，并获取多个读取结果，包括：在所述存储器装置选定的字线上依次施加电压值逐渐增大的多个读取电压，并在每次施加所述读取电压后，获取与读取电压对应的读取结果；所述读取结果用于表征在施加读取电压后所述选定的字线所耦接的多个存储单元的阈值电压大于或小于施加的读取电压。

示例性的，执行读取操作时，先向存储器装置中选定的字线施加第一读取电压并获取每个存储单元的第一读取结果，然后根据第一读取结果确定当前的读取操作是否成功，其中，如果与选定字线所耦合的多个存储单元的阈值电压均小于或等于读取电压，则读取操作成功；如果部分或全部存储单元的阈值电压均大于当前读取电压，则读取操作未成功，在这种情况下，再向存储器装置中选定的字线施加第二读取电压，第二读取电压大于第一读取电压，并获取每个存储单元的第二读取结果，然后，根据第二读取结果确定当前的读取操作是否成功，重复以上操作，直到选定的字线所耦合的多个存储单元的阈值电压均小于或等于读取电压，整个页的读取操作结束。读取操作完成后可以获得多个存储单元的阈值电压分布。这里，获取阈值电压分布主要的目的是为了获取每个“峰谷”的电压值，如此，可以根据阈值电压的分布状态获取数据存储状态，从而更精确的设置读取电压。

参考图9a，由于多个存储单元的阈值电压不同，使得执行读取操作时，需要对选定的字线所对应的多个存储单元施加多次读取电压，其中，多次读取电压的电压值逐渐增大；在每次施加相应的读取电压后均获得与之对应的读取结果(Rn-1、Rn、Rn+1、Rn+2…)，该读取结果能够用来表明在施加相应的读取电压后多个存储单元的阈值电压大于或小于施加的读取电压。

在一些实施例中，根据读取结果确定当前读取操作是否成功时，当所述阈值电压大于施加的读取电压(即读取失败)，对应的读取结果显示为“0”；当所述阈值电压小于或等于施加的读取电压(即读取成功)，对应的读取结果显示为“1”。

示例性的，参考图9a，图9a中示出的该存储单元在施加第n-1次读取电压后，该存储单元阈值电压大于第n-1次读取电压，其读取结果显示为“0”，在施加第n次读取电压后，该存储单元阈值电压小于或等于第n次读取电压，其读取结果显示为“1”。需要说明的是，第n+1次读取电压大于第n次读取电压，图9a中示出的在施加第n+1次读取电压后的读取结果应当显示为“1”；这里为了更清楚的理解本公开的目的，将其读取结果标记为“0”，图9a中已经通过方框进行标识。

接下来，在步骤S802中，参考图9a，在每次施加读取电压后获取与当前读取电压相应的读取结果，通过对当前的读取结果之前获取的所有的读取结果进行或运算(或运算的符号是“||”)，得到第一累积读取掩码S1。

需要说明的是，或运算又称逻辑或，是基本逻辑运算中的一种，在二进制中，相同位置的两个二进制数，有“1”结果就是“1”，否则为“0”(有1为1，全0为0)，其运算符号用“||”表示。示例性的，A1＝1，A2＝1，A3＝0，A4＝0，对A1A2作或运算，则结果为1；对A2A3作或运算，则结果为1；对A3A4作或运算，则结果为0。

示例性的，当前读取结果为Rn，当前读取结果之前的所有读取结果为R0、R1、R2…Rn-1，对当前读取结果之前的所有读取结果(R0、R1、R2…Rn-1)进行或运算，得到第一累积读取掩码S1(S1＝R0||R1||R2||…||Rn-1)，其中，多个第一累积读取掩码S1根据运算结果显示为“0”和“1”。基于此，每施加一次读取电压后均会得到相对应的第一累积读取掩码S1。从图9a中可以看出，多个读取结果对应的多个第一累积读取掩码S1中包括多个显示为1的运算结果，因此，在得到第一累积读取掩码S1之后，还需要对当前读取结果和/或第一累积读取掩码进行逻辑运算，才能够在计数统计时仅进行一次计数。图9b为图9a对应的运算过程示意图。

基于此，在步骤S803中，通过对第一累积读取掩码S1进行至少一次逻辑运算，使得阈值电压小于或等于当前读取电压的存储单元均被进行一次计数统计。

需要说明的是，在步骤S803中可以通过多种方式的逻辑运算达到仅进行一次计数统计的目的，本公开中仅示出两种运算方式；但应当理解，以下两种运算方式仅用于说明本公开，并不用来限制本公开的内容。下面结合附图对本公开提供的这两种逻辑运算方式进行详细描述。

方式一：

在一些实施例中，所述对每一所述第一累积读取掩码和对应的所述读取结果进行至少一次逻辑运算，得到每次施加读取电压相应的运算结果，包括：获取与多个所述第一累积读取掩码一一对应的多个第二累积读取掩码；其中，所述第二累积读取掩码是通过对所述第一累积读取掩码和对应的所述读取结果进行或运算(或运算的符号是“||”)得到的；对所述第一累积读取掩码和所述第二累积读取掩码进行异或运算(异或运算的符号是“XOR”)，得到每次施加读取电压相应的运算结果。

需要说明的是，异或运算是基本逻辑运算中的一种，在二进制中，相同位置的两个二进制数相同，则结果为“0”，相同位置的两个二进制数不同，则结果为“1”(相同为0，相异为1)，其运算符号用“XOR”表示。示例性的，A1＝1，A2＝1，A3＝0，A4＝0，对A1A2作异或运算，则结果为0；对A2A3作异或运算，则结果为1；对A3A4作异或运算，则结果为0。

示例性的，参考图10a，在获取第一累积读取掩码S1之后，通过对当前次施加读取电压后的读取结果Rn与第一累积读取掩码S1进行或运算，得到第二累积读取掩码S2(S2＝S1||Rn)，其中，多个第二累积读取掩码S2根据其运算结果显示为“0”或“1”。

然后，再通过对第一累积读取掩码S1和第二累积读取掩码S2进行异或运算，得到其最终的运算结果(S1 XOR S2)，从图10a中可以看出，该异或运算结果中仅在存储单元的阈值电压第一次出现小于或等于当前读取电压时显示为1，其他异或运算的结果均显示为0。基于此，可以通过对该结果中显示为1的结果进行计数；如此，可以避免对同一存储单元进行重复计数，提高了读取操作的可靠性。需要说明的是，前述实施例中仅对存储单元的相应的读取结果进行逻辑运算的结果进行了解释，下面再对该逻辑运算的过程进行说明。

在一些实施例中，得到所述多个读取电压对应所述运算结果的方法，包括：接收到开始指令；响应于所述开始指令，获取初始读取结果，将初始的读取结果分别存储在第一中间变量中和锁存器中；接收到中间指令集；所述中间指令集包括m个中间指令；响应于第i个中间指令，获取第i次读取结果，将所述第i次读取结果与所述第一中间变量中存储的第i次第一累积读取掩码进行或运算得到第i次第二累积读取掩码，将所述第i次第二累积读取掩码存储在第二中间变量中；将第i次第一累积读取掩码与第i次第二累积读取掩码进行异或运算得到第i次运算结果，将所述第i次运算结果存储在所述锁存器中；将所述第i次第一累积读取掩码与第i次读取结果的或运算结果作为第i+1次第一累积读取掩码存储在第一中间变量中；所述i、m均为正整数，且m≥1，m≥i≥1；接收到结束指令；响应于所述结束指令，将所述锁存器中存储的每一次的运算结果进行输出。

这里，参考图10b，存储器装置中发出的多个缓存读取命令包括开始指令(30h)、中间指令集(31h 1st…31h*n)、以及结束指令(3Fh)，所述开始指令用于指示从存储单元中获取初始读取结果R0，并将该结果R0分别存储在第一中间变量和存储器中，R0可以作为下一次的第一累积读取掩码S1；其中，第一中间变量用于存储最新的第一累积读取掩码S1；锁存器用于存储每一次的运算结果。中间指令集中可以包括多个中间指令，多个中间指令可以分别用于指示对获取的多个读取结果进行逻辑运算，在对第一累积读取掩码和当前读取结果进行或运算得到第二累积读取掩码后，将第二累积读取掩码存储在第二中间变量中，这里，第二中间变量用于存储最新的第二累积读取掩码。

示例性的，参考图10b，存储器装置在接收到开始指令后，根据开始指令的指示，从存储单元中读取数据，其当前读取结果为R0，这里，一方面将当前的读取结果R0存储在锁存器中，另一方面将当前读取结果R0存储在第一中间变量中。

接下来，响应于第1个中间指令，获取第1次读取R1，将第1次读取结果R1与第一中间变量中存储的第1次第一累积读取掩码S1进行或运算得到第1次第二累积读取掩码S2，将第1次第二累积读取掩码S2存储在第二中间变量中。

接下来，将第1次第一累积读取掩码S1与第1次第二累积读取掩码S2进行异或运算得到第1次运算结果，将第1次运算结果存储在锁存器中。

接下来，将第1次第一累积读取掩码S1与当前读取结果R1的或运算结果作为第2次第一累积读取掩码S1存储在第一中间变量，继续重复上述逻辑运算(即响应于第2-m个中间指令)，直到当前读取结果中表明选定的字线所耦接的多个存储单元的阈值电压均小于或等于当前读取电压。

接下来，接收结束指令，并响应于结束指令，将锁存器中存储的每一次的运算结果进行输出，然后进行计数统计，统计完成则读取操作结束。如此，可以对读取成功的每一个存储单元仅进行一次计数统计，避免了重复计数问题，提高了读取操作中阈值电压分布的准确性。

方式二：

在一些实施例中，所述对所述第一累积读取掩码和所述读取结果进行至少一次逻辑运算，得到每次施加读取电压后的运算结果，包括：获取与多个所述第一累积读取掩码一一对应的多个第三累积读取掩码；所述第三累积读取掩码是通过对所述第一累积读取掩码和当前所述读取结果进行异或运算(异或运算的符号是“XOR”)得到的；对所述相应的第三累积读取掩码和所述相应的当前读取结果进行与运算(与运算的符号是“&”)，得到每次施加读取电压相应的运算结果。

需要说明的是，与运算也是基本逻辑运算中的一种，在二进制中，相同位置的两个二进制数均为“1”，则结果为“1”，相同位置的两个二进制数中有“0”，则结果为“0”(全1为1，有0为0)，其运算符号用“&”表示。示例性的，A1＝1，A2＝1，A3＝0，A4＝0，对A1A2作与运算，则结果为1；对A2A3作异或运算，则结果为0；对A3A4作异或运算，则结果为0。示例性的，参考图11a，在获取第一累积读取掩码S1之后，通过对当前次施加读取电压后的读取结果Rn与第一累积读取掩码S1进行异或运算，得到第三累积读取掩码S3(S3＝S1 XOR Rn)，其中，多个第三累积读取掩码S3根据其运算结果显示为“0”或“1”。

然后，通过对当前读取结果Rn和第三累积读取掩码S3进行与运算，得到其运算结果(S3&Rn)，从图11a中可以看出，该与运算的结果中仅在存储单元的阈值电压第一次出现小于读取电压时显示为1，其他与运算的结果均显示为0。基于此，可以通过对该结果中显示为1的结果进行计数；如此，可以对同一存储单元仅进行一次计数，换言之，通过上述逻辑运算后，统计其结果时可以避免对同一存储单元进行重复计数，提高了读取操作的可靠性。

下面再对该逻辑运算的过程进行说明。

在一些实施例中，得到所述多个读取电压对应所述运算结果的方法，包括：接收到开始指令；响应于所述开始指令，获取初始读取结果，将初始的读取结果分别存储在第一中间变量中和锁存器中；接收到中间指令集；所述中间指令集包括m个中间指令；响应于第i个中间指令，获取第i次读取结果，将所述第i次读取结果与所述第一中间变量中存储的第i次第一累积读取掩码进行异或运算得到第i次第三累积读取掩码，将所述第i次第三累积读取掩码存储在第二中间变量中；将第i次第一累积读取掩码与第i次第三累积读取掩码进行与运算得到第i次运算结果，将所述第i次运算结果存储在所述锁存器中；将所述第i次第一累积读取掩码与第i次读取结果的或运算结果作为第i+1次第一累积读取掩码存储在第一中间变量中；所述i、m均为正整数，且m≥1，m≥i≥1；接收到结束指令；响应于所述结束指令，将所述锁存器中存储的每一次的运算结果进行输出。

这里，参考图11b，存储器装置中发出的多个缓存读取命令包括开始指令(30h)、中间指令集(31h 1st…31h*n)、以及结束指令(3Fh)，所述开始指令用于指示从存储单元中获取初始读取结果R0，并将该结果R0分别存储在第一中间变量和存储器中，R0可以作为下一次的第一累积读取掩码S1；其中，第一中间变量用于存储最新的第一累积读取掩码S1；锁存器用于存储每一次的运算结果；中间指令集中可以包括多个中间指令，多个中间指令可以分别用于指示对获取的多个读取结果进行逻辑运算，在对第一累积读取掩码S1和当前读取结果Rn进行异或运算得到第三累积读取掩码后，将第三累积读取掩码存储在第二中间变量中，这里，第二中间变量用于存储最新的第三累积读取掩码。

示例性的，参考图11b，存储器装置在接收到开始指令后，根据开始指令的指示，从存储单元中读取数据，一方面将当前的读取结果R0存储在锁存器中，另一方面将当前读取结果R0存储在第一中间变量中。

接下来，响应于第1个中间指令，获取第1次读取结果R1，将第1次读取结果R1与第一中间变量中存储的第1次第一累积读取掩码S1进行异或运算得到第1次第三累积读取掩码S3，将第1次第三累积读取掩码S3存储在第二中间变量中；

接下来，将第1次读取结果R1与第1次第三累积读取掩码S3进行与运算得到第1次运算结果，将第1次运算结果存储在锁存器中。

接下来，将第1次第一累积读取掩码S1与当前读取结果R1的或运算结果作为第2次第一累积读取掩码S1存储在第一中间变量，继续重复上述逻辑运算(即响应于第2-m个中间指令)，直到当前读取结果中表明选定的字线所耦接的多个存储单元的阈值电压小于或等于当前读取电压。

接下来，接收结束指令，并响应于结束指令，将锁存器中存储的每一次的运算结果进行输出，然后进行计数统计，统计完成则读取操作结束。

基于此，本公开实施例中，先通过对同一存储单元施加多个不同电压值的读取电压，并在每次施加读取电压后获取相应的读取结果和第一累积读取掩码，其中，第一累积读取掩码是通过对相应的读取结果前获取的所有读取结果进行或运算得到的，再对相应的第一累积读取掩码和相应的读取结果进行至少一次逻辑运算，得到每次施加读取电压后相应的运算结果，其中，该运算结果中仅能够对阈值电压小于读取电压的存储单元进行一次计数统计；如此，可以避免对同一存储单元进行重复计数的问题，进而获取耦接的多个存储单元的阈值电压分布，在此基础上，可以根据阈值电压的分布状态获取数据存储状态，从而更精确的设置读取电压，提高读取操作的准确性。

根据本公开的一方面，提供了一种存储器装置，包括：存储单元阵列以及与所述存储单元阵列耦接的外围电路；其中，存储单元阵列包括：多条字线以及分别与每条所述字线耦接的多个存储单元；所述外围电路配置为：在选定的字线上依次施加多个读取电压，并获取多个读取结果；获取与多个所述读取结果一一对应的多个第一累积读取掩码；其中，所述第一累积读取掩码是通过对当前所述读取结果之前获取的所有读取结果进行或运算得到的；以及对每一所述第一累积读取掩码和对应的所述读取结果进行至少一次逻辑运算，得到每次施加读取电压后的运算结果；所述多个读取电压对应的多个运算结果使得阈值电压小于或等于所述读取电压的所述存储单元均仅进行一次计数统计。

在一些实施例中，多个所述读取电压的电压值逐渐增大；多个所述读取结果中的每个所述读取结果均是在施加对应的所述读取电压后获取的；所述读取结果用于表征在施加读取电压后所述选定的字线所耦接的多个存储单元的阈值电压大于或小于施加的读取电压。

在一些实施例中，所述外围电路还配置为：获取与多个所述第一累积读取掩码一一对应的多个第二累积读取掩码；其中，所述第二累积读取掩码是通过对所述第一累积读取掩码和对应的所述读取结果进行或运算得到的；对所述第一累积读取掩码和所述第二累积读取掩码进行异或运算，得到每次施加读取电压后的运算结果。

在一些实施例中，所述外围电路还配置为：接收到开始指令；响应于所述开始指令，获取初始读取结果，将初始的读取结果分别存储在第一中间变量中和锁存器中；接收到中间指令集；所述中间指令集包括m个中间指令；响应于第i个中间指令，获取第i次读取结果，将所述第i次读取结果与所述第一中间变量中存储的第i次第一累积读取掩码进行或运算得到第i次第二累积读取掩码，将所述第i次第二累积读取掩码存储在第二中间变量中；将第i次第一累积读取掩码与第i次第二累积读取掩码进行异或运算得到第i次运算结果，将所述第i次运算结果存储在所述锁存器中；将所述第i次第二累积读取掩码作为第i+1次第一累积读取掩码存储在第一中间变量中；所述i、m均为正整数，且m≥1，m≥i≥1；接收到结束指令；响应于所述结束指令，将所述锁存器中存储的每一次的运算结果进行输出。

在一些实施例中，所述外围电路还配置为：获取与多个所述第一累积读取掩码一一对应的多个第三累积读取掩码；所述第三累积读取掩码是通过对所述第一累积读取掩码和当前所述读取结果进行异或运算得到的；对所述第三累积读取掩码和所述当前读取结果进行与运算，得到每次施加读取电压后的运算结果。

在一些实施例中，所述外围电路还配置为接收到开始指令；响应于所述开始指令，获取初始读取结果，将初始的读取结果分别存储在第一中间变量中和锁存器中；接收到中间指令集；所述中间指令集包括m个中间指令；响应于第i个中间指令，获取第i次读取结果，将所述第i次读取结果与所述第一中间变量中存储的第i次第一累积读取掩码进行异或运算得到第i次第三累积读取掩码，将所述第i次第三累积读取掩码存储在第二中间变量中；将第i次第一累积读取掩码与第i次第三累积读取掩码进行与运算得到第i次运算结果，将所述第i次运算结果存储在所述锁存器中；将所述第i次第三累积读取掩码作为第i+1次第一累积读取掩码存储在第一中间变量中；所述i、m均为正整数，且m≥1，m≥i≥1；接收到结束指令；响应于所述结束指令，将所述锁存器中存储的每一次的运算结果进行输出。

在一些实施例中，当所述阈值电压大于施加的读取电压，对应的读取结果为0；当所述阈值电压小于或等于施加的读取电压，对应的读取结果为1。

在一些实施例中，所述存储器装置包括三维NAND型存储器。

根据本公开的一方面，提供了一种存储器系统，包括：一个或多个如本公开上述实施例中所述的存储器装置；以及存储器控制器，其与所述存储器装置耦接，且用于控制所述存储器装置。

这里，关于存储器系统的具体结构及组成可以参照前述图1、图2a、图2b中的存储器系统102的相关结构及组成。为了简洁，这里不再赘述。

在一些实施例中，所述存储器系统包括存储卡或固态硬盘。

应当理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种存储器装置的操作方法，其特征在于，所述方法包括：

在所述存储器装置选定的字线上依次施加多个读取电压，并获取多个读取结果；

获取与多个所述读取结果一一对应的多个第一累积读取掩码；其中，所述第一累积读取掩码是通过对当前读取结果之前获取的所有读取结果进行或运算得到的；以及

对每一所述第一累积读取掩码和对应的所述读取结果进行至少一次逻辑运算，得到每次施加读取电压后的运算结果；所述多个读取电压对应的多个运算结果使得阈值电压小于或等于所述读取电压的所述存储单元均仅进行一次计数统计。

2.根据权利要求1所述的存储器装置的操作方法，其特征在于，所述在所述存储器装置选定的字线上依次施加多个读取电压，并获取多个读取结果，包括：

在所述存储器装置选定的字线上依次施加电压值逐渐增大的多个读取电压，并在每次施加所述读取电压后，获取与读取电压对应的读取结果；所述读取结果用于表征在施加读取电压后所述选定的字线所耦接的多个存储单元的阈值电压大于或小于施加的读取电压。

3.根据权利要求2所述的存储器装置的操作方法，其特征在于，所述对每一所述第一累积读取掩码和对应的所述读取结果进行至少一次逻辑运算，得到每次施加读取电压后的运算结果，包括：

获取与多个所述第一累积读取掩码一一对应的多个第二累积读取掩码；其中，所述第二累积读取掩码是通过对所述第一累积读取掩码和对应的所述读取结果进行或运算得到的；

对所述第一累积读取掩码和所述第二累积读取掩码进行异或运算，得到每次施加读取电压后的运算结果。

4.根据权利要求3所述的存储器装置的操作方法，其特征在于，得到所述多个读取电压对应所述运算结果的方法，包括：

接收到开始指令；

响应于所述开始指令，获取初始读取结果，将初始的读取结果分别存储在第一中间变量中和锁存器中；

接收到中间指令集；所述中间指令集包括m个中间指令；

响应于第i个中间指令，获取第i次读取结果，将所述第i次读取结果与所述第一中间变量中存储的第i次第一累积读取掩码进行或运算得到第i次第二累积读取掩码，将所述第i次第二累积读取掩码存储在第二中间变量中；将第i次第一累积读取掩码与第i次第二累积读取掩码进行异或运算得到第i次运算结果，将所述第i次运算结果存储在所述锁存器中；将所述第i次第一累积读取掩码与第i次读取结果的或运算结果作为第i+1次第一累积读取掩码存储在第一中间变量中；所述i、m均为正整数，且m≥1，m≥i≥1；

接收到结束指令；

响应于所述结束指令，将所述锁存器中存储的每一次的运算结果进行输出。

5.根据权利要求1所述的存储器装置的操作方法，其特征在于，所述对每一所述第一累积读取掩码和所述读取结果进行至少一次逻辑运算，得到每次施加读取电压后的运算结果，包括：

获取与多个所述第一累积读取掩码一一对应的多个第三累积读取掩码；每一所述第三累积读取掩码是通过对所述第一累积读取掩码和当前所述读取结果进行异或运算得到的；

对所述第三累积读取掩码和所述当前读取结果进行与运算，得到每次施加读取电压后的运算结果。

6.根据权利要求5所述的存储器装置的操作方法，其特征在于，得到所述多个读取电压对应所述运算结果的方法，包括：

接收到开始指令；

响应于所述开始指令，获取初始读取结果，将初始的读取结果分别存储在第一中间变量中和锁存器中；

接收到中间指令集；所述中间指令集包括m个中间指令；

响应于第i个中间指令，获取第i次读取结果，将所述第i次读取结果与所述第一中间变量中存储的第i次第一累积读取掩码进行异或运算得到第i次第三累积读取掩码，将所述第i次第三累积读取掩码存储在第二中间变量中；将第i次第一累积读取掩码与第i次第三累积读取掩码进行与运算得到第i次运算结果，将所述第i次运算结果存储在所述锁存器中；将所述第i次第一累积读取掩码与第i次读取结果的或运算结果作为第i+1次第一累积读取掩码存储在第一中间变量中；所述i、m均为正整数，且m≥1，m≥i≥1；

接收到结束指令；

响应于所述结束指令，将所述锁存器中存储的每一次的运算结果进行输出。

7.根据权利要求1所述的存储器装置的操作方法，其特征在于，当所述阈值电压大于施加的读取电压，对应的读取结果为0；当所述阈值电压小于或等于施加的读取电压，对应的读取结果为1。

8.一种存储器装置，其特征在于，包括：存储单元阵列以及与所述存储单元阵列耦接的外围电路；其中，

存储单元阵列包括：多条字线以及分别与每条所述字线耦接的多个存储单元；

所述外围电路配置为：在选定的字线上依次施加多个读取电压，并获取多个读取结果；获取与多个所述读取结果一一对应的多个第一累积读取掩码；其中，所述第一累积读取掩码是通过对当前所述读取结果之前获取的所有读取结果进行或运算得到的；以及对每一所述第一累积读取掩码和对应的所述读取结果进行至少一次逻辑运算，得到每次施加读取电压后的运算结果；所述多个读取电压对应的多个运算结果使得阈值电压小于或等于所述读取电压的所述存储单元均仅进行一次计数统计。

9.根据权利要求8所述的存储器装置，其特征在于，多个所述读取电压的电压值逐渐增大；多个所述读取结果中的每个所述读取结果均是在施加对应的所述读取电压后获取的；所述读取结果用于表征在施加读取电压后所述选定的字线所耦接的多个存储单元的阈值电压大于或小于施加的读取电压。

10.根据权利要求9所述的存储器装置，其特征在于，所述外围电路还配置为：

获取与多个所述第一累积读取掩码一一对应的多个第二累积读取掩码；其中，所述第二累积读取掩码是通过对所述第一累积读取掩码和对应的所述读取结果进行或运算得到的；

对所述第一累积读取掩码和所述第二累积读取掩码进行异或运算，得到每次施加读取电压后的运算结果。

11.根据权利要求9所述的存储器装置，其特征在于，所述外围电路还配置为：

接收到开始指令；

响应于所述开始指令，获取初始读取结果，将初始的读取结果分别存储在第一中间变量中和锁存器中；

接收到中间指令集；所述中间指令集包括m个中间指令；

响应于第i个中间指令，获取第i次读取结果，将所述第i次读取结果与所述第一中间变量中存储的第i次第一累积读取掩码进行或运算得到第i次第二累积读取掩码，将所述第i次第二累积读取掩码存储在第二中间变量中；将第i次第一累积读取掩码与第i次第二累积读取掩码进行异或运算得到第i次运算结果，将所述第i次运算结果存储在所述锁存器中；将所述第i次第一累积读取掩码与第i次读取结果的或运算结果作为第i+1次第一累积读取掩码存储在第一中间变量中；所述i、m均为正整数，且m≥1，m≥i≥1；

接收到结束指令；

响应于所述结束指令，将所述锁存器中存储的每一次的运算结果进行输出。

12.根据权利要求9所述的存储器装置，其特征在于，所述外围电路还配置为：

获取与多个所述第一累积读取掩码一一对应的多个第三累积读取掩码；所述第三累积读取掩码是通过对所述第一累积读取掩码和当前所述读取结果进行异或运算得到的；

对所述第三累积读取掩码和当前所述读取结果进行与运算，得到每次施加读取电压后的运算结果。

13.根据权利要求12所述的存储器装置，其特征在于，所述外围电路还配置为接收到开始指令；

响应于所述开始指令，获取初始读取结果，将初始的读取结果分别存储在第一中间变量中和锁存器中；

接收到中间指令集；所述中间指令集包括m个中间指令；

响应于第i个中间指令，获取第i次读取结果，将所述第i次读取结果与所述第一中间变量中存储的第i次第一累积读取掩码进行异或运算得到第i次第三累积读取掩码，将所述第i次第三累积读取掩码存储在第二中间变量中；将第i次第一累积读取掩码与第i次第三累积读取掩码进行与运算得到第i次运算结果，将所述第i次运算结果存储在所述锁存器中；将所述第i次第一累积读取掩码与第i次读取结果的或运算结果作为第i+1次第一累积读取掩码存储在第一中间变量中；所述i、m均为正整数，且m≥1，m≥i≥1；

接收到结束指令；

响应于所述结束指令，将所述锁存器中存储的每一次的运算结果进行输出。

14.根据权利要求8所述的存储器装置，其特征在于，当所述阈值电压大于施加的读取电压，对应的读取结果为0；当所述阈值电压小于或等于施加的读取电压，对应的读取结果为1。

15.根据权利要求8所述的存储器装置，其特征在于，所述存储器装置包括三维NAND型存储器。

16.一种存储器系统，其特征在于，包括：

一个或多个如权利要求8至15中任一项所述的存储器装置；以及

存储器控制器，其与所述存储器装置耦接，且用于控制所述存储器装置。