CN115512750A - 存储器装置及其操作方法、存储器系统 - Google Patents

Abstract

本公开实施例提供了一种存储器装置及其操作方法、存储器系统，存储器装置包括：存储单元阵列以及与存储单元阵列耦接的外围电路；存储单元阵列包括多个存储串；外围电路被配置为将耦接到第一字线的多个存储单元从初始状态同时编程到多个目标状态中的一个；将未选择的存储单元对应位线偏置到编程禁止电平，将选择的存储单元对应位线偏置到低电源电平；将第一字线从低电源电平提高到第一电压电平；在第一字线电平提高的过程中，将选择的存储单元对应位线上的电压从低电源电平提高到第二或第三电压电平，第三电压电平大于相应的选择晶体管的截止电平，第二电压电平介于低电源电平和第三电压电平之间；以及将编程脉冲施加到第一字线。

Description

存储器装置及其操作方法、存储器系统

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种存储器装置及其操作方法、存储器系统。

背景技术

存储器装置是现代信息技术中用于保存信息的记忆设备。作为一种典型的非易失性半导体存储器，NAND(Not-And，与非型)闪存器由于具有较高的存储密度、可控的生产成本、合适的编擦速度及数据保持特性，已经成为存储市场中的主流产品。

然而，随着对存储器装置要求的不断提高，存储器装置在执行编程操作时还存在诸多问题。

发明内容

本公开实施例提出一种存储器装置及其操作方法、存储器系统。

一方面，本公开实施例提供一种存储器装置，所述存储器装置包括：存储单元阵列以及与所述存储单元阵列耦接的外围电路；其中，

所述存储单元阵列包括多个存储串，每个存储串包括多个存储单元，多个存储单元中的每个存储单元耦接到相应的字线，每个存储串通过相应的选择晶体管耦接到相应的位线；

所述外围电路被配置为将耦接到第一字线的多个存储单元从初始状态同时编程到多个目标状态中的相应的一个目标状态；

将与沿所述第一字线的未选择的存储单元相对应的位线偏置到编程禁止电平，并且将与沿所述第一字线的选择的存储单元相对应的位线偏置到低电源电平；

将所述第一字线的电压从低电源电平提高到第一电压电平；其中，在所述第一字线电压从所述低电源电平提高到所述第一电压电平的过程中，所述位线偏置电路还被配置为根据选择的存储单元的编程验证结果将与选择的存储单元相对应的位线上的电压从所述低电源电平提高到第二电压电平或第三电压电平，所述第二电压电平、第三电压电平的开始时刻均与所述选择的存储单元的目标状态相关，所述第三电压电平大于相应的选择晶体管的截止电平，所述第二电压电平介于所述低电源电平和所述第三电压电平之间；以及

将编程脉冲施加到所述第一字线。

上述方案中，所述第二电压电平为所述编程禁止电平的一半。

上述方案中，所述第三电压电平小于或等于所述编程禁止电平。

上述方案中，所述外围电路被配置为以梯级波形将所述第一字线上的电压从所述低电源电平提高到所述第一电压电平，其中所述梯级波形具有介于所述低电源电平和所述第一电压电平之间的多个步阶；以及

所述外围电路被配置为在选择的存储单元的目标状态的一个步阶开始进入稳态时，对所述选择的存储单元相对应的位线施加所述第二电压电平对应的脉冲。

上述方案中，所述外围电路被配置为在所述选择的存储单元相对应的位线从对应选择的存储单元的目标状态的一个步阶进入稳态至稳态结束期间，开始对所述选择的存储单元相对应的位线施加所述第三电压电平对应的脉冲，并在所述稳态结束时稳定在所述第三电压电平。

上述方案中，所述编程脉冲是一系列编程脉冲中的一个编程脉冲，并且所述编程还包括在偏置所述位线之前的编程验证，并且沿所述第一字线的未选择的存储单元包括已经验证为被编程为相应的目标状态的存储单元。

上述方案中，所述步阶的数量与所述目标状态的数量相同。

上述方案中，在所述第一字线电压从所述低电源电平提高到所述第一电压电平的过程中，所述外围电路还被配置为以所述梯级波形将除所述第一字线之外的字线上的电压从所述低电源电平提高到所述第一电压电平，其中所述梯级波形具有介于所述低电源电平和所述第一电压电平之间的多个步阶；以及

所述外围电路还被配置为随后将导通电压施加到除所述第一字线之外的字线上。

上述方案中，所述外围电路还被配置为在编程脉冲施加到所述第一字线上一段时长后卸载所述编程脉冲；

在将所述编程脉冲卸载之后，所述外围电路还被配置为卸载所述第二电压电平和第三电压电平对应的脉冲。

上述方案中，所述存储器装置包括三维NAND型存储器。

一方面，本公开实施例提供一种存储器系统，包括：

一个或多个如本公开上述实施例中所述的存储器装置；以及

存储器控制器，其与所述存储器装置耦接并控制所述存储器装置。

一方面，本公开实施例提供一种存储器装置的操作方法，所述存储器装置包括：存储单元阵列以及与所述存储单元阵列耦接的外围电路；其中，

所述存储单元阵列包括多个存储串，每个存储串包括多个存储单元，多个存储单元中的每个存储单元耦接到相应的字线，每个存储串通过相应的选择晶体管耦接到相应的位线；所述操作方法包括：

接收到编程指令，所述编程指令指示将耦接到第一字线的多个存储单元从初始状态同时编程到多个目标状态中的相应的一个目标状态；

响应于所述编程指令，将与沿所述第一字线的选择的存储单元相对应的位线设置为低电源电平，并且将与沿所述第一字线的未选择的存储单元相对应的位线设置为编程禁止电平；

将所述第一字线的电压从低电源电平提高到第一电压电平；其中，在所述第一字线电压从所述低电源电平提高到所述第一电压电平的过程中，根据所述选择的存储单元的编程验证结果，将与选择的存储单元相对应的位线上的电压从所述低电源电平提高到第二电压电平或第三电压电平，所述第二电压电平、第三电压电平的开始时刻均与所述选择的存储单元的目标状态相关，所述第三电压电平大于相应的选择晶体管的截止电平，所述第二电压电平介于所述低电源电平和所述第三电压电平之间；

将编程脉冲施加到所述第一字线。

上述方案中，所述将所述第一字线的电压从低电源电平提高到第一电压电平，包括：

以梯级波形将所述第一字线上的电压从所述低电源电平提高到所述第一电压电平，其中所述梯级波形具有介于所述低电源电平和所述第一电压电平之间的多个步阶。

上述方案中，所述将与选择的存储单元相对应的位线上的电压从所述低电源电平提高到第二电压电平或第三电压电平，包括：

在选择的存储单元的目标状态的一个步阶开始进入稳态时，对所述选择的存储单元相对应的位线施加所述第二电压电平对应的脉冲；

或者，

在所述选择的存储单元的目标状态的一个步阶进入稳态至稳态结束期间，对所述选择的存储单元相对应的位线施加所述第三电压电平对应的脉冲，并在所述稳态结束时稳定在所述第三电压电平。

上述方案中，所述将所述第一字线的电压从低电源电平提高到第一电压电平，包括：

在所述第一字线电压从所述低电源电平提高到所述第一电压电平的过程中，以所述梯级波形将除所述第一字线之外的字线上的电压从所述低电源电平提高到所述第一电压电平，其中所述梯级波形具有介于所述低电源电平和所述第一电压电平之间的多个步阶；

所述方法还包括：

将导通电压施加到除所述第一字线之外的字线上。

上述方案中，所述方法还包括：

在编程脉冲施加到所述第一字线上一段时长后卸载所述编程脉冲；以及

在将所述编程脉冲卸载之后，卸载所述第二电压电平和第三电压电平对应的脉冲。

本公开实施例提供了一种存储器装置及其操作方法、存储器系统。本公开各实施例中，执行全序列编程操作期间，在外围电路将第一字线电压从低电源电平提高到第一电压电平时，根据选择的存储单元的编程验证结果，外围电路将与选择的存储单元相对应的位线上的电压从低电源电平提高到第二电压电平或第三电压电平，第三电压电平可以将相应位线的选择晶体管截止，从而使相应存储串的沟道电压随着字线的抬升而基本全部抬升，第二电压电平介于低电源电平和第三电压电平之间，可以将相应位线的选择晶体管弱截止，从而使相应存储串的沟道电压随着字线的抬升而部分抬升，也就是说，第二电压和第三电压可以使沟道电压的抬升电平存在差异，进而使得有效的编程电压(编程电平与沟道电压的差)存在差异，如此，可以结合编程验证结果将处于不同编程程度的存储单元编程到一个较窄的阈值电压分布区间中，从而降低相邻存储态的阈值电压分布重叠的机率，提高读操作的正确率。

附图说明

图1为本公开一实施例具有存储器系统的示例性系统的示意图；

图2a为本公开一实施例具有存储器系统的示例性存储器卡的示意图；

图2b为本公开一实施例具有存储器系统的示例性固态驱动器的示意图；

图3a为本公开一实施例三维NAND型存储器的存储单元的分布示意图；

图3b为本公开一实施例包括外围电路的示例性存储器装置的示意图；

图3c为本公开另一实施例中在编程的不同阶段各元件上对应的电压时序示意图；

图4为本公开一实施例的包括NAND存储串的存储器阵列的剖面示意图；

图5为本公开一实施例包括存储单元阵列和外围电路的示例性存储器装置的示意图；

图6为本公开一实施例中全序列编程示意图；

图7为本公开一实施例采用步进式脉冲编程的方式进行编程操作期间施加到存储单元上的字线电压示意图；

图8a为本公开一实施例中不同态的阈值电压分布与初始参考电压、验证电压的对应关系示意图；

图8b为本公开一实施例中初始参考电压、验证电压与位线电压关系示意图；

图9为本公开一实施例中沟道电压与不同的目标状态的对应关系示意图；

图10为本公开一实施例中当基于目标状态结合沟道升压时目标状态对编程循环数的表格示意图；

图11为本公开一实施例存储器装置的操作方法的实现流程示意图。

在上述附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

具体实施方式

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

在下文的描述中，“选择”和“选中”代表相同的含义；“未选择”、“未被选择”、“未被选中”和“未被选中”代表相同的含义。“电压”和“电势”代表相同的含义。

为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。

本公开实施例中的存储器装置包括但不限于三维NAND型存储器，为了便于理解，以三维NAND型存储器为例进行说明。

图1示出了根据本公开的一些方面的具有存储器装置的示例性系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图1中所示，系统100可以包括主机108和存储器系统102，存储器系统102具有一个或多个存储器装置104和存储器控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机108可以被配置为将数据发送到存储器装置104或从存储器装置104接收数据。

根据一些实施方式，存储器控制器106耦合到存储器装置104和主机108，并且被配置为控制存储器装置104。存储器控制器106可以管理存储在存储器装置104中的数据，并且与主机108通信。在一些实施方式中，存储器控制器106被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器106被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。

存储器控制器106可以被配置为控制存储器装置104的操作，例如读取、擦除和编程操作。存储器控制器106还可以被配置为管理关于存储在或要存储在存储器装置104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器装置104读取的或者被写入到存储器装置104的数据的纠错码(ECC)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器装置104。存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。

存储器控制器106和一个或多个存储器装置104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在如图2a中所示的一个示例中，存储器控制器106和单个存储器装置104可以集成到存储器卡202中。存储器卡202可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图2b中所示的另一示例中，存储器控制器106和多个存储器装置104可以集成到SSD206中。SSD206还可以包括将SSD206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD 206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。

图3a示例性的给出了一种三维NAND型存储器的存储单元的分布示意图，如图3a所示，三维NAND型存储器的存储器阵列由数排平行错开的与栅极隔离结构平行的存储单元排构成，每两排存储单元排被栅极隔离结构和上选择栅极隔离结构隔开，每个存储单元排包括多个存储单元。栅极隔离结构可以包括第一栅极隔离结构和第二栅极隔离结构，第一栅极隔离结构将存储器阵列划分为多个存储块(英文表达为Block)，多个第二栅极隔离结构可以将存储块划分为多个指存储区(英文表达为Finger)，在每个指存储区的中间设置的上选择栅极隔离结构可以将指存储区划分为两个部分，从而将指存储区划分为两个存储片(英文表达为String)。图3a中所示的一个存储块包含6个存储片，实际应用中，一个存储块中存储片的个数不限于此。某一条字线耦接的一个存储块中的存储单元可以称为一个存储页(英文表达为Page)。

需要说明的是，图3a中给出的栅极隔离结构和上选择栅极隔离结构之间的存储单元排的排数只是示例性的示范，不用于限定本公开中三维NAND型存储器的一个指存储区所包含的存储单元排的数量。实际应用中，一个指存储区所包含的存储单元排的数量可以根据实际情况进行调整，如2、4、8、16等。

图3b示出了根据本公开的一些方面的包括外围电路的示例性存储器装置300的示意电路图。存储器装置300可以是图1中的存储器装置104的示例。存储器装置300可以包括存储器阵列301和耦合到存储器阵列301的外围电路302。以存储器阵列301为三维NAND型存储器阵列为例进行说明，其中，存储单元306以NAND存储器串308的阵列的形式提供，每个NAND存储器串308在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储器串308包括串联耦合并且垂直地堆叠的多个存储单元306。每个存储单元306可以保持连续模拟值，例如，电压或电荷，其取决于在存储单元306的区域内捕获的电子的数量。每个存储单元306可以是包括浮栅晶体管的浮栅类型的存储单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储单元。

在一些实施方式中，每个存储单元306是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储单元306是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(MLC)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(TLC))，或者每单元存储四位(又被称为四级单元(QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。

如图3b中所示，每个NAND存储器串308可以包括在其源极端处的下选择栅极(BSG)310和在其漏极端处的上选择栅极(TSG)312。BSG310和TSG312可以被配置为在读取和编程操作期间激活选定的NAND存储器串308。在一些实施方式中，同一存储块304中的NAND存储器串308的源极通过同一源极线(SL)314(例如，公共SL)耦合。换句话说，根据一些实施方式，同一存储块304中的所有NAND存储器串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储器串308的TSG312耦合到相应的位线(BL)316，可以经由输出总线(未示出)从位线316读取或写入数据。在一些实施方式中，每个NAND存储器串308被配置为通过经由一个或多个TSG线313将选择电压(例如，高于具有TSG312的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的TSG312和/或通过经由一个或多个BSG线315将选择电压(例如，高于具有BSG 310的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的BSG310而被选择或被取消选择。

如图3b中所示，NAND存储器串308可以被组织为多个存储块304，多个存储块304的每一个可以具有公共源极线314(例如，耦合到地)。在一些实施方式中，每个存储块304是用于擦除操作的基本数据单位，即，同一存储块304上的所有存储单元306同时被擦除。为了擦除选定存储块中的存储单元306，可以用擦除电压(Vers)(例如，高正电压(例如，20V或更高))偏置耦合到选定存储块以及与选定存储块在同一面中的未选定存储块的源极线314。应当理解，在一些示例中，可以在半存储块级、在四分之一存储块级或者在具有任何合适数量的存储块或存储块的任何合适的分数的级执行擦除操作。相邻NAND存储器串308的存储单元306可以通过字线318耦合，字线318选择存储单元306的哪一行受读取和编程操作的影响。在一些实施方式中，每个字线318耦合到存储单元306的页320，页320是用于编程操作的基本数据单位。以位为单位的一页320的大小可以与一个存储块304中由字线318耦合的NAND存储器串308的数量相关。每个字线318可以包括在相应页320中的每个存储单元306处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。结合前面的图3a，一页320中包含多个存储单元306，多个存储单元之间被上选择栅极隔离结构和栅极隔离结构隔离开，在上选择栅极隔离结构和栅极隔离结构之间的多个存储单元排列成多个存储单元排，每个存储单元排与栅极隔离结构以及上选择栅极隔离结构平行。其中共享相同字线的存储片中的存储单元形成可编程(读/写)页。

图4示出了根据本公开的一些方面的包括NAND存储串308的示例性存储器阵列301的剖面示意图。如图4所示，NAND存储串308可以包括层叠结构410，该层叠结构410包括依次交替层叠设置的多条栅极层411和多个绝缘层412，以及垂直贯穿栅极层411和绝缘层412的存储串308。栅极层411和绝缘层412可以交替层叠，相邻的两层栅极层411由一层绝缘层412隔开。层叠结构410中栅极层411和绝缘层412的对的数量，可以确定存储器阵列401中包括的存储器单元的数量。

栅极层411的组成材料可以包括导电材料。导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极层411包括金属层，例如，钨层。在一些实施方式中，每个栅极层411包括掺杂多晶硅层。每个栅极层411可以包括围绕存储单元的控制栅极。在层叠结构410的顶部处的栅极层411，可以横向地延伸作为上选择晶体管栅线，在层叠结构410底部处的栅极层411可以横向地延伸作为下选择晶体管栅线，在上选择晶体管栅线与下选择晶体管栅线之间横向地延伸的栅极层411可以作为字线层。

在一些实施例中，层叠结构410可以设置在衬底401上。衬底401可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。

在一些实施例中，NAND存储串308包括垂直地延伸穿过层叠结构410的沟道结构。在一些实施方式中，沟道结构包括填充有(一种或多种)半导体材料(例如，作为半导体沟道)和(一种或多种)电介质材料(例如，作为存储器膜)的沟道孔。在一些实施方式中，半导体沟道包括硅，例如，多晶硅。在一些实施方式中，存储器膜是包括隧穿层、存储层(又称为“电荷捕获/存储层”)和阻挡层的复合电介质层。沟道结构可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道、隧穿层、存储层和阻挡层以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高K)电介质或其任何组合。在一个示例中，存储器膜可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

返回参考图3b，外围电路302可以通过位线316、字线318、源极线314、BSG线315和TSG线313耦合到存储器阵列301。外围电路302可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、BSG线315和TSG线313将电压信号和/或电流信号施加到每个目标存储单元306以及从每个目标存储单元306感测电压信号和/或电流信号来促进存储器阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，外围电路302包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压产生器510、控制逻辑512、寄存器514、接口516和数据总线518。应当理解，在一些示例中，还可以包括图5中未示出的附加外围电路。

页缓冲器/感测放大器504可以被配置为根据来自控制逻辑512的控制信号从存储器阵列301读取数据以及向存储器阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储要被编程到存储器阵列301的一个页320中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选择的字线318的存储单元306中。在又一示例中，页缓冲器/感测放大器504还可以感测来自位线316的表示存储在存储单元306中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器506可以被配置为由控制逻辑512控制，并且通过施加从电压产生器510生成的位线电压来选择一个或多个NAND存储串308。

行解码器/字线驱动器508可以被配置为由控制逻辑512控制，并且选择/取消选择存储器阵列301的存储块304并且选择/取消选择存储块304的字线318。行解码器/字线驱动器508还可以被配置为使用从电压产生器510生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以选择/取消选择并且驱动BSG线315和TSG线313。如下文详细描述的，行解码器/字线驱动器508被配置为对耦合到(一个或多个)选择的字线318的存储单元306执行编程操作。电压产生器510可以被配置为由控制逻辑512控制，并且生成要被供应到存储器阵列301的字线电压(例如，读取电压、编程电压、通过电压、沟道升压电压、验证电压等)、位线电压和源极线电压。

在一些具体实施例中，所述编程操作为全序列编程(包括但不限于多阶段编程(MSP，Multi-State Program)/多相位编程)，以QLC为例，在全序列编程操作中，存储单元能够从擦除数据状态S0直接地被编程到编程数据状态S1-S15中的任何一个。

这里，所述全序列编程可以包括多个循环，每个循环包括多个阶段，示例性的，每一所述循环可以包括位线电压设置阶段、沟道升压阶段、编程脉冲阶段、恢复阶段和编程验证阶段。在位线电压设置，可以将未选择的存储单元对应的位线设置到编程禁止电平，如VDD，将选择的存储单元对应的位线设置到低电源电平，如地电压GND。在沟道升压阶段，可以通过位线与字线加压的配合实现沟道的升压；在编程脉冲阶段，可以在选择的字线上施加编程电压，对未选择的字线施加通过电压；在恢复阶段，可以对未选择的字线以及选择的字线均执行使电压下降到低电源电平；在编程验证阶段，可以对选择的字线施加验证电压Vvf，向未选择的字线施加导通电压Vpass，以确定对应的存储单元是否被编程到期望的状态。

控制逻辑512可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器514可以耦合到控制逻辑512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。接口516可以耦合到控制逻辑512，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并将其中继到控制逻辑512，以及缓冲从控制逻辑512接收的状态信息并且将其中继到主机。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其中继到存储器阵列301或从存储器阵列301中继或缓冲数据。

本公开实施例提供了另一种存储器装置，所述存储器装置包括：存储单元阵列以及与所述存储单元阵列耦接的外围电路；其中，

所述存储单元阵列包括多个存储串，每个存储串包括多个存储单元，多个存储单元中的每个存储单元耦接到相应的字线，每个存储串通过相应的选择晶体管耦接到相应的位线；

所述外围电路被配置为将耦接到第一字线的多个存储单元从初始状态同时编程到多个目标状态中的相应的一个目标状态；

将与沿所述第一字线的未选择的存储单元相对应的位线偏置到编程禁止电平，并且将与沿所述第一字线的选择的存储单元相对应的位线偏置到低电源电平；

将所述第一字线的电压从低电源电平提高到第一电压电平；其中，当所述外围电路将所述第一字线电压从所述低电源电平提高到所述第一电压电平时，所述外围电路还被配置为根据选择的存储单元的验证结果将与选择的存储单元相对应的位线上的电压从所述低电源电平提高到第二电压电平或第三电压电平，所述第二电压电平、第三电压电平的开始时间均与所述选择的存储单元的目标状态相关，所述第二电压电平大于相应的选择晶体管的截止电平，所述第三电压电平介于所述低电源电平和所述第三电压电平之间；以及

将编程脉冲施加到所述第一字线。

这里，参考前述图3a、图3b、图3c，多个存储单元中的每个存储单元306均耦接到相应的字线318，每个存储串308通过相应的选择晶体管(如上选择晶体管(TSG)312)耦接到相应的位线316。

具体地，所述存储器装置可以包括存储单元阵列以及与所述存储单元阵列耦接的外围电路；所述存储单元阵列以及外围电路前已述及，这里不再赘述。

参考图3c，所述存储单元阵列可以包括一个或多个存储串(参考图3c中箭头所示)，每个存储串可以包括上选择晶体管栅线SSL对应的上选择晶体管SST、下选择晶体管栅线GSL对应的地选择晶体管GST以及位于上选择晶体管、地选择晶体管之间的多个存储单元，每个存储串分别连接到相应的位线BL上和统一的公共源极线上。

这里，参考图3c，所述第一字线为选择的字线(Sel.WL)，该选择的字线可以是存储器装置中多条字线中的任一字线，其他的字线则为未选择的字线(Usel.WL)或虚拟字线(Dummy WL)；存储器装置中的位线BL区分为两部分，一部分位线与选择的字线对应的存储单元中处于最低态(即擦除态)的存储单元连接，记为第一位线(BL_min)，另一部分位线与除了与选择的字线对应的存储单元中除处于最低态(即擦除态)，以及已达到目标状态之外的存储单元连接，记为第二位线(BL_other)，实际操作中，可以通过选择相应的字线和位线选择多个存储单元中的某一目标存储单元执行相应的读取和编程操作。

需要说明的是，本实施例中的编程操作为全序列编程。这里及以下，以QLC为例。图6示出了当每个存储单元存储数据为四位时(即QLC)存储单元阵列的示例阈值电压分布，图6中的箭头表示全序列编程。参考图6，存储单元可以从擦除状态S0直接被编程到编程数据状态S1-S15中的任何一个。例如，可以首先擦除要被编程的存储单元的群体，如存储块(Block)，使得群体中的所有存储单元都在擦除数据状态S0中。然后，编程过程用于将存储单元直接地编程为数据状态S1、S2、S3、S4、S5、S6、S7、S8、S9、S10、S11、S12、S13、S14或S15。例如，在一些存储单元正在从数据状态S0被编程到数据状态S1的同时，其他存储单元正在从数据状态S0被编程到数据状态S2和/或从数据状态S0被编程到数据状态S3等。

这里，所述控制逻辑可以参考前述图5中的控制逻辑512进行理解。仍以QLC为例，所述存储单元的初始状态为数据擦除状态S0，目标状态为编程数据状态S1-S15；所述控制逻辑在接收到编程操作(写入)指令后，开始响应该编程操作指令并执行该编程操作，在执行编程操作的过程中，根据编程指令的指示，将耦接到选择的字线的多个存储单元从初始数据状态同时编程到多个目标状态中的相应的一个目标状态。也就是说，参考图6，存储单元从擦除数据状态S0直接地被编程到编程数据状态S1-S15中的某一个。

需要说明的是，在编程操作期间，每个编程脉冲之后需要进行验证操作，以确定选择的存储单元是否被编程到期望的状态，当验证操作中的读取结果与编程操作中的写入数据一致时，表明编程到达期望的状态，随后，编程到达期望的状态的存储单元耦接的对应位线被拉到指定的编程禁止状态。

这里，所述的沿第一字线的选择的存储单元可以理解为与所述第一字线耦接的存储单元中未达到目标状态的存储单元。具体地，当编程操作包括多个循环时，在循环开始，沿第一字线的选择的存储单元可以理解为与所述第一字线耦接的存储单元中写入的状态为非擦除态的存储单元；在循环过程中，沿第一字线的选择的存储单元可以理解为所述第一字线耦接的存储单元中除写入的状态为擦除态以及已达到目标状态之外的存储单元。

这里，所述的沿第一字线的未选择的存储单元可以理解为与所述低压字线藕节的存储单元中已经达到目标状态的存储单元。具体地，当编程操作包括多个循环时，在循环开始，沿第一字线的未选择的存储单元可以理解为与所述第一字线耦接的存储单元中写入的状态为擦除态的存储单元；在循环过程中，沿第一字线的未选择的存储单元可以理解为所述第一字线耦接的存储单元中写入的状态为擦除态以及已达到目标状态的存储单元。

这里，所述外围电路将与沿第一字线的选择的存储单元相对应的位线(即第一位线，BL_min)设置为低电源电平，在一些具体示例中，所述低电压电平可以是地电压，这里的低电源电平也可以称为低禁止电压VBL_inhibit_Low。所述外围电路同时将与沿第一字线的未选择的存储单元相对应的位线(即第二位线，BL_other)设置为编程禁止电平(VBL_inhibit)，以关闭与对应位线连接的选择晶体管。这里，编程禁止电压电平大于低电源电平，即VBL_inhibit＞VBL_inhibit_Low。示例性地，所述编程禁止电平(VBL_inhibit)为VDD。

参考图7，图7示出了选择的字线(第一字线)、未选择的字线、选择的存储单元相对应的位线(第一位线)、未选择的存储单元相对应的位线(第二位线)，在执行编程操作期间的电压施加时序图，其中，横坐标为时间，纵坐标为选择的字线、未选择的字线、选择的存储单元相对应的位线、未选择的存储单元相对应的位线上施加的电压值。

这里，所述外围电路将所述第一字线(Sel.WL)的电压从低电源电平提高到第一电压电平；所述第一电压电平为通过电压Vpass。随后，外围电路将上升波形施加到选择的第一字线和一个或多个附加的字线，所述附加的字线包括与第一字线相邻的字线。这里，所述外围电路以梯级波形将所述第一字线上的电压从所述低电源电平提高到所述第一电压电平(例如，Vpass)，其中所述梯级波形具有介于所述低电源电平和所述第一电压电平之间的多个步阶。

在一些实施例中，所述步阶的数量与所述目标状态的数量相同。

参考图7，所述目标状态为S1-S15时，对应的步阶的数量为15个，具体地，目标状态为S1-S15，所述步阶包括vpass_s1、vpass_s2、vpass_s3、vpass_s4、…vpass_s14、vpass_s15。需要说明的是，图7中示出的S0*可以为擦除状态。

这里，所述编程还包括在偏置所述位线之前的编程验证，在所述外围电路将所述第一字线电压从所述低电源电平提高到所述第一电压电平的过程中，所述外围电路还被配置为根据选择的存储单元的编程验证结果将与选择的存储单元相对应的位线上的电压从所述低电源电平提高到第二电压电平或第三电压电平。

这里，所述第三电压电平(VBL_inhibit)大于相应的选择晶体管的截止电平，所述第三电压电平的作用是使得相应的位线截止，以为后续的沟道升压作准备。需要说明的是，当位线截止时，沟道可以随着字线的升压而较大程度的跟随升压。在一些实施例中，所述第三电压电平小于或等于所述编程禁止电平。可以理解的是，当所述第三电压电平小于所述编程禁止电平时，可以降低功耗。

这里，所述第二电压电平(VBL_inhibit_Mid)介于所述低电源电平(VBL_inhibit_Low)和所述第三电压电平(VBL_inhibit)之间，所述第二电压电平的作用是使得相应的位线弱截止，以为后续的沟道升压作准备。需要说明的是，当位线弱截止时，沟道可以随着字线的升压而一定程度的跟随升压。这里的一定程度比前述的较大程度的幅度小。

在一些实施例中，所述第二电压电平为所述编程禁止电平的一半。

这里，所述编程验证结果为对选择的存储单元执行编程操作的过程中，对选择的存储单元施加的编程电压与每个选择的存储单元的目标状态的初始参考电压、验证电压的比较结果；其中，当所述编程电压大于初始参考电压，且小于验证电压时，将与选择的存储单元相对应的位线上的电压从所述低电源电平提高到第二电压电平。当所述编程电压均大于初始参考电压和验证电压时，将与选择的存储单元相对应的位线上的电压从所述低电源电平提高到第三电压电平。

这里，所述第二电压电平、第三电压电平的开始时间均与所述选择的存储单元的目标状态相关。

示例性的，参考图8a、图8b，当存储单元的阈值电压小于Sn态的阈值电压分布的最大值即初始参考电压(Vvi)，则表明Vvi验证结果为失败“Fail”，此时存储单元的阈值电压也会小于Sn+1态的阈值电压分布的最小值即验证电压(Vvf)，对应Vvf验证结果为失败“Fail”。该种情况下，说明存储单元离Sn+1态相隔比较远，需要较大幅度的阈值电压的调整，基于此，将与选择的存储单元相对应的位线上的电压从设置为低电源电平(VBL_inhibit_Low)。

当存储单元的阈值电压大于Sn态的阈值电压分布的最大值即初始参考电压(Vvi)，则表明Vvi验证通过“Pass”，以及当存储单元的阈值电压小于Sn+1态的阈值电压分布的最小值即验证电压(Vvf)时，则表明Vvf验证结果为失败“Fail”。该种情况下，说明存储单元离Sn+1态相隔比较进，需要较小幅度的阈值电压的调整，基于此，将与选择的存储单元相对应的位线上的电压从所述低电源电平提高到第二电压电平(VBL_inhibit_Mid)。

当存储单元的阈值电压大于Sn态的阈值电压分布的最大值即初始参考电压(Vvi)，则表明Vvi验证通过“Pass”，以及当存储单元的阈值电压大于Sn+1态的阈值电压分布的最小值即验证电压(Vvf)时，则表明Vvf验证通过“Pass”。该种情况下，说明存储单元位于Sn+1态，不需要对阈值电压进行调整，基于此，将与选择的存储单元相对应的位线上的电压从所述低电源电平提高到第三电压电平(VBL_inhibit)。

需要说明的是，图8a、图8b中示出的Vrd是选择的字线对应的存储单元的读取电压。

在一些实施例中，在所述第一字线电压从所述低电源电平提高到所述第一电压电平的过程中，所述外围电路还被配置为以所述梯级波形将除所述第一字线之外的字线上的电压从所述低电源电平提高到所述第一电压电平，其中所述梯级波形具有介于所述低电源电平和所述第一电压电平之间的多个步阶；以及

外围电路还被配置为随后将导通电压施加到除所述第一字线之外的字线上。

示例性的，参考图7，所述未选择的字线对应的存储单元的步阶的数量也为15个，具体地，所述步阶包括vpass_s1、vpass_s2、vpass_s3、vpass_s4、…vpass_s14、vpass_s15，对未选择的字线施加导通电压Vpass。

需要说明的是，在选择的字线和未选择的字线上的梯级波形的每个梯级可以比每个目标状态对应的最终沟道电压(即沟道升压值)的差值略大。

鉴于此，本公开实施例中，在执行全序列编程操作期间，在外围电路将第一字线电压从低电源电平提高到第一电压电平时，根据选择的存储单元的编程验证结果，外围电路还将与选择的存储单元相对应的位线上的电压从低电源电平提高到第二电压电平或第三电压电平，第三电压电平可以将相应位线的选择晶体管截止，从而使相应存储串的沟道电压随着字线的抬升而基本全部抬升，第二电压电平介于低电源电平和第三电压电平之间，可以将相应位线的选择晶体管弱截止，从而使相应存储串的沟道电压随着字线的抬升而部分抬升，也就是说，第二电压和第三电压可以使沟道电压的抬升电平存在差异，进而使得有效的编程电压(编程电平与沟道电压的差)存在差异。

需要说明的是，所述多状态编程(也被称为多电平编程)，其通过识别多个不同的有效编程阈值电压范围来实现。每个不同的阈值电压范围对应于针对在存储器装置中编码的数据位的组的预定值。

示例性的，在编程操作期间，将被施加到选择的字线上的编程电压VPGM被施加作为振幅随着时间增加的一系列脉冲，脉冲的振幅通过预定的步长大小随着每个连续脉冲而增加，将编程电压VPGM施加到对应的存储单元。在每个编程脉冲之后进行验证操作，对于多状态编程，可以针对选择的存储单元的每个状态执行验证步骤，以确定相应的存储单元是否已经达到相应的目标状态。

图9示出了选择的存储单元对应不同目标状态下两种沟道电压与有效编程电压Vpgm之间的对应关系。这里，有效编程电压Vpgm为实际编程电压VPGM与沟道电压(Vchannel，沟道升压值)的差值。

图9中示出了沟道升压值及其对应的不同的目标状态，其中S0*是指属于擦除状态的单元以及来自其他目标状态的任何锁定单元。最下面的行显示了正在被施加到选择的字线的20V的实际编程电压值的结果有效编程电压值。如图9所示，目标为最高S15目标状态的单元能够看到完整的实际编程电压VPGM值，而其他状态的有效编程电压Vpgm减小，使得每个脉冲相对较少的编程。这允许正在被编程到不同的目标状态的单元以大约相同的速率编程，使得对于相同的有效编程电压Vpgm脉冲，每个状态都有其对应的阈值电压(Vt)，并且随着编程循环计数增加，所有状态或多或少同时完成编程。

进一步地，在多状态编程操作中，与存储单元相关联的沟道被提高到作为单元的目标编程状态的函数的电势(Vch)。这样，较低的状态获得较高的沟道电压，而较高的状态获得较低的沟道电压。由于将相同的实际编程电压VPGM脉冲施加到字线上的所有单元，因此较低状态实际上感觉到减慢了它的编程的较低的有效编程电压Vpgm。因此，多个状态同时被编程时的速率大致相同。

示例性地，如图9所示，在对与选择的存储单元相对应的位线施加不同的禁止电压，例如，第二电压电平(VBL_inhibit_Mid)和第三电压电平(VBL_inhibit)，可以每个选择的存储单元对应的阈值电压分布可以分成两个子阈值电压分布，每个选择的存储单元对应的有效编程电压也不同。例如，实际编程电压(VPGM)为20V，选择的存储单元的S1态中的两个有效编程电压，一个有效编程电压(Vpgm)为14.2V，对应的沟道升压值为5.8V；另一个有效编程电压(Vpgm)为14.4V，对应的沟道升压值为5.6V，以此类推。如此，可以结合编程验证结果将处于不同编程程度的存储单元编程到一个较窄的阈值电压分布区间中，从而降低相邻存储态的阈值电压分布重叠的机率，提高读操作的正确率。

在一些实施例中，在所述梯级波形具有介于所述低电源电平和所述第一电压电平之间的多个步阶，所述外围电路在选择的存储单元的目标状态的一个步阶开始进入稳态(参考图7中的t1时刻)时，对所述选择的存储单元相对应的位线施加所述第二电压电平(VBL_inhibit_Mid)对应的脉冲。

在一些实施例中，所述外围电路在所述选择的存储单元的目标状态的一个步阶的进入稳态至稳态结束期间(参考图7中的t2时刻)，开始对所述选择的存储单元相对应的位线施加所述第三电压电平(VBL_inhibit)对应的脉冲，并在所述稳态结束时稳定在所述第三电压电平(VBL_inhibit)。

示例性地，如图7，对于目标态为S1的存储单元，按照BLs:S1的电压施加时序曲线，在vpass_s1达到稳态时(参考图7中的t1时刻)，开始施加所述第二电压电平(VBL_inhibit_Mid)对应的脉冲，在vpass_s1进入稳态至稳态结束期间(参考图7中的t2时刻)，开始施加所述第三电压电平(VBL_inhibit)对应的脉冲，相较于S2-S15，S1态的沟道电压最先开始随着字线的升压而升压，最终S1态对应的沟道电压(Vchannel)为S1-S15中最高的，依次类推，对于目标态为S15的存储单元，按照BLs:S15的电压施加时序曲线，在vpass_s15达到稳定时开始施加所述第二电压电平(VBL_inhibit_Mid)对应的脉冲，在vpass_s15进入稳态至稳态结束期间，开始施加所述第三电压电平(VBL_inhibit)对应的脉冲，相较于S1-S14，S15态的沟道电压最后才随着字线的升压而升压，最终S15态对应的沟道电压(Vchannel)为S1-S15中最低的。

这里，选择的存储单元的目标状态将与选择的存储单元相对应的位线从在上升波形的电平处的低电源电平处开始提高，其中位线被提高到足以截止相应的选择晶体管的电压。

所述外围电路用于将编程脉冲VPGM施加到所述第一字线上，执行相应的编程操作。

在一些实施例中，外围电路还被配置为在编程脉冲施加到所述第一字线上一段时长后卸载所述编程脉冲；

在外围电路将所述编程脉冲卸载之后，所述外围电路还被配置为卸载所述第二电压电平和第三电压电平对应的脉冲。

这里，第二电压电平和第三电压电平对应的脉冲需要在编程脉冲卸载之后再卸载。

示例性地，如图7，沟道电压根据对应字线上的电压升值，且在编程操作期间一直保持不变。另外，在编程脉冲施加到第一字线之后，施加在对应位线上的第二电压电平和第三电压电平呈持续状态；一段时长后，施加在第一字线上的编程脉冲被卸载；在施加在第一字线上的编程脉冲被卸载完成之后，施加在对应位线上的第二电压电平和第三电压电平被卸载。

在一些实施例中，所述编程脉冲是一系列编程脉冲中的一个编程脉冲，并且所述编程还包括在偏置所述位线之前的编程验证，并且沿所述第一字线的未选择的存储单元包括已经验证为被编程为相应的目标状态的存储单元。

示例性的，参考图6、图10，在编程操作期间，每个编程脉冲之后跟着验证操作，以确定选择的存储单元是否被编程到期望的状态，实际操作中，当验证操作中的读取结果与编程操作中的写入数据一致时，表明编程操作正确，此时，相应的位线被拉到指定的编程禁止状态。

图6还示出了用于从存储器单元读取数据的十五个读取参考电压Vr1、Vr2、Vr3、Vr4、Vr5、Vr6、Vr7、Vr8、Vr9、Vr10、Vr11、Vr12、Vr13、Vr14和Vr15。通过测试给定存储器单元的阈值电压是高于还是低于十五个读取参考电压，系统能够确定存储器单元在什么数据状态(即，S0、S1、S2、S3、...)。以及还示出了十五个验证参考电压Vv1、Vv2、Vv3、Vv4、Vv5、Vv6、Vv7、Vv8、Vv9、Vv10、Vv11、Vv12、Vv13、Vv14和Vv15。当将存储器单元编程到数据状态S1(S2、S3、S4、...)时，系统将测试那些存储器单元是否具有大于或等于Vv1(Vv2、Vv3、Vv4、…)的阈值电压。

接下来，使用适当的目标电平来验证适当的存储单元以执行一个或多个验证操作，这里，通过测试被选择的存储单元的阈值电压是否已经达到相应的验证参考电压(Vv1、Vv2、Vv3、…)来执行验证过程，如果已经到达目标状态，则相应的存储单元编程完成，不能再进一步的执行编程操作。

需要说明的是，本公开实施例中对编程循环数量绘制了目标状态。阴影正方形与在每个循环的编程脉冲之后验证的状态相对应，其中使用仅检查可能仍然为无缺陷单元编程状态的“智能验证”布置。

示例性的，如图10所示，编程到S1状态的所有单元都可能在十二个循环内验证，而S15状态可能需要多达40个循环。基于典型的单元群体和编程参数，使用38个编程脉冲和150个验证操作(对于15个状态每个状态10个)执行相应的操作。为了减少脉冲和验证的数量，本公开实施例还提供了一种基于存储单元的目标状态选择性地提高沟道电压的方案。

在一些实施例中，所述存储器装置包括三维NAND型存储器。

本公开实施例中，执行编程操作期间，在所述外围电路将所述第一字线电压从所述低电源电平提高到所述第一电压电平时，根据选择的存储单元的验证结果，所述外围电路将与选择的存储单元相对应的位线上的电压从所述低电源电平提高到第二电压电平或第三电压电平，第二电压电平与第三电压电平不同；如此，可以使得每个选择的存储单元对应的阈值电压分布可以分成两个子阈值电压分布，从而缩小每个存储态的阈值电压分布宽度，降低相邻存储态的阈值电压分布可能存在重叠的几率，提高读操作的正确率。

本公开实施例还提供了一种存储器系统，所述存储器系统包括：

一个或多个如本公开上述实施例中所述的存储器装置；以及

存储器控制器，其与所述存储器装置耦接并控制所述存储器装置。

这里，关于存储器系统的具体结构及组成可以参照前述图1、图2a、图2b中的存储器系统102的相关结构及组成。为了简洁，这里不再赘述。

在一些实施例中，所述存储器系统包括存储卡或固态硬盘。

基于上述存储器装置，本公开实施例还提供了一种存储器装置的操作方法，所述存储器装置包括：存储单元阵列以及与所述存储单元阵列耦接的外围电路；其中，

所述存储单元阵列包括多个存储串，每个存储串包括多个存储单元，多个存储单元中的每个存储单元耦接到相应的字线，每个存储串通过相应的选择晶体管耦接到相应的位线；如图11所示，所述操作方法包括：

步骤S1101：接收到编程指令，所述编程指令指示将耦接到第一字线的多个存储单元从初始状态同时编程到多个目标状态中的相应的一个目标状态；

步骤S1102：响应于所述编程指令，将与沿所述第一字线的选择的存储单元相对应的位线设置为低电源电平，并且将与沿所述第一字线的未选择的存储单元相对应的位线设置为编程禁止电平；

步骤S1103：将所述第一字线的电压从低电源电平提高到第一电压电平；其中，在所述第一字线电压从所述低电源电平提高到所述第一电压电平的过程中，根据所述选择的存储单元的编程验证结果，将与选择的存储单元相对应的位线上的电压从所述低电源电平提高到第二电压电平或第三电压电平，所述第二电压电平、第三电压电平的开始时刻均与所述选择的存储单元的目标状态相关，所述第三电压电平大于相应的选择晶体管的截止电平，所述第二电压电平介于所述低电源电平和所述第三电压电平之间；

步骤S1104：将编程脉冲施加到所述第一字线。

应当理解，图11中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图11中所示的各步骤可以根据实际需求进行顺序调整。

在一些实施例中，所述将所述第一字线的电压从低电源电平提高到第一电压电平，包括：

以梯级波形将所述第一字线上的电压从所述低电源电平提高到所述第一电压电平，其中所述梯级波形具有介于所述低电源电平和所述第一电压电平之间的多个步阶。

在一些实施例中，所述将与选择的存储单元相对应的位线上的电压从所述低电源电平提高到第二电压电平或第三电压电平，包括：

在选择的存储单元的目标状态的一个步阶开始进入稳态时，对所述选择的存储单元相对应的位线施加所述第二电压电平对应的脉冲；

或者，

在所述选择的存储单元的目标状态的一个步阶进入稳态至稳态结束期间，对所述选择的存储单元相对应的位线施加所述第三电压电平对应的脉冲，并在所述稳态结束时稳定在所述第三电压电平。

在一些实施例中，所述将所述第一字线的电压从低电源电平提高到第一电压电平，包括：

在所述第一字线电压从所述低电源电平提高到所述第一电压电平的过程中，以所述梯级波形将除所述第一字线之外的字线上的电压从所述低电源电平提高到所述第一电压电平，其中所述梯级波形具有介于所述低电源电平和所述第一电压电平之间的多个步阶；

所述方法还包括：

将导通电压施加到除所述第一字线之外的字线上。

在一些实施例中，所述方法还包括：

在编程脉冲施加到所述第一字线上一段时长后卸载所述编程脉冲；以及

在将所述编程脉冲卸载之后，卸载所述第二电压电平和第三电压电平对应的脉冲。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种存储器装置，其特征在于，所述存储器装置包括：存储单元阵列以及与所述存储单元阵列耦接的外围电路；其中，

所述存储单元阵列包括多个存储串，每个存储串包括多个存储单元，多个存储单元中的每个存储单元耦接到相应的字线，每个存储串通过相应的选择晶体管耦接到相应的位线；

所述外围电路被配置为将耦接到第一字线的多个存储单元从初始状态同时编程到多个目标状态中的相应的一个目标状态；

将与沿所述第一字线的未选择的存储单元相对应的位线偏置到编程禁止电平，并且将与沿所述第一字线的选择的存储单元相对应的位线偏置到低电源电平；

将所述第一字线的电压从低电源电平提高到第一电压电平；其中，在所述第一字线电压从所述低电源电平提高到所述第一电压电平的过程中，所述外围电路还被配置为根据选择的存储单元的编程验证结果将与选择的存储单元相对应的位线上的电压从所述低电源电平提高到第二电压电平或第三电压电平，所述第二电压电平、第三电压电平的开始时刻均与所述选择的存储单元的目标状态相关，所述第三电压电平大于相应的选择晶体管的截止电平，所述第二电压电平介于所述低电源电平和所述第三电压电平之间；以及

将编程脉冲施加到所述第一字线。

2.根据权利要求1所述的存储器装置，其特征在于，所述第二电压电平为所述编程禁止电平的一半。

3.根据权利要求1所述的存储器装置，其特征在于，所述第三电压电平小于或等于所述编程禁止电平。

4.根据权利要求1所述的存储器装置，其特征在于，

所述外围电路被配置为以梯级波形将所述第一字线上的电压从所述低电源电平提高到所述第一电压电平，其中所述梯级波形具有介于所述低电源电平和所述第一电压电平之间的多个步阶；以及

所述外围电路被配置为在选择的存储单元的目标状态的一个步阶开始进入稳态时，对所述选择的存储单元相对应的位线施加所述第二电压电平对应的脉冲。

5.根据权利要求4所述的存储器装置，其特征在于，所述外围电路被配置为在所述选择的存储单元的目标状态的一个步阶进入稳态至稳态结束期间，开始对所述选择的存储单元相对应的位线施加所述第三电压电平对应的脉冲，并在所述稳态结束时稳定在所述第三电压电平。

6.根据权利要求4所述的存储器装置，其特征在于，所述编程脉冲是一系列编程脉冲中的一个编程脉冲，并且所述编程还包括在偏置所述位线之前的编程验证，并且沿所述第一字线的未选择的存储单元包括已经验证为被编程为相应的目标状态的存储单元。

7.根据权利要求4所述的存储器装置，其特征在于，所述步阶的数量与所述目标状态的数量相同。

8.根据权利要求4所述的存储器装置，其特征在于，在所述第一字线电压从所述低电源电平提高到所述第一电压电平的过程中，所述外围电路还被配置为以所述梯级波形将除所述第一字线之外的字线上的电压从所述低电源电平提高到所述第一电压电平，其中所述梯级波形具有介于所述低电源电平和所述第一电压电平之间的多个步阶；以及

所述外围电路还被配置为随后将导通电压施加到除所述第一字线之外的字线上。

9.根据权利要求1所述的存储器装置，其特征在于，所述外围电路还被配置为在编程脉冲施加到所述第一字线上一段时长后卸载所述编程脉冲；

在将所述编程脉冲卸载之后，所述外围电路还被配置为卸载所述第二电压电平和第三电压电平对应的脉冲。

10.根据权利要求1所述的存储器装置，其特征在于，所述存储器装置包括三维NAND型存储器。

11.一种存储器系统，其特征在于，包括：

一个或多个如权利要求1至10中任一项所述的存储器装置；以及

存储器控制器，其与所述存储器装置耦接并控制所述存储器装置。

12.一种存储器装置的操作方法，其特征在于，所述存储器装置包括：存储单元阵列以及与所述存储单元阵列耦接的外围电路；其中，

所述存储单元阵列包括多个存储串，每个存储串包括多个存储单元，多个存储单元中的每个存储单元耦接到相应的字线，每个存储串通过相应的选择晶体管耦接到相应的位线；所述操作方法包括：

接收到编程指令，所述编程指令指示将耦接到第一字线的多个存储单元从初始状态同时编程到多个目标状态中的相应的一个目标状态；

响应于所述编程指令，将与沿所述第一字线的选择的存储单元相对应的位线设置为低电源电平，并且将与沿所述第一字线的未选择的存储单元相对应的位线设置为编程禁止电平；

将所述第一字线的电压从低电源电平提高到第一电压电平；其中，在所述第一字线电压从所述低电源电平提高到所述第一电压电平的过程中，根据所述选择的存储单元的编程验证结果，将与选择的存储单元相对应的位线上的电压从所述低电源电平提高到第二电压电平或第三电压电平，所述第二电压电平、第三电压电平的开始时刻均与所述选择的存储单元的目标状态相关，所述第三电压电平大于相应的选择晶体管的截止电平，所述第二电压电平介于所述低电源电平和所述第三电压电平之间；

将编程脉冲施加到所述第一字线。

13.根据权利要求12所述的存储器装置的操作方法，其特征在于，所述将所述第一字线的电压从低电源电平提高到第一电压电平，包括：

以梯级波形将所述第一字线上的电压从所述低电源电平提高到所述第一电压电平，其中所述梯级波形具有介于所述低电源电平和所述第一电压电平之间的多个步阶。

14.根据权利要求13所述的存储器装置的操作方法，其特征在于，所述将与选择的存储单元相对应的位线上的电压从所述低电源电平提高到第二电压电平或第三电压电平，包括：

在选择的存储单元的目标状态的一个步阶开始进入稳态时，对所述选择的存储单元相对应的位线施加所述第二电压电平对应的脉冲；

或者，

在所述选择的存储单元的目标状态的一个步阶进入稳态至稳态结束期间，对所述选择的存储单元相对应的位线施加所述第三电压电平对应的脉冲，并在所述稳态结束时稳定在所述第三电压电平。

15.根据权利要求13所述的存储器装置的操作方法，其特征在于，所述将所述第一字线的电压从低电源电平提高到第一电压电平，包括：

在所述第一字线电压从所述低电源电平提高到所述第一电压电平的过程中，以所述梯级波形将除所述第一字线之外的字线上的电压从所述低电源电平提高到所述第一电压电平，其中所述梯级波形具有介于所述低电源电平和所述第一电压电平之间的多个步阶；

所述方法还包括：

将导通电压施加到除所述第一字线之外的字线上。

16.根据权利要求12所述的存储器装置的操作方法，其特征在于，所述方法还包括：

在编程脉冲施加到所述第一字线上一段时长后卸载所述编程脉冲；以及

在将所述编程脉冲卸载之后，卸载所述第二电压电平和第三电压电平对应的脉冲。

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