CN115565580A - 存储器装置及其操作方法、存储器系统 - Google Patents

Abstract

本公开实施例提供了存储器装置及其操作方法、存储器系统，其中，存储器装置包括：存储器单元阵列，包括多个页，每个页包括多个存储器单元；外围电路，耦合至存储器单元阵列；外围电路被配置为：对多个页中选择的页的存储器单元进行编程操作；在执行编程操作的过程中，对选择的页所耦合的字线施加第一编程脉冲和第一验证脉冲；在第一验证脉冲施加的第一时刻，检测选择的页的第一失效位计数；以及，根据第一失效位计数与第一预设值的比较结果，确定是否对字线施加第二编程脉冲，第二编程脉冲对应的电平高于第一编程脉冲对应的电平；第一预设值用于表征在第一编程脉冲后，选择的页中未达到目标编程态的存储器单元的边界个数。

Description

存储器装置及其操作方法、存储器系统

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种存储器装置及其操作方法、存储器系统。

背景技术

存储器装置是现代信息技术中用于保存信息的记忆设备。作为一种典型的非易失性半导体存储器，NAND闪存(NAND Flash Memory)存储器由于具有较高的存储密度、可控的生产成本、合适的编擦速度及保持特性，已经成为存储市场中的主流产品。

然而，随着对存储器装置要求的不断提高，存储器装置在执行编程操作时还存在诸多问题。

发明内容

本公开实施例提出一种存储器装置及其操作方法、存储器系统。

一方面，本公开实施例提供一种存储器装置，所述存储器装置包括：

存储器单元阵列，包括多个页，每个所述页包括多个存储器单元；

外围电路，耦合至所述存储器单元阵列；所述外围电路被配置为：

对所述多个页中选择的页的存储器单元进行编程操作；在执行所述编程操作的过程中，对所述选择的页所耦合的字线施加第一编程脉冲和第一验证脉冲；在所述第一验证脉冲施加的第一时刻，检测所述选择的页的第一失效位计数；以及，

根据所述第一失效位计数与第一预设值的比较结果，确定是否对所述字线施加第二编程脉冲，所述第二编程脉冲对应的电平高于所述第一编程脉冲对应的电平；所述第一预设值用于表征在所述第一编程脉冲后，所述选择的页中未达到目标编程态的所述存储器单元的边界个数。

上述方案中，所述外围电路还被配置为：

在所述第一失效位计数小于或等于所述第一预设值时，不对所述字线施加第二编程脉冲，所述编程操作的编程阶段和验证阶段结束。

上述方案中，所述外围电路还被配置为：

在所述第一失效位计数大于所述第一预设值时，对所述字线施加第二编程脉冲。

上述方案中，所述外围电路还被配置为：

在所述第一验证脉冲施加的第二时刻，检测所述选择的页的第二失效位计数；所述第二时刻早于所述第一时刻；以及，

在施加所述第二编程脉冲的过程中，根据所述第二失效位计数与第二预设值的比较结果，确定是否对所述字线施加第二验证脉冲；所述第二预设值用于表征在检测所述第二失效位计数时，所述选择的页中未达到目标编程态的所述存储器单元的边界个数。

上述方案中，所述外围电路还被配置为：

在所述第二失效位计数小于或等于所述第二预设值时，不对所述字线施加第二验证脉冲，所述编程操作的编程阶段和验证阶段结束；

在所述第二失效位计数大于所述第二预设值时，对所述字线施加第二验证脉冲，所述编程操作的编程阶段和验证阶段结束。

上述方案中，所述外围电路中包括第一锁存器和第二锁存器；其中，所述第一锁存器至少用于存储检测的所述第二失效位计数，所述第二锁存器至少用于存储检测的所述第一失效位计数存储。

上述方案中，所述外围电路还被配置为：

在所述编程操作的编程阶段和验证阶段结束后，对所述选择的页所耦合的字线施加恢复脉冲。

上述方案中，所述存储器单元存储的位数包括一位。

一方面，本公开实施例提供了一种存储器系统，包括：如本公开上述实施例中所述的存储器装置；以及

存储器控制器；所述存储器控制器耦合至所述存储器装置，且用于控制所述存储器装置。

一方面，本公开实施例提供了一种存储器装置的操作方法，所述存储器装置包括：多个页，每个所述页包括多个存储器单元；所述操作方法包括：

对所述多个页中选择的页的存储器单元进行编程操作；在执行所述编程操作的过程中，对所述选择的页所耦合的字线施加第一编程脉冲和第一验证脉冲；在所述第一验证脉冲施加的第一时刻，检测所述选择的页的第一失效位计数；以及，

根据所述第一失效位计数与第一预设值的比较结果，确定是否对所述字线施加第二编程脉冲，所述第二编程脉冲对应的电平高于所述第一编程脉冲对应的电平；所述第一预设值用于表征在所述第一编程脉冲后，所述选择的页中未达到目标编程态的所述存储器单元的边界个数。

上述方案中，所述根据所述第一失效位计数与第一预设值的比较结果，确定是否对所述字线施加第二编程脉冲，包括：在所述第一失效位计数小于或等于所述第一预设值时，不对所述字线施加第二编程脉冲，所述编程操作的编程阶段和验证阶段结束。

上述方案中，所述根据所述第一失效位计数与第一预设值的比较结果，确定是否对所述字线施加第二编程脉冲，包括：

在所述第一失效位计数大于所述第一预设值时，对所述字线施加第二编程脉冲。

上述方案中，所述方法还包括：

在所述第一验证脉冲施加的第二时刻，检测所述选择的页的第二失效位计数；所述第二时刻早于所述第一时刻；以及，

在施加所述第二编程脉冲的过程中，根据所述第二失效位计数与第二预设值的比较结果，确定是否对所述字线施加第二验证脉冲；所述第二预设值用于表征在检测所述第二失效位计数时，所述选择的页中未达到目标编程态的所述存储器单元的边界个数。

上述方案中，所述根据所述第二失效位计数与第二预设值的比较结果，确定是否对所述字线施加第二验证脉冲，包括：

在所述第二失效位计数小于或等于所述第二预设值时，不对所述字线施加第二验证脉冲，所述编程操作的编程阶段和验证阶段结束；

在所述第二失效位计数大于所述第二预设值时，对所述字线施加第二验证脉冲，所述编程操作的编程阶段和验证阶段结束。

上述方案中，所述方法还包括：

在检测到所述选择的页的第二失效位计数后，将所述第一失效位计数存储在第二锁存器；在检测到所述选择的页的第一失效位计数后，将所述第一失效位计数存储在第一锁存器。

上述方案中，所述方法还包括：

在所述编程操作的编程阶段和验证阶段结束后，对所述选择的页所耦合的字线施加恢复脉冲。

本公开实施例提供了一种存储器装置及其操作方法、存储器系统，所述存储器装置包括：存储器单元阵列，包括多个页，每个所述页包括多个存储器单元；外围电路，耦合至所述存储器单元阵列；所述外围电路被配置为：对所述多个页中选择的页的存储器单元进行编程操作；在执行编程操作的过程中，对选择的页所耦合的字线施加第一编程脉冲和第一验证脉冲；在所述第一验证脉冲施加的第一时刻，检测所述选择的页的第一失效位计数；以及，根据所述第一失效位计数与第一预设值的比较结果，确定是否对所述字线施加第二编程脉冲，第二编程脉冲对应的电平高于所述第一编程脉冲对应的电平；所述第一预设值用于表征在所述第一编程脉冲后，所述选择的页中未达到目标编程态的所述存储器单元的边界个数。本公开实施例中，在执行编程操作的过程中，获取第一失效位计数和第一预设值，其中，第一失效位计数用于表征第一编程脉冲后，选择的页中未达到编程态的存储单元的实际个数，第一预设值用于表征在第一编程脉冲后，存储器允许选择的页中未达到目标编程态的存储器单元的最大个数，通过比较第一失效位计数与第一预设值，来确定是否需要对选择的页所耦合的字线施加具有更高电平的第二编程脉冲。如此，本公开实施例中，可以根据存储器单元的实际编程状态确定是否需要施加第二编程脉冲，从而减少了不必要的编程脉冲的施加，进而可以提高编程效率，同时可以减少多余的编程脉冲对存储器单元的损伤，提高了存储器的可靠性。

附图说明

图1为本公开一实施例具有存储器系统的示例性系统的示意图；

图2a为本公开一实施例具有存储器系统的示例性存储器卡的示意图；

图2b为本公开一实施例具有存储器系统的示例性固态驱动器的示意图；

图3a为本公开一实施例三维NAND闪存存储器的存储器单元的分布示意图；

图3b为本公开一实施例包括外围电路的示例性存储器装置的示意图；

图4为本公开一实施例的包括NAND闪存存储器串的存储器单元阵列的剖面示意图；

图5为本公开一实施例包括存储器单元阵列和外围电路的示例性存储器装置的示意图；

图6为本公开一实施例中执行编程操作的过程中不同编程脉冲施加的时序示意图；

图7为本公开一实施例中重复编程或过度编程时存储器单元的阈值电压变化示意图；

图8a为本公开另一实施例中执行编程操作的过程中不同编程脉冲施加的时序示意图；

图8b为本公开一实施例中未施加第二编程脉冲和第二验证脉冲的编程时序示意图；

图8c为本公开一实施例中施加第二编程脉冲和第二验证脉冲的编程时序示意图；

图9为本公开一实施例存储器装置的操作方法的实现流程示意图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。

本公开实施例中的存储器装置包括但不限于三维NAND型存储器，为了便于理解，以三维NAND型存储器为例进行说明。

图1示出了根据本公开的一些方面的具有存储器装置的示例性系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR，Virtual Reality)设备、增强现实(AR，Augmented Reality)设备或者其中具有储存器的任何其他合适的电子设备。如图1中所示，系统100可以包括主机108和存储器系统102，存储器系统102具有一个或多个存储器装置104和存储器控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(CPU，Central Processing Unit))或者片上系统(SoC，System-on-a-chip)(例如，应用处理器(AP，Application Processor))。主机108可以被配置为将数据发送到存储器装置104或从存储器装置104接收数据。

根据一些实施方式，存储器控制器106耦合到存储器装置104和主机108，并且被配置为控制存储器装置104。存储器控制器106可以管理存储在存储器装置104中的数据，并且与主机108通信。在一些实施方式中，存储器控制器106被设计为用于在低占空比环境中操作，如安全数字(SD，Secure Digital)卡、紧凑型闪存(CF，Compact Flash)卡、通用串行总线(USB，Universal Serial Bus)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器106被设计为用于在高占空比环境固态硬盘(SSD，Solid State Drives)或嵌入式多媒体卡(eMMC，embeddedMulti Media Card)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。

存储器控制器106可以被配置为控制存储器装置104的操作，例如读取、擦除和编程操作。存储器控制器106还可以被配置为管理关于存储在或要存储在存储器装置104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器装置104读取的或者被写入到存储器装置104的数据的纠错码(ECC，Error Cheching and Correcting)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器装置104。存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI，Peripheral Component Interconnect)协议、PCI高速(PCI-E)协议、高级技术附件(ATA，Advanced Technology Attachment)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI，Small Computer System Interface)协议、增强型小型磁盘接口(ESDI，Enhanced Small Drive Interface)协议、集成驱动电子设备(IDE，Integrated DriveElectronics)协议、火线(Firewire)接口协议等。

存储器控制器106和一个或多个存储器装置104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS，Universal Flash Storage)封装或eMMC封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在如图2a中所示的一个示例中，存储器控制器106和单个存储器装置104可以集成到存储器卡202中。存储器卡202可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡(Compact Flash)、智能媒体(SM，Smart Media)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(Secure Digital Card)(SD、miniSD、microSD、SDHC)、UFS等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图2b中所示的另一示例中，存储器控制器106和多个存储器装置104可以集成到SSD206中。SSD 206还可以包括将SSD206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD 206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。

图3a示例性的给出了一种三维NAND型存储器的存储器单元阵列的结构示意图，如图3a所示，三维NAND型存储器的存储器单元阵列由数排平行错开的与栅极隔离结构平行的存储器单元排构成，每两排存储器单元排被栅极隔离结构和上选择栅极隔离结构隔开，每个存储器单元排包括多个存储器单元。栅极隔离结构可以包括第一栅极隔离结构和第二栅极隔离结构，第一栅极隔离结构将存储器单元阵列划分为多个存储块(英文表达为Block)，多个第二栅极隔离结构可以将存储块划分为多个指存储区(英文表达为Finger)，在每个指存储区的中间设置的上选择栅极隔离结构可以将指存储区划分为两个部分，从而将指存储区划分为两个存储片(英文表达为String)。图3a中所示的一个存储块包含6个存储片，实际应用中，一个存储块中存储片的个数不限于此。某一条字线耦接的一个存储块中的存储器单元可以称为一个存储页或者页(英文表达为Page)。

需要说明的是，图3a中给出的栅极隔离结构和上选择栅极隔离结构之间的存储器单元排的排数只是示例性的示范，不用于限定本公开中三维NAND型存储器的一个指存储区所包含的存储器单元排的数量。实际应用中，一个指存储区所包含的存储器单元排的数量可以根据实际情况进行调整，如2、4、8、16等。

图3b示出了根据本公开的一些方面的包括外围电路的示例性存储器装置300的示意电路图。存储器装置300可以是图1中的存储器装置104的示例。存储器装置300可以包括存储器单元阵列301和耦合到存储器单元阵列301的外围电路302。以存储器单元阵列301为三维NAND型存储器单元阵列为例进行说明，其中，存储器单元306以NAND存储器串308的阵列的形式提供，每个NAND存储器串308在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储器串308包括串联耦合并且垂直地堆叠的多个存储器单元306。每个存储器单元306可以保持连续模拟值，例如，电压或电荷，其取决于在存储器单元306的区域内捕获的电子的数量。每个存储器单元306可以是包括浮栅晶体管的浮栅类型的存储器单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储器单元。

在一些实施方式中，每个存储器单元306是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC，Single-level Cell)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储器单元306是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(MLC，Multi-Level Cell)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(TLC，Trinary-Level Cell))，或者每单元存储四位(又被称为四级单元(QLC，Quad-Level Cell))。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。

如图3b中所示，每个NAND存储器串308可以包括在其源极端处的下选择栅极(BSG，Bottom Select Gate)310和在其漏极端处的上极选择栅极(TSG，Top Select Gate)312。BSG310和TSG312可以被配置为在读取和编程操作期间激活选定的NAND存储器串308。在一些实施方式中，同一存储块304中的NAND存储器串308的源极通过同一源极线(SL，SourceLine)314(例如，公共SL)耦合。换句话说，根据一些实施方式，同一存储块304中的所有NAND存储器串308具有阵列公共源极(ACS，Array Common Source)。根据一些实施方式，每个NAND存储器串308的TSG312耦合到相应的位线(BL，Bit Line)316，可以经由输出总线(未示出)从位线316读取或写入数据。在一些实施方式中，每个NAND存储器串308被配置为通过经由一个或多个TSG线313将选择电压(例如，高于具有TSG312的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的TSG312和/或通过经由一个或多个BSG线315将选择电压(例如，高于具有BSG 310的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的BSG310而被选择或被取消选择。

如图3b中所示，NAND存储器串308可以被组织为多个存储块304，多个存储块304的每一个可以具有公共源极线314(例如，耦合到地)。在一些实施方式中，每个存储块304是用于擦除操作的基本数据单位，即，同一存储块304上的所有存储器单元306同时被擦除。为了擦除选定存储块中的存储器单元306，可以用擦除电压(Vers)(例如，高正电压(例如，20V或更高))偏置耦合到选定存储块以及与选定存储块在同一面中的未选定存储块的源极线314。应当理解，在一些示例中，可以在半存储块级、在四分之一存储块级或者在具有任何合适数量的存储块或存储块的任何合适的分数的级执行擦除操作。相邻NAND存储器串308的存储器单元306可以通过字线318耦合，字线318选择存储器单元306的哪一行受读取和编程操作的影响。在一些实施方式中，每个字线318耦合到存储器单元306的页320，页320是用于编程操作的基本数据单位。以位为单位的一页320的大小可以与一个存储块304中由字线318耦合的NAND存储器串308的数量相关。每个字线318可以包括在相应页320中的每个存储器单元306处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。结合前面的图3a，一页320中包含多个存储器单元306，多个存储器单元之间被上选择栅极隔离结构和栅极隔离结构隔离开，在上选择栅极隔离结构和栅极隔离结构之间的多个存储器单元排列成多个存储器单元排，每个存储器单元排与栅极隔离结构以及上选择栅极隔离结构平行。其中共享相同字线的存储片中的存储器单元形成可编程(读/写)页。

图4示出了根据本公开的一些方面的包括NAND存储器串308的示例性存储器单元阵列301的剖面示意图。如图4所示，NAND存储器串308可以包括层叠结构410，该层叠结构410包括依次交替层叠设置的多条栅极层411和多个绝缘层412，以及垂直贯穿栅极层411和绝缘层412的存储器串308。栅极层411和绝缘层412可以交替层叠，相邻的两层栅极层411由一层绝缘层412隔开。层叠结构410中栅极层411和绝缘层412的对的数量，可以确定存储器单元阵列401中包括的存储器单元的数量。

栅极层411的组成材料可以包括导电材料。导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极层411包括金属层，例如，钨层。在一些实施方式中，每个栅极层411包括掺杂多晶硅层。每个栅极层411可以包括围绕存储器单元的控制栅极。在层叠结构410的顶部处的栅极层411，可以横向地延伸作为上选择栅极线，在层叠结构410底部处的栅极层411可以横向地延伸作为下选择栅极线，在上选择栅极线与下选择栅极线之间横向地延伸的栅极层411可以作为字线层。

在一些实施例中，层叠结构410可以设置在衬底401上。衬底401可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI，Silicon-on-Insulator)、绝缘体上锗(GOI，Germanium-on-Insulator)或者任何其他合适的材料。

在一些实施例中，NAND存储器串308包括垂直地延伸穿过层叠结构410的沟道结构。在一些实施方式中，沟道结构包括填充有(一种或多种)半导体材料(例如，作为半导体沟道)和(一种或多种)电介质材料(例如，作为存储器膜)的沟道孔。在一些实施方式中，半导体沟道包括硅，例如，多晶硅。在一些实施方式中，存储器膜是包括隧穿层、存储层(又称为“电荷捕获/存储层”)和阻挡层的复合电介质层。沟道结构可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道、隧穿层、存储层和阻挡层以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

返回参考图3b，外围电路302可以通过位线316、字线318、源极线314、BSG线315和TSG线313耦合到存储器单元阵列301。外围电路302可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、BSG线315和TSG线313将电压信号和/或电流信号施加到每个目标存储器单元306以及从每个目标存储器单元306感测电压信号和/或电流信号来促进存储器单元阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(MOS，Metal-Oxide-Semiconductor)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，外围电路302包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压产生器510、控制逻辑512、寄存器514、接口516和数据总线518。应当理解，在一些示例中，还可以包括图5中未示出的附加外围电路。

页缓冲器/感测放大器504可以被配置为根据来自控制逻辑512的控制信号从存储器单元阵列301读取数据以及向存储器单元阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储要被编程到存储器单元阵列301的一个页320中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线318的存储器单元306中。在又一示例中，页缓冲器/感测放大器504还可以感测来自位线316的表示存储在存储器单元306中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器506可以被配置为由控制逻辑512控制，并且通过施加从电压产生器510生成的位线电压来选择一个或多个NAND存储器串308。

行解码器/字线驱动器508可以被配置为由控制逻辑512控制，并且选择/取消选择存储器单元阵列301的存储块304并且选择/取消选择存储块304的字线318。行解码器/字线驱动器508还可以被配置为使用从电压产生器510生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以选择/取消选择并且驱动BSG线315和TSG线313。如下文详细描述的，行解码器/字线驱动器508被配置为对耦合到(一个或多个)选定字线318的存储器单元306执行编程操作。电压产生器510可以被配置为由控制逻辑512控制，并且生成要被供应到存储器单元阵列301的字线电压(例如，读取电压、编程电压、通过电压、沟道升压电压、验证电压等)、位线电压和源极线电压。

在一些具体实施例中，所述编程操作可以包括多个阶段，示例性的，所述编程操作可以包括沟道预充电阶段、沟道升压阶段、编程脉冲阶段和恢复阶段。在沟道预充电阶段，电压产生器可以产生后一阶段需要的电压，如用于施加在各栅极的电压、沟道升压电压等；在沟道升压阶段，可以在选中字线上施加沟道升压电压；在编程脉冲阶段，可以在选中字线上施加每一次编程的目标电压。在恢复阶段，可以对未被选择的字线以及被选中的字线均执行使电压下降到下相应电压，在恢复阶段可以通过一次或多次阶梯式降压到所述相应电压的目的，如可以先降压到一个中间电压，并保持在该中间电压一段时间，再降压到相应电压。

控制逻辑512可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器514可以耦合到控制逻辑512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码，Operation Code)和命令地址。接口516可以耦合到控制逻辑512，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑512，以及缓冲从控制逻辑512接收的状态信息并且将其中继到主机。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其中继到存储器单元阵列301或从存储器单元阵列301中继或缓冲数据。

在NAND闪存存储器中，单级存储器单元(SLC)由于具有读写速度快、可靠性高且使用寿命长等优点，在存储器市场中占据一定份额。需要说明的是，SLC模式中所述存储器单元存储的位数包括一位。

通常，可采用增量阶跃脉冲编程(ISPP，Incremental Step-Pulse Programming)对NAND闪存存储器进行写入操作。对于NAND闪存存储器而言，写入操作是以页(Page)为单位进行的，每页包括多个存储器单元。具体地，SLC模式中的开始编程时，先向存储器中选中的页施加第一个编程脉冲，然后对该页进行编程验证，检验该页中各存储器单元的阈值电压是否达到目标阈值电压。如果未编写到目标阈值电压的存储器单元的数量大于容许范围时，再重新施加电压更高的第二个编程脉冲，并在施加第二个编程脉冲之后再次进行编程验证。重复以上施加编程脉冲以及进行编程验证的过程，直到未被编写到目标阈值电压的存储器单元的数量在容许范围内时，整个页的编程结束。

为便于评价页被施加一个编程脉冲之后页中未被编写到目标阈值电压的存储器单元的数量，引入失效比特数(FBC，Failed Bit Count)，失效比特数是指页中未被编写至目标阈值电压的比特的数量。实际应用中，在进行编程验证时，可根据失效比特数与目标失效比特数的大小关系确定是否编程通过。

示例性的，如果该页的失效比特数大于目标失效比特数(即该页的失效比特数不在目标失效比特数的容许范围内)，再重新施加电压更高的下一个编程脉冲，并在施加该下一个编程脉冲之后再次进行编程验证。重复以上施加编程脉冲和进行验证的过程，直到该页的失效比特数小于或等于目标失效比特数(即该页的失效比特数在目标失效比特数的容许范围内)时，整个页的编程结束。

在一些实施例中，可设置施加的编程脉冲的最大数量。当施加编程脉冲的数量小于该最大数量时，可重复执行上述施加编程脉冲和进行验证的过程，直至失效比特数小于或等于目标失效比特数。当施加编程脉冲的数量等于该最大数量，且失效比特数依旧大于目标失效比特数时，可停止对该页进行编程，并认为对该页编程失效。

需要说明的是，所述目标阈值电压，用于判断存储器单元是否达到目标编程态。具体地，当存储器单元的阈值电压大于目标阈值电压时，该存储器单元达到编程态。当存储器单元的阈值电压小于或等于目标阈值电压时，该存储器单元并未达到目标编程态。

如上所述，上述编程方法需要多次施加编程脉冲，并在每一次施加编程脉冲后，都需要施加验证电压以检验该页的编程结果，因此，编程时间(Tprog)较长。

在一些具体实施例中，为了缩短编程时间，演变出动态单级存储器单元(DSLC，Dynamic Single Leve1 Cell)模式。在DSLC模式中，通过向页施加一个大的编程脉冲，使该页一次性编写到目标编程态。此处，使页编写到目标编程态是指使该页的失效比特数小于或等于目标失效比特数。这种DSLC编程模式能够缩短编程时间。但是，DSLC模式可能会导致该页中存储器单元的阈值电压远大于目标阈值电压(也称，过度编程)。随着擦写次数增加，过度编程会导致存储器单元的编程态的阈值电压移位，且擦除状态退化，降低了NAND闪存存储器的可靠性。

基于此，为了弥补SLC模式或者DSLC模式中的缺点导致的编程速度慢、可靠性降低等问题，本公开实施例提出了一种新的编程模式，参考图6，采用该新的模式编程时，依次向选择的页所耦合的字线依次施加第一个编程脉冲、第一个验证脉冲(Verify Pulse)、第二个编程脉冲，以及第二个验证脉冲，以将该页编写到目标编程态；其中，在施加第二个编程脉冲的过程中，对是否需要施加第二个验证脉冲进行比较和判断；示例性的，如果失效位计数(前述的失效比特数)小于存储器允许选择的页中未达到目标编程态的存储器单元的最大个数(目标失效比特数)，则不需要对选择的页施加第二个验证脉冲；如果失效位计数(前述的失效比特数)大于存储器允许选择的页中未达到目标编程态的存储器单元的最大个数(目标失效比特数)，则需要对选择的页施加第二个验证脉冲。这里，第二个验证脉冲与恢复脉冲(Recovery Pulse)可以通过同一脉冲施加。

然而，该编程操作中，可能存在对选择的页所耦合的字线施加第一个编程脉冲后，选择的页已经被编写到目标编程态；在此情况下，则不需要再对选择的页施加第二个编程脉冲。但是，由于对是否需要施加第二个编程脉冲的判断(又称验证计数(Vfc，VerifyCount))总是与第二个编程脉冲同时执行，因此，在一些具体实施例中，无论第一个编程脉冲施加后选择的页是否到达目标编程态，该编程模式均会对选择的页继续施加第二个编程脉冲，如此情况下，编程的时间并没有缩短，且部分存储器单元可能存在重复编程(或过度编程)的问题，进而可能会对部分存储器单元造成更严重的损伤，进而降低了存储器装置的可靠性。

示例性的，存储器装置可以包括多个测试块(Block)，每个测试块的擦写次数不完全相同，这里，以块87(Block＝87)为例进行说明，参考图7，图7中示出了对同一选择的页对应的存储器单元进行了两次阈值电压分布曲线的比较结果；其中，图7中横坐标为阈值电压，纵坐标为存储器单元的数量，两条虚线表示施加第一个编程脉冲后的选择的页中存储器单元的阈值电压分布曲线，两条实线为施加第一个编程脉冲和第二个编程脉冲后的选择的页中存储器单元的阈值电压分布曲线。这里，两条虚线与两条实线一一对应，即一条虚线与对应的一条实线分别用以说明对存储器单元施加了一个编程脉冲和两个编程脉冲时的阈值电压分布曲线。从图7中可以看出，在对不需要施加第二个编程脉冲的存储器单元施加第二个编程脉冲后，存储器单元无论是擦除态还是编程态对应的阈值电压的移位更严重。

基于此，本公开实施例提供了另一种存储器装置，以及对应的编程操作方法，其中，所述存储器装置包括：存储器单元阵列，包括多个页，每个所述页包括多个存储器单元；

外围电路，耦合至所述存储器单元阵列；所述外围电路被配置为：

对所述多个页中选择的页的存储器单元进行编程操作；在执行编程操作的过程中，对选择的页所耦合的字线施加第一编程脉冲和第一验证脉冲；在所述第一验证脉冲施加的第一时刻，检测所述选择的页的第一失效位计数(即第一时刻的失效比特数)；以及，

根据所述第一失效位计数与第一预设值(即第一时刻的目标失效比特数)的比较结果，确定是否对所述字线施加第二编程脉冲，第二编程脉冲对应的电平高于所述第一编程脉冲对应的电平；所述第一预设值用于表征在所述第一编程脉冲后，所述选择的页中未达到目标编程态的所述存储器单元的边界个数。

这里，所述选择的页可以是存储器单元阵列中多个页中的任意一页；所述存储器单元用于存储数据。所述外围电路包括：电压产生器、行驱动器、控制逻辑等。

这里，所述电压产生器可以参照前述的电压产生器510进行理解，所述电压产生器用于产生编程操作所需的一系列电压，如编程脉冲、验证脉冲等，用于施加在选择的页所耦合的字线上。所述行驱动器具体可以是前述图5中的WL驱动器508；所述电压产生器通过行驱动器与所述选择的页所耦合的字线耦接。所述控制逻辑可以参考前述图5中的控制逻辑512进行理解。

在一些具体实施例中，所述控制逻辑可以在接收到编程操作(写入)指令后，响应该编程操作指令，控制所述电压产生器产生第一编程脉冲、第一验证脉冲，并控制所述行驱动器向选择的页所耦合的字线施加第一编程脉冲和第一验证脉冲。

需要说明的是，这里所述的编程操作至少包括编程阶段、验证阶段和恢复阶段。所述编程阶段可以理解为对选择的页所耦合的字线施加编程脉冲，用于对选择的页进行编程(写入)；所述验证阶段可以理解为在施加编程脉冲之后，对选择的页所耦合的字线施加验证脉冲，用于验证被选择的页是否达到目标编程态；所述恢复阶段可以理解为在被选择的页达到编程态之后，对选择的页所耦合的字线施加恢复脉冲，用于使被选择的页降压到目标电压。

在对选择的页所耦合的字线施加第一编程脉冲和第一验证脉冲后，控制逻辑被配置为在所述第一验证脉冲施加的第一时刻，检测所述选择的页的第一失效位计数(图8a、图8b、图8c中示出的精细(Fine)检测)，以及在所述第一验证脉冲施加的第二时刻，检测所述选择的页的第二失效位计数(图8a、图8b、图8c中示出的粗略(Coarse)检测)；这里，所述第二时刻早于所述第一时刻，即先检测第二失效位计数(即第二时刻的失效比特数)，后检测第一失效位计数，第一时刻和第二时刻对应的电压不同。所述第一时刻和所述第二时刻对应的电压可以根据实际情况进行调整，第一时刻对应的电压可以在目标编程态对应的阈值电压的最小值附近，所述第二时刻对应的电压可以小于目标编程态对应的阈值电压的最小值；具体地，第一时刻对应的电压可以是验证脉冲的稳定时期的电压，第二时刻对应的电压可以是验证脉冲的爬坡时期的某个电压；示例性地，所述第一时刻对应的电压为1.2V，所述第二时刻对应的电压为0.8V。

在一些实施例中，所述外围电路还包括：第一锁存器和第二锁存器；其中，第一锁存器至少被用于存储检测的第二失效位计数；第二锁存器至少被用于存储检测的第一失效位计数。

这里，在检测到选择的页的第二失效位计数后，将第二失效位计数存储在第一锁存器；在检测到选择的页的第一失效位计数后，将第一失效位计数存储在第二锁存器。示例性的，第一锁存器为L锁存器。第二锁存器为S锁存器。

这里，第一编程脉冲为起始编程脉冲。示例性的，起始编程脉冲可以是存储器单元阵列擦除后对选择的页施加的第一个编程脉冲。第一验证脉冲的信号值可以等于单级存储器单元的目标阈值电压，以检验选择的页中各存储器单元是否被编写到目标阈值电压。

在一些具体实施例中，可以根据第一验证脉冲的验证结果，确定在施加第一编程脉冲和第一验证脉冲之后，是否还需要对选择的页所耦合的字线施加第二编程脉冲。

在另一些具体实施例中，还可以根据第二失效位计数和第二预设值的比较结果来判断在施加第二编程脉冲之后，是否还需要对选择的页所耦合的字线施加第二验证脉冲。

基于此，在一些实施例中，所述编程逻辑还配置为：

在第一编程脉冲后(第一时刻或第一时刻之后)，获取第一预设值；第一预设值用于表征在第一编程脉冲后，选择的页中未达到目标编程态的存储器单元的边界个数。

以及，在检测所述第二失效位计数时(第二时刻)，获取第二预设值(即第二时刻的目标失效比特数)，所述第二预设值用于表征在检测所述第二失效位计数时，所述选择的页中未达到目标编程态的所述存储器单元的边界个数。

这里，第一预设值和第二预设值可以理解为在不同时刻的目标失效比特数，二者均为出厂前根据实际经验值测得并存储的，其中，第一预设值和第二预设值均可以存储在存储器装置的寄存器或锁存器中，在需要利用第一预设值和/或第二预设值进行计算、判断或比较时，可以根据实际需求直接从寄存器或锁存器中获取；在一些具体实施例中，第一预设值小于第二预设值，示例性的，第一预设值为200，第二预设值为3000。另外，需要说明的是，所述边界个数可以理解为，在相应的时刻，存储器能够允许未达到目标编程态的存储器单元的个数的最大值。

为了更清楚的理解是否对选择的页所耦合的字线施加第二编程脉冲的判断条件，下面结合示例进行详细说明。

在一些具体实施例中，可以根据第一失效位计数与第一预设值的比较结果，确定是否对被选择的页所耦合的字线施加第二编程脉冲(图8a、图8b、图8c中示出的精细验证判断)。

示例性的，在第一时刻处，获取到的第一预设值为200，即在第一编程脉冲后，被选择的页中未达到目标编程态的存储器单元的最大值为200个，如果检测到的第一失效位计数为150个，即第一失效位计数小于第一预设值，则可以确定在第一编程脉冲施加后，被选择的页中的所有存储器单元均能够达到目标编程态，则不需要再对被选择的页所耦合的字线施加第二编程脉冲，参考图8a，此时，编程操作的编程阶段和验证阶段结束。如果检测到的第一失效位计数为300个，即第一失效位计数大于第一预设值，那么，在施加第一编程脉冲和第一验证脉冲之后，还需要对被选择的页所耦合的字线继续施加第二编程脉冲，参考图8b、图8c。如果检测到的第一失效位计数为200个，即第一失效位计数等于第一预设值，不需要对被选择的页所耦合的字线继续施加第二编程脉冲，参考图8a。

也就是说，在第一失效位计数小于或等于第一预设值时，不需要对所述字线施加第二编程脉冲，编程操作的编程阶段和验证阶段结束。在第一失效位计数大于第一预设值时，需要对所述字线继续施加第二编程脉冲。

这里，第二编程脉冲对应的电平高于第一编程脉冲对应的电平。

需要说明的是，无论是否需要对选择的页所耦合的字线施加第二编程脉冲，在施加第一验证脉冲之后(或施加第二编程脉冲之前)均对选择的页完成验证计数。

另外，需要说明的是，在施加第一验证脉冲期间，如果时间足够充足，还可以根据比较第二失效位计数与第二预设值的结果可以判断被选择的页在施加第二编程脉冲之后是否需要施加第二验证脉冲，具体判断情况在后文中有描述，这里不再赘述。

在一些实施例中，第一失效位计数和第一预设值的比较结果可以理解为精细验证结果，第二预设值和第二失效位计数的比较结果可以理解为粗略验证结果，这里，是否对被选择的页所耦合的字线施加第二编程脉冲的判断标准还是以精细验证结果为准。

需要说明的是，图8a中示出了编程操作中施加第一编程脉冲、第一验证脉冲、恢复脉冲的时序图；图8b中示出了编程操作中施加第一编程脉冲、第一验证脉冲、第二编程脉冲、恢复脉冲的时序图；图8c中示出了编程操作中施加第一编程脉冲、第一验证脉冲、第二编程脉冲、第二验证脉冲、恢复脉冲的时序图。其中，图8c中的第二验证脉冲与恢复脉冲不是通过同一个脉冲施加。

基于此，本公开实施例中，可以根据存储器单元的实际编程状态确定是否需要施加第二编程脉冲，减少了不必要的编程脉冲次数，进而可以提高编程效率，同时可以减少多余的编程脉冲对存储器单元的损伤，提高可靠性。

下面结合示例对选择的页所耦合的字线是否施加第二验证脉冲的判断条件进行详细说明。

在一些具体实施例中，在施加所述第二编程脉冲的过程中，根据所述第二失效位计数与所述第二预设值的比较结果，确定是否对所述字线施加第二验证脉冲(图8b、图8c中示出的粗略验证判断)。

这里，在施加第二编程脉冲的过程中，对第二预设值与第二失效位计数进行比较。其中，在所述第二失效位计数小于或等于所述第二预设值时，不对所述字线施加第二验证脉冲，参考图8b，所述编程操作的编程阶段和验证阶段结束；在所述第二失效位计数大于所述第二预设值时，对所述字线施加第二验证脉冲，参考图8c，所述编程操作的编程阶段和验证阶段结束。

示例性的，在第二时刻处，获取到的第二预设值为3000个，即该时刻被选择的页中未达到目标编程态的所述存储器单元的数量最大值为3000个，如果检测到的第二失效位计数值为2000个，即第二失效位计数小于第二预设值，则表明在施加第二编程脉冲之后不需要对选择的页施加第二验证脉冲。此时，编程操作的编程阶段和验证阶段结束。如果检测到的第二失效位计数值为4000个，即第二失效位计数大于第二预设值，则表明在施加第二编程脉冲之后需要对选择的页施加第二验证脉冲。如果获取到的第二失效位计数为3000个，即第二失效位计数等于第二预设值，则不需要再对被选择的页所耦合的字线继续施加第二验证脉冲。

基于此，参考图8a、图8b、图8c，在一些实施例中，所述外围电路还被配置为：

在所述编程操作的编程阶段和验证阶段结束后，对所述选择的页所耦合的字线施加恢复脉冲，以使被选择的页所耦合的字线恢复至目标电压。

在一些实施例中，所述存储器装置包括但不限于三维NAND型存储器。

本公开实施例还提供了一种存储器系统，所述存储器系统包括：

一个或多个如上述任一实施例中所述的存储器装置；以及

存储器控制器，其与所述存储器装置耦接并控制所述存储器装置。

这里，关于存储器系统的具体结构及组成可以参照前述图1、图2a、图2b中的存储器系统102的相关结构及组成。为了简洁，这里不再赘述。

在一些实施例中，所述存储器系统包括存储卡或固态硬盘。

基于上述存储器装置，本公开实施例还提供了一种存储器装置的操作方法，如图9所示，所述存储器装置包括：多个页，每个所述页包括多个存储器单元；所述操作方法包括：

步骤S901：对所述多个页中选择的页的存储器单元进行编程操作；在执行编程操作的过程中，对选择的页所耦合的字线施加第一编程脉冲和第一验证脉冲；在所述第一验证脉冲施加的第一时刻，检测所述选择的页的第一失效位计数；以及，

步骤S902：根据所述第一失效位计数与第一预设值的比较结果，确定是否对所述字线施加第二编程脉冲，第二编程脉冲对应的电平高于所述第一编程脉冲对应的电平；所述第一预设值用于表征在所述第一编程脉冲后，所述选择的页中未达到目标编程态的所述存储器单元的边界个数。

在一些实施例中，所述根据所述第一失效位计数与第一预设值的比较结果，确定是否对所述字线施加第二编程脉冲，包括：

在所述第一失效位计数小于或等于所述第一预设值时，不对所述字线施加第二编程脉冲，所述编程操作的编程阶段和验证阶段结束。

在一些实施例中，所述根据所述第一失效位计数与第一预设值的比较结果，确定是否对所述字线施加第二编程脉冲，包括：

在所述第一失效位计数大于所述第一预设值时，对所述字线施加第二编程脉冲。

在一些实施例中，所述方法还包括：在所述第一验证脉冲施加的第二时刻，检测所述选择的页的第二失效位计数；所述第二时刻早于所述第一时刻；以及，

在施加所述第二编程脉冲的过程中，根据所述第二失效位计数与第二预设值的比较结果，确定是否对所述字线施加第二验证脉冲；所述第二预设值用于表征在检测所述第二失效位计数时，所述选择的页中未达到目标编程态的所述存储器单元的边界个数。

在一些实施例中，所述根据所述第二失效位计数与第二预设值的比较结果，确定是否对所述字线施加第二验证脉冲，包括：

在所述第二失效位计数小于或等于所述第二预设值时，不对所述字线施加第二验证脉冲，所述编程操作的编程阶段和验证阶段结束；

在所述第二失效位计数大于所述第二预设值时，对所述字线施加第二验证脉冲，所述编程操作的编程阶段和验证阶段结束。

在一些实施例中，所述方法还包括：在检测到所述选择的页的第二失效位计数后，将所述第二失效位计数存储在第一锁存器；在检测到所述选择的页的第一失效位计数后，将所述第一失效位计数存储在第二锁存器。

在一些实施例中，所述方法还包括：在所述编程操作的编程阶段和验证阶段结束后，对所述选择的页所耦合的字线施加恢复脉冲。

本公开实施例中，在执行编程操作的过程中，获取第一失效位计数和第一预设值，其中，第一失效位计数用于表征第一编程脉冲后，选择的页中未达到目标编程态的存储单元的实际个数，第一预设值用于表征在第一编程脉冲后，存储器允许选择的页中未达到目标编程态的存储器单元的最大个数，通过比较第一失效位计数与第一预设值，来确定是否需要对选择的页所耦合的字线施加具有更高电平的第二编程脉冲。如此，可以根据存储器单元的实际编程状态确定是否需要施加第二编程脉冲，减少了不必要的编程脉冲次数，进而可以提高编程效率，同时可以减少多余的编程脉冲对存储器单元的损伤，提高可靠性。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种存储器装置，其特征在于，包括：

存储器单元阵列，包括多个页，每个所述页包括多个存储器单元；

外围电路，耦合至所述存储器单元阵列；所述外围电路被配置为：

对所述多个页中选择的页的存储器单元进行编程操作；在执行所述编程操作的过程中，对所述选择的页所耦合的字线施加第一编程脉冲和第一验证脉冲；在所述第一验证脉冲施加的第一时刻，检测所述选择的页的第一失效位计数；以及，

根据所述第一失效位计数与第一预设值的比较结果，确定是否对所述字线施加第二编程脉冲，所述第二编程脉冲对应的电平高于所述第一编程脉冲对应的电平；所述第一预设值用于表征在所述第一编程脉冲后，所述选择的页中未达到目标编程态的所述存储器单元的边界个数。

2.根据权利要求1所述的存储器装置，其特征在于，所述外围电路还被配置为：

在所述第一失效位计数小于或等于所述第一预设值时，不对所述字线施加第二编程脉冲，所述编程操作的编程阶段和验证阶段结束。

3.根据权利要求1所述的存储器装置，其特征在于，所述外围电路还被配置为：

在所述第一失效位计数大于所述第一预设值时，对所述字线施加第二编程脉冲。

4.根据权利要求3所述的存储器装置，其特征在于，所述外围电路还被配置为：

在所述第一验证脉冲施加的第二时刻，检测所述选择的页的第二失效位计数；所述第二时刻早于所述第一时刻；以及，

在施加所述第二编程脉冲的过程中，根据所述第二失效位计数与第二预设值的比较结果，确定是否对所述字线施加第二验证脉冲；所述第二预设值用于表征在检测所述第二失效位计数时，所述选择的页中未达到目标编程态的所述存储器单元的边界个数。

5.根据权利要求4所述的存储器装置，其特征在于，所述外围电路还被配置为：

在所述第二失效位计数小于或等于所述第二预设值时，不对所述字线施加第二验证脉冲，所述编程操作的编程阶段和验证阶段结束；

在所述第二失效位计数大于所述第二预设值时，对所述字线施加第二验证脉冲，所述编程操作的编程阶段和验证阶段结束。

6.根据权利要求4所述的存储器装置，其特征在于，所述外围电路中包括第一锁存器和第二锁存器；其中，所述第一锁存器至少用于存储检测的所述第二失效位计数，所述第二锁存器至少用于存储检测的所述第一失效位计数。

7.根据权利要求2或5所述的存储器装置，其特征在于，所述外围电路还被配置为：

在所述编程操作的编程阶段和验证阶段结束后，对所述选择的页所耦合的字线施加恢复脉冲。

8.根据权利要求1至7中任一项所述的存储器装置，其特征在于，所述存储器单元存储的位数包括一位。

9.一种存储器系统，其特征在于，包括：如权利要求1至8中任一项所述的存储器装置；以及

存储器控制器；所述存储器控制器耦合至所述存储器装置，且用于控制所述存储器装置。

10.一种存储器装置的操作方法，其特征在于，所述存储器装置包括：多个页，每个所述页包括多个存储器单元；所述操作方法包括：

对所述多个页中选择的页的存储器单元进行编程操作；在执行所述编程操作的过程中，对所述选择的页所耦合的字线施加第一编程脉冲和第一验证脉冲；在所述第一验证脉冲施加的第一时刻，检测所述选择的页的第一失效位计数；以及，

根据所述第一失效位计数与第一预设值的比较结果，确定是否对所述字线施加第二编程脉冲，所述第二编程脉冲对应的电平高于所述第一编程脉冲对应的电平；所述第一预设值用于表征在所述第一编程脉冲后，所述选择的页中未达到目标编程态的所述存储器单元的边界个数。

11.根据权利要求10所述的存储器装置的操作方法，其特征在于，所述根据所述第一失效位计数与第一预设值的比较结果，确定是否对所述字线施加第二编程脉冲，包括：

在所述第一失效位计数小于或等于所述第一预设值时，不对所述字线施加第二编程脉冲，所述编程操作的编程阶段和验证阶段结束。

12.根据权利要求10所述的存储器装置的操作方法，其特征在于，所述根据所述第一失效位计数与第一预设值的比较结果，确定是否对所述字线施加第二编程脉冲，包括：

在所述第一失效位计数大于所述第一预设值时，对所述字线施加第二编程脉冲。

13.根据权利要求12所述的存储器装置的操作方法，其特征在于，所述方法还包括：

在所述第一验证脉冲施加的第二时刻，检测所述选择的页的第二失效位计数；所述第二时刻早于所述第一时刻；以及，

在施加所述第二编程脉冲的过程中，根据所述第二失效位计数与第二预设值的比较结果，确定是否对所述字线施加第二验证脉冲；所述第二预设值用于表征在检测所述第二失效位计数时，所述选择的页中未达到目标编程态的所述存储器单元的边界个数。

14.根据权利要求13所述的存储器装置的操作方法，其特征在于，所述根据所述第二失效位计数与第二预设值的比较结果，确定是否对所述字线施加第二验证脉冲包括：

在所述第二失效位计数小于或等于所述第二预设值时，不对所述字线施加第二验证脉冲，所述编程操作的编程阶段和验证阶段结束；

在所述第二失效位计数大于所述第二预设值时，对所述字线施加第二验证脉冲，所述编程操作的编程阶段和验证阶段结束。

15.根据权利要求13所述的存储器装置的操作方法，其特征在于，所述方法还包括：

在检测到所述选择的页的第二失效位计数后，将所述第二失效位计数存储在第一锁存器；

在检测到所述选择的页的第一失效位计数后，将所述第一失效位计数存储在第二锁存器。

16.根据权利要求11或14所述的存储器装置的操作方法，其特征在于，所述方法还包括：

在所述编程操作的编程阶段和验证阶段结束后，对所述选择的页所耦合的字线施加恢复脉冲。

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