KR20160107549A - 반도체 장치 - Google Patents

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KR20160107549A
KR20160107549A KR1020150030433A KR20150030433A KR20160107549A KR 20160107549 A KR20160107549 A KR 20160107549A KR 1020150030433 A KR1020150030433 A KR 1020150030433A KR 20150030433 A KR20150030433 A KR 20150030433A KR 20160107549 A KR20160107549 A KR 20160107549A
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Abstract

반도체 장치는 다수의 메모리 스트링들을 포함하고, 각각의 메모리 스트링이 비트라인과 연결되는 드레인 셀렉트 트랜지스터, 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터 사이에 연결되는 메모리 셀들, 드레인 셀렉트 트랜지스터와 메모리 셀 사이에 연결되는 더미 메모리 셀들을 포함하는 메모리 블록, 및 메모리 셀들의 프로그램 동작을 수행하도록 구성된 동작 회로를 포함하며, 동작 회로는 프로그램 동작 시 드레인 셀렉트 트랜지스터와 인접한 더미 메모리 셀에서 밴드간 터널링 현상에 의해 전자가 발생하도록 더미 메모리 셀들에 인가되는 동작 전압들을 발생시킨다.

Description

반도체 장치{Semiconductor apparatus}
본 발명은 반도체 장치에 관한 것으로, 특히 메모리 셀을 포함하는 반도체 장치에 관한 것이다.
데이터를 저장하기 위한 프로그램 동작 시 선택된 워드라인에 프로그램 전압이 인가되고, 나머지 워드라인들에 패스 전압이 인가된다. 선택된 워드라인에 연결된 메모리 셀들은 저장되는 데이터에 따라 선택된 메모리 셀(예, 프로그램 허용 셀)과 비선택 메모리 셀(예, 프로그램 금지 셀)로 구분될 수 있다. 비선택 메모리 셀에는 전자가 주입되지 않고 문턱전압이 유지되어야 한다. 하지만, 비선택 메모리 셀로 전자가 비정상적으로 주입되어 문턱전압이 달라질 수 있다. 이로 인해 반도체 장치의 신뢰성이 저하되고 오류가 발생할 수 있다.
본 발명의 실시예는 동작 특성을 개선하여 신뢰성을 향상시킬 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 다수의 메모리 스트링들을 포함하고, 각각의 메모리 스트링이 비트라인과 연결되는 드레인 셀렉트 트랜지스터, 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터 사이에 연결되는 메모리 셀들, 드레인 셀렉트 트랜지스터와 메모리 셀 사이에 연결되는 더미 메모리 셀들을 포함하는 메모리 블록, 및 메모리 셀들의 프로그램 동작을 수행하도록 구성된 동작 회로를 포함하며, 동작 회로는 프로그램 동작 시 드레인 셀렉트 트랜지스터와 인접한 더미 메모리 셀에서 밴드간 터널링 현상에 의해 전자가 발생하도록 더미 메모리 셀들에 인가되는 동작 전압들을 발생시킨다.
본 발명의 다른 실시예에 따른 반도체 장치는 비트라인과 공통 소스 라인 사이에 연결된 메모리 스트링들을 포함하고, 각각의 메모리 스트링이 기판과 수직으로 비트라인과 직렬 연결되는 드레인 셀렉트 트랜지스터, 더미 메모리 셀들 및 메모리 셀들을 포함하는 메모리 블록, 및메모리 셀들의 프로그램 동작을 수행하도록 구성된 동작 회로를 포함하며, 동작 회로는 프로그램 동작 시 드레인 셀렉트 트랜지스터와 인접한 더미 메모리 셀에서 밴드간 터널링 현상에 의해 전자가 발생하도록 더미 메모리 셀들에 인가되는 동작 전압들을 발생시킨다.
본 발명의 실시예에 따른 반도체 장치는 동작 특성을 개선하여 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 메모리 블록의 구조를 설명하기 위한 도면들이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 메모리 블록을 설명하기 위한 도면들이다.
도 4는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 6은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 7은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치는 메모리 어레이(110) 및 동작 회로(120~140)를 포함한다. 메모리 어레이(110)는 다수의 메모리 블록들(110MB)을 포함한다. 각각의 메모리 블록은 다수의 메모리 스트링들을 포함한다. 각각의 메모리 스트링들은 다수의 메모리 셀들을 포함한다. 플래시 메모리 장치의 경우, 메모리 블록은 플래시 메모리 셀을 포함할 수 있다. 메모리 셀은 폴리실리콘으로 형성되는 플로팅 게이트나 질화막으로 형성되는 전하 저장막을 포함할 수 있다.
특히, 메모리 블록의 메모리 스트링들은 비트라인들과 각각 연결되고 공통 소스 라인과 병렬로 연결될 수 있다. 메모리 스트링들은 반도체 기판 상에 2차원 구조나 3차원 구조로 형성될 수 있다. 메모리 블록의 구조에 대하여 보다 구체적으로 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 메모리 블록의 구조를 설명하기 위한 도면들이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(SUB) 상에 리세스부를 포함하는 파이프 게이트(PG)가 형성되고, 파이프 게이트(PG)의 리세스부 내에 파이프 채널층(PC)이 형성된다. 파이프 채널층(PC) 상에는 다수의 수직 채널층들(SP1, SP2)이 형성된다. 한쌍의 수직 채널층들 중 제1 수직 채널층(SP1)의 상부는 공통 소스 라인(SL)과 연결되고, 제2 수직 채널층(SP2)의 상부는 비트라인(BL)과 연결된다. 수직 채널층들(SP1, SP2)은 폴리실리콘으로 형성될 수 있다.
제2 수직 채널층(SP2)의 서로 다른 높이에서 제2 수직 채널층(SP2)을 감싸도록 다수의 도전막들(DSL[2:0], DDWL[2:0], WL[31:16])이 형성된다. 또한, 제1 수직 채널층(SP1)의 서로 다른 높이에서 제1 수직 채널층(SP1)을 감싸도록 다수의 도전막들(SSL[0:2], SDWL[0:2], WL[0:15])이 형성된다. 수직 채널층들(SP1, SP2)의 표면과 파이프 채널층(PC)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층들(SP1, SP2)과 도전막들(DSL[2:0], DDWL[2:0], WL[31:16], SSL[0:2], SDWL[0:2], WL[0:15])의 사이와 파이프 채널층(PC)과 파이프 게이트(PC)의 사이에도 위치한다.
제2 수직 채널층(SP2)을 감싸는 최상부 도전막들은 드레인 셀렉트 라인들(DSL[2:0])이 되고, 드레인 셀렉트 라인(DSL0)의 하부 도전막들은 워드라인들(DDWL[2:0], WL[31:16])이 될 수 있다. 드레인 셀렉트 라인(DSL0) 하부의 워드라인들은 더미 워드라인들(DDWL[2:0])과 메인 워드라인들(WL[31:16])을 포함할 수 있다. 제1 수직 채널층(SP1)을 감싸는 최상부 도전막들은 소스 셀렉트 라인들(SSL[0:2])이 되고, 소스 셀렉트 라인(SSL2)의 하부 도전막들은 워드라인들(SDWL[0:2], WL[0:15])이 될 수 있다. 소스 셀렉트 라인(SSL0) 하부의 워드라인들은 더미 워드라인들(SDWL[0:2])과 메인 워드라인들(WL[0:15])을 포함할 수 있다.
다시 말해, 반도체 기판의 서로 다른 영역 상에는 제1 도전막들(SSL[0:2], SDWL[0:2], WL[0:15])과 제2 도전막들(DSL[2:0], DDWL[2:0], WL[31:16])이 각각 적층된다. 제1 도전막들(SSL[0:2], SDWL[0:2], WL[0:15])을 관통하는 제1 수직 채널층(SP1)은 소스 라인(SL)과 파이프 채널층(PC) 사이에 수직으로 연결된다. 제2 도전막들(DSL[2:0], DDWL[2:0], WL[31:16])을 관통하는 제2 수직 채널층(SP2)은 비트 라인(BL)과 파이프 채널층(PC) 사이에 수직으로 연결된다.
드레인 셀렉트 라인들(DSL[2:0])이 제2 수직 채널층(SP2)을 감싸는 부분에서 드레인 선택 트랜지스터들(DST[2:0])이 형성되고, 워드라인들(DDWL[2:0], WL[31:16])이 제2 수직 채널층(SP2)을 감싸는 부분에서 더미 메모리 셀들(DDC[2:0]) 및 메인 메모리 셀들(C[31:16])이 각각 형성된다. 소스 셀렉트 라인들(SSL[0:2])이 제1 수직 채널층(SP1)을 감싸는 부분에서 소스 선택 트랜지스터들(SST[0:2])이 형성되고, 더미 워드라인들(SDWL[0:2])과 워드라인들(WL[0:15])이 제1 수직 채널층(SP1)을 감싸는 부분에서 더미 메모리 셀들(SDC[0:2]) 및 메인 메모리 셀들(C[0:15])이 각각 형성된다.
상기의 구조에 의해, 메모리 스트링(ST)은 비트 라인(BL) 및 파이프 채널층(PC) 사이에 기판과 수직으로 연결되는 드레인 셀렉트 트랜지스터들(DST[2:0]), 더미 메모리 셀들(DDC[2:0]) 및 메인 메모리 셀들(C[31:16])과 공통 소스 라인(CSL) 및 파이프 채널층(PC) 사이에 기판과 수직으로 연결되는 소스 셀렉트 트랜지스터(SST[0:2]), 더미 메모리 셀들(SDC[0:2]) 및 메인 메모리 셀들(C[0:15])을 포함할 수 있다.
특히, 상기에서는 다수의 셀렉트 라인들(DSL[2:0]. SSL[0:2])과 다수의 더미 워드라인들(DDWL[2:0], SDWL[0:2])과 다수의의 메인 워드라인들(WL[0:31])이 형성되는 경우를 설명하였으나, 더미 워드라인들과 메인 워드라인들의 수는 변경 가능하다.
도 2c를 참조하면, 메모리 블록(110MB)은 비트 라인들에 연결된 다수의 메모리 스트링들(ST)을 포함한다. P-BiCS 구조에서 각각의 메모리 스트링(ST)은 공통 소스 라인(SL) 및 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 소스 셀렉트 트랜지스터들(SST[0:2]), 더미 메모리 셀들(SDC[0:2]) 및 메인 메모리 셀들(C[0:15])과 비트라인(BL) 및 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 드레인 셀렉트 트랜지스터들(DST[2:0]), 더미 메모리 셀들(DDC[2:0]) 및 메인 메모리 셀들(C[31:16])을 포함한다.
소스 셀렉트 트랜지스터들(SST[0:2])는 소스 셀렉트 라인들(SSL[0:2])로 인가되는 전압에 의해 제어되고, 드레인 셀렉트 트랜지스터들(DST[2:0])는 드레인 셀렉트 라인들(DSL[2:0])로 인가되는 전압에 의해 제어된다. 더미 메모리 셀들(DDC[2:0], SDC[0:2])은 적층된 더미 워드라인들(DDWL[2:0], SDWL[0:2])로 인가되는 전압에 의해 제어된다. 메인 메모리 셀들(C[31:0])은 적층된 메인 워드라인들(WL[31:0])로 인가되는 전압에 의해 제어된다.
P-BiCS 구조의 메모리 스트링에서 중간에 위치하는 한쌍의 메모리 셀들(C17, C18) 사이에 연결된 파이프 트랜지스터(PT)는 메모리 블록(100MB)이 선택되면 선택된 메모리 블록(100MB)에 포함된 수직 채널층들(도 2a의 SP1, SP2)을 전기적으로 연결시키는 동작을 수행한다.
한편, 2D 구조의 메모리 블록에서는 비트라인마다 하나의 메모리 스트링이 연결되고 하나의 드레인 셀렉트 라인에 의해 메모리 블록의 드레인 셀렉트 트랜지스터들이 동시에 제어되었으나, 3D 구조의 메모리 블록(110MB)에서는 비트라인(BL)마다 다수개의 메모리 스트링들(ST)이 공통으로 연결된다. 동일 메모리 블록(110MB)에서 하나의 비트라인(BL)에 공통으로 연결되고 동일한 워드라인들에 의해 제어되는 메모리 스트링(ST)의 수는 설계에 따라 변경될 수 있다.
하나의 비트라인(BL)에 다수개의 메모리 스트링들이 병렬로 연결됨에 따라, 하나의 비트라인(BL)과 메모리 스트링들(ST)을 선택적으로 연결하기 위하여 드레인 셀렉트 트랜지스터들(DST[2:0], DST'[2:0], DST''[2:0], DST'''[2:0])이 드레인 셀렉트 라인들(DSL[2:0], DSL'[2:0], DSL''[2:0], DSL'''[2:0])로 인가되는 셀렉트 전압들에 의해 독립적으로 제어된다.
메모리 블록(110MB)에서 수직으로 연결된 더미 메모리 셀들(DDC[2:0], SDC[0:2]) 및 메인 메모리 셀들(C[31:0])은 적층된 더미 워드라인들(DDWL[2:0], SDWL[0:2])과 적층된 메인 워드라인들(WL[31:0])로 인가되는 동작 전압들에 의해 각각 제어된다. 이러한 워드라인들(WL[31:0])은 메모리 블록 단위로 분리된다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 메모리 블록을 설명하기 위한 도면들이다.
도 3a 및 도 3b을 참조하면, P웰(PW)이 형성된 반도체 기판(100) 상에 공통 소스 라인(SL)이 형성된다. 공통 소스 라인(SL) 상에는 수직 채널층(SP)이 형성된다. 수직 채널층(SP)의 상부는 비트라인(BL)과 연결된다. 수직 채널층(SP)은 폴리실리콘으로 형성될 수 있다. 수직 채널층(SP)의 서로 다른 높이에서 수직 채널층(SP)을 감싸도록 다수의 도전막들(DSL[2:0], DDWL[2:0], WL[31:0], SDWL[2:0], SSL[2:0])이 형성된다. 수직 채널층(SP)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층(SP)과 도전막들(DSL[2:0], DDWL[2:0], WL[31:0], SDWL[2:0], SSL[2:0]) 사이에도 위치한다.
최상부 도전막들은 드레인 셀렉트 라인들(DSL[2:0])이 되고, 최하부 도전막들은 소스 셀렉트 라인들(SSL[2:0])이 된다. 셀렉트 라인들(DSL[2:0], SSL[2:0]) 사이의 도전막들은 상부 더미 워드라인들(DDWL[2:0]), 메인 워드라인들(WL[31:0]), 하부 더미 워드라인들(SDWL[2:0])이 된다. 다시 말해, 반도체 기판 상에는 도전막들(DSL[2:0], DDWL[2:0], WL[31:0], SDWL[2:0], SSL[2:0])이 다층으로 형성되고, 도전막들(DSL[2:0], DDWL[2:0], WL[31:0], SDWL[2:0], SSL[2:0])을 관통하는 수직 채널층(SP)이 비트라인(BL)과 반도체 기판에 형성된 소스 라인(SL) 사이에 수직으로 연결된다.
최상부 도전막들(DSL[2:0])이 수직 채널층(SP)을 감싸는 부분에서 드레인 선택 트랜지스터들(DST[2:0])이 형성되고, 상부 더미 워드라인들(DDWL[2:0])이 수직 채널층(SP)을 감싸는 부분에서 상부 더미 메모리 셀들(DDC[2:0])이 형성되고, 메인 워드라인들(WL[31:0])이 수직 채널층(SP)을 감싸는 부분에서 메인 메모리 셀들(C[31:0])이 형성되고, 하부 더미 워드라인들(SDWL[2:0])이 수직 채널층(SP)을 감싸는 부분에서 하부 더미 메모리 셀들(SDC[2:0])이 형성되고, 최하부 도전막들(SSL[2:0])이 수직 채널층(SP)을 감싸는 부분에서 소스 선택 트랜지스터들(SST[2:0])이 형성된다.
상기의 구조에 의해, 메모리 스트링은 공통 소스 라인(SL)과 비트라인(BL) 사이에 기판(100)과 수직으로 연결되는 소스 셀렉트 트랜지스터들(SST[2:0]), 더미 메모리 셀들(SDC[2:0]), 메인 메모리 셀들(C[31:0]), 더미 메모리 셀들(DDC[2:0]) 및 드레인 셀렉트 트랜지스터들(DST[2:0])을 포함한다. 소스 셀렉트 트랜지스터(SST[2:0])는 소스 셀렉트 라인들(SSL[2:0])로 인가되는 소스 선택 신호들(미도시)에 따라 더미 메모리 셀들(DDC[2:0], SDC[2:0])과 메인 메모리 셀들(C[31:0])을 공통 소스 라인(SL)과 전기적으로 연결시킨다. 드레인 셀렉트 트랜지스터들(DST[2:0])는 드레인 셀렉트 라인들(DSL[2:0])로 인가되는 드레인 선택 신호들(미도시)에 따라 더미 메모리 셀들(DDC[2:0], SDC[2:0])과 메인 메모리 셀들(C[31:0])을 비트라인(BL)과 전기적으로 연결시킨다.
다시 도 1 및 도 2b를 참조하면, 동작 회로(120~140)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(예, C0)의 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 프로그램 루프는 프로그램 동작과 검증 동작을 포함하고, 소거 루프는 소거 동작과 검증 동작을 포함한다. 동작 회로(120~140)는 소거 루프 후 메모리 셀들의 문턱전압들이 분포하는 소거 레벨을 조절하기 위한 프로그램 동작(또는 포스트 프로그램 동작)을 실시할 수 있다.
프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위하기 위하여, 동작 회로(120~140)는 동작 전압들을 선택된 메모리 블록의 로컬 라인들(DSL[2:0], DDWL[2:0], WL[31:0], SDWL[2:0], SSL[2:0], PG)과 공통 소스 라인(SL)으로 선택적으로 출력하고, 비트라인들(BL)의 프리차지/디스차지를 제어하거나 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱하도록 구성된다.
NAND 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(130) 및 읽기/쓰기 회로(140)을 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.
제어 회로(120)는 외부로부터 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위한 동작 전압들(Vddwl[2:0], Vsdwl[2:0], Verase, Vpgm, Vread, Vverify, Vpass, Vdsl[2:0], Vssl[2:0], Vsl, Vpg)을 원하는 레벨로 생성하고 선택된 메모리 블록의 로컬 라인들(DSL[2:0], DDWL[2:0], WL[31:0], SDWL[2:0], SSL[2:0], PG)과 공통 소스 라인(SL)로 인가될 수 있도록 전압 공급 회로(130)를 제어한다. 이를 위해, 제어 회로(120)는 전압 제어 신호(CMDv)와 로우 어드레스 신호(RADD)를 전압 공급 회로(130)로 출력할 수 있다. 그리고, 제어 회로(120)는 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위해 메모리 셀들에 저장하기 위한 데이터에 따라 비트라인들(BL)의 프리차지/디스차지를 제어하거나 리드 동작 또는 검증 동작 시 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱할 수 있도록 읽기/쓰기 회로(140)을 제어한다. 이를 위해, 제어 회로(120)는 동작 제어 신호(CMDpb)를 읽기/쓰기 회로(140)로 출력할 수 있다.
전압 공급 회로(130)는 제어 회로(20)의 제어 신호(CMDv)에 따라 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작에 따라 필요한 동작 전압들Vddwl[2:0], Vsdwl[2:0], Verase, Vpgm, Vread, Vverify, Vpass, Vdsl[2:0], Vssl[2:0], Vsl, Vpg)을 생성한다. 여기서, 동작 전압은 더미 라인 전압들(Vddwl[2:0], Vsdwl[2:0]), 소거 전압(Verase), 프로그램 전압(Vpgm), 리드 전압(Vread), 패스 전압(Vpass), 셀렉트 전압들(Vdsl[2:0], Vssl[2:0]), 공통 소스 전압(Vsl), 파이프 게이트 전압(Vpg) 등을 포함할 수 있다. 그리고, 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 선택된 메모리 블록의 로컬 라인들(DSL[2:0], DDWL[2:0], WL[31:0], SDWL[2:0], SSL[2:0], PG)과 공통 소스 라인(SL)로 동작 전압들을 출력한다.
읽기/쓰기 회로(140)은 비트라인들(BL)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(미도시)을 각각 포함할 수 있다. 특히, 페이지 버퍼들은 비트라인들(BL)마다 각각 연결될 수 있다. 즉, 하나의 비트라인에 하나의 페이지 버퍼가 연결될 수 있다. 프로그램 동작 시 제어 회로(120)의 제어 신호(CMDpb)와 메모리 셀들에 저장하기 위한 데이터(DATA)에 따라, 페이지 버퍼들은 비트라인들(BL)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(120)의 제어 신호(CMDpb)에 따라, 비트라인들(BL)을 프리차지한 후 비트라인들(BL)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치할 수 있다.
상기의 구성들을 포함하는 동작 회로(120~140)는 프로그램 동작 시 드레인 셀렉트 트랜지스터(DST0)와 인접한 더미 메모리 셀(DDC2)에서 밴드간 터널링 현상에 의해 전자가 발생하도록 더미 메모리 셀들(DDC[2:0])에 인가되는 동작 전압들(Vddwl[2:0])을 발생시키도록 구성될 수 있다.
이하, 상기의 구성들을 포함하는 반도체 장치의 동작 방법을 설명하기로 한다. 도 4는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 1 및 도 4를 참조하면, 프로그램 동작 시 선택된 워드라인(WL31)에 프로그램 전압(Vpgm)이 인가되고 나머지 워드라인들에는 패스 전압(Vpass)이 인가된다. 선택된 워드라인(WL31)에는 다수 개의 메모리 셀들(C31)이 연결되며, 저장되는 데이터에 따라 프로그램 허용 셀과 프로그램 금지 셀로 구분될 수 있다. 예로써, 소거 데이터(예, 0)가 저장되는 메모리 셀은 프로그램 금지 셀이 되고, 프로그램 데이터(예, 1)가 저장되는 메모리 셀은 프로그램 허용 셀이 될 수 있다.
메모리 셀(C31)이 프로그램 금지 셀인 경우 메모리 셀(C31)의 문턱전압은 변하면 안 된다. 즉, 메모리 셀(C31)로 전자가 주입되면 안 된다. 드레인 셀렉트 라인(DSL0)과 워드라인(WL31) 사이에 더미 워드라인들(DDWL0~DDWL2)이 설치되면, 프로그램 동작 시 더미 워드라인들(DDWL0~DDWL2)의 더미 메모리 셀들(DDC0~DDC2)의 채널 영역에서 밴드간 터널링(band to band tunneling) 현상이 발생한다. 밴드간 터널링 현상에 의해 홀들은 비트라인(BL) 쪽으로 이동하고 전자들은 메모리 셀(C31) 쪽으로 이동한다. 이때, 프로그램 금지 셀(C31)의 워드라인(WL31)에도 프로그램 전압(Vpgm)이 인가되기 때문에, 전자들이 프로그램 금지 셀(C31)로 이동하면 프로그램 전압(Vpgm)에 의해 프로그램 금지 셀(C31)의 플로팅 게이트 또는 전하 저장막으로 주입될 수 있다. 그 결과, 프로그램 금지 셀(C31)의 문턱전압이 변할 수 있다. 따라서, 전자가 발생되는 위치를 조절하여 프로그램 금지 셀(C31)로 전자가 주입되는 것을 방지하는 것이 바람직하다.
선택된 메모리 블록(110MB)의 프로그램 동작을 실시할 때, 동작 회로(120~140)는 드레인 셀렉트 트랜지스터(DST0)와 인접한 더미 메모리 셀(DDC2)에서 밴드간 터널링 현상에 의해 전자가 발생하도록 더미 메모리 셀들(DDC0~DDC2)에 인가되는 동작 전압들(Vddwl0~Vddwl2)을 발생시킨다. 특히, 동작 회로(120~140)는 더미 메모리 셀(DDC0)과 인접한 메모리 셀(C31)의 프로그램 동작 시 드레인 셀렉트 트랜지스터(DST0)와 더미 메모리 셀(DDC2)에서 밴드간 터널링 현상에 의해 전자가 발생하도록 동작 전압들(Vddwl0~Vddwl2)을 출력할 수 있다. 또한, 밴드간 터널링 현상에 의해 발생된 전자가 메모리 셀(C31)과 인접한 더미 메모리 셀(DDC0)로 유입되도록 동작 회로(120~140)는 동작 전압들(Vddwl0~Vddwl2)을 더미 워드라인들(DDWL0~DDWL2)로 인가할 수 있다.
이를 위해, 동작 회로(120~140)는 더미 메모리 셀들(DDC0~DDC2)에 동작 전압들(Vddwl0~Vddwl2)을 동일한 레벨로 인가할 수 있다. 또한, 동작 회로(120~140)는 더미 메모리 셀들(DDC0~DDC2)에 동작 전압들(Vddwl0~Vddwl2)을 다른 레벨들로 인가할 수 있다. 이때, 동작 회로는 메모리 셀들 중 비선택 메모리 셀들(C30, C29)에 인가되는 패스 전압(Vpass)보다 높은 레벨의 동작 전압들(Vddwl0~Vddwl2)을 더미 메모리 셀들(DDC0~DDC2)로 인가할 수 있다. 동작 회로(120~140)는 더미 메모리 셀들(DDC0~DDC2)로 10V 내지 16V의 동작 전압들(Vddwl0~Vddwl2)을 인가할 수 있다.
동작 회로(120~140)는 메모리 셀(C31)과 인접한 더미 메모리 셀(DDC0)보다 드레인 셀렉트 트랜지스터(DST0)와 인접한 더미 메모리 셀(DDC2)에 더 높은 동작 전압(Vddwl2)을 인가할 수 있다. 보다 구체적으로, 동작 회로(120~140)는 메모리 셀(C31)과 인접한 더미 메모리 셀(DDC0)의 더미 워드라인(DDWL0)에 12V의 동작 전압(Vddwl0)을 인가하고, 드레인 셀렉트 트랜지스터(DST0)와 인접한 더미 메모리 셀(DDC2)의 더미 워드라인(DDWL2)에 14V의 동작 전압(Vddwl2)을 인가할 수 있다. 중간에 위치하는 더미 메모리 셀(DDC1)의 더미 워드라인(DDWL1)에는 13V의 중간 전압을 인가할 수 있다.
비트라인(BL)과 더미 메모리 셀(DDC2)의 사이에 다수의 드레인 셀렉트 트랜지스터들(DST0~DST2)이 직렬로 연결될 수 있다. 동작 회로(120~140)는 드레인 셀렉트 트랜지스터들(DST0~DST2)의 드레인 셀렉트 라인들(DSL0~DSL1)에 동일한 전압들(Vdsl0~Vdsl2)을 인가할 수 있다. 예로써, 동작 회로(120~140)는 드레인 셀렉트 라인들(DSL0~DSL1)에 전원 전압을 인가할 수 있다. 드레인 셀렉트 라인들(DSL0~DSL1)이 분리되어 있기 때문에 드레인 셀렉트 라인들(DSL0~DSL1)에 다른 전압(Vdsl0~Vdsl2)을 인가할 수도 있다. 또한 드레인 셀렉트 트랜지스터들(DST0~DST2)의 위치에 따라 드레인 셀렉트 트랜지스터들(DST0~DST2)의 문턱전압들을 다르게 설정할 수도 있다. 드레인 셀렉트 트랜지스터들(DST0~DST2)의 문턱전압들이 다르게 설정된 경우, 동작 회로(120~140)는 드레인 셀렉트 라인들(DSL0~DSL1)에 접지 전압(예, 0V)보다 크고 전원 전압보다 낮은 전압들(Vdsl0~Vdsl2)을 선택적으로 인가할 수 있다.
메모리 셀과 공통 소스 라인 사이에 다수개의 소스 셀렉트 트랜지스터들이 연결될 수 있으며, 소스 셀렉트 트랜지스터들의 문턱전압이나 소스 셀렉트 라인들로 인가되는 전압들도 동일하게 적용될 수 있다.
상기의 조건에 따라, 프로그램 동작 시 드레인 셀렉트 트랜지스터(DST0)와 인접한 더미 메모리 셀(DDC2)에서 밴드간 터널링 현상에 의해 전자를 발생시키면, 전자가 더미 메모리 셀(DDC0)로 유입되고 프로그램 금지 셀(C31)의 문턱전압 변화를 방지할 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(500)은 불휘발성 메모리 장치(520)와 메모리 컨트롤러(510)를 포함한다.
불휘발성 메모리 장치(520)는 도 1 내지 도 4에서 설명한 반도체 장치에 해당할 수 있다. 메모리 컨트롤러(510)는 불휘발성 메모리 장치(520)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(520)와 메모리 컨트롤러(510)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(511)은 프로세싱 유닛(512)의 동작 메모리로써 사용된다. 호스트 인터페이스(513)는 메모리 시스템(500)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(514)은 불휘발성 메모리 장치(520)의 셀 영역으로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(514)는 본 발명의 불휘발성 메모리 장치(520)와 인터페이싱 한다. 프로세싱 유닛(512)은 메모리 컨트롤러(510)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(500)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(520)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(500)은 동작 특성이 향상된 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(510)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 6은 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(600)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(600)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(610)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(620)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(630)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(640) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(650)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 일반적인 방식에 따라 데이터를 프로그램하게 된다.
도 7에는 본 발명에 따른 플래시 메모리 장치(712)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750) 및 메모리 시스템(710)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하기 위해 도 1 내지 도 4에서 설명한 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
110 : 메모리 어레이 110MB : 메모리 블록
ST : 메모리 스트링 PAGE : 페이지
120 : 제어 회로 130 : 전압 공급 회로
140 : 읽기/쓰기 회로

Claims (20)

  1. 다수의 메모리 스트링들을 포함하고, 각각의 메모리 스트링이 비트라인과 연결되는 드레인 셀렉트 트랜지스터, 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터, 상기 드레인 셀렉트 트랜지스터 및 상기 소스 셀렉트 트랜지스터 사이에 연결되는 메모리 셀들, 상기 드레인 셀렉트 트랜지스터와 상기 메모리 셀 사이에 연결되는 더미 메모리 셀들을 포함하는 메모리 블록; 및
    상기 메모리 셀들의 프로그램 동작을 수행하도록 구성된 동작 회로를 포함하며,
    상기 동작 회로는 상기 프로그램 동작 시 상기 드레인 셀렉트 트랜지스터와 인접한 상기 더미 메모리 셀에서 밴드간 터널링 현상에 의해 전자가 발생하도록 상기 더미 메모리 셀들에 인가되는 동작 전압들을 발생시키는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 동작 회로는 상기 전자가 상기 메모리 셀과 인접한 상기 더미 메모리 셀로 유입되도록 상기 동작 전압들을 발생시키는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 동작 회로는 상기 더미 메모리 셀과 인접한 메모리 셀의 프로그램 동작 시 상기 드레인 셀렉트 트랜지스터와 인접한 상기 더미 메모리 셀에서 상기 밴드간 터널링 현상에 의해 상기 전자가 발생하도록 상기 동작 전압들을 출력하는 반도체장치.
  4. 제 1 항에 있어서,
    상기 동작 회로는 상기 더미 메모리 셀들에 상기 동작 전압들을 동일한 레벨로 인가하도록 구성되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 동작 회로는 상기 메모리 셀들 중 비선택 메모리 셀들에 인가되는 패스 전압보다 높은 레벨의 동작 전압들을 상기 더미 메모리 셀들로 인가하도록 구성되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 동작 회로는 상기 더미 메모리 셀들에 상기 동작 전압들을 다른 레벨들로 인가하도록 구성되는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 동작 회로는 상기 메모리 셀과 인접한 더미 메모리 셀보다 상기 드레인 셀렉트 트랜지스터와 인접한 상기 더미 메모리 셀에 더 높은 동작 전압을 인가하도록 구성되는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 동작 회로는 상기 메모리 셀들 중 비선택 메모리 셀들에 인가되는 패스 전압보다 높은 동작 전압을 상기 드레인 셀렉트 트랜지스터와 인접한 상기 더미 메모리 셀에 인가하도록 구성되는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 비트라인과 상기 더미 메모리 셀 사이에 다수의 드레인 셀렉트 트랜지스터들이 직렬로 연결되는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 동작 회로는 상기 드레인 셀렉트 트랜지스터들에 동일한 전압을 인가하도록 구성되는 반도체 장치.
  11. 비트라인과 공통 소스 라인 사이에 연결된 메모리 스트링들을 포함하고, 각각의 메모리 스트링이 기판과 수직으로 상기 비트라인과 직렬 연결되는 드레인 셀렉트 트랜지스터, 더미 메모리 셀들 및 메모리 셀들을 포함하는 메모리 블록; 및
    상기 메모리 셀들의 프로그램 동작을 수행하도록 구성된 동작 회로를 포함하며,
    상기 동작 회로는 상기 프로그램 동작 시 상기 드레인 셀렉트 트랜지스터와 인접한 상기 더미 메모리 셀에서 밴드간 터널링 현상에 의해 전자가 발생하도록 상기 더미 메모리 셀들에 인가되는 동작 전압들을 발생시키는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 동작 회로는 상기 전자가 상기 메모리 셀과 인접한 상기 더미 메모리 셀로 유입되도록 상기 동작 전압들을 발생시키는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 동작 회로는 상기 더미 메모리 셀과 인접한 메모리 셀의 프로그램 동작 시 상기 드레인 셀렉트 트랜지스터와 인접한 상기 더미 메모리 셀에서 상기 밴드간 터널링 현상에 의해 상기 전자가 발생하도록 상기 동작 전압들을 출력하는 반도체장치.
  14. 제 11 항에 있어서,
    상기 동작 회로는 상기 더미 메모리 셀들에 상기 동작 전압들을 동일한 레벨로 인가하도록 구성되는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 동작 회로는 상기 메모리 셀들 중 비선택 메모리 셀들에 인가되는 패스 전압과 동일한 레벨의 동작 전압들을 상기 더미 메모리 셀들로 인가하도록 구성되는 반도체 장치.
  16. 제 11 항에 있어서,
    상기 동작 회로는 상기 더미 메모리 셀들에 상기 동작 전압들을 다른 레벨들로 인가하도록 구성되는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 동작 회로는 상기 메모리 셀과 인접한 더미 메모리 셀보다 상기 드레인 셀렉트 트랜지스터와 인접한 상기 더미 메모리 셀에 더 높은 동작 전압을 인가하도록 구성되는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 동작 회로는 상기 메모리 셀들 중 비선택 메모리 셀들에 인가되는 패스 전압보다 높은 동작 전압을 상기 드레인 셀렉트 트랜지스터와 인접한 상기 더미 메모리 셀에 인가하도록 구성되는 반도체 장치.
  19. 제 1 항에 있어서,
    상기 비트라인과 상기 더미 메모리 셀 사이에 다수의 드레인 셀렉트 트랜지스터들이 직렬로 연결되는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 동작 회로는 상기 드레인 셀렉트 트랜지스터들에 동일한 전압을 인가하도록 구성되는 반도체 장치.
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