CN105938723B - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：存储块，包括多个存储字符串，每个存储字符串包括：耦接至位线的漏极选择晶体管、耦接至公共源极线的源极选择晶体管、耦接至漏极选择晶体管和源极选择晶体管的存储单元、以及耦接至漏极选择晶体管和存储单元的虚设存储单元；以及操作电路，被配置为对存储单元执行编程操作。操作电路产生被施加至虚设存储单元的操作电压，从而在编程操作期间，在邻近漏极选择晶体管的虚设存储单元中通过带间隧穿效应产生电荷。

Description

半导体器件
相关申请的交叉引用
本申请要求2015年3月4日提交给韩国知识产权局的申请号为10-2015-0030433的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的实施例总体而言涉及一种半导体器件，具体而言涉及一种包括存储单元的半导体器件。
背景技术
在编程电压被施加到所选择的字线的同时对特定类型的存储阵列(诸如字符串型存储阵列)执行编程操作的情况下，通过电压被施加至剩余的字线。进而，连接至所选择的字线的存储单元可以根据某种数据值将被储存而被划分为所选择的存储单元(例如，允许编程单元)和未选择的存储单元(例如，禁止编程单元)。为了不对未选择的存储单元编程，由于电子注入可能引起阈值电压电平的改变，因此必须防止电子被注入到未选择的存储单元中。然而，无意识的电荷注入可能引起未选择存储单元的阈值电压的变化，因此，半导体器件的可靠性有可能劣化。
发明内容
经过深入研究，本发明提供一种能够改善操作特性和提高可靠性的半导体器件。
本发明的一个示例实施例提供一种半导体器件，包括：存储块，包括多个存储字符串，每个存储字符串包括：连接至位线的漏极选择晶体管、连接至公共源极线的源极选择晶体管、连接在漏极选择晶体管与源极选择晶体管之间的存储单元、以及连接在漏极选择晶体管与存储单元之间的虚设存储单元；以及操作电路，被配置为执行存储单元的编程操作，其中，操作电路产生被施加至虚设存储单元的操作电压，从而在编程操作期间，在邻近漏极选择晶体管的虚设存储单元中通过带间隧穿效应产生电荷。
本发明的示例实施例提供一种半导体器件，包括：存储块，包括连接在位线与公共源极线之间的存储字符串，每个存储字符串包括垂直形成在衬底上且串联连接至位线的漏极选择晶体管、虚设存储单元和存储单元；以及操作电路，被配置为执行存储单元的编程操作，其中，操作电路产生被施加至虚设存储单元的操作电压，从而在编程操作期间，在邻近漏极选择晶体管的虚设存储单元中通过带间隧穿效应产生电荷。
根据本发明，半导体器件可以改善操作特性，从而提高其可靠性。
前述发明内容仅是说明性的，无论如何不意在进行限制。除了上述说明性方面、实施例和特征以外，参照附图和以下的详细描述，进一步的方面、实施例和特征将变得明显。
附图说明
通过参照附图详细描述其实施例，对那些本领域普通技术人员而言，本发明的以上和其他特征和优点将变得更加明显，在附图中：
图1是示出根据本发明的示例实施例的半导体器件的示图；
图2A至图2C是用于描述根据本发明的示例实施例的存储块的结构的示图；
图3A和图3B是用于描述根据本发明的示例实施例的存储块的示图；
图4是描述根据本发明的示例实施例的半导体器件操作方法的示图；
图5是示意性地示出根据本发明的示例实施例的存储系统的框图；
图6是示意性地示出根据各种实施例的执行编程操作的熔丝存储器件或熔丝存储系统的框图；
图7是示意性地示出根据本发明示例实施例的包括闪存存储器件的计算系统的框图。
具体实施方式
在下文中，将参照附图详细描述本发明的实施例。然而，本发明不限于以下公开的实施例并且可以实现为各种形式，并且本发明的范围不限于以下的实施例。更确切地说，提供实施例以更加真诚且充分地公开本发明并且将本发明的精神完全地传递给那些本发明所属领域技术人员，本发明的范围应当理解为本发明的权利要求。
图1是示出根据本发明的示例实施例的半导体器件的框图。
参照图1，半导体存储器件可以包括存储阵列110和操作电路120至140。存储阵列110可以包括多个存储块110MB。每个存储块110MB可以包括多个存储字符串，每个存储字符串包括多个存储单元。对于闪存存储器件，存储块包括闪存存储单元。闪存存储单元可以包括由多晶硅形成的浮栅或由氮化物薄膜形成的电荷储存层。
存储块的存储字符串可以分别耦接至位线BL并且并行耦接至公共源极线。存储字符串可以在半导体衬底上形成为二维(2D)结构或三维(3D)结构。将更详细描述存储块的结构。
图2A至图2C是示出根据本发明的示例实施例的存储块的结构的示图。
参照图2A和图2B，存储块可以包括：管道栅PG，其形成在半导体衬底SUB上并且在其上具有凹部；以及管道沟道层PC，其形成在管道栅PG的凹部上。存储块还可以包括形成在管道沟道层PC上的多个垂直沟道层。例如，多个垂直沟道层可以包括第一垂直沟道层SP1和第二垂直沟道层SP2。第一垂直沟道层SP1的上部可以耦接至公共源极线SL，第二垂直沟道层SP2的上部可以耦接至位线BL。垂直沟道层SP1和SP2可以由多晶硅形成。
存储块可以包括在不同高度上围绕第二垂直沟道层SP2的多个导电层DSL[2:0]、DDWL[2:0]、WL[31:16]、以及在不同高度上围绕第一垂直沟道层SP1的多个导电层SSL[0:2]、SDWL[0:2]、WL[0:15]。存储块可以包括多个层(未示出)，所述多个层包括电荷储存层。多个层形成在垂直沟道层SP1和SP2的表面上以及管道沟道层PC的表面上，使得多层位于垂直沟道层SP1和SP2与导电层DSL[2:0]、DDWL[2:0]、WL[31:16]、SSL[0:2]、SDWL[0:2]、WL[0:15]之间，以及位于管道沟道层PC与管道栅PC之间。
围绕第二垂直沟道层SP2的最高导电层可以充当漏极选择线DSL[2:0]，围绕第二垂直沟道层SP2的下导电层可以充当虚设字线DDWL[2:0]和主字线WL[31:16]。虚设字线DDWL[2:0]形成在漏极选择线DSL[2:0]与主字线WL[31:16]之间。围绕第一垂直沟道层SP1的最高导电层可以充当源极选择线SSL[0:2]，围绕第一垂直沟道层SP1的下导电层可以充当虚设字线SDWL[0:2]和主字线WL[1:15]。虚设字线SDWL[0:2]形成在源极选择线SSL[0:2]与主字线WL[1:15]之间。
穿过第一导电层SSL[0:2]、SDWL[0:2]、WL[0:15]的第一垂直沟道层SP1耦接在源极线SL与管道沟道层PC之间。穿过第二导电层DSL[2:0]、DDWL[2:0]、WL[31:16]的第二垂直沟道层SP2耦接在位线BL与管道沟道层PC之间。
图2B所示的漏极选择晶体管DST[2:0]是在漏极选择线DLS[2:0]围绕第二垂直沟道层SP2处形成的晶体管。虚设存储单元DDC[2:0]形成在虚设字线DDWL[2:0]围绕第二垂直沟道层SP2处，主存储单元C[31:16]形成在字线DDWL[2:0]和字线WL[31:16]围绕第二垂直沟槽层SP2处。源极选择晶体管SST[0:2]形成在源极选择线SSL[0:2]围绕第一垂直沟道层SP1处。虚设存储单元SDC[0:2]形成在虚设字线SDWL[0:2]围绕第一垂直沟槽层SP1处，主存储单元C[0:15]形成在字线WL[0:15]围绕第一垂直沟槽层SP1处。
如图2B所示，存储字符串ST可以包括垂直形成在衬底SUB之上且耦接在位线BL与管道沟道层PC之间的漏极选择晶体管DST[2:0]、虚设存储单元DDC[2:0]和主存储单元C[31:16]，以及垂直形成在衬底SUB之上且耦接在公共源极线SL与管道沟道层PC之间的源极选择晶体管SST[0:2]、虚设存储单元SDC[0:2]和主存储单元C[0:15]。
本发明的一个实施例提供多个选择线DSL[2:0]和SSL[0:2]、多个虚设字线DDWL[2:0]和SDWL[0:2]以及多个主字线WL[0:31]形成在衬底SUB之上，但是虚设字线的数量和主字线的数量不受限制。
参照图2C，存储块110MB可以包括耦接至位线BL的多个存储字符串ST。每个存储字符串ST(例如，P-BiCS结构)包括：源极选择晶体管SST[0:2]、虚设存储单元SCD[0:2]和主存储单元C[0:15]，它们经由第一垂直沟槽层SP1垂直连接，其中，第一垂直沟道层SP1在公共源极线SL与形成在衬底上的管道晶体管PT之间；以及漏极选择晶体管DST[2:0]、虚设存储单元DDC[2:0]和主存储单元C[31:16]，它们经由第二垂直沟槽层SP2垂直连接，其中，第二垂直沟道层SP2在位线BL与衬底的管道晶体管PT之间。
源极选择晶体管SST[0:2]被施加至源极选择线SSL[0:2]的电压控制，漏极选择晶体管DST[2:0]被施加至漏极选择线DSL[2:0]的电压控制。虚设存储单元DDC[2:0]和SDC[0:2]被施加至层叠虚设字线DDWL[2:0]和SDWL[0:2]的电压控制。主存储单元C[31:0]被施加至层叠主字线WL[31:0]的电压控制。
当选择存储块110MB时，连接在位于存储字符串中心的存储单元C15和C16之间的管道晶体管PT执行电连接图2A所示的垂直沟道层SP1和SP2的操作。
在具有2D结构的存储块中，每个存储字符串连接至位线，存储块的漏极选择晶体管被一个漏极选择线同时控制。其中，具有3D结构的存储块110MB可以具有共同连接至位线BL的多个存储字符串ST。这里，存储字符串ST的数量可以改变。
由于必须单独地选择并行连接至位线BL的多个存储字符串中的每一个，因此漏极选择晶体管DST[2:0]、DST'[2:0]、DST”[2:0]、DST”'[2:0]被施加至漏极选择线DSL[2:0]、DSL'[2:0]、DSL”[2:0]、DSL”'[2:0]的选择电压分别地控制。
在存储块110MB中垂直连接的虚设存储单元DDC[2:0]和SDC[0:2]以及主存储单元C[31:0]被分别施加至层叠虚设字线DDWL[2:0]、SDWL[0:2]和层叠主字线WL[31:0]的操作电压控制。字线WL[31:0]可以被划分为存储块的单位。
图3A和图3B是描述根据本发明另一实施例的存储块的示图。
参照图3A和图3B，存储块可以包括形成在半导体衬底100上的公共源极线SL，其中，P阱可以形成在半导体衬底100中。存储块还可以包括形成在公共源极线SL上的垂直沟道层SP。垂直沟道层SP的上部耦接至位线BL。垂直沟道层SP可以由多晶硅形成。存储块还可以包括在不同高度上围绕垂直沟道层SP的多个导电层DSL[2:0]、DDWL[2:0]、WL[31:0]、SDWL[2:0]、以及SSL[2:0]。存储块还可以包括多层(未示出)，所述多层包括电荷储存层。多层形成在垂直沟道层SP的表面上，使得多层位于垂直沟道层SP与导电层DSL[2:0]、DDWL[2:0]、WL[31:0]、SDWL[2:0]、以及SSL[2:0]之间。
最高导电层可以充当漏极选择线DSL[2:0]，最低导电层可以充当源极选择线SSL[2:0]。上虚设字线DDWL[2:0]、主字线WL[31:0]和下虚设字线SDWL[2:0]形成在漏极选择线DSL[2:0]与源极选择线SSL[2:0]之间。即，导电层DSL[2:0]、DDWL[2:0]、WL[31:0]、SDWL[2:0]、SSL[2:0]以多层的形式形成在半导体衬底上，穿过导电层DSL[2:0]、DDWL[2:0]、WL[31:0]、SDWL[2:0]、SSL[2:0]的垂直沟道层SP垂直连接在位线BL与形成在半导体衬底上的源极线SL之间。
漏极选择晶体管DST[2:0]形成在最高导电层DSL[2:0]与垂直沟道层SP之间。上虚设存储单元DDC[2:0]形成在上虚设字线DDWL[2:0]围绕垂直沟道层SP处，主存储单元C[31:0]形成在主字线WL[31:0]围绕垂直沟槽层SP处，下虚设存储单元SCS[2:0]形成在下虚设字线SDWL[2:0]围绕垂直沟道层SP处。源极选择晶体管SST[2:0]形成在最低导电层SSL[2:0]围绕垂直沟道层SP处。
如图3B所示，存储字符串包括源极选择晶体管SST[2:0]、虚设存储单元SDC[2:0]、主存储单元[31:0]、虚设存储单元DDS[2:0]和漏极选择晶体管DST[2:0]，它们垂直形成在衬底110之上并且耦接在公共源极线SL与位线BL之间。
源极选择晶体管SST[2:0]响应于被施加至源极选择线SSL[2:0]的源极选择信号(未图示)来将虚设存储单元DDC[2:0]、SDC[2:0]和主存储单元C[31:0]电连接至公共源极线SL。漏极选择晶体管DST[2:0]响应于被施加至漏极选择线DSL[2:0]的漏极选择信号(未示出)来将虚设存储单元DDC[2:0]、SDC[2:0]和主存储单元C[31:0]电连接至位线BL。返回参考图1和图2B，操作电路120至140被配置为执行连接至所选择的字线(例如，字线WL0)的存储单元(例如，存储单元C0)的编程循环、擦除循环和读取操作。编程循环包括编程操作和验证操作，擦除循环包括擦除操作和验证操作。操作电路120至140在擦除循环之后可以执行用于调节擦除电平的编程操作(例如，后编程操作)，其中被擦除的存储单元的阈值电压被配压为擦除电平。
为了执行编程循环、擦除循环和读取操作，操作电路120至140可以将操作电压选择性地输出至局域线DSL[2:0]、DDWL[2:0]、WL[31:0]、SDWL[2:0]、SSL[2:0]、所选择的存储块的PG以及公共源极线SL，控制位线BL的预充电/放电，并且感测位线BL的电流流动或电压变化。
依照本发明实施例的NAND闪存存储器件可以包括操作电路(诸如控制电路120)、电压供给电路130和读取/写入电路140。以下将详细描述每个组件。
控制电路120控制电压供给电路130以便产生用于执行编程循环、擦除循环和读取操作的操作电压Vddwl[2:0]、Vsdwl[2:0]、Verase、Vpgm、Vread、Vverify、Vpass、Vdsl[2:0]、Vssl[2:0]、Vsl、以及Vpg。控制电路120可以响应于来自控制电路120外部的外部信号、即命令信号CMD来将电压控制信号CMDv和行地址信号RADD输出至电压供给电路130。电压供给电路130可以响应于电压控制信号CMDv和行地址信号RADD来产生操作电压并且将产生的操作电压施加到局域线DSL[2:0]、DWL[2:0]、WL[31:0]、SDWL[2:0]、SSL[2:0]、所选择存储块的PG以及公共源极线SL。进而，控制电路120在执行编程循环时可以根据储存在存储单元中的数据来控制读取/写入电路140以便控制位线BL的预充电/放电。读取/写入电路140还可以在读取操作或验证操作期间感测位线BL的电流流动或电压变化。为了这个目的，控制电路120可以将操作控制信号CMBpb输出至读取/写入电路140。
电压供给电路130响应于控制电路120的控制信号CMDv而产生操作电压Vddwl[2:0]、Vsdwl[2:0]、Verase、Vpgm、Vread、Vverify、Vpass、Vdsl[2:0]、Vssl[2:0]、Vsl、以及Vpg以在存储单元的编程循环、擦除循环和读取操作中使用所述操作电压。这里，操作电压可以包括虚设线电压Vddwl[2:0]和Vsdwl[2:0]、擦除电压Verase、编程电压Vpgm、读取电压Vread、通过电压Vpass、选择电压Vdsl[2:0]和Vssl[2:0]、公共源极电压Vsl和管道栅电压Vpg。进而，电压供给电路130响应于控制电路120的行地址信号RADD将操作电压输出至局域线DSL[2:0]、DDWL[2:0]、WL[31:0]、SDWL[2:0]、SSL[2:0]、所选择存储块的PG和公共源极线SL。
读取/写入电路140可以包括经由位线BL耦接至存储阵列110的多个页缓冲器(未示出)。页缓冲器可以分别连接至位线BL。即，一个页缓冲器可以连接至一个位线。在编程操作期间，页缓冲器根据控制电路120的控制信号CMDpb和储存在存储单元中的数据DATA对位线BL进行选择性地预充电。在编程验证操作或读取操作期间，读取/写入电路140可以对位线BL进行预充电，然后感测位线BL的电压或电流的变化，以及根据控制电路120的控制信号CMDpb来锁存从存储单元读取的数据。
在编程操作期间，操作电路120至140可以将操作电压Vddwl[2:0]提供至虚设存储单元DDC[2:0]，从而在邻近漏极选择晶体管DST0的虚设存储单元DDC2中通过带间的隧穿效应产生电荷(例如，电子)。
图4是描述根据本发明示例实施例的半导体器件的操作方法的示图。
参照图1和图4，在编程操作期间，编程电压Vpgm被施加至所选择字线WL31，通过电压Vpass被施加至其余的字线。连接至所选择字线WL31的多个存储单元C31可以根据储存的数据被划分为允许编程单元和禁止编程单元。例如，储存有擦除数据(例如，逻辑0)的存储单元可以成为禁止编程单元，储存有编程数据(例如，逻辑1)的存储单元可以成为允许编程单元。
当存储单元C31是禁止编程单元时，存储单元C31的阈值电压不应当被改变。即，电荷(例如，电子)不应当被注入至存储单元C31。当虚设字线DDWL0至DDWL2形成在漏极选择线DSL0与字线WL31之间时，在虚设字线DDWL0至DDWL2的虚设存储单元DDC0至DDC2的沟道区可能发生带间隧穿效应。通过带间隧穿效应，正电荷的空穴朝向位线BL移动，电子朝向存储单元C31移动。在这种情况下，由于编程电压Vpgm也被施加至禁止编程单元C31的字线WL31，当电子移动至禁止编程单元C31时，电子可以通过编程电压Vpgm被注入到禁止编程单元C31的浮栅或电荷储存层。结果，可以改变禁止编程单元C31的阈值电压。在本发明的一个实施例中，可以通过改变电子产生的位置来减小无意识的电荷注入至禁止编程单元。
当执行所选择存储块110MB的编程操作时，操作电路120至140可以将操作电压Vddwl0-Vddwl2提供至虚设存储单元DDC0至DDC2，从而在邻近漏极选择晶体管DST0的虚设存储单元DDC2中通过带间隧穿效应产生电子。操作电路120至140可以输出操作电压Vddwl0-Vddwl2，从而在邻近虚设存储单元DDC0的存储单元c31的编程操作期间，在漏极选择晶体管DST0和虚设存储单元DDC2中通过带间隧穿效应产生电子。进而，操作电路120至140可以将操作电压Vddwl0至Vddwl2施加至虚设字线DDWL0至DDWL2，从而通过带间隧穿效应产生的电子流入至邻近存储单元C31的虚设存储单元DDC0。
为了这个目的，操作电路120至140可以将操作电压Vddwl0至Vddwl2以相同的电平施加至虚设存储单元DDC0至DDC2。进而，操作电路120至140可以将操作电压Vddwl0至Vddwl2以不同的电平施加至虚设存储单元DDC0至DDC2。在这种情况下，操作电路可以将具有与被施加至未选择存储单元C30和C29的通过电压Vpass电平相比高电平的操作电压Vddwl0至Vddwl2施加至虚设存储单元DDC0至DDC2。操作电路120至140可以将10V至16V的操作电压Vddwl0至Vddwl2施加至虚设存储单元DDC0至DDC2。
操作电路120至140可以将比施加至邻近存储单元C31的虚设存储单元DDC0的操作电压Vddwl0高的操作电压Vddwl2施加至邻近漏极选择晶体管DST0的虚设存储单元DDC2。例如，操作电路120至140可以将12V的操作电压Vddwl0施加至邻近存储单元C31的虚设存储单元DDC0的虚设字线DDWL0，以及将14V的操作电压Vddwl0施加至邻近漏极选择晶体管DST0的虚设存储单元DDC2的虚设字线DDWL2。高于操作电压Vddwl0但低于操作电压Vddwl0的13V的电压可以被施加至位于虚设存储单元DDC0至DDC2之间的虚设存储单元DDC1的虚设字线DDWL1。
多个漏极选择晶体管DST0至DST2可以串联连接在位线BL与虚设存储单元DDC2之间。操作电路120至140可以将相同的电压Vdsl0至Vdsl2施加至漏极选择晶体管DST0至DST2的漏极选择线DSL0至DSL1。例如，操作电路120至140可以将电源电压施加至漏极选择线DSL0至DSL1。由于漏极选择线DSL0至DSL1是分离的，因此不同的电压Vdsl0至Vdsl2也可以被施加至漏极选择线DSL0至DSL1。进而，可以根据漏极选择晶体管DST0至DST2的位置来不同地设置漏极选择晶体管DST0至DST2的阈值电压。当不同地设置漏极选择晶体管DST0至DST2的阈值电压时，操作电路120至140可以将大于接地电压(例如，0V)且小于电源电压的电压Vdsl0至Vdsl2选择性地施加至漏极选择线DSL0至DSL1。
另外，多个源极选择晶体管可以连接在存储单元与公共源极线之间，源极选择晶体管的阈值电压或被施加至源极选择线的电压可以彼此相同。
结果，如果在编程操作期间在邻近漏极选择晶体管DST0的虚设存储单元DDC2中通过带间隧穿效应产生电子，那么电子可以流入至虚设存储单元DDC0，可以防止禁止编程单元C31的阈值电压的改变。
图5是示意性示出本发明示例实施例的存储系统的框图。
参照图5，根据本发明示例实施例的存储系统500包括非易失性存储器件520和存储控制器510。
非易失性存储器件520可以对应于参照图1至图4描述的半导体器件。存储控制器510可以控制非易失性存储器件520。存储系统500的示例可以包括存储卡和固态硬盘(“SSD”)。SRAM 511用作处理单元512的操作存储器。主机接口513包括与存储系统500通信的主机的数据交换协议。纠错模块(ECC)514检测并且校正包括在从非易失性存储器件520的单元区中读取的数据中的错误。存储器接口515提供用于与非易失性存储器件520通信的接口。处理单元512执行存储控制器510的一般性控制操作。
在实施例中，存储系统500还可以包括储存用于与主机接口的代码数据的ROM(未示出)。非易失性存储器件520还可以被提供为包括多个闪存存储芯片的多芯片封装体的形式。存储系统500可以被提供为具有改善的操作特性的高可靠性存储介质。特别地，本发明的闪存存储器件可以包括在存储系统诸如SSD中。存储控制器510可以经由诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE等多个接口协议中的一种与外部器件(例如，主机)通信。
图6是示出执行编程操作的熔丝存储器件或熔丝存储系统的框图。
熔丝闪存存储器件600包括：主机接口610，用于利用不同的协议与器件交换各种信息；缓冲器RAM 620，包括用于驱动存储器件或临时储存数据的代码；控制器630，用于响应于从外部提供的控制信号和命令来控制读取操作、编程操作和所有状态；寄存器640，储存命令、地址和在存储器件中定义系统操作环境的配置信息；以及NAND闪存单元阵列650，由包括非易失性存储单元和页缓冲器的操作电路形成。熔丝闪存存储器件响应于来自主机的写入请求对数据进行编程。
图7示出根据本发明实施例的包括闪存存储器件712的计算系统。
计算系统700可以包括电连接至系统总线760的微处理器720、RAM 730、用户接口740、调制解调器750(诸如基带芯片组)、以及存储系统710。在计算系统700是移动设备的情况下，还可以提供用于供应计算系统700的操作电压的电池(未示出)。虽然未在附图中示出，但是计算系统700还可以包括应用芯片组、相机图像处理器(“CIS”)、移动DRAM等等。存储系统710还可以包括例如利用参照图1至图4所述的非易失性存储器来储存数据的SSD。存储系统710还可以被提供作为熔丝闪存存储器。
如上所述，在附图和说明书中已经公开了实施例。这里所用的特定术语是出于说明的目的，不限制在权利要求中限定的本发明的范围。因此，那些本领域技术人员将理解，在不脱离本公开的范围和精神的情况下可以做出各种修改和其他等同示例。因此，本发明唯一的技术保护范围将由所附权利要求的技术精神来限定。
通过以上的实施例，可以看出，本公开内容提供了以下的实施例：
1.一种半导体器件，包括：
存储块，包括多个存储字符串，每个存储字符串包括：耦接至位线的漏极选择晶体管、耦接至公共源极线的源极选择晶体管、耦接至漏极选择晶体管和源极选择晶体管的存储单元、以及耦接至漏极选择晶体管和存储单元的虚设存储单元；以及
操作电路，被配置为对存储单元执行编程操作，
其中，操作电路产生被施加至虚设存储单元的操作电压，从而在编程操作期间，在邻近漏极选择晶体管的虚设存储单元中通过带间隧穿效应产生电荷。
2.如技术方案1所述的半导体器件，其中，操作电路产生操作电压，从而电荷流入至邻近存储单元的虚设存储单元。
3.如技术方案1所述的半导体器件，其中，操作电路输出操作电压，从而在邻近虚设存储单元的存储单元的编程操作期间，在邻近漏极选择晶体管的虚设存储单元中通过带间隧穿效应产生电荷。
4.如技术方案1所述的半导体器件，其中，操作电路被配置为将操作电压以相同的电平施加至虚设存储单元。
5.如技术方案1所述的半导体器件，其中，操作电路被配置为将操作电压施加至虚设存储单元，其中，操作电压具有与施加至未选择存储单元的通过电压的电平相比高的电平。
6.如技术方案1所述的半导体器件，其中，操作电路被配置为将操作电压以不同的电平施加至虚设存储单元。
7.如技术方案6所述的半导体器件，其中，操作电路被配置为将操作电压施加至邻近漏极选择晶体管的虚设单元，其中，操作电压高于被施加至邻近存储单元的虚设存储单元的操作电压。
8.如技术方案6所述的半导体器件，其中，操作电路被配置为将与施加至未选择存储单元的通过电压相比高的操作电压施加至邻近漏极选择晶体管的虚设存储单元。
9.如技术方案1所述的半导体器件，其中，漏极选择晶体管包括串联耦接在位线与虚设存储单元之间的多个漏极选择晶体管。
10.如技术方案9所述的半导体器件，其中，操作电路被配置为将相同的电压施加至漏极选择晶体管。
11.一种半导体器件，包括：
存储块，包括耦接在位线与公共源极线之间的存储字符串，每个存储字符串包括垂直形成在衬底上且串联耦接至位线的漏极选择晶体管、虚设存储单元和存储单元；以及
操作电路，被配置为执行存储单元的编程操作，
其中，操作电路产生被施加至虚设存储单元的操作电压，从而在编程操作期间，在邻近漏极选择晶体管的虚设存储单元中通过带间隧穿效应产生电荷。
12.如技术方案11所述的半导体器件，其中，操作电路产生操作电压，从而电荷流入至邻近存储单元的虚设存储单元。
13.如技术方案11所述的半导体器件，其中，操作电路输出操作电压，从而在邻近虚设存储单元的存储单元的编程操作期间，在邻近漏极选择晶体管的虚设存储单元中通过带间隧穿效应产生电荷。
14.如技术方案11所述的半导体器件，其中，操作电路被配置为将操作电压以相同的电平施加至虚设存储单元。
15.如技术方案11所述的半导体器件，其中，操作电路被配置为将操作电压施加至虚设存储单元，其中，操作电压具有与施加至未选择存储单元的通过电压电平相同的电平。
16.如技术方案11所述的半导体器件，其中，操作电路被配置为将操作电压以不同的电平施加至虚设存储单元。
17.如技术方案16所述的半导体器件，其中，操作电路被配置为将操作电压施加至邻近漏极选择晶体管的虚设单元，其中，操作电压高于施加至邻近存储单元的虚设存储单元的操作电压。
18.如技术方案16所述的半导体器件，其中，操作电路被配置为将与施加至未选择存储单元的通过电压相比高的操作电压施加至邻近漏极选择晶体管的虚设存储单元。
19.如技术方案11所述的半导体器件，其中，漏极选择晶体管包括串联耦接在位线与虚设存储单元之间的多个漏极选择晶体管。
20.如技术方案19所述的半导体器件，其中，操作电路被配置为将相同的电压施加至漏极选择晶体管。

Claims (20)

1.一种半导体器件，包括：
存储块，包括多个存储字符串，每个存储字符串包括：耦接至位线的漏极选择晶体管、耦接至公共源极线的源极选择晶体管、耦接至漏极选择晶体管虚设存储单元以及耦接在虚设存储单元与源极选择晶体管之间的存储单元；以及
操作电路，被配置为对存储单元执行编程操作，
其中，操作电路产生被施加至虚设存储单元的操作电压，从而在至少一个存储单元的编程操作期间，在直接邻近漏极选择晶体管的虚设存储单元中通过带间隧穿效应产生电荷，以减少正常存储单元的编程干扰。
2.如权利要求1所述的半导体器件，其中，操作电路产生操作电压，从而电荷流入至邻近存储单元的虚设存储单元。
3.如权利要求1所述的半导体器件，其中，操作电路输出操作电压，从而在邻近虚设存储单元的存储单元的编程操作期间，在邻近漏极选择晶体管的虚设存储单元中通过带间隧穿效应产生电荷。
4.如权利要求1所述的半导体器件，其中，操作电路被配置为将操作电压以相同的电平施加至虚设存储单元。
5.如权利要求1所述的半导体器件，其中，操作电路被配置为将操作电压施加至虚设存储单元，其中，操作电压具有与施加至未选择存储单元的通过电压的电平相比高的电平。
6.如权利要求1所述的半导体器件，其中，操作电路被配置为将操作电压以不同的电平施加至虚设存储单元。
7.如权利要求6所述的半导体器件，其中，操作电路被配置为将操作电压施加至邻近漏极选择晶体管的虚设单元，其中，操作电压高于被施加至邻近存储单元的虚设存储单元的操作电压。
8.如权利要求6所述的半导体器件，其中，操作电路被配置为将与施加至未选择存储单元的通过电压相比高的操作电压施加至邻近漏极选择晶体管的虚设存储单元。
9.如权利要求1所述的半导体器件，其中，漏极选择晶体管包括串联耦接在位线与虚设存储单元之间的多个漏极选择晶体管。
10.如权利要求9所述的半导体器件，其中，操作电路被配置为将相同的电压施加至漏极选择晶体管。
11.一种半导体器件，包括：
存储块，包括耦接在位线与公共源极线之间的存储字符串，每个存储字符串包括垂直形成在衬底上且串联耦接至位线的漏极选择晶体管、虚设存储单元和存储单元；以及
操作电路，被配置为执行存储单元的编程操作，
其中，操作电路产生被施加至虚设存储单元的操作电压，从而在至少一个存储单元的编程操作期间，在直接邻近漏极选择晶体管的虚设存储单元中通过带间隧穿效应产生电荷，以减少正常存储单元的编程干扰。
12.如权利要求11所述的半导体器件，其中，操作电路产生操作电压，从而电荷流入至邻近存储单元的虚设存储单元。
13.如权利要求11所述的半导体器件，其中，操作电路输出操作电压，从而在邻近虚设存储单元的存储单元的编程操作期间，在邻近漏极选择晶体管的虚设存储单元中通过带间隧穿效应产生电荷。
14.如权利要求11所述的半导体器件，其中，操作电路被配置为将操作电压以相同的电平施加至虚设存储单元。
15.如权利要求11所述的半导体器件，其中，操作电路被配置为将操作电压施加至虚设存储单元，其中，操作电压具有与施加至未选择存储单元的通过电压电平相同的电平。
16.如权利要求11所述的半导体器件，其中，操作电路被配置为将操作电压以不同的电平施加至虚设存储单元。
17.如权利要求16所述的半导体器件，其中，操作电路被配置为将操作电压施加至邻近漏极选择晶体管的虚设单元，其中，操作电压高于施加至邻近存储单元的虚设存储单元的操作电压。
18.如权利要求16所述的半导体器件，其中，操作电路被配置为将与施加至未选择存储单元的通过电压相比高的操作电压施加至邻近漏极选择晶体管的虚设存储单元。
19.如权利要求11所述的半导体器件，其中，漏极选择晶体管包括串联耦接在位线与虚设存储单元之间的多个漏极选择晶体管。
20.如权利要求19所述的半导体器件，其中，操作电路被配置为将相同的电压施加至漏极选择晶体管。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160062498A (ko) 2014-11-25 2016-06-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10276250B1 (en) 2017-11-20 2019-04-30 Macronix International Co., Ltd. Programming NAND flash with improved robustness against dummy WL disturbance
US10636496B2 (en) 2018-03-09 2020-04-28 Macronix International Co., Ltd. Memory device with programming cycle stages
US10418108B1 (en) 2018-03-20 2019-09-17 Macronix International Co., Ltd. Program scheme in 3D NAND flash memory
KR102442218B1 (ko) * 2018-05-08 2022-09-08 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
KR102564605B1 (ko) * 2018-12-21 2023-08-14 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN112634965B (zh) 2019-11-13 2022-11-04 长江存储科技有限责任公司 执行编程操作的方法及相关的存储器件
KR20240050458A (ko) * 2019-12-09 2024-04-18 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 디바이스의 프로그램 교란을 감소시키는 방법 및 이를 이용한 메모리 디바이스
WO2022188057A1 (en) * 2021-03-10 2022-09-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device erase operation
CN113228186B (zh) 2021-03-29 2023-09-29 长江存储科技有限责任公司 多遍编程中的负栅极应力操作机器存储器件
KR20230010767A (ko) 2021-03-29 2023-01-19 양쯔 메모리 테크놀로지스 씨오., 엘티디. 멀티 패스 프로그래밍에서의 네거티브 게이트 스트레스 동작 및 그 메모리 디바이스
CN114296636B (zh) * 2021-12-06 2024-03-19 长江存储科技有限责任公司 存储器的操作方法、存储器及存储系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6700412B2 (en) * 2000-10-19 2004-03-02 Nec Electronics Corporation Semiconductor device
CN102820047A (zh) * 2011-06-09 2012-12-12 爱思开海力士有限公司 半导体存储器件
CN103680613A (zh) * 2012-08-29 2014-03-26 爱思开海力士有限公司 半导体存储器件及其操作方法
CN103680624A (zh) * 2012-08-30 2014-03-26 爱思开海力士有限公司 非易失性存储器件的编程方法
CN104347636A (zh) * 2013-07-30 2015-02-11 爱思开海力士有限公司 半导体存储器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100691384B1 (ko) 2006-03-27 2007-03-12 삼성전자주식회사 절연막의 열화를 완화시키는 구조의 셀스트링을 가지는불휘발성 반도체 메모리 장치
KR101569894B1 (ko) 2008-11-12 2015-11-17 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법
KR102000634B1 (ko) 2012-06-07 2019-07-16 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
US8861282B2 (en) * 2013-01-11 2014-10-14 Sandisk Technologies Inc. Method and apparatus for program and erase of select gate transistors
KR20150072099A (ko) * 2013-12-19 2015-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102197070B1 (ko) * 2014-04-14 2020-12-30 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6700412B2 (en) * 2000-10-19 2004-03-02 Nec Electronics Corporation Semiconductor device
CN102820047A (zh) * 2011-06-09 2012-12-12 爱思开海力士有限公司 半导体存储器件
CN103680613A (zh) * 2012-08-29 2014-03-26 爱思开海力士有限公司 半导体存储器件及其操作方法
CN103680624A (zh) * 2012-08-30 2014-03-26 爱思开海力士有限公司 非易失性存储器件的编程方法
CN104347636A (zh) * 2013-07-30 2015-02-11 爱思开海力士有限公司 半导体存储器件

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