CN103680613A - 半导体存储器件及其操作方法 - Google Patents

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Abstract

本发明提供了一种半导体存储器件及其操作方法。所述半导体存储器件包括存储器单元阵列，所述存储器单元阵列包括耦接在位线与公共源极线之间的单元串，每个单元串包括层叠在衬底之上的多个存储器单元。所述半导体存储器件还包括外围电路，所述外围电路被配置成将负电压供应给与单元串耦接的一个或更多个字线，并且将正电压供应给公共源极线，其中，在执行编程操作之前，外围电路供应正电压和负电压。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求2012年8月29日提交的申请号为10-2012-0095074的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明提供一种半导体存储器件。
背景技术
半导体存储器是利用诸如硅Si、锗Ge、砷化镓GaAs、磷化铟InP等的半导体来实现的存储器件。典型地，半导体存储器件可以是易失性存储器件或非易失性存储器件。易失性存储器件是如果不供电就会丢失储存的数据的存储器件。易失性存储器件的实例包括静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）等。非易失性存储器件是即使不供电也保留储存的数据的存储器件。非易失性存储器件的实例包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）、快闪存储器、相变RAM（PRAM）、磁性RAM（MRAM）、阻变RAM（RRAM）、铁电RAM（FRAM）等。快闪存储器（可能是最常见和公知的非易失性存储器件）包括或非型存储器件和与非型存储器件。
已经研究了具有三维阵列结构的半导体存储器件以提高半导体存储器件的集成度。为了制造这样的器件，保证编程操作、读取操作以及擦除操作的可靠性是重要的。
发明内容
本文描述的实施例可以提供一种可靠性增强的半导体存储器件。
根据一些实施例，提供一种操作三维半导体存储器件的方法。所述方法包括以下步骤：将负电压提供给与耦接在位线与公共源极线之间的单元串相耦接的一个或更多个字线；并且将正电压提供给公共源极线以设定单元串的沟道，以及对单元串的选中区域执行编程操作。
在一些实施例中，可以将设置在供应了负电压的字线与公共源极线之间的字线分成字线组，并且供应给字线组的电压可以随着相对应的字线组与源极选择线之间的距离变小而变高。
根据一些实施例，还提供一种操作具有耦接在位线与公共源极线之间的单元串的三维半导体存储器件的方法。所述方法包括以下步骤：驱动与单元串耦接的行线，使得每个单元串的沟道的电位具有大体相同的幅度，或者随着沟道与公共源极线之间的距离变小而减小，以及对单元串的选中区域执行编程操作。
根据一些实施例，还提供一种半导体存储器件。所述半导体存储器件包括存储器单元阵列，所述存储器单元阵列包括耦接在位线与公共源极线之间的单元串，每个单元串包括层叠在衬底之上的多个存储器单元。所述半导体存储器件还包括外围电路，所述外围电路被配置成将负电压供应给与单元串耦接的一个或更多个字线，并且将正电压供应给公共源极线，其中，在执行编程操作之前，所述外围电路供应正电压和负电压。
外围电路可以将负电压供应给字线中的与位线相邻的字线。
如本文公开的实施例可以提供增强的可靠性。
附图说明
结合附图考虑并参照以下详细描述来说明根据本公开的实施例，其中：
图1是说明根据一些实施例的半导体存储器件的框图；
图2是说明图1中的存储器单元阵列的框图；
图3是说明图2中的存储块BLK1~BLKz之一的BLK1的一个实例BLK1a的立体图；
图4是说明沿着图3的线IV-IV’截取的存储块BLK1a的截面图；
图5是说明图3和图4中的存储块的等效电路的图；
图6是说明根据一些实施例的图2中的存储块之一的立体图；
图7是说明沿着图6的线VII-VII’截取的存储块的截面图；
图8是说明根据一些实施例的半导体存储器件的操作的流程图；
图9是说明示出了在执行图8中的步骤S110时供应给单元串的电压的表格的图；
图10是说明供应给选中的存储块的单元串CS11、CS12、CS21以及CS22的电压的时序图；
图11是示意性地说明在执行图8中的步骤S110时单元串CS11、CS12、CS21以及CS22中的一个的沟道电位的图；
图12是示意性地说明在执行图8中的步骤S120时未选中的单元串的沟道电位的图；以及
图13是说明示出了在根据一些实施例执行图8中的步骤S110时供应给单元串CS11、CS12、CS21以及CS22的电压的表格的图。
具体实施方式
在以下的描述中，列举了具体的细节以说明某些实施例。然而，对于本领域技术人员显然的是，在不具有这些具体的细节中的某些或全部的情况下也可以实施所公开的实施例。介绍的具体实施例意在进行说明，而不是进行限制。本领域技术人员可以意识到即使在本文中未具体描述的材料也在本公开的范围和精神内。
将理解的是，当一个元件被提及与另一个元件“连接”或“耦接”时，其可以是直接与其他的元件连接或耦接，或者可以存在中间元件。相反地，当一个元件被提及与另一个元件“直接连接”或“直接耦接”时，则不存在中间元件。其它的描述元件之间关系的词语应当以相同的方式来解释（即，“在…之间”与“直接在…之间”，“与…相邻”与“直接与…相邻”）。
图1是说明根据一些实施例的半导体存储器件的框图。如图1所示，半导体存储器件100可以包括存储器单元阵列110和用于驱动存储器单元阵列110的外围电路120。存储器单元阵列110经由行线RL与地址译码器121耦接。存储器单元阵列110经由位线BL与读取和写入电路123耦接。存储器单元阵列110包括存储块（未示出），每个存储块包括单元串。每个单元串包括在衬底上层叠的存储器单元。根据一些实施例，存储器单元是非易失性存储器单元。尽管出于本公开的目的将本文所描述的存储器单元称作单电平存储器单元，但是根据一些实施例，每个存储器单元可以是单电平单元或多电平单元。将参照附图图2至图7来详细地描述存储器单元阵列110。
外围电路120包括地址译码器121、电压发生器122、读取和写入电路123以及控制逻辑124，并且外围电路120驱动存储器单元阵列110。地址译码器121经由行线RL与存储器单元阵列110耦接。行线RL可以包括漏极选择线、字线、源极选择线以及公共源极线。地址译码器121响应于从控制逻辑124接收的控制信号来驱动行线RL。
地址译码器121从外部器件或半导体存储器件100的输入/输出缓冲器接收地址ADDR。地址译码器121将接收到的地址ADDR的块地址译码。地址译码器121根据被译码的块地址来选择一个或更多个存储块。地址译码器121将接收到的地址ADDR的行地址译码。地址译码器121根据被译码的行地址来选择与选中的存储块耦接的漏极选择线中的一个，或者与选中的存储块耦接的字线中的一个。地址译码器121将接收到的地址ADDR的列地址译码。地址译码器121将被译码的列地址Yi传送到读取和写入电路123。
半导体存储器件100的读取操作和编程操作以页为单位来执行。地址ADDR可以包括块地址、行地址以及列地址以执行读取操作或编程操作。地址译码器121可以根据地址ADDR来选择一个存储块、一个漏极选择线以及一个字线，以及将被译码的列地址Yi提供给读取和写入电路123。
半导体存储器件100的擦除操作以存储块为单位来执行。地址ADDR可以包括块地址以执行擦除操作。地址译码器121可以根据地址ADDR来选择一个存储块。
地址译码器121可以包括块译码器、行译码器、列译码器以及地址缓冲器等。
电压发生器122响应于来自控制逻辑124的控制信号而利用供应给半导体存储器件100的外部电压来产生电压。从电压发生器122产生的电压用作供应给存储器单元阵列110的电压。根据一些实施例，电压发生器122可以包括用于通过调节外部电压来产生电源电压的电路。电压发生器122可以包括泵浦电容器，并且通过选择性地激活泵浦电容器来产生电压。产生的电压供应给地址译码器121。
读取和写入电路123经由位线BL与存储器单元阵列110耦接。读取和写入电路123响应于控制逻辑124的控制来操作。在编程操作和读取操作中，读取和写入电路123与外部器件或半导体存储器件100的输入/输出缓冲器（未示出）交换数据DATA。在编程操作中，读取和写入电路123接收要被编程的数据DATA。读取和写入电路123将接收到的数据DATA传送到位线BL中的代表了被译码的列地址Yi的位线。传送的数据DATA被编程到选中的存储器单元。在读取操作中，读取和写入电路123经由位线BL中的代表了被译码的列地址Yi的位线而从选中的存储器单元中读取数据，并且输出读取的数据DATA。在擦除操作中，读取和写入电路123可以将位线BL浮置。根据一些实施例，读取和写入电路123可以包括页缓冲器（或页寄存器）、列选择电路等。
控制逻辑124与地址译码器121、电压发生器122以及读取和写入电路123耦接。控制逻辑124从外部器件或半导体存储器件100的输入/输出缓冲器接收控制信号CTRL。控制逻辑124响应于控制信号CTRL而控制半导体存储器件100的操作。
根据一些实施例，半导体存储器件100还可以包括输入/输出缓冲器（未示出）。输入/输出缓冲器可以从外部器件接收控制信号CTRL和地址ADDR，并且将接收到的控制信号CTRL和地址ADDR分别提供给控制逻辑124和地址译码器121。输入/输出缓冲器可以将从外部器件接收的数据DATA传送到读取和写入电路123，以及将读取和写入电路123的数据DATA传送到外部器件。
根据一些实施例，在执行编程操作之前，外围电路120设定选中的存储块中包括的单元串的沟道。例如，每个单元串的沟道的电位可以随着沟道与公共源极线之间的距离变小而减小。根据一些实施例，半导体存储器件100可以是诸如快闪存储器件的非易失性存储器件。
图2是说明图1中的存储器单元阵列的框图。如图2所示，存储器单元阵列110可以包括存储块BLK1~BLKz。每个存储块可以具有三维结构，使得每个存储块包括沿着X轴方向、Y轴方向以及Z轴方向延伸的结构。每个存储块可以包括沿着Y轴方向和Z轴方向设置的单元串。每个单元串是沿着Z轴方向延伸的结构。将参照附图图3至图7来详细地描述每个存储块的结构。
图3是说明图2中的存储块BLK1~BLKz之一的一个实例BLK1a的立体图。图4是说明沿着图3中的线IV-IV’截取的存储块BLK1a的截面图。在图3和图4中，第二类型（例如，n型）掺杂区212可以设置在第一类型（例如，p型）衬底211上。衬底211可以被提供作为n阱中的小型P阱（pocket p-well）。
第一导电材料层221至第七导电材料层227沿着z轴方向设置在掺杂区212之上。第一导电材料层221至第七导电材料层227中的每个沿着X轴方向和Y轴方向延伸。第八导电材料层231和232沿着z轴方向设置在第七导电材料层227之上。第八导电材料层231和232沿着Y轴方向彼此间隔开。在一个实施例中，第一导电材料层221至第七导电材料层227以及第八导电材料层231和231可以由多晶硅形成。在第一导电材料层221至第七导电材料层227以及第八导电材料层231和232之中可以形成绝缘材料层（未示出）。绝缘材料层可以包括例如氧化硅。
根据一些实施例，第一导电材料层221至第七导电材料层227中的每个具有第一至第七高度，而第八导电材料层231和232具有第八高度。
柱体260可以穿过第一导电材料层221至第七导电材料层227以及第八导电材料层231和232形成，柱体沿着X轴方向和Y轴方向彼此间隔开。每个柱体260沿着Z轴方向延伸。在一个实施例中，每个柱体260沿着X轴方向和Y轴方向的宽度可以逐渐减小，使得所述宽度随着柱体260和衬底211之间的距离变小而减小。
每个柱体260可以包括内部材料层261、中间层262以及表面层263。内部材料层261包括绝缘材料。例如，内部材料层261可以包括氧化硅或气隙。中间层262可以包括掺入第一杂质类型的硅材料。中间层262沿着Z轴方向操作为沟道（图11和图12中的C）。表面层263储存数据。例如，表面层263包括顺序地设置在中间层262上的隧道绝缘层、电荷存储层以及阻挡绝缘层。
根据一些实施例，隧道绝缘层可以包括热氧化物层。电荷存储层可以包括氮化物层或金属氧化物层。阻挡绝缘层可以包括介电常数比隧道绝缘层和电荷存储层的介电常数更高的电介质层。
漏极240可以形成在柱体260上。每个漏极240可以包括例如掺入第二杂质类型的硅材料。上导电材料层251和252沿着例如Y轴方向延伸，并且形成在漏极240上。上导电材料层251和252沿着X轴方向彼此间隔开。根据一些实施例，上导电材料层251和252可以是金属。上导电材料层251和252可以由多晶硅形成。
柱体260以及与柱体260相邻的导电材料层（例如，225）可以操作为一个单元晶体管。即，柱体260的操作为沟道的中间层262、柱体260的表面层263的隧道绝缘层和电荷存储层以及阻挡绝缘层、以及操作为控制栅的导电材料层可以形成一个单元晶体管。
每个柱体260与具有第一至第七高度的导电材料层221至227以及具有第八高度的第八导电材料层231和232中的一个接触。因此，一个柱体260与八个单元晶体管相对应。如果一个柱体260与一个单元串相对应，则每个单元串可以包括第一单元晶体管至第八单元晶体管。
图3和图4中示出了八个导电材料层221~227、231以及232。然而，根据一些实施例，可以使用九个或更多的导电材料层、或者七个或更少的导电材料层。在图3和图4中，两个柱体与一个位线（例如，252）耦接。然而，可以三个或更多个柱体与一个位线耦接。在图3和图4中示出了两个位线251和252。然而，存储块可以包括三个或更多个位线。即，一个位线可以与M个柱体耦接，M是正整数。提供N个位线，N是正整数。
图5是说明图3和图4中的存储块的等效电路的图。在图3至图5中，第二杂质类型掺杂区212可以操作为公共源极线CSL。具有第一高度的第一导电材料层221可以操作为源极选择线SSL。具有第二高度的第二导电材料层222可以操作为第一虚设字线DWL1。具有第三高度至第六高度的第三导电材料层223至第六导电材料层226可以分别操作为第一主字线MWL1至第四主字线MWL4。具有第七高度的第七导电材料层227可以操作为第二虚设字线DWL2。具有第八高度的第八导电材料层231和232可以分别操作为第一漏极选择线DSL1和第二漏极选择线DSL2。第一上导电材料层251和第二上导电材料层252可以分别操作为第一位线BL1和第二位线BL2。
如图3和图4所示，每个柱体260与一个单元串CS相对应。由于在图3中示出了四个柱体，所以存储块BLK1包括四个单元串CS11、CS12、CS21以及CS22。在下文中，将单元串CS11、CS12、CS21以及CS22以行和列为单位来限定。将与一个位线共同耦接的单元串定义为一列。与第一位线BL1耦接的单元串CS11和CS21对应于第一列。与第二位线BL2耦接的单元串CS12和CS22对应于第二列。
将与一个漏极选择线耦接的单元串定义为一行。与第一漏极选择线DSL1耦接的单元串CS11和CS12对应于第一行。与第二漏极选择线DSL2耦接的单元串CS21和CS22对应于第二行。
如图3和图4所示，每个单元串CS包括具有第一至第八高度的单元晶体管。每个单元串CS中的具有第一高度的单元晶体管操作为源极选择晶体管SST。每个单元串CS中的具有第二高度的单元晶体管操作为第一虚设存储器单元DMC1。每个单元串CS中的具有第三至第六高度的单元晶体管操作为第一主存储器单元MMC1至第四主存储器单元MMC4。每个单元串CS中的具有第七高度的单元串操作为第二虚设存储器单元DMC2。每个单元串CS中的具有第八高度的单元晶体管操作为漏极选择晶体管DST。选择晶体管SST和DST、虚设存储器单元DMC1和DMC2以及主存储器单元MMC1至MMC4可以具有大体相同的结构。
与一行相对应并且具有相同高度的存储器单元形成一页。例如，具有第三高度的存储器单元中的在单元串CS11和CS12中的存储器单元形成一页，具有第三高度的存储器单元中的在单元串CS21和CS22中的存储器单元形成另一页。
单元串CS中的源极选择晶体管SST共同地耦接到源极选择线SSL。
具有大体相同高度的存储器单元共同地耦接到一个字线。这里，存储器单元是指虚设存储器单元DMC或主存储器单元MMC，字线表示虚设字线DWL或主字线MWL。每个单元串CS的第一虚设存储器单元DMC1与第一虚设字线DWL1耦接。每个单元串CS中的第一主存储器单元MMC1至第四主存储器单元MMC4分别与第一主字线MWL1至第四主字线MWL4耦接。每个单元串CS中的第二虚设存储器单元DMC2与第二虚设字线DWL2耦接。
不同行中的单元串与不同的漏极选择线DSL耦接。第一行中的每个单元串CS11和CS12中的漏极选择晶体管DST与第一漏极选择线DSL1耦接。第二行中的每个单元串CS21和CS22中的漏极选择晶体管DST与第二漏极选择线DSL2耦接。
漏极选择线DSL1和DSL2可以被选中或不被选中。耦接至未选中的漏极选择线（例如，DSL2）的单元串（例如，CS21和CS22）与相对应的位线电分离，而耦接至选中的漏极选择线（例如，DSL1）的单元串（例如，CS11和CS12）与相对应的位线电连接。
如之前讨论的，根据一些实施例，以页为单位执行编程操作和读取操作。在编程操作和读取操作中，漏极选择线DSL1和DSL2中的一个被选中，并且一个主字线被选中。因此，耦接至选中的漏极选择线（例如，DSL1）的单元串（例如，CS11和CS12）之中的与选中的主字线耦接的存储器单元将被一次访问到。
图6是说明根据一些实施例的图2中的存储块之一的立体图。图7是说明沿着图6中的线VII-VII’截取的存储块的截面图。
参见图6和图7，第一导电材料层321至第四导电材料层324可以设置在衬底311上。根据一些实施例，第一导电材料层321至第四导电材料层324可以沿着X轴方向和Y轴方向延伸。第一导电材料层321至第四导电材料层324沿着Z轴方向彼此间隔开。
第五导电材料层325至第八导电材料层328可以设置在衬底311上。根据一些实施例，第五导电材料层325至第八导电材料层328可以沿着X轴方向和Y轴方向延伸。第五导电材料层325至第八导电材料层328沿着Z轴方向彼此间隔开。第五导电材料层325至第八导电材料层328沿着Y轴方向与第一导电材料层321至第四导电材料层324分开。
下柱体可以穿过第一导电材料层321至第四导电材料层324形成。每个下柱体DP沿着Z轴方向延伸。上柱体可以穿过第五导电材料层325至第八导电材料层328形成。每个上柱体UP沿着Z轴方向延伸。
下柱体DP和上柱体UP中的每个可以包括内部材料层361、中间层362以及表面层363。以与图3和图4相同的方式，中间层362可以操作为单元晶体管的沟道。表面层363可以包括阻挡绝缘层、电荷存储层以及隧道绝缘层。
下柱体DP和上柱体UP可以经由管道栅PG耦接。管道栅PG可以形成在衬底311中。根据一些实施例，管道栅PG可以包括与下柱体DP和上柱体UP大体相同的材料。
具有第二杂质类型的掺杂材料层312可以设置在下柱体DP上，掺杂材料层312沿着X轴方向和Y轴方向延伸。例如，第二杂质类型掺杂材料层312可以包括n型硅材料。第二杂质类型掺杂材料层312可以操作为公共源极线（图5中的CSL）。
漏极340可以形成在每个上柱体UP上。例如，漏极340可以包括n型硅材料。第一上导电材料层351和第二上导电材料层352可以形成在漏极340上，它们沿着Y轴方向延伸。第一上导电材料层351和第二上导电材料层352沿着X轴方向彼此分开。例如，第一上导电材料层351和第二上导电材料层352可以由金属形成。根据一些实施例，第一上导电材料层351和第二上导电材料层352可以经由接触插塞与漏极340耦接。第一上导电材料层351和第二上导电材料层352可以分别操作为第一位线和第二位线（图5中的BL1和BL2）。
第一导电材料层321可以操作为源极选择线（图5中的SSL），第二导电材料层322可以操作为第一虚设字线（图5中的DWL1），第三导电材料层323和第四导电材料层324可以分别操作为第一主字线和第二主字线（图5中的MWL1、MWL2）。第五导电材料层325和第六导电材料层325可以分别操作为第三主字线和第四主字线（图5中的MWL3、MWL4），第七导电材料层327可以操作为第二虚设字线（图5中的DWL2），第八导电材料层328可以操作为漏极选择线（图5中的DSL）。
下柱体DP以及与下柱体DP相邻的第一导电材料层321至第四导电材料层324形成下存储串（string）。上柱体UP以及与上柱体UP相邻的第五导电材料层325至第八导电材料层328形成上存储串。下存储串和上存储串经由管道栅PG耦接。下存储串的一个端子与操作为公共源极线CSL的第二类型掺杂材料层312耦接。上存储串的一个端子经由漏极340与相对应的位线耦接。下存储串和上存储串经由管道栅PG耦接。一个下存储串和一个上存储串可以形成耦接在第二类型掺杂材料层312与相对应的位线之间的一个单元串。
因此，存储块BLK1b可以具有如图5所示的等效电路。即，下存储串可以包括源极选择晶体管SST、第一虚设存储器单元DMC1、以及第一主存储器单元MMC1和第二主存储器单元MMC2。上存储串可以包括第三主存储器单元MMC3和第四主存储器单元MMC4、第二虚设存储器单元DMC2以及漏极选择晶体管DST。
参照图3至图7详细地描述了三维存储器单元阵列的实施例。然而，可以用不同的方式修改所述三维存储器单元阵列的结构。可以用不同的方式修改存储块BLK1的结构，只要其大体具有图5的等效电路即可。
图8是说明根据一些实施例的半导体存储器件的操作的流程图。出于说明的目的，将参照图1至图7来讨论图8所示的流程图。在图5和图8中，在步骤S110中设定选中的存储块BLK1中包括的单元串CS11、CS12、CS21以及CS22的沟道。可以将负电压供应给与选中的存储块BLK1耦接的字线DWL1、DWL2、MWL1~MWL4中的一个或更多个，并且可以将具有正电平的电源电压供应给公共源极线CSL。这里，可以将参考电压（例如，接地电压）供应给位线BL1和BL2，并且可以将电源电压供应给漏极选择线DSL1和DSL2。结果，保留在单元串CS11、CS12、CS21以及CS22的沟道中的电子被放电到公共源极线CSL。
在步骤S120中，对选中的存储块BLK1中的选中的存储器单元编程。在编程操作中，将电源电压供应给漏极选择线DSL1和DSL2中的一个，因此将选中的单元串（例如，CS11和CS12）与位线BL1和BL2电连接。可以将参考电压或负电压供应给其它的漏极选择线（例如，DSL2），因此将未选中的单元串（例如，CS21和CS22）与位线BL1和BL2电分离。即，将未选中的单元串（例如，CS21和CS22）浮置。可以对与选中的单元串中的选中的主字线相耦接的存储器单元编程。
由于未选中的单元串的沟道被浮置，所以它们被供应给字线DWL1、DWL2、MWL1~MWL4的高电压升压。即，不对未选中的单元串中的存储器单元编程。
假设在未选中的单元串的沟道中保留了许多电子。当将高电压供应给字线DWL1、DWL2、MWL1~MWL4时，保留的电子可能会将相对应的单元串的沟道升压中断。例如，由于保留的电子的缘故，电流可能从位线BL1和BL2泄漏到未选中的单元串的沟道，或者从未选中的单元串的沟道泄漏到位线BL1和BL2。未选中的单元串的沟道升压可能非正常地执行，因而可能意外地对未选中的单元串中的存储器单元编程。
根据一些实施例，在执行编程操作之前，可以将保留在单元串CS11、CS12、CS21以及CS22的沟道中的电子放电。因此，未选中的单元串的沟道在编程操作中正常地升压。结果，可以增强编程操作的可靠性。
图9是说明示出了在执行图8中的步骤S110时供应给单元串的电压的表格的图。在图5和图9中，将电源电压Vcc供应给公共源极线CSL。将参考电压Vss供应给源极选择线SSL、第一虚设字线DWL1以及第一主字线MWL1至第四主字线MWL4。将负电压供应给与漏极选择线DSL1和DSL2相邻的第二虚设字线DWL2。将电源电压Vcc供应给漏极选择线DSL1和DSL2，将参考电压Vss供应给位线BL1和BL2。
图10是说明供应给选中的存储块的单元串CS11、CS12、CS21以及CS22的电压的时序图。图11是说明在执行图8中的步骤S110时单元串CS11、CS12、CS21以及CS22中的一个的沟道电位的图。图12是说明在执行图8中的步骤S120时未选中的单元串的沟道电位的图。
在图10中，第一时间t1与第二时间t2之间的间隔与用于单元串CS11、CS12、CS21以及CS22的沟道的设定操作相对应。第二时间t2与第三之间t3之间的间隔与完成设定操作并准备编程操作的中间操作相对应。第三时间t3之后的间隔与编程操作相对应。
在图5和图10中，在第一时间t1将电源电压Vcc供应给公共源极线CSL。保持供应给源极选择线SSL、第一虚设字线DWL1以及第一主字线MWL1至第四主字线MWL4的参考电压Vss。将负电压Vn供应给第二虚设字线DWL2。将电源电压Vcc供应给漏极选择线DSL1和DSL2。位线BL1和BL2可以与单元串CS11、CS12、CS21以及CS22电连接。即，不将单元串CS11、CS12、CS21以及CS22浮置。将参考电压Vss供应给位线BL1和BL2。
在图11中，通过供应给第一位线BL1的参考电压Vss与供应给第二漏极选择线DSL2的电源电压Vcc之间的差，在单元串CS21的沟道C中产生电子-空穴对e-h。产生的空穴h移动到与供应了负电压Vn的第二虚设存储器单元DMC2相对应的沟道。产生的电子e放电到供应了电源电压Vcc的公共源极线CSL。因此，与第二虚设存储器单元DMC2相对应的沟道的电位在单元串CS21的每个沟道C的电位之中最高，而与公共源极线CSL相对应的沟道的电位在单元串CS21的每个沟道C的电位之中最低。与源极选择晶体管SST、第一虚设存储器单元DMC1以及主存储器单元MMC1至MMC4相对应的沟道的电位可以具有大体相同的幅度，或者随着沟道与公共源极线CSL之间的距离变小而变低。
再参见图5和图10，在第二时间t2保持供应给公共源极线CSL、源极选择线SSL、第一虚设字线DWL1、第一主字线MWL2至第四主字线MWL4、第一位线BL1和第二位线BL2的电压。将供应给第二虚设字线DWL2以及第一漏极选择线DSL1和第二漏极选择线DSL2的电压改变成电源电压。
在第三时间t3开始编程操作。将第一虚设字线电压Vdw1和第二虚设字线电压Vdw2分别供应给第一虚设字线DWL1和第二虚设字线DWL2。将通过电压Vpass供应给第一主字线MWL1至第四主字线MWL4中的未选中的主字线，例如MWL1至MWL3。将编程电压Vpgm供应给选中的主字线，例如MWL4。根据一些实施例，编程电压Vpgm可以增加并且达到通过电压Vpass，然后进一步增加以达到目标电压。根据一些实施例，第一虚设字线电压Vdw1和第二虚设字线电压Vdw2可以与通过电压Vpass大体相同。
将电源电压Vcc供应给漏极选择线（例如从漏极选择线DSL1和DSL2选中的DSL1），并且选中的单元串（例如，CS11和CS12）与位线BL1和BL2电连接。可以将负电压的漏极选择线电压Vdsl供应给未选中的漏极选择线（例如，DSL2）。未选中的单元串（例如CS21和CS22）与位线BL1和BL2之间的泄漏电流可以随着供应给未选中的漏极选择线的负电压而相应地减小。可以在以特定的时段供应漏极选择线电压Vdsl之后将未选中的漏极选择线的电压改变成电源电压。
可以根据要储存在选中的存储器单元中的数据而用电源电压Vcc或参考电压Vss来驱动位线BL1和BL2。
当单元串CS21未被选中时，单元串CS21的沟道C浮置。在图12中，在将具有负电压的漏极选择线电压Vdsl供应给第二漏极选择线DSL2的情况下，与漏极选择晶体管DST相对应的沟道的电位减小。与存储器单元DMC1、DMC2、MMC1至MMC4相对应的沟道的电位通过供应给字线DWL1、DWL2以及MWL1至MWL4的高电压而如图12的实线所示较高地升压。如果在执行编程操作之前不将保留在单元串CS21的沟道中的电子放电，则与存储器单元DMC1、DMC2、MMC1至MMC4相对应的沟道的电位可能不如实线所示那样升压。
图13是说明示出了在根据一些实施例执行图8中的步骤S110时供应给单元串CS11、CS12、CS21以及CS22的电压的表格的图。供应给单元串CS11、CS12、CS21以及CS22的电压与图9的表格大体相同。然而，供应给公共源极线CSL与第二虚设字线DWL2之间的线SSL、DWL1、MWL1至MWL4的电压与图9的表格不同。在下文中，将省略关于相同电压的任何进一步描述。
在图13中，将第一电压供应给源极选择线SSL和第一虚设字线DWL1。将第一主字线MWL1至第四主字线MWL4分成字线组WLG2和WLG2。一个字线组包括一个或更多个主字线。根据一些实施例，一个字线组可以包括两个主字线。第一字线组WLG1包括第一主字线MWL1和第二主字线MWL2。第二字线组WLG2包括第三主字线MWL3和第四主字线MWL4。将第二电压和第三电压分别供应给第一字线组WLG1和第二字线组WLG2。
第一电压比第二电压高。第二电压比第三电压高。即，可以将公共源极线CSL与第二虚设字线DWL2之间的线SSL、DWL1、MWL1至MWL4分成组，供应给这些字线的电压随着组与公共源极线CSL之间的距离变小而变高。因此，每个单元串CS11、CS12、CS21以及CS22的沟道的电位随着沟道与公共源极线CSL之间的距离变小而变低。
根据一些实施例，在执行编程操作之前，将保留在单元串的沟道中的电子放电。因此，当执行编程操作时，未选中的单元串的沟道可以正常地升压。结果，编程操作的可靠性可以增强。
尽管已经参照本发明的一些说明性实施例描述了实施例，但是应当理解的是，本领域技术人员可以设计出的大量其他的变型和实施例将落入本公开原理的精神和范围内。

Claims (20)

1.一种操作三维半导体存储器件的方法，所述方法包括以下步骤：
将负电压供应给与耦接在位线和公共源极线之间的单元串相耦接的一个或更多个字线，并且将正电压供应给所述公共源极线以设定所述单元串的沟道；以及
对所述单元串的选中区域执行编程操作。
2.如权利要求1所述的方法，其中，供应所述负电压包括以下步骤：将所述负电压供应给所述字线之中的与所述位线相邻的字线。
3.如权利要求1所述的方法，其中，所述单元串还与漏极选择线和源极选择线耦接，并且所述字线包括顺序地设置在所述漏极选择线与所述源极选择线之间的虚设字线和主字线。
4.如权利要求3所述的方法，其中，供应所述负电压包括以下步骤：将参考电压供应给所述位线，并且将电源电压供应给所述漏极选择线。
5.如权利要求3所述的方法，其中，供应所述负电压包括以下步骤：将所述负电压供应给所述虚设字线。
6.如权利要求5所述的方法，其中，供应所述负电压还包括以下步骤：将所述参考电压供应给所述主字线。
7.如权利要求6所述的方法，其中，供应所述负电压还包括以下步骤：将所述参考电压供应给所述源极选择线。
8.如权利要求3所述的方法，其中，所述字线还包括设置在所述主字线与所述源极选择线之间的第二虚设字线，
其中，供应所述负电压包括以下步骤：将所述参考电压供应给所述第二虚设字线。
9.如权利要求1所述的方法，其中，将设置在供应了所述负电压的字线与所述公共源极线之间的字线分成字线组，
以及其中，供应给所述字线组的电压随着相对应的字线组与所述源极选择线之间的距离变小而增加。
10.一种操作三维半导体存储器件的方法，所述三维半导体存储器件具有耦接在位线与公共源极线之间的单元串，所述方法包括以下步骤：
驱动与所述单元串耦接的行线，使得每个单元串的沟道的电位具有大体相同的幅度，或者随着所述沟道与所述公共源极线之间的距离变小而减小；以及
对所述单元串的选中区域执行编程操作。
11.如权利要求10所述的方法，其中，所述行线包括字线，
以及其中，驱动所述行线包括以下步骤：
将负电压供应给所述字线中的至少一个字线；以及
将正电压供应给所述公共源极线。
12.如权利要求11所述的方法，其中，供应所述负电压包括以下步骤：将所述负电压供应给与所述位线相邻的字线。
13.如权利要求11所述的方法，其中，所述行线还包括漏极选择线和源极选择线，所述字线设置在所述漏极选择线与所述源极选择线之间，
以及其中，驱动所述行线还包括以下步骤：
将参考电压供应给所述位线；以及
将电源电压供应给所述漏极选择线。
14.如权利要求11所述的方法，其中，将设置在供应了所述负电压的字线与所述公共源极线之间的字线分成字线组，
以及其中，供应给所述字线组的电压随着相对应的字线组与所述源极选择线之间的距离变小而增加。
15.一种半导体存储器件，包括：
存储器单元阵列，所述存储器单元阵列包括耦接在位线与公共源极线之间的单元串，每个单元串包括层叠在衬底之上的多个存储器单元；以及
外围电路，所述外围电路被配置成将负电压供应给与所述单元串耦接的一个或更多个字线，并且将正电压供应给所述公共源极线，其中，在执行编程操作之前，所述外围电路供应所述正电压和所述负电压。
16.如权利要求15所述的半导体存储器件，其中，所述外围电路将所述负电压供应给与所述位线相邻的字线。
17.如权利要求15所述的半导体存储器件，其中，所述单元串还与漏极选择线和源极选择线耦接，并且所述字线包括顺序地设置在所述漏极选择线与所述源极选择线之间的虚设字线和主字线。
18.如权利要求17所述的半导体存储器件，其中，所述外围电路将参考电压供应给所述位线并且将电源电压供应给所述漏极选择线。
19.如权利要求17所述的半导体存储器件，其中，所述外围电路将所述负电压供应给所述虚设字线。
20.如权利要求17所述的半导体存储器件，其中，所述外围电路将所述参考电压供应给所述主字线和所述源极选择线。
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