KR101721005B1 - 불휘발성 반도체 메모리 장치의 프로그램 방법 - Google Patents

불휘발성 반도체 메모리 장치의 프로그램 방법 Download PDF

Info

Publication number
KR101721005B1
KR101721005B1 KR1020100006019A KR20100006019A KR101721005B1 KR 101721005 B1 KR101721005 B1 KR 101721005B1 KR 1020100006019 A KR1020100006019 A KR 1020100006019A KR 20100006019 A KR20100006019 A KR 20100006019A KR 101721005 B1 KR101721005 B1 KR 101721005B1
Authority
KR
South Korea
Prior art keywords
voltage
string selection
bit line
line
string
Prior art date
Application number
KR1020100006019A
Other languages
English (en)
Other versions
KR20110086339A (ko
Inventor
양승진
김용태
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100006019A priority Critical patent/KR101721005B1/ko
Priority to US12/961,133 priority patent/US8320184B2/en
Priority to CN201010624510.8A priority patent/CN102136293B/zh
Publication of KR20110086339A publication Critical patent/KR20110086339A/ko
Application granted granted Critical
Publication of KR101721005B1 publication Critical patent/KR101721005B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

음의 바이어스 전압을 사용하는 불휘발성 반도체 메모리 장치의 프로그램 방법이 개시된다. 불휘발성 반도체 메모리 장치의 프로그램 방법은 벌크에 음의 바이어스 전압을 인가하는 단계, 선택된 비트라인에 연결된 선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 높고, 비선택된 비트라인에 연결된 비선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 낮은 전압신호를 스트링 선택 트랜지스터들에 인가하는 단계를 포함한다. 따라서, 불휘발성 반도체 메모리 장치의 프로그램 방법은 선택된 셀 스트링과 비선택된 셀 스트링 간의 프로그램 간섭(disturb)을 줄일 수 있다.

Description

불휘발성 반도체 메모리 장치의 프로그램 방법{METHOD OF PROGRAMMING A NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 메모리 장치의 프로그램 방법에 관한 것으로, 특히 음의 바이어스 전압을 사용하는 NAND형 플래쉬 메모리 장치의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 휘발성 반도체 메모리 장치는 쌍안정 플립플롭의 로직 상태 또는 커패시터의 충전 또는 방전에 의해 데이터가 저장된다. 휘발성 반도체 메모리 장치는 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단되면 데이터는 손실된다.
EEPROM(Electrically Erasable Programmable Read Only Memory) 등의 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 반도체 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용에서 프로그램 및 데이터를 저장하는 데 사용된다. EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍이나 보조 기억장치로서 널리 사용되고 있다. 플래쉬 메모리 장치들 중에서 NAND형 플래쉬 메모리 장치는 NOR형 플래쉬 메모리 장치에 비해 집적도가 높다.
NAND형 플래쉬 메모리 장치는 데이터를 저장하기 위한 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 복수 개의 셀 스트링(NAND string이라고도 불린다)으로 이루어져 있다. NAND형 플래쉬 메모리 장치의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램을 수행한다.
종래의 NAND형 플래쉬 메모리 장치는 프로그램 동작 모드에서, 선택된 비트 라인에 결합된 셀 스트링과 비선택된 비트 라인에 결합된 셀 스트링 사이에 간섭(disturb)이 있었다.
본 발명의 목적은 프로그램 동작 모드에서 선택된 셀 스트링과 비선택된 셀 스트링 간의 프로그램 간섭을 줄일 수 있는 불휘발성 반도체 메모리 장치의 프로그램 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 불휘발성 반도체 메모리 장치의 프로그램 방법은 벌크(Pocket Well)에 형성된 NAND 형태의 어레이를 갖는 불휘발성 반도체 메모리 장치의 프로그램 방법에 있어서, 상기 벌크(Pocket Well)에 음의 바이어스 전압을 인가하는 단계, 선택된 비트라인에 연결된 선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 높고, 비선택된 비트라인에 연결된 비선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 낮은 제 1 전압신호를 스트링 선택 트랜지스터들에 인가하는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 선택된 비트라인에는 음의 전압이 인가되고, 상기 비선택된 비트라인에는 프로그램 억제전압이 인가될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 프로그램 억제전압은 0보다 큰 전압일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 선택된 비트라인에는 상기 벌크에 인가된 전압과 동일한 전압 레벨을 갖는 전압이 인가될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 스트링 선택 트랜지스터들은 공통 게이트로 연결되어 있으며, 상기 스트링 선택 트랜지스터들 각각의 비트라인에는 독립적인 바이어스가 인가될 수 있다.
본 발명의 다른 하나의 실시형태에 따른 불휘발성 반도체 메모리 장치의 프로그램 방법은 선택된 스트링 선택 트랜지스터의 문턱 전압의 전압 레벨보다 높고, 비선택 스트링 선택 트랜지스터의 문턱 전압의 전압 레벨보다 낮은 전압 레벨을 갖는 제 1 전압신호를 발생시키는 단계, 포켓 웰(pocket well) 내에 형성되고, 프로그램 동작 모드에서, 상기 제 1 전압신호를 제 1 메모리 블록에 인가하는 단계, 및 상기 포켓 웰 내에 형성되고, 상기 프로그램 동작 모드에서, 상기 포켓 웰의 바이어스 전압과 동일한 음의 전압신호를 제 2 메모리 블록에 인가하는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 제 2 메모리 블록의 비트라인은 상기 제 1 메모리 블록과 메탈 라인을 공유하고, 상기 제 1 메모리 블록과 독립된 콘택(contact)과 스트링 선택 트랜지스터들을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 전압신호는 상기 제 1 메모리 블록에 포함된 스트링 선택 트랜지스터들에 인가되고, 상기 제 2 전압신호는 상기 제 2 메모리 블록에 포함된 스트링 선택 트랜지스터들에 인가될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 메모리 블록에 포함된 스트링 선택 트랜지스터들은 제 1 스트링 선택 라인에 결합되고, 상기 제 2 메모리 블록에 포함된 스트링 선택 트랜지스터들은 상기 제 1 스트링 선택 라인과 전기적으로 분리된 제 2 스트링 선택 라인에 결합될 수 있다.
본 발명의 또 다른 하나의 실시형태에 따른 불휘발성 반도체 메모리 장치의 프로그램 방법은 벌크(Pocket Well)에 형성된 NAND 형태의 어레이를 갖는 불휘발성 반도체 메모리 장치의 프로그램 방법에 있어서, 비트 라인들에 프로그램될 데이터들에 대응하는 전압신호들을 인가하는 단계, 상기 벌크(Pocket Well)에 음의 바이어스 전압을 인가하는 단계, 셀 스트링들 각각에 포함된 접지 선택 트랜지스터를 비활성화시키는 단계, 및 선택된 비트라인에 연결된 선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 높고, 비선택된 비트라인에 연결된 비선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 낮은 제 1 전압신호를 스트링 선택 트랜지스터들에 인가하는 단계를 포함한다.
본 발명의 실시예에 따른 불휘발성 반도체 메모리 장치의 프로그램 방법은 프로그램 동작 모드에서 음의 바이어스 전압을 사용하는 불휘발성 반도체 메모리 장치에서 선택된 셀 스트링과 비선택된 셀 스트링 간의 프로그램 간섭(disturb)을 줄일 수 있다. 또한, 본 발명의 실시예에 따른 불휘발성 반도체 메모리 장치의 프로그램 방법은 프로그램될 셀 트랜지스터에 연결된 워드 라인에 이웃한 워드 라인에 연결된 비선택 셀 트랜지스터들이 프로그램이 되는 것을 방지할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 NAND형 플래쉬 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 NAND형 플래쉬 메모리 장치를 구성하는 메모리 셀 어레이를 I-I'에 따라 절단했을 때 메모리 셀 어레이의 수직 구조를 나타내는 단면도이다.
도 3은 도 1의 NAND형 플래쉬 메모리 장치를 구성하는 메모리 셀 어레이의 하나의 예를 나타내는 회로도이다.
도 4는 프로그램 동작 모드에서 도 3의 메모리 셀 어레이의 선택 비트 라인에 결합된 스트링 선택 트랜지스터 및 선택 비트 라인에 인가되는 전압신호들의 하나의 예를 나타내는 회로도이다.
도 5는 프로그램 동작 모드에서 도 3의 메모리 셀 어레이의 비선택 비트 라인에 결합된 스트링 선택 트랜지스터 및 비선택 비트 라인에 인가되는 전압신호들의 하나의 예를 나타내는 회로도이다.
도 6은 스트링 선택 라인에 인가되는 전압신호의 변화에 따른 선택 비트 라인 및 비선택 비트 라인에 결합된 셀 트랜지스터들의 문턱전압의 변화를 나타내는 그래프이다.
도 7은 프로그램 동작 모드에서 도 3의 메모리 셀 어레이의 선택 비트 라인에 결합된 스트링 선택 트랜지스터 및 선택 비트 라인에 인가되는 전압신호들의 다른 하나의 예를 나타내는 회로도이다.
도 8은 프로그램 동작 모드에서, 도 3의 메모리 셀 어레이의 비선택 비트 라인에 결합된 스트링 선택 트랜지스터 및 비선택 비트 라인에 인가되는 전압신호들의 다른 하나의 예를 나타내는 회로도이다.
도 9는 프로그램 동작 모드에서, 도 1의 NAND형 플래쉬 메모리 장치의 동작을 나타내는 타이밍도이다.
도 10은 도 1의 NAND형 플래쉬 메모리 장치를 구성하는 메모리 셀 어레이의 다른 하나의 예를 나타내는 회로도이다.
도 11은 프로그램 동작 모드에서, 도 10의 메모리 셀 어레이에 인가되는 전압신호들의 파형을 나타내는 타이밍도이다.
도 12는 도 1의 NAND형 플래쉬 메모리 장치를 구성하는 메모리 셀 어레이의 또 다른 하나의 예를 나타내는 회로도이다.
도 13은 프로그램 동작 모드에서, 도 12의 메모리 셀 어레이에 인가되는 전압신호들의 파형을 나타내는 타이밍도이다.
도 14는 본 발명의 제 2 실시예에 따른 NAND형 플래쉬 메모리 장치를 나타내는 블록도이다.
도 15는 본 발명의 제 1 실시예에 따른 NAND형 플래쉬 메모리 장치의 프로그램 방법을 나타내는 흐름도이다.
도 16은 본 발명의 제 2 실시예에 따른 NAND형 플래쉬 메모리 장치의 프로그램 방법을 나타내는 흐름도이다.
도 17은 본 발명의 제 3 실시예에 따른 NAND형 플래쉬 메모리 장치의 프로그램 방법을 나타내는 흐름도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 NAND형 플래쉬 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, NAND형 플래쉬 메모리 장치(100)는 로우(row) 제어회로(110), 페이지 버퍼 회로(120), 공통 소스 라인 제어회로(130), 웰 바이어스 회로(140), 칼럼 게이트 회로(150) 및 메모리 셀 어레이(160)를 포함한다.
예를 들어, 메모리 셀 어레이(160)는 포켓 P-웰(POCKET P-WELL) 영역 내에 형성되고, 포켓 P-웰(POCKET P-WELL) 영역은 벌크(bulk) 기판에 형성된 딥 웰(DEEP WELL) 내에 형성된다. 상기 딥 웰(DEEP WELL)이 N형 도전형인 경우 포켓 P-웰(POCKET P-WELL) 은 P형 도전형으로 형성된다. 다른 예로, 메모리 셀 어레이(160)는 상기 벌크 기판에 포켓 웰 구조 없이 직접 형성될 수 있다.
로우 제어회로(110)는 프로그램 전압신호(VPGM), 패스 전압신호(VPASS), 선택된 스트링 선택 트랜지스터의 문턱 전압(VTH1)의 전압 레벨보다 높고, 비선택 스트링 선택 트랜지스터의 문턱 전압(VTH2)의 전압 레벨보다 낮은 전압 레벨을 갖는 제 1 전압신호(VSSL)를 발생시킨다. 로우 제어회로(110)는 워드 라인들(WL1 ~ WL16), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 전위를 제어한다.
메모리 셀 어레이(160)에서, 워드 라인들(WL1 ~ WL16), 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)은 로우 방향으로 나란히 배열되며, 비트 라인들(BL1, BL2)은 워드 라인들(WL1 ~ WL16)에 수직인 방향으로 배열된다.
도 1에서, 제 1 전압신호(VSSL)는 스트링 선택 라인(SSL) 제어신호를, VGSL은 접지 선택 라인(GSL) 제어신호를 나타낸다.
페이지 버퍼 회로(120)는 비트 라인들(BL1, BL2) 각각에 대응하는 페이지 버퍼들을 포함하며, 페이지 버퍼들 각각은 센스 증폭기를 포함할 수 있다. 리드(read) 동작 모드에서, 페이지 버퍼들 각각은 선택된 메모리 셀로부터 데이터를 감지하는 기능을 수행하고, 감지된 데이터는 칼럼 게이트 회로(150)를 통해 입출력 회로(미도시)로 전달된다. 프로그램 동작 모드에서, 페이지 버퍼들 각각은 입출력 회로와 칼럼 게이트 회로(150)를 통해 인가되는 데이터를 일시적으로 저장하는 기능을 수행한다. 즉, 페이지 버퍼는 데이터 감지 및 래치의 기능을 수행한다. 칼럼 게이트 회로(150)는 칼럼 선택 신호들(YSEL0, YSEL1)에 응답하여 페이지 버퍼 회로(120)를 입출력 회로에 전기적으로 연결 또는 분리시킨다.
공통 소스 라인 제어회로(130)는 프로그램 동작 모드에서 공통 소스 라인(CSL)의 전위를 제어하며, 웰 바이어스 회로(140)는 포켓 P-웰 바이어스 전압(VPPW)을 발생하여 포켓 P-웰(POCKET P-WELL) 영역에 제공하고, N-웰 바이어스 전압(VNWELL)을 발생하여 N-웰 영역(N-WELL)에 제공한다.
도 2는 도 1의 NAND형 플래쉬 메모리 장치를 구성하는 메모리 셀 어레이의 수직 구조를 나타내는 단면도이다.
도 2를 참조하면, P형 기판(P-SUB)(101) 내에 N-웰 영역(N-WELL)(102)이 형성되고, N-웰 영역(102) 내에 포켓 P-웰(POCKET P-WELL) 영역 (103)이 형성된다. 포켓 P-웰(POCKET P-WELL) 영역(103) 내에는 N형의 소스 및 드레인 영역을 갖는 부유 게이트 트랜지스터(105), 스트링 선택 트랜지스터(104) 및 접지 선택 트랜지스터(106)가 형성된다. 스트링 선택 트랜지스터(104)의 게이트는 스트링 선택 라인(SSL)에 연결되고, 접지 선택 트랜지스터(106)의 게이트는 접지 선택 라인(GSL)에 연결되고, 부유 게이트 트랜지스터(105)의 제어 게이트는 제 1 워드 라인(WL1)에 연결된다.
상술한 바와 같이, 포켓 P-웰(POCKET P-WELL) 영역은 포켓 P-웰 바이어스 전압(VPPW)으로 바이어스되고, N-웰 영역(N-WELL)은 N-웰 바이어스 전압(VNWELL)으로 바이어스된다.
도 3은 도 1의 NAND형 플래쉬 메모리 장치를 구성하는 메모리 셀 어레이의 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(160)는 비트 라인들(BL1~BLn), 스트링 선택라인(SSL), 접지 선택라인(GSL), 및 워드 라인들(WL1~WL16)에 결합된 스트링 선택 트랜지스터들(ST11~ST1n), 접지 선택 트랜지스터들(GT11~GT1n) 및 메모리 트랜지스터들(M11~M16n)을 포함한다.
예를 들어, 플로팅 게이트에 전자가 축적되는 것을 프로그램(program), 플로팅 게이트에 축적되어 있던 전자가 채널로 빠져나가는 것을 소거(erase)로 정의할 수 있다. 이 경우 프로그램 동작이 수행되면 문턱전압(threshold voltage; VTH)은 증가한다. 즉, 전자가 축적되어 데이터 0으로 프로그램 되었을 때 문턱전압(VTH)은 증가하고, 전자가 빠져나가 데이터 1로 프로그램되었을 때 소거된 상태의 문턱전압(VTH)을 유지한다.
도 3의 메모리 셀 어레이(160)에서 프로그램될 메모리 트랜지스터(M21)에 결합된 선택 워드라인(WL2)에는 프로그램 전압신호(VPGM)가 인가되고, 비선택 워드라인들(W1, WL3-WL16)에는 패스전압(VPASS)이 인가된다. 프로그램 동작 모드에서, 스트링 선택라인(SSL)에는 선택된 비트 라인에 연결된 스트링 선택 트랜지스터의 문턱 전압(VTH1)의 전압 레벨보다 높고, 비선택 스트링 선택 트랜지스터의 문턱 전압(VTH2)의 전압 레벨보다 낮은 전압 레벨을 갖는 제 1 전압신호(VSSL)가 인가된다.
도 4는 프로그램 동작 모드에서 도 3의 메모리 셀 어레이(160)의 선택 비트 라인에 결합된 스트링 선택 트랜지스터 및 선택 비트 라인에 인가되는 전압신호들의 하나의 예를 나타내는 회로도이다.
도 4를 참조하면, 메모리 셀 어레이의 선택 비트 라인 부분(SELECTED BIT LINE)(161)은 비트 라인(BL1) 및 포켓 P-웰(POCKET P-WELL) 영역 내에 형성된 스트링 선택 트랜지스터(ST11) 및 스트링 선택 트랜지스터(ST11)에 직렬 연결된 셀 트랜지스터(M11)를 포함한다. 스트링 선택 트랜지스터(ST11)의 게이트는 스트링 선택 라인(SSL)에 연결되고, 셀 트랜지스터(M11)의 제어 게이트는 워드 라인(WL2)에 연결된다.
프로그램 동작 모드에서, 포켓 P-웰(POCKET P-WELL) 영역에는 음의 포켓 P-웰 바이어스 전압(VPPW)이 인가되고, 비트 라인(BL1)에는 음의 전압이 인가된다. 비트라인(BL1)에 인가되는 음의 전압은 음의 포켓 P-웰 바이어스 전압(VPPW)과 동일할 수 있다. 프로그램 동작 모드에서, 접지 선택 라인(GSL)에 음의 전압이 인가되면 접지 선택 트랜지스터(GT11)는 오프 상태이다. 이 조건에서, 스트링 선택 라인(SSL)에 0V의 전압을 인가하면, 스트링 선택 트랜지스터(ST11)의 게이트와 소스 사이에는 채널이 형성되고 스트링 선택 트랜지스터(ST11)는 턴온된다. 이 조건에서, 셀 트랜지스터(M11)는 워드 라인(WL2)에 인가된 프로그램 전압(VPGM)(예를 들면, 9V)에 응답하여 프로그램된다. 즉, 셀 트랜지스터(M11)의 플로팅 게이트에 전자가 축적되어 문턱전압(threshold voltage)이 증가한다.
도 5는 프로그램 동작 모드에서 도 3의 메모리 셀 어레이의 비선택 비트 라인에 결합된 스트링 선택 트랜지스터 및 비선택 비트 라인에 인가되는 전압신호들의 하나의 예를 나타내는 회로도이다.
도 5를 참조하면, 메모리 셀 어레이의 비선택 비트 라인 부분(UNSELECTED BIT LINE)(162)은 비트 라인(BL2) 및 포켓 P-웰 영역(POCKET P-WELL) 내에 형성된 스트링 선택 트랜지스터(ST12) 및 스트링 선택 트랜지스터(ST12)에 직렬 연결된 셀 트랜지스터(M12)를 포함한다. 스트링 선택 트랜지스터(ST12)의 게이트는 스트링 선택 라인(SSL)에 연결되고, 셀 트랜지스터(M12)의 제어 게이트는 워드 라인(WL2)에 연결된다.
프로그램 동작 모드에서, 포켓 P-웰(POCKET P-WELL) 영역에는 음의 포켓 P-웰 바이어스 전압(VPPW)이 인가되고, 비선택 비트 라인(BL2)에는 금지(INHIBIT) 전압이 인가된다. 금지(INHIBIT) 전압은 채널이 형성되지 않을 정도의 전압으로, 예를 들어 양의 전압일 수 있다. 도 5의 예에서 금지(INHIBIT) 전압으로서 0.6V의 전압이 비선택 비트 라인(BL2)에 인가되어 있다. 프로그램 동작 모드에서, 접지 선택 라인(GSL)에는 음의 전압이 인가되는 경우, 접지 선택 트랜지스터(GT12)는 오프 상태이다. 이 조건에서, 스트링 선택 라인(SSL)에 0V의 전압을 인가하면, 스트링 선택 트랜지스터(ST12)의 게이트와 소스 사이에는 채널이 형성되지 않아서 스트링 선택 트랜지스터(ST12)는 턴오프된다. 이 조건에서, 워드 라인(WL2)에 프로그램 전압(VPGM)에 인가되더라도 셀 트랜지스터(M12)는 프로그램되지 않는다. 즉, 셀 트랜지스터(M12)의 플로팅 게이트에 전자가 축적되지 않고 문턱전압(threshold voltage)은 변화되지 않는다.
도 6은 스트링 선택 라인에 인가되는 전압신호의 변화에 따른 선택 비트 라인 및 비선택 비트 라인에 결합된 셀 트랜지스터들의 문턱전압의 변화를 나타내는 그래프이다.
도 6에서, SBL은 선택 비트 라인에 결합된 셀 트랜지스터의 문턱전압의 변화를 나타내는 그래프이고, USBL은 비선택 비트 라인에 결합된 셀 트랜지스터의 문턱전압의 변화를 나타내는 그래프이다.
도 6에서, 스트링 선택 라인에 인가되는 제 1 전압신호(VSSL)가 증가함에 따라 문턱전압(VTH)이 증가하다가 포화되는 시점이 선택 비트 라인에 결합된 스트링 선택 트랜지스터(ST11) 및 비선택 비트 라인에 결합된 스트링 선택 트랜지스터(ST12)가 턴온되는 시점으로 볼 수 있다.
프로그램 동작 모드에서, 선택 비트 라인에 결합된 셀 트랜지스터는 프로그램되고, 비선택 비트 라인에 결합된 셀 트랜지스터는 프로그램되지 않을 것이 요구된다. 따라서, 프로그램 동작 모드에서 선택 비트 라인에 결합된 스트링 선택 트랜지스터(ST11)는 턴온시키고, 비선택 비트 라인에 결합된 스트링 선택 트랜지스터(ST12)가 턴오프시킬 필요가 있다.
따라서, 도 6의 그래프를 참조하면, 선택 비트 라인에 결합된 스트링 선택 트랜지스터(ST11)는 턴온되고, 비선택 비트 라인에 결합된 스트링 선택 트랜지스터(ST12)가 턴오프되게 하는 스트링 선택 라인에 인가되는 제 1 전압신호(VSSL)가 가질 수 있는 전압의 범위는 DV(VB -VA)이다.
도 7은 프로그램 동작 모드에서 도 3의 메모리 셀 어레이의 선택 비트 라인에 결합된 스트링 선택 트랜지스터 및 선택 비트 라인에 인가되는 전압신호들의 다른 하나의 예를 나타내는 회로도이다. 도 7에는 하나의 포켓 P-웰(POCKET P-WELL) 영역 내에 2 개의 메모리 블록을 갖는 메모리 셀 어레이를 나타낸다. 포켓 P-웰(POCKET P-WELL) 영역은 N-웰 영역(N-WELL) 내에 형성된다.
도 7을 참조하면, 메모리 셀 어레이의 선택된 비트 라인 부분(SELECTED BIT LINE)(163)은 비트 라인(BL1) 및 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 병렬로 결합된 프로그램될 제 1 블록(BP)과 프로그램되지 않을 제 2 블록(BNP)을 포함한다.
제 1 블록(BP)은 포켓 P-웰(POCKET P-WELL) 영역 내에 형성된 선택된 스트링 선택 트랜지스터(ST11), 선택된 스트링 선택 트랜지스터(ST11)에 직렬 연결된 셀 트랜지스터들(M11-M161) 및 접지 선택 트랜지스터(GT11)를 포함한다. 선택된 스트링 선택 트랜지스터(ST11)의 게이트는 스트링 선택 라인(SSL1)에 연결되고, 셀 트랜지스터들(M11-M161)의 제어 게이트들은 각각 워드 라인들(WL1-WL16)에 연결된다. 접지 선택 트랜지스터(GT11)의 게이트에는 접지 선택 라인(GSL1)이 연결된다.
제 2 블록(BNP)은 포켓 P-웰(POCKET P-WELL) 영역 내에 형성된 비선택된 스트링 선택 트랜지스터(ST11a), 비선택된 스트링 선택 트랜지스터(ST11a)에 직렬 연결된 셀 트랜지스터들(M11a-M161a) 및 접지 선택 트랜지스터(GT11a)를 포함한다. 스트링 선택 트랜지스터(ST11a)의 게이트는 스트링 선택 라인(SSL2)에 연결되고, 셀 트랜지스터들(M11a-M161a)의 제어 게이트들은 각각 워드 라인들(WL1a-WL16a)에 연결된다. 접지 선택 트랜지스터(GT11a)의 게이트에는 접지 선택 라인(GSL2)이 연결된다.
프로그램 동작 모드에서, N-웰 영역(N-WELL)에는 양의 N-웰 바이어스 전압(VNWELL)이 인가되고, 포켓 P-웰(POCKET P-WELL) 영역에는 음의 포켓 P-웰 바이어스 전압(VPPW)이 인가되고, 비트 라인(BL1)에는 음의 전압이 인가된다. 프로그램 동작 모드에서, 접지 선택 라인들(GSL1, GSL2)에는 음의 전압이 인가되면 접지 선택 트랜지스터들(GT11, GT11a)은 오프 상태이다.
이 조건에서, 프로그램될 제 1 블록(BP)의 스트링 선택 라인(SSL1)에 선택된 스트링 선택 트랜지스터의 문턱 전압의 전압 레벨보다 높고, 비선택 스트링 선택 트랜지스터의 문턱 전압의 전압 레벨보다 낮은 전압 레벨을 갖는 제 1 전압을 인가하면, 스트링 선택 트랜지스터(ST11)의 게이트와 소스 사이에는 채널이 형성되고 스트링 선택 트랜지스터(ST11)는 턴온된다. 이 조건에서, 셀 트랜지스터(M11)는 워드 라인(WL1)에 인가된 프로그램 전압(VPGM)에 응답하여 프로그램된다. 즉, 셀 트랜지스터(M11)의 플로팅 게이트에 전자가 축적되어 문턱전압(threshold voltage)이 증가한다. 프로그램되지 않을 셀 트랜지스터들(M12-M161)의 게이트들에는 워드 라인들(WL2-WL16)에 인가되는 패스 전압(VPASS)에 의해 프로그램되지 않는다. 예를 들면, 패스 전압(VPASS)은 1.5V일 수 있다.
이 조건에서, 프로그램되지 않을 제 2 블록(BNP)의 스트링 선택 라인(SSL2)에 음의 전압(예를 들어, 음의 포켓 P-웰 바이어스 전압(VPPW)과 동일한 전압)을 인가하면, 스트링 선택 트랜지스터(ST11a)의 게이트와 소스 사이에는 채널이 형성되지 않고 스트링 선택 트랜지스터(ST11a)는 턴오프된다. 워드 라인들(WL1a-WL16a)에는 0V의 전압(또는 접지 전압)이 인가되기 때문에, 셀 트랜지스터들(M11a-M161a)은 모두 프로그램되지 않는다. 즉, 셀 트랜지스터들(M11a-M161a)의 문턱전압(VTH)이 변화되지 않는다.
따라서, 프로그램 동작 모드에서 메모리 셀 어레이의 선택 비트 라인 부분(SELECTED BIT LINE)(163)의 선택된 스트링 선택 트랜지스터(ST11)는 턴온되고 비선택된 스트링 선택 트랜지스터(ST11a)는 턴오프되므로, 제 1 블록(BP)은 프로그램되고, 제 2 블록(BNP)은 프로그램되지 않는다.
도 8은 프로그램 동작 모드에서, 도 3의 메모리 셀 어레이의 비선택 비트 라인에 결합된 스트링 선택 트랜지스터 및 비선택 비트 라인에 인가되는 전압신호들의 다른 하나의 예를 나타내는 회로도이다. 도 8에는 하나의 포켓 P-웰(POCKET P-WELL) 영역 내에 2 개의 메모리 블록을 갖는 메모리 셀 어레이를 나타낸다. 포켓 P-웰(POCKET P-WELL) 영역은 N-웰 영역(N-WELL) 내에 형성된다.
도 8을 참조하면, 메모리 셀 어레이의 비선택 비트 라인 부분(UNSELECTED BIT LINE)(164)은 비트 라인(BL2) 및 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 병렬로 결합된 프로그램될 제 1 블록(BP)과 프로그램되지 않을 제 2 블록(BNP)을 포함한다.
제 1 블록(BP)은 포켓 P-웰(POCKET P-WELL) 영역 내에 형성된 스트링 선택 트랜지스터(ST12), 스트링 선택 트랜지스터(ST12)에 직렬 연결된 셀 트랜지스터들(M12-M162) 및 접지 선택 트랜지스터(GT12)를 포함한다. 스트링 선택 트랜지스터(ST12)의 게이트는 스트링 선택 라인(SSL1)에 연결되고, 셀 트랜지스터들(M12-M162)의 제어 게이트들은 각각 워드 라인들(WL1-WL16)에 연결된다. 접지 선택 트랜지스터(GT12)의 게이트에는 접지 선택 라인(GSL1)이 연결된다.
제 2 블록(BNP)은 포켓 P-웰(POCKET P-WELL) 영역 내에 형성된 스트링 선택 트랜지스터(ST12a), 스트링 선택 트랜지스터(ST12a)에 직렬 연결된 셀 트랜지스터들(M12a-M162a) 및 접지 선택 트랜지스터(GT12a)를 포함한다. 스트링 선택 트랜지스터(ST12a)의 게이트는 스트링 선택 라인(SSL2)에 연결되고, 셀 트랜지스터들(M12a-M162a)의 제어 게이트들은 각각 워드 라인들(WL1a-WL16a)에 연결된다. 접지 선택 트랜지스터(GT12a)의 게이트에는 접지 선택 라인(GSL2)이 연결된다.
실제로, 도 7에 도시된 메모리 셀 어레이의 선택 비트 라인 부분(SELECTED BIT LINE)(163)과 도 8에 도시된 메모리 셀 어레이의 비선택 비트 라인 부분(UNSELECTED BIT LINE)(164)은 하나의 포켓 웰 영역(POCKET WELL)에 형성된다. 또한, 제 1 블록(BP)은 도 7에 도시된 스트링 선택 트랜지스터(ST11), 스트링 선택 트랜지스터(ST11)에 직렬 연결된 셀 트랜지스터들(M11-M161) 및 접지 선택 트랜지스터(GT11), 및 도 8에 도시된 스트링 선택 트랜지스터(ST12), 스트링 선택 트랜지스터(ST12)에 직렬 연결된 셀 트랜지스터들(M12-M162) 및 접지 선택 트랜지스터(GT12)를 포함한다. 제 2 블록(BNP)은 도 7에 도시된 스트링 선택 트랜지스터(ST11a), 스트링 선택 트랜지스터(ST11a)에 직렬 연결된 셀 트랜지스터들(M11a-M161a) 및 접지 선택 트랜지스터(GT11a), 및 스트링 선택 트랜지스터(ST12a), 스트링 선택 트랜지스터(ST12a)에 직렬 연결된 셀 트랜지스터들(M12a-M162a) 및 접지 선택 트랜지스터(GT12a)를 포함한다.
프로그램 동작 모드에서, N-웰 영역(N-WELL)에는 양의 N-웰 바이어스 전압(VNWELL)이 인가되고, 포켓 P-웰(POCKET P-WELL) 영역에는 음의 포켓 P-웰 바이어스 전압(VPPW)이 인가되고, 비트 라인(BL2)에는 양의 전압이 인가된다. 프로그램 동작 모드에서, 접지 선택 라인들(GSL1, GSL2)에는 음의 전압(예를 들면, -4V)이 인가되기 때문에 접지 선택 트랜지스터들(GT11, GT11a)은 오프 상태이다.
이 조건에서, 프로그램될 제 1 블록(BP)의 선택된 스트링 선택 라인(SSL1)에 0V의 전압을 인가하면, 선택 비트 라인 부분(SELECTED BIT LINE)(163)의 경우와 달리, 스트링 선택 트랜지스터(ST12)의 게이트와 소스 사이에는 채널이 형성되지 않고 스트링 선택 트랜지스터(ST12)는 턴오프된다. 이 조건에서, 셀 트랜지스터(M12)는 워드 라인(WL1)에 프로그램 전압(VPGM)이 인가되고, 워드 라인들(WL2-WL16)에 패스 전압(VPASS)이 인가되면 셀 트랜지스터(M12)는 프로그램되지 않는다.
이 조건에서, 프로그램되지 않을 제 2 블록(BNP)의 스트링 선택 라인(SSL2)에 -4V의 전압을 인가하면, 스트링 선택 트랜지스터(ST12a)의 게이트와 소스 사이에는 채널이 형성되지 않고 스트링 선택 트랜지스터(ST12a)는 턴오프된다. 워드 라인들(WL1a-WL16a)에는 0V의 전압(또는 접지 전압)이 인가되기 때문에, 셀 트랜지스터들(M12a-M162a)은 모두 프로그램되지 않는다. 즉, 셀 트랜지스터들(M12a-M162a)의 문턱전압(VTH)이 변화되지 않는다.
따라서, 프로그램 동작 모드에서 비트 라인(BL2)에 양의 전압이 인가되므로 메모리 셀 어레이의 비선택 비트 라인 부분(UNSELECTED BIT LINE)(164)의 스트링 선택 트랜지스터(ST12) 및 스트링 선택 트랜지스터(ST11a)는 턴오프되므로, 제 1 블록(BP) 및 제 2 블록(BNP)은 프로그램되지 않는다.
도 7 및 도 8에는 하나의 포켓 웰(POCKET WELL) 영역 내에 2 개의 메모리 블록을 갖는 메모리 셀 어레이의 예가 도시되어 있지만, 메모리 셀 어레이는 임의의 개수의 메모리 블록을 포함할 수 있다.
도 9는 프로그램 동작 모드에서, 도 1의 NAND형 플래쉬 메모리 장치의 동작을 나타내는 타이밍도이다. 도 9에서, 동작 타이밍은 프리 셋 구간(PRE-SET), 프로그램 구간(PROGRAM), 방전 구간(DISCHARGE)을 포함한다.
도 9를 참조하면, 프로그램 동작 모드에서, 예를 들면, 선택 스트링 선택 라인(SELECTED SSL)에는 0V가 인가되고, 비선택 스트링 선택 라인(UNSELECTED SSL)에는 -4V가 인가된다. 또한, 예를 들면, 선택 워드 라인(SELECTED WL)에는 9V가 인가되고, 비선택 워드 라인(UNSELECTED WL)에는 1.5V가 인가된다. 선택 비트 라인(SELECTED BIT LINE)에는 음의 전압이 인가되고, 비선택 비트 라인(UNSELECTED BIT LINE)에는 양의 전압이 인가된다. 포켓 P-웰(POCKET P-WELL) 영역에는 음의 포켓 P-웰 바이어스 전압(VPPW)이 인가된다.
도 10은 도 1의 NAND형 플래쉬 메모리 장치를 구성하는 메모리 셀 어레이의 다른 하나의 예를 나타내는 회로도이고, 도 11은 프로그램 동작 모드에서, 도 10의 메모리 셀 어레이에 인가되는 전압신호들의 파형을 나타내는 타이밍도이다.
도 10을 참조하면, 메모리 셀 어레이(160a)는 비트 라인들(BL1~BLn), 스트링 선택라인(SSL), 접지 선택라인(GSL), 및 워드 라인들(WL1~WL16)에 결합된 스트링 선택 트랜지스터들(ST11~ST1n), 접지 선택 트랜지스터들(GT11~GT1n) 및 메모리 트랜지스터들(M11~M16n)을 포함한다.
도 10의 메모리 셀 어레이(160a)에서 프로그램될 메모리 트랜지스터(M21)에 결합된 선택 워드라인(WL2)에는 프로그램 전압신호(VPGM)가 인가되고, 비선택 워드라인들(WL1, WL3-WL16)에는 패스전압(VPASS)이 인가된다. 프로그램 동작 모드에서, 스트링 선택라인(SSL)에는 선택된 스트링 선택 트랜지스터의 문턱 전압(VTH1)의 전압 레벨보다 높고, 비선택 스트링 선택 트랜지스터의 문턱 전압(VTH2)의 전압 레벨보다 낮은 전압 레벨을 갖는 제 1 전압신호(VSSL)가 인가된다.
도 10에 도시된 메모리 셀 어레이(160a)는 16개의 워드라인(WL1~WL16)과 n 개의 비트라인(BL1~BLn)에 결합된 메모리 트랜지스터들(M11~M16n)을 포함하는 메모리 블록으로서 메모리 셀 어레이의 일부분을 나타낸다.
프로그램 동작 모드에서, 포켓 P-웰(POCKET P-WELL) 영역에는 음의 포켓 P-웰 바이어스 전압(VPPW)이 인가되고, 비트 라인(BL1)에는 음의 전압이 인가된다. 프로그램 동작 모드에서, 접지 선택 라인(GSL)에는 음의 전압이 인가되기 때문에 접지 선택 트랜지스터(GT11)는 오프 상태이다. 이 조건에서, 스트링 선택 라인(SSL)에 0V의 전압을 인가하면, 스트링 선택 트랜지스터(ST11)의 게이트와 소스 사이에는 채널이 형성되고 스트링 선택 트랜지스터(ST11)는 턴온된다. 이 조건에서, 셀 트랜지스터(M11)는 워드 라인(WL1)에 인가된 프로그램 전압(VPGM)에 응답하여 프로그램된다. 즉, 셀 트랜지스터(M11)의 플로팅 게이트에 전자가 축적되어 문턱전압(threshold voltage)이 증가한다.
도 10을 참조하면, 메모리 셀 어레이(160a)는 선택 트랜지스터들(ST11~ST1n, GT11~GT1n), 및 셀 트랜지스터들(M11~M16n)을 포함한다. 비트라인(BL1)에는 스트링 선택 트랜지스터(ST11), 셀 트랜지스터들(M11~M161), 및 접지 선택 트랜지스터(GT11)가 결합되어 있다. 비트라인(BL2)에는 스트링 선택 트랜지스터(ST12), 셀 트랜지스터들(M12~M162), 및 접지 선택 트랜지스터(GT12)가 결합되어 있다. 비트라인(BLn)에는 스트링 선택 트랜지스터(ST1n), 셀 트랜지스터들(M1n~M16n), 및 접지 선택 트랜지스터(GT1n)가 결합되어 있다. 공통 소스라인(CSL)은 플로팅(floating) 상태일 수 있다.
프로그램될 선택 셀 트랜지스터에 결합된 선택 워드라인(WLi)에는 제 1 프로그램 전압(VPGM1)이 인가된다. 선택 워드라인(WLi)에 바로 이웃한(directly neighbored) 비선택 워드라인(WLi+1, WLi-1)에는 제 2 패스 전압(VPASS2)이 인가되고, 선택 워드라인(WLi)에 바로 이웃하지 않은 비선택 워드라인(WLi+2, WLi-2)에는 제 1 패스 전압(VPASS1)이 인가된다.
도 11을 참조하면, 제 1 프로그램 전압(VPGM1)은 시각(t2)에 활성화되고, 제 1 패스 전압(VPASS1)은 시간(t1)에 활성화된다. 제 2 패스 전압(VPASS2)은 시간(t1)에 강하 패스 전압신호(VPASSD)의 전압 레벨로 천이하고, 소정 시간(T)후에 시간(t2)에 패스 전압신호(VPASS)의 전압 레벨로 천이한다.
도 10에 도시된 메모리 셀 어레이(160a)를 포함하는 NAND형 플래쉬 메모리 장치는 프로그램 동작 모드에서, 선택된 스트링 선택 트랜지스터의 문턱 전압(VTH1)의 전압 레벨보다 높고, 비선택 스트링 선택 트랜지스터의 문턱 전압(VTH2)의 전압 레벨보다 낮은 전압 레벨을 갖는 제 1 전압신호(VSSL)를 스트링 선택라인(SSL)에 인가하기 때문에, 선택된 비트 라인에 결합된 프로그램될 셀 트랜지스터와 동일한 워드 라인에 결합된 비선택 비트 라인에 결합된 셀 트랜지스터가 프로그램되는 것을 방지할 수 있다.
따라서, 도 10에 도시된 메모리 셀 어레이를 포함하는 NAND형 플래쉬 메모리 장치는 선택된 비트 라인에 결합된 셀 스트링과 비선택된 비트 라인에 결합된 셀 스트링 간의 프로그램 간섭(disturb)을 줄일 수 있다.
또한, 도 10에 도시된 메모리 셀 어레이(160a)를 포함하는 NAND형 플래쉬 메모리 장치는 선택 워드라인(WL2)에 바로 이웃한 비선택 워드라인(WL1, WL3)에 강하 패스 전압신호(VPASSD)를 먼저 인가하고 소정 시간 후에 패스 전압신호(VPASS)를 인가하기 때문에, 커패시터 커플링 효과에 의해 비선택 워드라인(WL1, WL3)의 전압이 패스 전압신호(VPASS)의 전압 레벨보다 높아지는 것을 방지할 수 있다. 따라서, 도 10 및 도 11에 도시된 바와 같이, 선택 라인들, 비트 라인들 및 워드 라인들에 전압들을 인가하면, 비선택 워드라인에 결합된 셀 트랜지스터가 프로그램되는 것을 방지할 수 있다.
도 12는 도 1의 NAND형 플래쉬 메모리 장치를 구성하는 메모리 셀 어레이의 또 다른 하나의 예를 나타내는 회로도이고, 도 13은 프로그램 동작 모드에서, 도 12의 메모리 셀 어레이에 인가되는 전압신호들의 파형을 나타내는 타이밍도이다.
도 12의 메모리 셀 어레이(160b)는 도 10의 메모리 셀 어레이(160a)와 달리, 선택 워드 라인(WL2)에 인가되는 전압신호(VPGM1)가 처음에 패스 전압(VPASS)의 레벨로 천이하고 소정 시간 후에 프로그램 전압(VPGM) 레벨로 천이한다.
도 13을 참조하면, 제 1 프로그램 전압(VPGM1)은 시간(t1)에 패스 전압(VPASS) 레벨로 천이하고, 소정 시간(T)후에 시간(t2)에 프로그램 전압(VPGM) 레벨로 천이하고, 제 1 패스 전압(VPASS1)은 시간(t1)에 활성화된다. 제 2 패스 전압(VPASS2)은 시간(t1)에 강하 패스 전압신호(VPASSD)의 전압 레벨로 천이하고, 소정 시간(T)후에 시간(t2)에 패스 전압신호(VPASS)의 전압 레벨로 천이한다.
도 12에 도시된 메모리 셀 어레이(160b)를 포함하는 NAND형 플래쉬 메모리 장치는 프로그램 동작 모드에서, 선택된 스트링 선택 트랜지스터의 문턱 전압(VTH1)의 전압 레벨보다 높고, 비선택 스트링 선택 트랜지스터의 문턱 전압(VTH2)의 전압 레벨보다 낮은 전압 레벨을 갖는 제 1 전압신호(VSSL)를 스트링 선택라인(SSL)에 인가하기 때문에, 선택된 비트 라인에 결합된 프로그램될 셀 트랜지스터와 동일한 워드 라인에 결합된 비선택 비트 라인에 결합된 셀 트랜지스터가 프로그램되는 것을 방지할 수 있다.
따라서, 도 12에 도시된 메모리 셀 어레이(160b)를 포함하는 NAND형 플래쉬 메모리 장치는 선택된 비트 라인에 결합된 셀 스트링과 비선택된 비트 라인에 결합된 셀 스트링 간의 프로그램 간섭(disturb)을 줄일 수 있다.
또한, 도 12에 도시된 메모리 셀 어레이(160b)를 포함하는 NAND형 플래쉬 메모리 장치는 선택 워드라인(WL2)에 바로 이웃한 비선택 워드라인(WL1, WL3)에 강하 패스 전압신호(downed pass voltage)(VPASSD)를 먼저 인가하고 소정 시간 후에 패스 전압신호(VPASS)를 인가하고, 패스 전압(VPASS) 레벨로 천이하고, 소정 시간(T)후에 프로그램 전압(VPGM) 레벨로 천이하는 제 1 프로그램 전압신호(VPGM1)를 선택 워드라인(WL2)에 인가하기 때문에, 커패시터 커플링 효과에 의해 비선택 워드라인(WL1, WL3)의 전압이 패스 전압신호(VPASS)의 전압 레벨보다 높아지는 것을 보다 효과적으로 방지할 수 있다. 따라서, 도 12 및 도 13에 도시된 바와 같이, 선택 라인들, 비트 라인들 및 워드 라인들에 전압들을 인가하면, 비선택 워드라인에 결합된 셀 트랜지스터가 프로그램되는 것을 방지할 수 있다.
도 14는 본 발명의 제 2 실시예에 따른 NAND형 플래쉬 메모리 장치를 나타내는 블록도이다.
도 14를 참조하면, NAND형 플래쉬 메모리 장치(1000)는 프로그램 제어회로(1100), 로우 제어 회로(1300), 및 메모리 셀 어레이(1700)를 포함한다.
메모리 셀 어레이(1700)는 복수의 셀 트랜지스터를 포함한다. ((고전압 발생회로(1200)는 프로그램 전압신호(VPGM), 패스 전압신호(VPASS), 및 부스트 전압신호(VPP)를 발생시킨다.)) 프로그램 제어회로(1100)는 커맨드 신호(CMD) 및 로우 어드레스 신호(X_ADDR)에 응답하여 프로그램 전압 인에이블 신호(VPGM_EN), 패스전압 인에이블 신호(VPASS_EN), 및 강하 패스 전압 인에이블 신호(DVPASS_EN)를 발생시킨다. 로우 로우 제어 회로(1300)는 제 1 프로그램 전압신호(VPGM1), 제 1 패스 전압신호(VPASS1), 제 2 패스 전압신호(VPASS2), 스트링 선택신호(VSSL) 및 접지 선택신호(VGSL)를 발생시킨다. 제 1 패스 전압신호(VPASS1)는 패스 전압 인에이블 신호(VPASS_EN)에 응답하여 패스 전압신호(VPASS)의 전압 레벨로 천이한다. 제 2 패스 전압신호(VPASS2)는 프로그램 전압 인에이블 신호(VPGM_EN)가 활성화되기 전에는 강하 패스 전압신호(VPASSD)의 전압 레벨을 가지고 프로그램 인에이블 신호(VPGM_EN)가 활성화된 후에는 패스 전압신호(VPASS)의 전압 레벨을 가진다. 제 1 프로그램 전압신호(VPGM1), 제 1 패스 전압신호(VPASS1), 및 제 2 전압신호(VPASS2)는 메모리 셀 어레이(1700)에 결합된 워드라인들에 제공된다.
또한, NAND형 플래쉬 메모리 장치(1000)는 어드레스 버퍼(1900), 칼럼 디코더(1400), 칼럼 게이트(1500), 및 센스 증폭기(1600)를 더 포함한다.
어드레스 버퍼(1900)는 어드레스(ADDR)를 버퍼링하고 로우 어드레스(X_ADDR)와 칼럼 어드레스(Y_ADDR)를 발생시킨다. 칼럼 디코더(1400)는 칼럼 어드레스(Y_ADDR)를 디코딩하고 디코딩된 칼럼 어드레스를 발생시킨다. 칼럼 게이트(1500)는 상기 디코딩된 칼럼 어드레스에 응답하여 외부로부터 수신되는 제 1 데이터를 게이팅하고 외부로 출력되는 제 2 데이터를 게이팅한다. 센스 증폭기(1600)는 메모리 셀 어레이(1700)의 출력 데이터를 증폭하여 칼럼 게이트(1500)에 제공하고 칼럼 게이트(1500)의 출력 데이터를 수신하여 메모리 셀 어레이(1700)에 제공한다.
또한, NAND형 플래쉬 메모리 장치(1000)는 외부로부터 커맨드(CMD), 어드레스(ADDR), 데이터를 수신하여 버퍼링하여 내부 회로에 제공하고, 내부 회로로부터 데이터를 수신하여 버퍼링하고 외부로 출력하는 I/O 버퍼(1800)를 더 구비한다.
도 14의 NAND형 플래쉬 메모리 장치(1000)에 포함된 메모리 셀 어레이(1700)는 도 10 또는 도 12에 도시된 바와 같은 메모리 셀 어레이의 구조를 가질 수 있다. NAND형 플래쉬 메모리 장치(1000)는 선택된 비트 라인에 결합된 프로그램될 셀 트랜지스터와 동일한 워드 라인에 결합된 비선택 비트 라인에 결합된 셀 트랜지스터가 프로그램되는 것을 방지할 수 있다.
따라서, 도 14의 NAND형 플래쉬 메모리 장치(1000)는 선택된 비트 라인에 결합된 셀 스트링과 비선택된 비트 라인에 결합된 셀 스트링 간의 프로그램 간섭(disturb)을 줄일 수 있다. 또한, NAND형 플래쉬 메모리 장치(1000)는 커패시터 커플링 효과에 의해 선택 워드 라인에 바로 이웃한 비선택 워드라인의 전압이 패스 전압신호의 전압 레벨보다 높아지는 것을 보다 효과적으로 방지할 수 있다. 따라서, NAND형 플래쉬 메모리 장치(1000)는 비선택 워드라인에 결합된 셀 트랜지스터가 프로그램되는 것을 방지할 수 있다.
도 15는 본 발명의 제 1 실시예에 따른 NAND형 플래쉬 메모리 장치의 프로그램 방법을 나타내는 흐름도이다.
NAND형 플래쉬 메모리 장치는 스트링 선택 트랜지스터, 공통 소스 라인에 연결된 제 1 출력 단자를 가지는 접지 선택 트랜지스터, 스트링 선택 트랜지스터와 접지 선택 트랜지스터의 제 2 출력 단자 사이에 직렬 연결된 복수의 셀 트랜지스터들을 포함하는 셀 스트링을 복수 개 포함하고, 셀 스트링들은 대응하는 비트 라인들에 결합되고, 비트 라인들에 수직 방향으로 배열되고 서로 병렬 연결된 복수의 워드 라인들을 포함하는 메모리 셀 어레이를 구비한다.
도 15를 참조하면, NAND형 플래쉬 메모리 장치의 프로그램 방법은 다음의 단계를 포함한다.
1) 비트 라인들에 프로그램될 데이터들에 대응하는 전압신호들을 인가한다(S1).
2) 포켓 웰(POCKET WELL) 영역에 음의 바이어스 전압을 인가한다(S2).
3) 셀 스트링들 각각에 포함된 접지 선택 트랜지스터를 비활성화시킨다(S3). 상기 비활성시키는 방법은 플로팅일 수 있다.
4) 프로그램 동작모드에서, 선택된 스트링 선택 트랜지스터의 문턱 전압의 전압 레벨보다 높고, 비선택 스트링 선택 트랜지스터의 문턱 전압의 전압 레벨보다 낮은 전압 레벨을 갖는 제 1 전압 신호를 스트링 선택 라인에 인가한다(S4).
5) 패스 전압신호를 비선택 워드라인에 인가한다(S5).
6) 프로그램 전압신호를 선택 워드라인에 인가한다(S6).
도 16은 본 발명의 제 2 실시예에 따른 NAND형 플래쉬 메모리 장치의 프로그램 방법을 나타내는 흐름도이다.
도 16을 참조하면, NAND형 플래쉬 메모리 장치의 프로그램 방법은 다음의 단계를 포함한다.
1) 비트 라인들에 프로그램될 데이터들에 대응하는 전압신호들을 인가한다(S1).
2) 포켓 웰(POCKET WELL) 영역에 음의 바이어스 전압을 인가한다(S2).
3) 셀 스트링들 각각에 포함된 접지 선택 트랜지스터를 비활성화시킨다(S3). 상기 비활성시키는 방법은 플로팅일 수 있다.
4) 프로그램 동작모드에서, 선택된 스트링 선택 트랜지스터의 문턱 전압의 전압 레벨보다 높고, 비선택 스트링 선택 트랜지스터의 문턱 전압의 전압 레벨보다 낮은 전압 레벨을 갖는 제 1 전압 신호를 스트링 선택 라인에 인가한다(S4).
5) 패스 전압신호를 선택 워드라인에 바로 이웃하지 않은 비선택 워드라인에 인가한다(S7).
6) 패스 전압신호보다 낮은 강하 패스 전압신호를 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가한다(S8).
7) 패스 전압신호를 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가한다(S9).
8) 선택 워드라인에 바로 이웃한 비선택 워드라인에 패스 전압신호가 제공될 때, 프로그램 전압신호를 선택 워드라인에 인가한다(S10).
도 17은 본 발명의 제 3 실시예에 따른 NAND형 플래쉬 메모리 장치의 프로그램 방법을 나타내는 흐름도이다.
도 17을 참조하면, NAND형 플래쉬 메모리 장치의 프로그램 방법은 다음의 단계를 포함한다.
1) 비트 라인들에 프로그램될 데이터들에 대응하는 전압신호들을 인가한다(S1).
2) 포켓 웰(POCKET WELL) 영역에 음의 바이어스 전압을 인가한다(S2).
3) 셀 스트링들 각각에 포함된 접지 선택 트랜지스터를 비활성화시킨다(S3). 상기 비활성 시키는 방법은 플로팅일 수 있다.
4) 프로그램 동작모드에서, 선택된 스트링 선택 트랜지스터의 문턱 전압의 전압 레벨보다 높고, 비선택 스트링 선택 트랜지스터의 문턱 전압의 전압 레벨보다 낮은 전압 레벨을 갖는 제 1 전압 신호를 스트링 선택 라인에 인가한다(S4).
5) 패스 전압신호를 선택 워드라인에 바로 이웃하지 않은 비선택 워드라인에 인가한다(S7).
6) 패스 전압신호보다 낮은 강하 패스 전압신호를 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가한다(S8).
7) 선택 워드라인에 바로 이웃한 비선택 워드라인에 강하 패스 전압신호가 제공될 때, 패스 전압신호를 선택 워드라인에 인가한다(S11).
8) 패스 전압신호를 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가한다(S9).
9) 선택 워드라인에 바로 이웃한 비선택 워드라인에 패스 전압신호가 제공될 때, 프로그램 전압신호를 선택 워드라인에 인가한다(S10).
상기에서는 주로 음의 바이어스를 갖는 NAND형 플래쉬 메모리 장치에 대해 기술하였지만, 본 발명은 음의 바이어스를 갖는 PRAM(Phase Change Random Access Memory) 등 비휘발성 반도체 메모리 장치에 적용이 가능하다.
본 발명은 비휘발성 메모리 장치 및 비휘발성 메모리 장치를 포함하는 메모리 시스템에 적용이 가능하며, 특히 NAND형 플래쉬 메모리 장치 및 이를 포함하는 메모리 시스템에 적용에 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 1000: NAND형 플래쉬 메모리 장치
110: 로우 제어회로
120: 페이지 버퍼 회로
130: 공통 소스 라인 제어회로
140: 웰 바이어스 회로
150: 칼럼 게이트 회로
160, 160a, 160b: 메모리 셀 어레이

Claims (10)

  1. 벌크(Pocket Well)에 형성된 NAND 형태의 어레이를 갖는 불휘발성 반도체 메모리 장치의 프로그램 방법에 있어서,
    상기 벌크(Pocket Well)에 음의 바이어스 전압을 인가하는 단계;
    선택된 비트라인에 제1 인가 전압을 인가하고, 비선택된 비트라인에 상기 제1 인가 전압보다 높은 제2 인가 전압을 인가하는 단계;
    상기 선택된 비트라인에 연결된 선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 높고, 상기 비선택된 비트라인에 연결된 비선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 낮은 범위에 있는 제1 전압신호를 상기 선택된 비트라인에 연결된 스트링 선택 트랜지스터 및 상기 비선택된 비트라인에 연결된 스트링 선택 트랜지스터에 인가하는 단계; 및
    선택된 워드라인에 프로그램 전압신호를 인가하기 이전에, 상기 선택된 워드라인에 바로 이웃한 비선택 워드라인들에 제1 패스 전압신호를 먼저 인가한 후 상기 제1 패스 전압신호보다 높은 제2 패스 전압신호를 인가하는 단계를 포함하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 제1 인가 전압으로 음의 전압이 인가되고, 상기 제2 인가 전압으로 프로그램 억제전압이 인가되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 프로그램 억제전압은 0보다 큰 전압인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  4. 제 2 항에 있어서,
    상기 선택된 비트라인에는 상기 벌크에 인가된 전압과 동일한 전압 레벨을 갖는 전압이 인가되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  5. 비트라인들을 공유하는 제1 메모리 블록 및 제2 메모리 블록이 형성되어 있는 포켓 웰(pocket well)에 바이어스 전압으로서 음의 전압을 인가하는 단계;
    선택된 비트라인에 제1 인가 전압을 인가하고, 비선택된 비트라인에 상기 제1 인가 전압보다 높은 제2 인가 전압을 인가하는 단계;
    상기 선택된 비트라인에 연결되고 상기 제1 메모리 블록 내에 있는 제1 스트링 선택 트랜지스터의 게이트 및 상기 비선택된 비트라인에 연결되고 상기 제1 메모리 블록 내에 있는 제2 스트링 선택 트랜지스터의 게이트에 제1 전압신호를 인가하는 단계; 및
    선택된 워드라인에 프로그램 전압신호를 인가하기 이전에, 상기 선택된 워드라인에 바로 이웃한 비선택 워드라인들에 제1 패스 전압신호를 먼저 인가한 후 상기 제1 패스 전압신호보다 높은 제2 패스 전압신호를 인가하는 단계를 포함하고,
    상기 제1 전압신호는, 상기 제1 스트링 선택 트랜지스터의 문턱 전압보다 높고, 상기 제2 스트링 선택 트랜지스터의 문턱 전압보다 낮은 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  6. 제 5 항에 있어서,
    상기 제 2 메모리 블록의 비트라인은 상기 제 1 메모리 블록과 메탈 라인을 공유하고, 상기 제 1 메모리 블록과 독립된 콘택(contact)과 스트링 선택 트랜지스터들을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  7. 제 5 항에 있어서,
    상기 포켓 웰의 바이어스 전압과 동일한 전압을 상기 제 2 메모리 블록 내의 스트링 선택 트랜지스터들의 게이트에 인가하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  8. 제 7 항에 있어서,
    상기 제 1 메모리 블록에 포함된 스트링 선택 트랜지스터들은 제 1 스트링 선택 라인에 결합되고, 상기 제 2 메모리 블록에 포함된 스트링 선택 트랜지스터들은 상기 제 1 스트링 선택 라인과 전기적으로 분리된 제 2 스트링 선택 라인에 결합된 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  9. 삭제
  10. 제 5 항에 있어서,
    상기 제1 인가 전압으로 음의 전압이 인가되고, 상기 제2 인가 전압으로 양의 전압이 인가되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
KR1020100006019A 2010-01-22 2010-01-22 불휘발성 반도체 메모리 장치의 프로그램 방법 KR101721005B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100006019A KR101721005B1 (ko) 2010-01-22 2010-01-22 불휘발성 반도체 메모리 장치의 프로그램 방법
US12/961,133 US8320184B2 (en) 2010-01-22 2010-12-06 Method of programming nonvolatile semiconductor memory device
CN201010624510.8A CN102136293B (zh) 2010-01-22 2010-12-31 非易失性半导体存储装置的编程方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100006019A KR101721005B1 (ko) 2010-01-22 2010-01-22 불휘발성 반도체 메모리 장치의 프로그램 방법

Publications (2)

Publication Number Publication Date
KR20110086339A KR20110086339A (ko) 2011-07-28
KR101721005B1 true KR101721005B1 (ko) 2017-03-29

Family

ID=44296049

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100006019A KR101721005B1 (ko) 2010-01-22 2010-01-22 불휘발성 반도체 메모리 장치의 프로그램 방법

Country Status (3)

Country Link
US (1) US8320184B2 (ko)
KR (1) KR101721005B1 (ko)
CN (1) CN102136293B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527293B2 (en) 2020-10-08 2022-12-13 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of programming in the same
US11646082B2 (en) 2021-02-25 2023-05-09 SK Hynix Inc. Semiconductor memory device related to reducing program disturb and method of operating the semiconductor memory device

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8259529B2 (en) 2008-08-21 2012-09-04 Hynix Semiconductor Inc. Semiconductor memory device and driving method thereof
KR101213922B1 (ko) * 2010-12-30 2012-12-18 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 동작 방법
US9251907B2 (en) * 2012-04-03 2016-02-02 Micron Technology, Inc. Memory devices and methods of operating memory devices including applying a potential to a source and a select gate between the source and a string of memory cells while performing a program operation on a memory cell in the string
KR102011466B1 (ko) 2012-08-29 2019-08-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102012903B1 (ko) * 2012-10-30 2019-08-21 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
US10262747B2 (en) 2013-03-12 2019-04-16 Cypress Semiconductor Corporation Method to reduce program disturbs in non-volatile memory cells
US8675405B1 (en) * 2013-03-12 2014-03-18 Cypress Semiconductor Corp. Method to reduce program disturbs in non-volatile memory cells
TWI573148B (zh) * 2013-08-02 2017-03-01 東芝股份有限公司 A controller, a memory system, and a memory device
KR102058664B1 (ko) 2013-08-29 2019-12-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
TWI511140B (zh) * 2014-02-20 2015-12-01 Winbond Electronics Corp 非揮發性記憶體寫入裝置以及方法
CN104934059B (zh) * 2014-03-19 2018-11-09 华邦电子股份有限公司 非易失性存储器写入装置以及方法
KR102243497B1 (ko) * 2014-07-22 2021-04-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
US9378826B2 (en) 2014-07-23 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory device, program method thereof, and storage device including the same
KR102296741B1 (ko) 2015-07-07 2021-09-01 삼성전자 주식회사 메모리 장치 및 메모리 시스템
KR102490567B1 (ko) * 2018-03-27 2023-01-20 에스케이하이닉스 주식회사 디스터번스를 방지하는 반도체 메모리 장치
US10892022B1 (en) * 2019-08-28 2021-01-12 Micron Technology, Inc. Responding to power loss
CN110619910B (zh) * 2019-08-30 2021-08-03 长江存储科技有限责任公司 存储器的控制方法、装置、存储介质
US11081184B2 (en) * 2019-10-30 2021-08-03 Sandisk Technologies Llc Method of concurrent multi-state programming of non-volatile memory with bit line voltage step up

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009266356A (ja) 2008-04-30 2009-11-12 Toshiba Corp Ｎａｎｄ型フラッシュメモリ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1186570A (ja) 1997-09-04 1999-03-30 Sony Corp 不揮発性半導体記憶装置及びその書き込み方法
KR100385230B1 (ko) * 2000-12-28 2003-05-27 삼성전자주식회사 불휘발성 반도체 메모리 장치의 프로그램 방법
KR20020056210A (ko) * 2000-12-29 2002-07-10 박종섭 플래쉬 메모리 소자의 프로그램 방법
JP2005310314A (ja) * 2004-04-23 2005-11-04 Toshiba Corp 不揮発性半導体記憶装置
US20080112231A1 (en) * 2006-11-09 2008-05-15 Danny Pak-Chum Shum Semiconductor devices and methods of manufacture thereof
KR100850516B1 (ko) * 2007-01-25 2008-08-05 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009266356A (ja) 2008-04-30 2009-11-12 Toshiba Corp Ｎａｎｄ型フラッシュメモリ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527293B2 (en) 2020-10-08 2022-12-13 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of programming in the same
US11869599B2 (en) 2020-10-08 2024-01-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of programming in the same
US11646082B2 (en) 2021-02-25 2023-05-09 SK Hynix Inc. Semiconductor memory device related to reducing program disturb and method of operating the semiconductor memory device

Also Published As

Publication number Publication date
US20110182117A1 (en) 2011-07-28
US8320184B2 (en) 2012-11-27
KR20110086339A (ko) 2011-07-28
CN102136293B (zh) 2015-09-16
CN102136293A (zh) 2011-07-27

Similar Documents

Publication Publication Date Title
KR101721005B1 (ko) 불휘발성 반도체 메모리 장치의 프로그램 방법
US6717861B2 (en) Non-volatile semiconductor memory device capable of preventing program disturb due to noise voltage induced at a string select line and program method thereof
US7502263B2 (en) Non-volatile memory devices and methods of programming the same
US7376017B2 (en) Flash memory device and program method thereof
US6285587B1 (en) Memory cell string structure of a flash memory device
US7616487B2 (en) Decoders and decoding methods for nonvolatile semiconductor memory devices
US6611460B2 (en) Nonvolatile semiconductor memory device and programming method thereof
US7289387B2 (en) Wordline decoder of non-volatile memory device using HPMOS
KR102012903B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
JP2005293813A (ja) Ｎａｎｄフラッシュメモリ素子及びその読み取り方法
JP2009146556A (ja) 半導体記憶装置
JP2010211899A (ja) 半導体記憶装置
KR100706247B1 (ko) 플래시 메모리 장치 및 그것의 독출 방법
US9196366B2 (en) Semiconductor memory apparatus and method for erasing the same
KR20020046321A (ko) 불휘발성 반도체 메모리 장치의 프로그램 방법
US8897068B2 (en) Semiconductor memory device
US20060291288A1 (en) Flash memory device and read method
US7672167B2 (en) Non-volatile memory device
JP5410665B2 (ja) Ｎａｎｄメモリーアレイおよびｎａｎｄフラッシュアレイ
KR20090026502A (ko) 플래시 메모리 소자의 동작 방법
US7907454B2 (en) Method of verifying programming operation of flash memory device
TW201349243A (zh) 純邏輯相容非揮發性記憶體
US20110222346A1 (en) Nand-type flash memory
JP2009301675A (ja) 半導体記憶装置
KR20140020138A (ko) 반도체 메모리 장치 및 이의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 4