KR102243497B1 - 불 휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

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Abstract

본 발명에 따른 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 수평 반도체 층과 수직인 방향으로 적층된 복수의 메모리 셀들을 포함하는 불 휘발성 메모리 장치의 프로그램 방법은, 상기 복수의 셀 스트링들에 대응하는 비트 라인들을 셋업하는 단계, 상기 비트 라인들과 교차하는 방향으로 상기 복수의 셀 스트링들과 연결되는 복수의 스트링 선택 라인들을 셋업하는 단계, 그리고 상기 복수의 메모리 셀들과 상기 수평 반도체 층 사이에 제공되는 복수의 접지 선택 트랜지스터들과 연결되는 접지 선택 라인에 접지 전압보다 낮은 음전압을 인가하는 단계를 포함한다.

Description

불 휘발성 메모리 장치 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE AND PROGRAMING METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 구체적으로는 불 휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불 휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불 휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불 휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다. 3차원 어레이 구조를 갖는 반도체 메모리 장치의 수직한 메모리 셀 스트링들은 기판에 연결되어 있다. 또한, 반도체 메모리 셀 스트링들은 기판을 통하여 공통 소스 라인에 연결되어 있다. 프로그램 동작 시 공통 소스 라인 접합점에서 누설 전류가 발생할 수 있다. 따라서, 공통 소스 라인 접합점의 누설 전류로 인해 메모리 셀 스트링들 사이에서 변칙적인 교란(Disturb) 현상이 발생할 수 있다.
본 발명의 목적은 프로그램 동작 시 공통 소스 라인 접합점의 누설 전류로 인하여 프로그램되는 셀로부터 인접한 셀에서 발생하는 변칙 교란(Abnormal Disturb) 현상을 방지하는 불 휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 수평 반도체 층과 수직인 방향으로 적층된 복수의 메모리 셀들을 포함하는 불 휘발성 메모리 장치의 프로그램 방법은, 상기 복수의 셀 스트링들에 대응하는 비트 라인들을 셋업하는 단계; 상기 비트 라인들과 교차하는 방향으로 상기 복수의 셀 스트링들과 연결되는 복수의 스트링 선택 라인들을 셋업하는 단계; 그리고 상기 복수의 메모리 셀들과 상기 수평 반도체 층 사이에 제공되는 복수의 접지 선택 트랜지스터들과 연결된 접지 선택 라인에 접지 전압보다 낮은 음전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 수평 반도체 층에 상기 복수의 스트링 선택 라인들과 평행한 방향으로 형성된 도핑 영역에 연결된 공통 소스 라인에 상기 접지 전압을 인가하는 단계를 더 포함한다.
실시 예로서, 상기 음전압의 절대값은 전원 전압의 절대값과 동일하도록 제어된다.
실시 예로서, 상기 복수의 스트링 선택 라인들을 셋업하는 단계는: 상기 복수의 스트링 선택 라인들 중 선택된 스트링 선택 라인에 상기 전원 전압을 인가하는 단계; 그리고 상기 복수의 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 상기 음전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 수평 반도체 층에 상기 복수의 스트링 선택 라인들과 평행한 방향으로 형성된 도핑 영역에 연결된 공통 소스 라인에 소스 라인 전압을 인가하는 단계를 더 포함한다.
실시 예로서, 상기 소스 라인 전압은 상기 접지 전압보다 크고 전원 전압보다 작도록 제어된다.
실시 예로서, 상기 음전압의 절대값은 상기 전원 전압의 절대값보다 작도록 제어된다.
실시 예로서, 상기 복수의 스트링 선택 라인들을 셋업하는 단계는: 상기 복수의 스트링 선택 라인들 중 선택된 스트링 선택 라인에 상기 전원 전압을 인가하는 단계; 그리고 상기 복수의 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 상기 음전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 복수의 메모리 셀들에 대응하는 복수의 워드 라인들에 패스 전압을 인가하는 단계; 그리고 상기 패스 전압이 인가된 후 복수의 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 복수의 비트 라인들을 셋업하는 단계는: 상기 복수의 비트 라인들 중 선택된 비트 라인들에 상기 접지 전압을 인가하는 단계; 그리고 상기 복수의 비트 라인들 중 비선택된 비트 라인들에 전원 전압을 인가하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명에 따른 불 휘발성 메모리 장치는, 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직인 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이; 워드 라인들을 통해 상기 복수의 셀 스트링들의 복수의 메모리 셀들과 연결되고, 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되고, 그리고 접지 선택 라인을 통해 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들과 연결되는 어드레스 디코더; 그리고 프로그램 동작 시 상기 접지 선택 라인에 접지 전압보다 낮은 음전압을 인가하도록 상기 어드레스 디코더를 제어하는 제어 로직을 포함한다.
실시 예로서, 상기 프로그램 동작 시 상기 제어 로직은, 상기 기판 내에 상기 스트링 선택 라인들과 평행한 방향으로 형성된 도핑 영역과 연결된 공통 소스 라인에 상기 접지 전압을 인가하도록 상기 어드레스 디코더를 제어한다.
실시 예로서, 상기 프로그램 동작 시 상기 제어 로직은, 상기 기판 내에 상기 스트링 선택 라인들과 평행한 방향으로 형성된 도핑 영역과 연결된 공통 소스 라인에 소스 라인 전압을 인가하도록 상기 어드레스 디코더를 제어한다.
실시 예로서, 상기 소스 라인 전압은 상기 접지 전압보다 크고 전원 전압보다 작도록 제어된다.
실시 예로서, 그 절대값이 전원 전압의 절대값과 동일한 제 1 음전압 또는 그 절대값이 상기 전원 전압의 절대값보다 작은 제 2 음전압을 생성하는 전압 발생기를 더 포함한다.
실시 예로서, 상기 프로그램 동작 시 상기 접지 선택 라인에 상기 제 1 음전압이 인가되는 경우, 상기 제어 로직은 상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 상기 제 1 음전압을 인가하도록 제어한다.
실시 예로서, 상기 프로그램 동작 시 상기 접지 선택 라인에 상기 제 2 음전압이 인가되는 경우, 상기 제어 로직은 상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 상기 제 2 음전압을 인가하도록 제어한다.
상기 목적을 달성하기 위한 본 발명에 따른 불 휘발성 메모리 장치는 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 수평 반도체 층과 수직인 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 수평 반도체 층 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이; 접지 선택 라인을 통해 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들과 연결되는 어드레스 디코더; 그리고 프로그램 동작 시 상기 접지 선택 라인들에 접지 전압보다 낮은 음전압을 인가하도록 상기 어드레스 디코더를 제어하는 제어 로직을 포함하되, 상기 어드레스 디코더 및 상기 제어 로직은 상기 수평 반도체 층과 기판 사이에 형성된다.
실시 예로서, 상기 프로그램 동작 시 상기 제어 로직은, 상기 수평 반도체 층에 상기 스트링 선택 라인들과 평행한 방향으로 형성된 도핑 영역과 연결된 공통 소스 라인에 상기 접지 전압 또는 소스 라인 전압을 인가하도록 상기 어드레스 디코더를 제어한다.
실시 예로서, 상기 소스 라인 전압은 상기 접지 전압보다 크고 전원 전압보다 작도록 제어된다.
이상과 같은 본 발명의 실시 예에 따르면, 프로그램 동작 시 접지 선택 라인에 음전압을 인가하여 변칙 교란(Abnormal Disturb) 현상을 방지하는 불 휘발성 메모리 장치 및 그것의 프로그램 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록(BLK)을 예시적으로 보여주는 도면이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi-1)의 실시 예를 보여주는 사시도이다.
도 5는 도 4의 메모리 블록(BLKi-1)의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 6은 도 5의 트랜지스터 구조(TS)를 보여주는 단면도이다.
도 7은 도 2의 메모리 블록들(BLK1~BLKz) 중 다른 하나(BLKi-2)의 실시 예를 보여주는 사시도이다.
도 8은 도 7의 메모리 블록(BLKi-2)의 선(Ⅱ-Ⅱ')에 따른 단면도이다.
도 9는 도 4 및 도 7의 메모리 블록들(BLKi-1, BLKi-2)에 따른 등가회로를 보여주는 회로도이다.
도 10은 변칙 교란(Abnormal Disturb) 현상을 보여주는 도면이다.
도 11은 본 발명에 따른 프로그램 방법의 실시 예를 보여주는 순서도이다.
도 12는 도 11의 프로그램 방법에 따른 실시 예를 보여주는 타이밍도이다.
도 13은 본 발명에 따른 프로그램 방법의 다른 실시 예를 보여주는 순서도이다.
도 14는 도 13의 프로그램 방법에 따른 실시 예를 보여주는 타이밍도이다.
도 15는 본 발명에 따른 프로그램 방법의 또 다른 실시 예를 보여주는 순서도이다.
도 16은 도 15의 프로그램 방법에 따른 실시 예를 보여주는 타이밍도이다.
도 17은 도 15의 프로그램 방법에 따른 다른 실시 예를 보여주는 타이밍도이다.
도 18은 도 1의 어드레스 디코더의 실시 예를 보여주는 회로도이다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 20은 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 메모리 카드를 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(Solid State Drive, SSD)를 보여주는 블록도이다.
도 23은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 불 휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 저장 장치 또는 전자 장치의 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고, 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불 휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 그리고 제어 로직(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 어드레스 디코더(120)에 연결될 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 기판 위에 적층될 수 있다. 예시적으로, 복수의 메모리 셀들은 셀 당 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(120)는 복수의 라인들을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 어드레스 디코더(120)는 스트링 선택 라인(String Selection Line, SSL)들, 워드 라인(Word Line, WL)들, 및 접지 선택 라인(Ground Selection Line, GSL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 접지 선택 라인(GSL)은 하나 또는 복수일 수 있다. 어드레스 디코더(120)는 전압 발생기(130)에 연결될 수 있다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(120)는 어드레스(ADDR) 중 행 어드레스를 디코딩할 것이다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 대응하는 워드 라인을 선택할 것이다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 전압 발생기(130)로부터 제공되는 전압들을 복수의 라인들에 인가함으로써, 어드레스(ADDR)에 대응하는 워드 라인을 선택할 것이다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(140)에 전달할 수 있다. 예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
어드레스 디코더(120)는 전압 발생기(130)로부터 음전압(Vneg)을 공급받을 수 있다. 프로그램 동작 시 어드레스 디코더(120)는 접지 선택 라인(GSL) 또는 스트링 선택 라인(SSL)에 음전압(Vneg)을 인가할 수 있다.
전압 발생기(130)는 제어 로직(150) 및 어드레스 디코더(120)에 연결될 수 있다. 전압 발생기(130)는 제어 로직(150)의 제어에 따라 동작할 것이다. 전압 발생기(130)는 다양한 전압들을 생성하도록 구성될 것이다. 예시적으로, 전압 발생기(130)에 의해 생성된 전압들은 어드레스 디코더(120)를 통해 메모리 셀 어레이(110)에 연결된 복수의 라인들에 전달될 수 있다. 또한, 전압 발생기(130)는 음전압 발생 회로(NV)를 포함할 수 있다. 음전압 발생 회로(NV)는 프로그램 동작 시 접지 선택 라인(GSL)에 제공될 음전압(Vneg)을 생성할 수 있다.
읽기 및 쓰기 회로(140)는 비트 라인(Bit Line, BL)들을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 읽기 및 쓰기 회로(140)는 제어 로직(150)의 제어에 응답하여 동작할 수 있다. 읽기 및 쓰기 회로(140)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스를 수신할 수 있다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로(140)는 비트 라인(BL)들을 선택할 것이다.
예시적으로, 프로그램 동작 시에, 읽기 및 쓰기 회로(140)는 외부로부터 데이터(Data)를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 프로그램할 것이다. 읽기 동작 시에, 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)로부터 데이터(Data)를 읽고, 읽어진 데이터(Data)를 외부로 전달할 것이다.
예시적으로, 읽기 및 쓰기 회로(140)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(140)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같은 구성 요소들을 포함할 수 있다.
제어 로직(150)은 어드레스 디코더(120), 전압 발생기(130), 그리고 읽기 및 쓰기 회로(140)에 연결될 수 있다. 제어 로직(150)은 불 휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(150)은 외부로부터 전달되는 명령(CMD)에 응답하여 동작할 수 있다.
프로그램 동작 시, 제어 로직(150)은 공통 소스 라인(Common Source Line, CSL)에 접지 전압(Vss)을 인가하도록 어드레스 디코더(120)를 제어할 수 있다. 예를 들어, 접지 전압(Vss)은 0V 일 수 있다. 제어 로직(150)은 선택된 스트링 선택 라인(Selected SSL) 또는 접지 선택 라인(GSL)에 음전압(Vneg)을 인가하도록 어드레스 디코더(120)를 제어할 수 있다. 예를 들어, 음전압(Vneg)는 접지 전압(Vss)보다 낮은 레벨을 가질 수 있다. 예시적으로 음전압(Vneg)은 -1V 또는 -2V 일 수 있다. 하지만, 음전압(Vneg)은 이것에 한정되지 않는다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각 메모리 블록은 3차원 구조를 갖는다. 예를 들면, 각 메모리 블록은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 각 메모리 블록은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다. 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다.
각 메모리 블록은 복수의 비트 라인(BL)들, 복수의 스트링 선택 라인(SSL)들, 복수의 접지 선택 라인(GSL)들, 복수의 워드 라인(WL)들, 그리고 공통 소스 라인(CSL)에 연결될 수 있다. 각 낸드 스트링(NS)은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인(WL)들, 그리고 공통 소스 라인(CSL)에 연결될 수 있다.
메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(120)에 의해 선택될 것이다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 디코딩된 행 어드레스에 대응하는 메모리 블록(BLK)을 선택하도록 구성될 수 있다.
도 3은 도 2에 도시된 메모리 블록들 중 어느 하나의 메모리 블록(BLK)을 예시적으로 보여주는 도면이다. 도 3을 참조하면, 기판(SUB) 위에 4개의 서브 블록들이 형성될 수 있다. 각각의 서브 블록들은 기판(SUB) 위에 워드 라인 컷들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL)들, 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성될 수 있다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리될 수 있다.
예를 들면, 접지 선택 라인(GSL)과 워드 라인(WL)들 사이에 적어도 하나의 더미 워드 라인이 판 형태로 적층되거나, 워드 라인(WL)들과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드 라인이 판 형태로 적층될 수 있다.
각각의 워드 라인 컷들은, 도시되지 않았지만 공통 소스 라인(CSL)을 포함할 수 있다. 예를 들면, 각각의 워드 라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결될 수 있다. 비트 라인에 연결된 필라(Pillar)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인(WL)들, 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성될 수 있다.
도 3에서는 워드 라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드 라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.
본 발명의 실시 예에 따른 블록(BLK)은 두 개의 워드 라인들이 하나로 병합된 구조, 다른 말로 워드 라인 병합 구조(Merged Wordline Structure)로 구현될 수 있다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi-1)의 실시 예를 보여주는 사시도이다. 도 5는 도 4의 메모리 블록(BLKi-1)의 Ⅰ-Ⅰ' 선에 따른 단면도이다. 도 4 및 도 5를 참조하면, 메모리 블록(BLKi-1)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함할 수 있다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입(예를 들면, 제 1 도전형(Conductive Type))을 갖는 웰(Well) 일 것이다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 p 웰 일 수 있다. 예를 들면, 기판(111)은 n 웰 내에 제공되는 포켓 p 웰 일 수 있다. 이하에서, 기판(111)은 p 타입 웰(또는 p 타입 포켓 웰) 인 것으로 가정한다. 그러나, 기판(111)의 도전형은 p 타입인 것으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입(예를 들면, 제 2 도전형(Conductive Type))을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n 타입을 가질 수 있다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)의 도전형은 n 타입으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공될 수 있다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 수 있다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air Gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제 2 방향을 따라 마지막 절연 물질(112)의 제 2 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 수 있다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 제 1 도전 물질(211)이 제공될 수 있다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 제 1 도전 물질(211)이 제공될 수 있다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 제 1 도전 물질들(221~281)이 제공될 수 있다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 수 있다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 또한, 제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들을 포함할 수 있다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들을 포함할 수 있다. 이하에서, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 한정되지 않는다.
예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다. 예시적으로, 각 드레인(320)은 대응하는 필라(113)의 표면층(114)의 일부까지 연장될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향을 따라 특정 거리만큼 이격되어 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(Contact Plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
도 4 및 도 5에서, 각 필라(113)는 절연막(116) 및 복수의 제 1 도전 물질들(211~291, 212~292, 213~293)과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 도전 물질들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성할 수 있다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함할 수 있다. 트랜지스터 구조(TS)는 도 6을 참조하여 더 상세하게 설명된다.
도 6은 도 5의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 4 내지 도 6을 참조하면, 절연막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
필라(113)의 p 타입 실리콘을 포함하는 표면층(114)은 바디(Body)로 동작할 것이다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 수 있다.
제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 수 있다. 예를 들면, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
제 1 도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 제 1 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
제 1 도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질(233), 블로킹 절연막으로 동작하는 제 3 서브 절연막(119), 전하 저장막으로 동작하는 제 2 서브 절연막(118), 터널링 절연막으로 동작하는 제 1 서브 절연막(117), 그리고 바디로 동작하는 p 타입 실리콘을 포함하는 표면층(114)은 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (Oxide-Nitride-Oxide)를 구성할 수 있다. 이하에서, 필라(113)의 p 타입 실리콘을 포함하는 표면층(114)은 제 2 방향의 바디로 동작하는 것으로 정의된다.
메모리 블록(BLKi-1)에서, 하나의 필라(113)는 하나의 낸드 스트링(NS)에 대응한다. 메모리 블록(BLKi-1)은 복수의 필라들(113)을 포함할 수 있다. 즉, 메모리 블록(BLKi-1)은 복수의 낸드 스트링들(NS)을 포함할 수 있다. 더 상세하게는, 메모리 블록(BLKi-1)은 제 2 방향(또는 기판과 수직한 “‡향)으로 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다.
각 낸드 스트링(NS)은 제 2 방향을 따라 적층되는 복수의 트랜지스터 구조들(TS)을 포함할 수 있다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작할 수 있다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작할 수 있다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 제 1 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인(WL)들, 그리고 적어도 두 개의 선택 라인들(SL, 예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성할 수 있다.
제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 비트 라인(BL)들로 동작할 수 있다. 즉, 하나의 메모리 블록(BLKi-1)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결될 수 있다.
제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공될 수 있다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인(CSL)으로 동작할 수 있다.
도 4 내지 도 6에 도시된 바와 같이, 필라(113)의 제 1 및 제 3 방향에 따른 단면적은 기판(111)과 가까울수록 감소할 수 있다. 예를 들면, 공정 상의 특성 또는 오차에 의해, 필라(113)의 제 1 및 제 3 방향에 따른 단면적이 가변될 수 있다.
도 7은 도 2의 메모리 블록들(BLK1~BLKz) 중 다른 하나(BLKi-2)의 실시 예를 보여주는 사시도이다. 도 8은 도 7의 메모리 블록(BLKi-2)의 선(Ⅱ-Ⅱ')에 따른 단면도이다. 도 7 및 도 8을 참조하면, 메모리 블록(BLKi-2)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함할 수 있다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 웰(예를 들면, 포켓 p 웰)일 것이다. 이하에서, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나, 기판(111)은 p 타입 실리콘으로 한정되지 않는다.
기판(111) 상에 주변 로직 구조체 및 셀 어레이 구조체가 차례로 적층될 수 있다. 다시 말해, 주변 로직 구조체는 수직적 관점에서 기판(111)과 셀 어레이 구조체 사이에 배치될 수 있다. 즉, 주변 회로 영역과 셀 어레이 영역이 평면적 관점에서 오버랩될 수 있다.
주변 로직 구조체는 어드레스 디코더(120, 도 1 참조), 제어 로직(130), 그리고 읽기 및 쓰기 회로(140)를 포함할 수 있다. 이러한 주변 회로들은 반도체 기판(111)의 전면 상에 형성될 수 있다. 또한, 반도체 기판(111)은 n형 또는 p형 불순물이 도핑된 웰 영역(411)을 포함할 수 있다. 웰 영역(411)에는 소자 분리막(412)에 의해 활성 영역들이 정의될 수 있다.
주변 로직 구조체는 주변 워드 라인(415), 주변 워드 라인(415) 양측의 소오스 및 드레인 불순물 영역들(414), 및 주변 회로들을 덮는 하부 매립 절연막(413)을 포함할 수 있다. 보다 상세하게, n웰 영역 상에 PMOS 트랜지스터들이 형성될 수 있으며, p웰 영역 상에 NMOS 트랜지스터들이 형성될 수 있다. 구체적으로, n웰 영역 및 p웰 영역 상에 주변 워드 라인(415)이 배치되며, 주변 워드 라인(415) 양측에 소오스 및 드레인 불순물 영역들(414)이 배치될 수 있다. 이러한 NMOS 및 PMOS 트랜지스터들에는 주변회로 플러그들(미도시) 및 주변회로 배선들(417)이 접속될 수 있다.
셀 어레이 구조체는 주변 회로들을 덮는 하부 매립 절연막(413) 상에 형성된 수평 반도체 층을 포함하며, 수평 반도체 층 상에 수직적으로 적층된 도전 물질들(211~291, 212~292, 213~293)을 포함하는 적층 구조체들과, 적층 구조체들 각각을 관통하는 복수의 필라들(113)을 포함할 수 있다.
수평 반도체 층은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 제 1 도전형의 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic Semiconductor)일 수도 있다. 또한, 수평 반도체 층은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
수평 반도체 층 내에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공될 수 있다. 예를 들면, 복수의 도핑 영역들(311~314)은 복수의 웰 영역들(321~323)과 상이한 제 2 타입을 가질 수 있다. 예시적으로 복수의 도핑 영역들(311~314)은 n-타입을 가질 수 있다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입인 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입인 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 웰 영역(321) 상에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공될 수 있다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 웰 영역(321)과 접촉할 수 있다. 수평 반도체 층 상에 적층되는 셀 어레이 구조체는 도 4 내지 도 6에 도시된 것과 동일한 구조를 가지므로 설명을 생략한다. 웰 영역(321)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 제 1 도전형의 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic Semiconductor)일 수 있다. 따라서, 웰 영역(321)은 기판(111)보다 저항이 클 수 있다.
도 9는 도 4 및 도 7의 메모리 블록들(BLKi-1, BLKi-2)에 따른 등가회로를 보여주는 회로도이다. 도 9를 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공될 수 있다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12~NS32)이 제공될 수 있다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13~NS33)이 제공될 수 있다.
각 낸드 스트링(NS)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결될 수 있다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결될 수 있다.
하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성할 수 있다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성할 수 있다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성할 수 있다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성할 수 있다.
각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가할 수 있다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
동일한 행의 낸드 스트링들(NS)은 스트링 선택 라인(SSL)을 공유할 수 있다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결될 수 있다. 낸드 스트링들(NS11~NS13, NS21~NS22, NS31~NS33)은 접지 선택 라인(GSL)을 공유할 수 있다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인을 공유할 수 있다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 워드 라인들(WL)은 공통으로 연결될 수 있다. 공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결될 수 있다.
도 10은 변칙 교란(Abnormal Disturb) 현상을 보여주는 도면이다. 도 10을 참조하면, 프로그램 동작 시 변칙 교란(Abnormal Disturb) 현상은 발생할 수 있다. 이하에서, 제 1 메모리 셀(MC1)이 프로그램되는 경우를 예시적으로 설명한다.
제 1 및 제 2 낸드 스트링(NS1, NS2)은 포켓 p 웰(PPWell)에 연결될 수 있다. 제 1 및 제 2 낸드 스트링(NS1, NS2)은 워드 라인들(WL1~WL7) 및 접지 선택 라인(GSL)을 공유할 수 있다. 하지만, 제 1 및 제 2 낸드 스트링(NS1, NS2)은 서로 다른 스트링 선택 라인(SSL)에 연결될 수 있다. 예를 들면, 제 1 낸드 스트링(NS1)은 제 1 스트링 선택 라인(SSL1)에 연결될 수 있다. 제 2 낸드 스트링(NS2)은 제 2 스트링 선택 라인(SSL2)에 연결될 수 있다. 공통 소스 라인(CSL)은 포켓 p 웰(PPWell) 상에 n 타입으로 도핑되어 형성될 수 있다. 포켓 p 웰(PPWell)은 도 4에서 설명된 기판 또는 도 7에서 설명된 반도체 층일 수 있다.
프로그램 동작 시, 프로그램될 메모리 셀(MC1)과 연결된 비트 라인(BL)에 접지 전압(Vss)이 인가될 수 있다. 선택된 스트링 선택 라인(Selected SSL)에는 전원 전압(Vdd)이 인가될 수 있다. 비선택된 스트링 선택 라인(Unselected SSL)에는 접지 전압(Vss)이 인가될 수 있다. 또한, 접지 선택 라인(GSL)에는 접지 전압(Vss)이 인가될 수 있다. 이때 선택된 워드 라인(WL2)에 프로그램 전압(Vpgm)이 인가되면, 제 1 메모리 셀(MC1)는 프로그램될 수 있다. 비선택 워드 라인들(WL1, WL3~WL7)에는 패스 전압(Vpass)이 인가될 수 있다.
이러한 프로그램 동작이 수행되는 동안, 공통 소스 라인(CSL)에는 전원 전압(Vdd)이 인가될 수 있다. 하지만, 이때 공통 소스 라인(CSL)의 접속점(Junction)에서 포켓 p 웰(PPWell)로 누설 전류가 발생할 수 있다. 위와 같은 현상을 공통 소스 라인 접속점 누설(CSL Junction Leakage)로 정의한다. 포켓 p 웰(PPWell)은 금속 물질에 비하여 상대적으로 큰 저항을 가진다. 따라서, 공통 소스 라인 접속점 누설(CSL Junction Leakage)로 인하여 포켓 p 웰(PPWell)의 전압은 상승할 수 있다. 예를 들면, 포켓 p 웰(PPWell)의 전압은 0.5V 상승할 수 있다. 포켓 p 웰(PPWell)의 전압이 상승하면, 제 1 및 제 2 접지 선택 트랜지스터(GST1, GST2)에서 역 몸체 효과(Reverse Body Effect)가 발생할 수 있다. 따라서, 제 1 및 제 2 접지 선택 트랜지스터(GST1, GST2)는 문턱 전압이 하강하여 턴 온(Turn on)될 수 있다. 제 1 및 제 2 접지 선택 트랜지스터(GST1, GST2)가 턴 온(Turn on)되면, 제 2 메모리 셀(MC2)에 소프트 프로그램(Soft Program)이 발생하는 변칙 교란(Abnormal Disturb) 현상이 발생할 수 있다.
이상에서 설명된 변칙 교란(Abnormal Disturb) 현상을 방지하는 프로그램 방법들이 도 11 내지 도 17에서 설명된다.
도 11은 본 발명에 따른 프로그램 방법의 실시 예를 보여주는 순서도이다. 도 11을 참조하면, 불 휘발성 메모리 장치(100)는 제 1 음전압(Vneg1)을 생성할 수 있다. 프로그램 동작 시 불 휘발성 메모리 장치(100)는 제 1 음전압(Vneg1)을 접지 선택 라인(GSL)에 제공할 수 있다.
S110 단계에서, 프로그램 요청을 수신하면, 불 휘발성 메모리 장치(100)는 비트 라인(BL)들을 셋업(Setup)할 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)는 선택된 비트 라인(Selected BL)들에 접지 전압(Vss)을 인가할 수 있다. 즉, 프로그램되는 메모리 셀이 연결된 비트 라인(BL)에는 접지 전압(Vss)이 인가될 수 있다. 불 휘발성 메모리 장치(100)는 비선택된 비트 라인(Unselected BL)들에 전원 전압(Vdd)을 인가할 수 있다. 즉, 프로그램 금지되는 메모리 셀이 연결된 비트 라인(BL)에는 전원 전압(Vdd)이 인가될 수 있다.
S120 단계에서, 불 휘발성 메모리 장치(100)는 스트링 선택 라인(SSL)들을 셋업(Setup)할 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)는 선택된 스트링 선택 라인(Selected SSL)에 전원 전압(Vdd)을 인가할 수 있다. 불 휘발성 메모리 장치(100)는 비선택된 스트링 선택 라인(Unselected SSL)에 접지 전압(Vss)을 인가할 수 있다.
S130 단계에서, 불 휘발성 메모리 장치(100)는 공통 소스 라인(CSL)에 접지 전압(Vss)을 인가할 수 있다. 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되면, 공통 소스 라인 접속점 누설(CSL Junction Leakage)은 감소될 수 있다. 공통 소스 라인 접속점 누설(CSL Junction Leakage)이 감소되면, 변칙 교란(Abnormal Disturb) 현상은 방지될 수 있다.
S140 단계에서, 불 휘발성 메모리 장치(100)는 접지 선택 라인(GSL)에 제 1 음전압(Vneg1)을 인가할 수 있다. 예를 들면, 제 1 음전압(Vneg1)은 전원 전압(Vdd)과 크기는 같고, 부호는 반대일 수 있다. 예시적으로 제 1 음전압(Vneg1)은 -2V 일 수 있다. S130 단계에서 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되면, 프로그램 금지(Program Inhibit) 특성이 약화될 수 있다. 따라서, 불 휘발성 메모리 장치(100)는 접지 선택 라인(GSL)에 제 1 음전압(Vneg1)을 인가하여 프로그램 금지(Program Inhibit) 특성을 강화할 수 있다.
S150 단계에서, 불 휘발성 메모리 장치(100)는 워드 라인(WL)들을 셋업(Setup)할 수 있다. 예를 들면, 먼저 불 휘발성 메모리 장치(100)는 모든 워드 라인(WL)들에 패스 전압(Vpass)을 인가할 수 있다. 그 후 불 휘발성 메모리 장치(100)는 선택된 워드 라인(Selected WL)에 프로그램 전압(Vpgm)을 인가할 수 있다. 프로그램 전압(Vpgm)이 인가되면, 선택된 메모리 셀(Selected MC)은 프로그램될 것이다.
S130 및 S140 단계를 통하여 불 휘발성 메모리 장치(100)는 변칙 교란(Abnormal Disturb) 현상을 방지할 수 있다.
도 12는 도 11의 프로그램 방법에 따른 실시 예를 보여주는 타이밍도이다. 도 12를 참조하면, 불 휘발성 메모리 장치(100)는 제 1 음전압(Vneg1)을 생성할 수 있다. 프로그램 동작 시 불 휘발성 메모리 장치(100)는 제 1 음전압(Vneg1)을 접지 선택 라인(GSL)에 제공할 수 있다. 예를 들면, 제 1 음전압(Vneg1)은 전원 전압(Vdd)과 크기는 같고, 부호는 반대일 수 있다. 예시적으로 제 1 음전압(Vneg1)은 -2V 일 수 있다.
제 1 시점(t1)에, 불 휘발성 메모리 장치(100)는 비트 라인(BL)들을 셋업(Setup)할 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)는 선택된 비트 라인(Selected BL)들에 접지 전압(Vss)을 인가할 수 있다. 즉, 프로그램되는 메모리 셀이 연결된 비트 라인(BL)에는 접지 전압(Vss)이 인가될 수 있다. 불 휘발성 메모리 장치(100)는 비선택된 비트 라인(Unselected BL)들에 전원 전압(Vdd)을 인가할 수 있다. 즉, 프로그램 금지되는 메모리 셀이 연결된 비트 라인(BL)에는 전원 전압(Vdd)이 인가될 수 있다.
또한, 불 휘발성 메모리 장치(100)는 스트링 선택 라인(SSL)들을 셋업(Setup)할 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)는 선택된 스트링 선택 라인(Selected SSL)에 전원 전압(Vdd)을 인가할 수 있다. 불 휘발성 메모리 장치(100)는 비선택된 스트링 선택 라인(Unselected SSL)에 접지 전압(Vss)을 인가할 수 있다.
또한, 불 휘발성 메모리 장치(100)는 공통 소스 라인(CSL)에 접지 전압(Vss)을 인가할 수 있다. 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되면, 공통 소스 라인 접속점 누설(CSL Junction Leakage)은 감소될 수 있다. 공통 소스 라인 접속점 누설(CSL Junction Leakage)이 감소되면, 변칙 교란(Abnormal Disturb) 현상은 방지될 수 있다. 하지만, 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되면, 프로그램 금지(Program Inhibit) 특성이 약화될 수 있다. 이에 따라 불 휘발성 메모리 장치(100)는 접지 선택 라인(GSL)에 제 1 음전압(Vneg1)을 인가할 수 있다. 결국 불 휘발성 메모리 장치(100)는 접지 선택 라인(GSL)에 제 1 음전압(Vneg1)을 인가하여 프로그램 금지(Program Inhibit) 특성을 강화할 수 있다.
제 2 시점(t2)에, 불 휘발성 메모리 장치(100)는 워드 라인(WL)들을 셋업(Setup)할 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)는 모든 워드 라인(WL)들에 패스 전압(Vpass)을 인가할 수 있다. 모든 워드 라인(WL)들에 패스 전압(Vpass)이 인가되면, 각 낸드 스트링의 채널은 부스팅(Boosting)될 수 있다. 예시적으로 패스 전압(Vpass)은 9V 일 수 있다.
제 3 시점(t3)에, 불 휘발성 메모리 장치(100)는 선택된 워드 라인(Selected WL)에 프로그램 전압(Vpgm)을 인가할 수 있다. 예를 들면, 프로그램 전압(Vpgm)은 20V 의 고전압(High Voltage)일 수 있다. 프로그램 전압(Vpgm)이 인가되면, 선택된 메모리 셀(Selected MC)은 프로그램될 것이다.
제 4 시점(t4)에, 불 휘발성 메모리 장치(100)는 리커버리(Recovery) 동작을 수행할 수 있다. 제 4 시점(t4) 이후에 워드 라인(WL)들, 비트 라인(BL)들, 및 접지 선택 라인(GSL)은 제 1 시점(t1) 이전 상태로 돌아갈 수 있다.
본 발명의 실시 예에 따른 불 휘발성 메모리 장치(100)는 프로그램 동작 시 공통 소스 라인(CSL)에 접지 전압(Vss)을 인가할 수 있다. 따라서, 공통 소스 라인 접속점 누설(CSL Junction Leakage) 및 변칙 교란(Abnormal Disturb) 현상은 방지될 수 있다. 하지만, 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되면, 프로그램 금지(Program Inhibit) 특성이 약화될 수 있다. 따라서, 불 휘발성 메모리 장치(100)는 프로그램 동작 시 접지 선택 라인(GSL)에 제 1 음전압(Vneg1)을 인가하여 프로그램 금지(Program Inhibit) 특성을 강화할 수 있다.
도 13은 본 발명에 따른 프로그램 방법의 다른 실시 예를 보여주는 순서도이다. 도 13을 참조하면, 불 휘발성 메모리 장치(100)는 도 11 및 도 12에서 설명한 제 1 음전압(Vneg1)보다 높은 제 2 음전압(Vneg2)을 생성할 수 있다. 예를 들면, 제 2 음전압(Vneg2)은 -1V 일 수 있다. 프로그램 동작 시 불 휘발성 메모리 장치(100)는 제 2 음전압(Vneg2)을 접지 선택 라인(GSL)에 제공할 수 있다.
S210 단계에서, 프로그램 요청을 수신하면, 불 휘발성 메모리 장치(100)는 비트 라인(BL)들을 셋업(Setup)할 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)는 선택된 비트 라인(Selected BL)들에 접지 전압(Vss)을 인가할 수 있다. 불 휘발성 메모리 장치(100)는 비선택된 비트 라인(Unselected BL)들에 전원 전압(Vdd)을 인가할 수 있다.
S220 단계에서, 불 휘발성 메모리 장치(100)는 스트링 선택 라인(SSL)들을 셋업(Setup)할 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)는 선택된 스트링 선택 라인(Selected SSL)에 전원 전압(Vdd)을 인가할 수 있다. 불 휘발성 메모리 장치(100)는 비선택된 스트링 선택 라인(Unselected SSL)에 접지 전압(Vss)을 인가할 수 있다.
S230 단계에서, 불 휘발성 메모리 장치(100)는 공통 소스 라인(CSL)에 소스 라인 전압(Vcsl)을 인가할 수 있다. 예를 들면, 소스 라인 전압(Vcsl)은 접지 전압(Vss)보다 높고 전원 전압(Vdd)보다 낮을 수 있다. 예시적으로 소스 라인 전압(Vcsl)은 0.5V 일 수 있다. 공통 소스 라인(CSL)에 접지 전압(Vss)이 인가되면, 공통 소스 라인 접속점 누설(CSL Junction Leakage)은 감소될 수 있다. 공통 소스 라인 접속점 누설(CSL Junction Leakage)이 감소되면, 변칙 교란(Abnormal Disturb) 현상은 방지될 수 있다.
S240 단계에서, 불 휘발성 메모리 장치(100)는 접지 선택 라인(GSL)에 제 2 음전압(Vneg2)을 인가할 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)는 접지 선택 라인(GSL)에 -1V 를 인가할 수 있다. S230 단계에서, 공통 소스 라인(CSL)에 접지 전압(Vss)보다 높은 소스 라인 전압(Vcsl)을 인가하였기 때문에, 불 휘발성 메모리 장치(100)는 제 1 음전압(Vneg1)보다 높은 제 2 음전압(Vneg2)을 접지 선택 라인(GSL)에 인가하여 프로그램 금지(Program Inhibit) 특성을 강화할 수 있다.
S250 단계에서, 불 휘발성 메모리 장치(100)는 워드 라인(WL)들을 셋업(Setup)할 수 있다. 예를 들면, 먼저 불 휘발성 메모리 장치(100)는 모든 워드 라인(WL)들에 패스 전압(Vpass)을 인가할 수 있다. 그 후 불 휘발성 메모리 장치(100)는 선택된 워드 라인(Selected WL)에 프로그램 전압(Vpgm)을 인가할 수 있다. 프로그램 전압(Vpgm)이 인가되면, 선택된 메모리 셀(Selected MC)은 프로그램될 것이다.
S230 및 S240 단계를 통하여 불 휘발성 메모리 장치(100)는 변칙 교란(Abnormal Disturb) 현상을 방지할 수 있다.
도 14는 도 13의 프로그램 방법에 따른 실시 예를 보여주는 타이밍도이다. 도 14를 참조하면, 불 휘발성 메모리 장치(100)는 도 11 및 도 12에서 설명한 제 1 음전압(Vneg1)보다 높은 제 2 음전압(Vneg2)을 생성할 수 있다. 예를 들면, 제 2 음전압(Vneg2)은 -1V 일 수 있다. 프로그램 동작 시 불 휘발성 메모리 장치(100)는 제 2 음전압(Vneg2)을 접지 선택 라인(GSL)에 제공할 수 있다.
제 1 시점(t1)에, 불 휘발성 메모리 장치(100)는 공통 소스 라인(CSL)에 소스 라인 전압(Vcsl)을 인가할 수 있다. 예를 들면, 소스 라인 전압(Vcsl)은 접지 전압(Vss)보다 높고 전원 전압(Vdd)보다 낮을 수 있다. 예시적으로 소스 라인 전압(Vcsl)은 0.5V 일 수 있다. 공통 소스 라인(CSL)에 소스 라인 전압(Vcsl)이 인가되면, 공통 소스 라인 접속점 누설(CSL Junction Leakage)은 감소될 수 있다. 공통 소스 라인 접속점 누설(CSL Junction Leakage)이 감소되면, 변칙 교란(Abnormal Disturb) 현상은 방지될 수 있다. 하지만, 공통 소스 라인(CSL)에 전원 전압(Vdd)보다 낮은 소스 라인 전압(Vcsl)이 인가되면, 프로그램 금지(Program Inhibit) 특성은 약화될 수 있다. 이에 따라, 불 휘발성 메모리 장치(100)는 접지 선택 라인(GSL)에 제 2 음전압(Vneg2)을 인가하여 프로그램 금지(Program Inhibit) 특성을 강화할 수 있다. 또한, 공통 소스 라인(CSL)에 접지 전압(Vss)보다 높은 소스 라인 전압(Vcsl)을 인가하였기 때문에, 불 휘발성 메모리 장치(100)는 제 1 음전압(Vneg1)보다 높은 제 2 음전압(Vneg2)을 접지 선택 라인(GSL)에 인가하여 프로그램 금지(Program Inhibit) 특성을 강화할 수 있다.
도 14에 도시된 나머지 부분은 도 12에 설명된 것과 동일 또는 유사하므로, 설명은 생략한다.
도 15는 본 발명에 따른 프로그램 방법의 또 다른 실시 예를 보여주는 순서도이다. 도 15를 참조하면, 불 휘발성 메모리 장치(100)는 도 11 및 도 13에서 설명한 제 1 또는 제 2 음전압(Vneg1, Vneg2)을 생성할 수 있다. 예를 들면, 음전압 발생 회로(NV)의 구성에 따라 불 휘발성 메모리 장치(100)는 제 1 또는 제 2 음전압(Vneg1, Vneg2)을 생성할 수 있다. 제 1 음전압(Vneg1)은 제 2 음전압(Vneg2)보다 낮은 레벨을 가질 수 있다. 예시적으로 제 1 음전압(Vneg1)은 -2V 일 수 있다. 제 2 음전압(Vneg2)은 -1V 일 수 있다. 또한, 프로그램 동작 시 불 휘발성 메모리 장치(100)는 제 1 또는 제 2 음전압(Vneg1, Vneg2)을 비선택된 스트링 선택 라인(Unselected SSL)에 제공할 수 있다.
S310 단계에서, 프로그램 요청을 수신하면, 불 휘발성 메모리 장치(100)는 비트 라인(BL)들을 셋업(Setup)할 수 있다.
S320 단계에서, 불 휘발성 메모리 장치(100)는 선택된 스트링 선택 라인(Selected SSL)에 전원 전압(Vdd)을 인가할 수 있다.
S330 단계에서, 불 휘발성 메모리 장치(100)는 비선택된 스트링 선택 라인(Unselected SSL)에 제 1 또는 제 2 음전압(Vneg1, Vneg2)을 인가할 수 있다. 비선택된 스트링 선택 라인(Unselected SSL)에 제 1 또는 제 2 음전압(Vneg1, Vneg2)을 인가하면, 불 휘발성 메모리 장치(100)는 비선택된 비트 라인(Unselected BL)에서 프로그램 금지(Program Inhibit) 특성을 도 11 및 도 13의 프로그램 방법보다 더 강화할 수 있다.
예를 들면, 음전압 발생 회로(NV)의 구성에 따라 제 1 음전압(Vneg1)을 생성한 경우, 불 휘발성 메모리 장치(100)는 비선택된 스트링 선택 라인(Unselected SSL)에 제 1 음전압(Vneg1)을 인가할 수 있다.
예를 들면, 음전압 발생 회로(NV)의 구성에 따라 제 2 음전압(Vneg2)을 생성한 경우, 불 휘발성 메모리 장치(100)는 비선택된 스트링 선택 라인(Unselected SSL)에 제 2 음전압(Vneg2)을 인가할 수 있다.
S340 단계에서, 불 휘발성 메모리 장치(100)는 공통 소스 라인(CSL)에 접지 전압(Vss) 또는 소스 라인 전압(Vcsl)을 인가할 수 있다. 예를 들면, 소스 라인 전압(Vcsl)은 접지 전압(Vss)보다 높고 전원 전압(Vdd)보다 낮을 수 있다. 예시적으로 소스 라인 전압(Vcsl)은 0.5V 일 수 있다. 공통 소스 라인(CSL)에 전원 전압(Vdd)보다 낮은 접지 전압(Vss) 또는 소스 라인 전압(Vcsl)이 인가되면, 공통 소스 라인 접속점 누설(CSL Junction Leakage)은 감소될 수 있다. 공통 소스 라인 접속점 누설(CSL Junction Leakage)이 감소되면, 변칙 교란(Abnormal Disturb) 현상은 방지될 수 있다.
예를 들면, S330 단계에서 비선택된 스트링 선택 라인(Unselected SSL)에 제 1 음전압(Vneg1)이 인가된 경우, 불 휘발성 메모리 장치(100)는 공통 소스 라인(CSL)에 접지 전압(Vss)을 인가할 수 있다.
예를 들면, S330 단계에서 비선택된 스트링 선택 라인(Unselected SSL)에 제 2 음전압(Vneg2)이 인가된 경우, 불 휘발성 메모리 장치(100)는 공통 소스 라인(CSL)에 소스 라인 전압(Vcsl)을 인가할 수 있다.
S350 단계에서, 불 휘발성 메모리 장치(100)는 접지 선택 라인(GSL)에 제 1 또는 제 2 음전압(Vneg1, Vneg2)을 인가할 수 있다. S340 단계에서 공통 소스 라인(CSL)에 전원 전압(Vdd)보다 낮은 접지 전압 또는 소스 라인 전압(Vcsl)이 인가되면, 프로그램 금지(Program Inhibit) 특성은 약화될 수 있다. 따라서, 불 휘발성 메모리 장치(100)는 접지 선택 라인(GSL)에 제 1 또는 제 2 음전압(Vneg1, Vneg2)을 인가하여 프로그램 금지(Program Inhibit) 특성을 강화할 수 있다.
예를 들면, S330 단계에서 비선택된 스트링 선택 라인(Unselected SSL)에 제 1 음전압(Vneg1)이 인가된 경우, 불 휘발성 메모리 장치(100)는 접지 선택 라인(GSL)에 제 1 음전압(Vneg1)을 인가할 수 있다.
예를 들면, S330 단계에서 비선택된 스트링 선택 라인(Unselected SSL)에 제 2 음전압(Vneg2)이 인가된 경우, 불 휘발성 메모리 장치(100)는 접지 선택 라인(GSL)에 제 2 음전압(Vneg2)을 인가할 수 있다.
S360 단계에서, 불 휘발성 메모리 장치(100)는 워드 라인(WL)들을 셋업(Setup)할 수 있다. 예를 들면, 먼저 불 휘발성 메모리 장치(100)는 모든 워드 라인(WL)들에 패스 전압(Vpass)을 인가할 수 있다. 그 후 불 휘발성 메모리 장치(100)는 선택된 워드 라인(Selected WL)에 프로그램 전압(Vpgm)을 인가할 수 있다. 프로그램 전압(Vpgm)이 인가되면, 선택된 메모리 셀(Selected MC)은 프로그램될 것이다.
S330 내지 S350 단계를 통하여 불 휘발성 메모리 장치(100)는 변칙 교란(Abnormal Disturb) 현상을 방지할 수 있다.
도 16은 도 15의 프로그램 방법에 따른 실시 예를 보여주는 타이밍도이다. 도 16을 참조하면, 프로그램 동작 시 불 휘발성 메모리 장치(100)는 제 1 음전압(Vneg1)을 접지 선택 라인(GSL)에 제공할 수 있다. 예를 들면, 제 1 음전압(Vneg1)은 전원 전압(Vdd)과 크기는 같고, 부호는 반대일 수 있다. 예시적으로 제 1 음전압(Vneg1)은 -2V 일 수 있다.
제 1 시점(t1)에, 불 휘발성 메모리 장치(100)는 비선택된 스트링 선택 라인(Unselected SSL)에 제 1 음전압(Vneg1)을 인가할 수 있다. 비선택된 스트링 선택 라인(Unselected SSL)에 제 1 음전압(Vneg1)을 인가하면, 불 휘발성 메모리 장치(100)는 비선택된 비트 라인(Unselected BL)에서 프로그램 금지(Program Inhibit) 특성을 도 12의 프로그램 방법보다 더 강화할 수 있다.
제 4 시점(t4)에, 불 휘발성 메모리 장치(100)는 리커버리(Recovery) 동작을 수행할 수 있다. 리커버리(Recovery) 동작은 단계적으로 수행될 수 있다. 제 4 시점(t4)에 선택된 워드 라인(Selected WL)에 접지 전압(Vss)이 인가될 수 있다. 제 5 시점(t5)에 비선택된 스트링 선택 라인들(Unselected SSL), 비선택된 워드 라인들(Unselected WL) 및 접지 선택 라인(GSL)에 접지 전압(Vss)이 인가될 수 있다. 제 6 시점(t6)에 비선택된 비트 라인들(Unselected BL)에 접지 전압(Vss)이 인가될 수 있다. 이러한 단계적인 리커버리(Recovery) 동작을 통해 추가적인 프로그램 교란(Program Disturb)를 방지할 수 있다. 하지만, 리커버리(Recovery) 동작은 이것에 한정되지 않는다.
도 16에 도시된 나머지 부분은 도 12에 설명된 것과 동일 또는 유사하므로, 설명은 생략한다.
도 17은 도 15의 프로그램 방법에 따른 다른 실시 예를 보여주는 타이밍도이다. 도 17을 참조하면, 불 휘발성 메모리 장치(100)는 도 16에서 설명한 제 1 음전압(Vneg1)보다 높은 제 2 음전압(Vneg2)을 생성할 수 있다. 예를 들면, 제 2 음전압(Vneg2)은 -1V 일 수 있다. 프로그램 동작 시 불 휘발성 메모리 장치(100)는 제 2 음전압(Vneg2)을 접지 선택 라인(GSL)에 제공할 수 있다.
제 1 시점(t1)에, 불 휘발성 메모리 장치(100)는 선택된 스트링 선택 라인(Selected SSL)에 전원 전압(Vdd)을 인가할 수 있다. 불 휘발성 메모리 장치(100)는 비선택된 스트링 선택 라인(Unselected SSL)에 제 2 음전압(Vneg2)을 인가할 수 있다. 비선택된 스트링 선택 라인(Unselected SSL)에 제 2 음전압(Vneg2)을 인가하면, 불 휘발성 메모리 장치(100)는 비선택된 비트 라인(Unselected BL)에서 프로그램 금지(Program Inhibit) 특성을 도 14의 프로그램 방법보다 더 강화할 수 있다.
또한, 불 휘발성 메모리 장치(100)는 공통 소스 라인(CSL)에 소스 라인 전압(Vcsl)을 인가할 수 있다. 예를 들면, 소스 라인 전압(Vcsl)은 접지 전압(Vss)보다 높고 전원 전압(Vdd)보다 낮을 수 있다. 예시적으로 소스 라인 전압(Vcsl)은 0.5V 일 수 있다. 공통 소스 라인(CSL)에 접지 전압(Vss)보다 높은 소스 라인 전압(Vcsl)을 인가하였기 때문에, 불 휘발성 메모리 장치(100)는 제 1 음전압(Vneg1)보다 높은 제 2 음전압(Vneg2)을 접지 선택 라인(GSL)에 인가하여 프로그램 금지(Program Inhibit) 특성을 강화할 수 있다.
도 17에 도시된 나머지 부분은 도 14 및 도 16에 설명된 것과 동일 또는 유사하므로, 설명은 생략한다.
도 18은 도 1의 어드레스 디코더의 실시 예를 보여주는 회로도이다. 도 18에서는 설명의 편의를 위하여 하나의 어드레스 디코더를 도시하지만, 불 휘발성 메모리 장치(100)는 복수의 메모리 블록에 대응하는 복수의 어드레스 디코더들 포함할 수 있다. 도 18을 참조하면, 어드레스 디코더(120)는 풀업 회로(121), 풀다운 회로(122), 및 전압 전송 회로(123)를 포함할 수 있다.
낸드 게이트(ND)와 인버터(INV)는 블록 디코더(Block Decoder)를 구성할 수 있다. 낸드 게이트(ND)는 행 어드레스에 의해서 제공되는 디코딩 신호(Pi, Qi, Ri)에 대한 낸드 논리 연산을 수행할 수 있다. 그리고 인버터(INV)에 의해서 낸드 게이트(ND)의 출력은 반전될 수 있다. 물론, 여기서 배드 블록인지의 여부에 따라 낸드 게이트(ND)의 출력을 차단하기 위한 구성이 더 포함될 수 있음은 잘 이해될 것이다.
풀업 회로(121)는 고전압(Vpp)과 블록 워드 라인(BWL) 사이에 연결되고, 낸드 게이트(ND)의 출력 신호에 응답하여 블록 워드 라인(BWL)에 고전압(Vpp)을 인가할 수 있다.
풀업 회로(121)는 제 1 공핍 모드 트랜지스터(NHD1), 고전압용 PMOS 트랜지스터(PH), 및 낸드 게이트(ND)를 포함할 수 있다. 제 1 공핍 모드 트랜지스터(NHD1)는 고전압(Vpp)에 연결된 드레인 및 블록 워드 라인(BWL)에 연결된 게이트를 포함할 수 있다. 고전압용 PMOS 트랜지스터(PH)는 제 1 공핍 모드 트랜지스터(NHD1)의 소스에 연결된 소스, 블록 워드 라인(BWL)에 연결된 드레인, 및 낸드 게이트(ND)의 출력 신호가 입력되는 게이트를 포함할 수 있다. 풀업 회로(121)는 하이 레벨의 낸드 게이트(ND)의 출력 신호에 응답하여 블록 워드 라인(BWL)으로 고전압(Vpp)을 인가할 수 있다. 블록 워드 라인(BWL)에 고전압(Vpp)이 인가되는 과정은 다음과 같다.
로우 레벨의 낸드 게이트(ND)의 출력 신호에 응답하여 고전압용 PMOS 트랜지스터(PH)는 턴 온(Turn on) 될 수 있다. 이때, 블록 워드 라인(BWL)의 초기 레벨이 0V라고 가정하겠다. 따라서, 제 1 공핍 모드 트랜지스터(NHD1)는 OV의 게이트 전압에 응답하여 제 1 공핍 모드 트랜지스터(NHD1)의 문턱 전압(예를 들어, 대략 2V)을 블록 워드 라인(BWL)로 인가할 수 있다. 이로써, 블록 워드 라인(BWL)의 전압이 상승된다. 동시에 상승된 블록 워드 라인(BWL)의 전압은 피드백되어 제 1 공핍 모드 트랜지스터(NHD1)의 게이트에 입력될 수 있다. 제 1 공핍 모드 트랜지스터(NHD1)는 피드백된 전압에 응답하여 블록 워드 라인(BWL)의 전압을 상승시킨다. 제 1 공핍 모드 트랜지스터(NHD1)는 블록 워드 라인(BWL)의 전압이 급격하게 상승되는 것을 방지할 수 있다. 이러한 과정이 반복됨으로써, 블록 워드 라인(BWL)의 전압은 고전압(Vpp)까지 상승될 수 있다.
반면에, 하이 레벨의 낸드 게이트(ND)의 출력 신호에 응답하여 고전압용 PMOS 트랜지스터(PH)는 턴 오프(Turn off) 될 수 있다.
풀다운 회로(122)는 낸드 게이트(ND)의 출력 신호에 응답하여 블록 워드 라인(BWL)으로 고전압(Vpp)이 인가될 때 블록 워드 라인(BWL)을 어드레스 디코더(120)의 웰에 인가되는 전압으로부터 전기적으로 차단시킨다. 또한, 풀다운 회로(122)는 낸드 게이트(ND)의 출력 신호에 응답하여 어드레스 디코더(120)의 웰을 블록 워드 라인(BWL)으로 전기적으로 연결시킨다. 즉, 풀다운 회로(122)는 낸드 게이트(ND)의 출력 신호에 응답하여 블록 워드 라인(BWL)으로 어드레스 디코더의 웰에 인가하는 웰 전압을 인가할 수 있다.
풀다운 회로(122)는 제 2 공핍 모드 트랜지스터(NHD2), 저전압용 PMOS 트랜지스터들(PL1, PL2), 고전압용 NMOS 트랜지스터들(NH1~NH5), 및 인버터(INV)를 포함할 수 있다.
제 2 공핍 모드 트랜지스터(NHD2) 및 제 5 고전압용 NMOS 트랜지스터(NH5)는 블록 워드 라인(BWL) 및 차단 노드(NFD) 사이에 연결되고, 로우 레벨의 낸드 게이트(ND)의 출력 신호에 응답하여 풀다운 회로(122)를 블록 워드 라인(BWL)로부터 전기적으로 차단시키고, 하이 레벨의 낸드 게이트(ND)의 출력 신호에 응답하여 풀다운 회로(122)를 블록 워드 라인(BWL)로부터 전기적으로 연결할 수 있다.
로우 레벨의 낸드 게이트(ND)의 출력 신호에 응답하여 풀다운 회로(122)가 블록 워드 라인(BWL)로부터 전기적으로 차단되는 과정은 다음과 같다. 로우 레벨의 낸드 게이트(ND)의 출력 신호에 응답하여 저전압용 PMOS 트랜지스터(PL1)가 턴 온(Turn on) 될 수 있다. 저전압용 PMOS 트랜지스터(PL1)의 턴 온(Turn on)에 따라 전원 전압(Vdd)이 제 4 고전압용 NMOS 트랜지스터(NH4)의 게이트에 입력된다. 따라서, 제 4 고전압용 NMOS 트랜지스터(NH4)가 턴 온(Turn on)될 것이다. 이에 차단 노드(NFD)에 전원 전압(Vdd)이 인가될 수 있다. 이때, 제 2 공핍 모드 트랜지스터(NHD2)의 문턱 전압만큼 차단 노드(NFD)의 전압이 더 상승하면, 제 2 공핍 모드 트랜지스터(NHD2)는 셧 오프(Shut off) 될 수 있다. 이로써, 풀다운 회로(122)는 로우 레벨의 낸드 게이트(ND)의 출력 신호에 응답하여 블록 워드 라인(BWL)으로부터 전기적으로 차단될 수 있다.
한편, 제 2 공핍 모드 트랜지스터(NHD2)는 방전 동작시 블록 워드 라인(BWL)의 고전압(Vpp)이 급격하게 방전되는 것을 방지할 수 있다.
다음으로, 하이 레벨의 낸드 게이트(ND)의 출력 신호에 응답하여 풀다운 회로(122)가 블록 워드 라인(BWL)로부터 전기적으로 연결되는 과정은 다음과 같다. 하이 레벨의 낸드 게이트(ND)의 출력 신호가 입력되면, 인버터(INV)는 로우 레벨의 신호를 출력하고, 인버터(INV)는 하이 레벨의 낸드 게이트(ND)의 출력 신호를 입력받아 로우 레벨의 신호를 출력한다. 인버터(INV)로부터 출력된 로우 레벨의 신호에 응답하여 제 2 저전압용 PMOS 트랜지스터(PL2)가 턴 온(Turn on)되고, 턴 온(Turn on)된 제 2 저전압용 PMOS 트랜지스터(PL2)에 따라 전원 전압(Vdd)은 제 3 고전압용 NMOS 트랜지스터(NH3)의 게이트에 인가될 수 있다. 따라서, 제 3 고전압용 NMOS 트랜지스터(NH3)가 턴 온(Turn on) 될 수 있다. 따라서 차단 노드(NFD)에 음전압(Vneg)이 인가될 수 있다. 차단 노드(NFD)의 음전압(Vneg)은 제 2 공핍 모드 트랜지스터(NHD2)를 통하여 블록 워드 라인(BWL)으로 인가될 수 있다.
한편, 블록 워드 라인(BWL)의 전압이 0V이라면, 차단 노드(NFD)의 음전압(Vneg)은 제 2 공핍 모드 트랜지스터(NHD2)에 의해 블록 워드 라인(BWL)로 인가된다. 반면에, 블록 워드 라인(BWL)의 전압이 고전압(Vpp)이라면, 제 2 공핍 모드 트랜지스터(NHD2)는 블록 워드 라인(BWL)의 고전압(Vpp)을 방전시킨다. 결국, 블록 워드 라인(BWL)의 전압은 음전압(Vneg)이 될 수 있다.
전압 전송 회로(123)는 블록 워드 라인(BWL)에 인가되는 고전압(Vpp)에 응답하여 선택 라인들(S1~Sn), 스트링 라인들(SS1~SSm), 및 접지 라인(GS) 각각을 워드 라인들(WL1~WLn), 스트링 선택 라인들(SSL1~SSLm) 및 접지 선택 라인(GSL)에 연결한다.
전압 전송 회로(123)는 복수의 블록 선택 트랜지스터들을 포함할 수 있다. 블록 선택 트랜지스터들의 게이트들 모두, 블록 워드 라인(BWL)에 연결될 수 있다. 블록 선택 트랜지스터들의 웰은 음전압(Vneg)이 인가되도록 구현될 수 있다.
한편, 제 1 및 제 2 저전압용 PMOS 트랜지스터들(PL1, PL2) 및 제 1 내지 제 4 고전압용 NMOS 트랜지스터들(NH1, NH2, NH3, NH4)은 레벨 쉬프터(124)를 구성할 수 있다.
프로그램 동작 시 본 발명에 따른 불 휘발성 메모리 장치(100)는 접지 라인(GS)에 음전압(Vneg)을 공급할 수 있다. 또한, 불 휘발성 메모리 장치(100)는 스트링 라인들(SS1~SSm) 중 선택된 스트링 라인에 음전압(Vneg)을 공급할 수 있다. 음전압(Vneg)은 도 11 내지 도 17에서 설명한 제 1 및 제 2 음전압(Vneg1, Vneg2)을 포함할 수 있다. 하지만, 음전압(Vneg)은 이것에 제한되지 않는다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 19를 참조하면, 메모리 시스템(1000)은 불 휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함할 수 있다.
불 휘발성 메모리 장치(1100)는 도 1 내지 도 18을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 장치(1100)는 도 1 내지 도 18을 참조하여 설명된 바와 같이, 접지 선택 라인(GSL)에 음전압을 인가하여 변칙 교란(Abnormal Disturb) 현상을 방지할 수 있다.
컨트롤러(1200)는 불 휘발성 메모리 장치(1100)에 연결된다. 컨트롤러(1200)는 불 휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불 휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불 휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불 휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(1200)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 그리고 파이어와이어(Firewire) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다.
컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(120) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
예시적으로, 불 휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 불 휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 20은 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 20을 참조하면, 메모리 시스템(2000)은 불 휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함할 수 있다. 불 휘발성 메모리 장치(2100)는 복수의 불 휘발성 메모리 칩들을 포함할 수 있다. 복수의 불 휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불 휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불 휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
예시적으로, 불 휘발성 메모리 장치(2100)는 도 1 내지 도 18을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 장치(2100)는 도 1 내지 도 18을 참조하여 설명된 바와 같이, 접지 선택 라인(GSL)에 음전압을 인가하여 변칙 교란(Abnormal Disturb) 현상을 방지할 수 있다.
도 20에서, 하나의 채널에 복수의 불 휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나 하나의 채널에 하나의 불 휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변경될 수 있다.
도 21은 본 발명의 실시 예에 따른 메모리 카드를 보여주는 블록도이다. 도 21을 참조하면, 메모리 카드(3000)는 불 휘발성 메모리 장치(3100), 컨트롤러(3200), 그리고 커넥터(3300)를 포함할 수 있다.
불 휘발성 메모리 장치(3100)는 도 1 내지 도 18을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 장치(3100)는 도 1 내지 도 18을 참조하여 설명된 바와 같이, 접지 선택 라인(GSL)에 음전압을 인가하여 변칙 교란(Abnormal Disturb) 현상을 방지할 수 있다.
메모리 카드(3000)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드들을 구성할 수 있다.
도 22는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(Solid State Drive, SSD)를 보여주는 블록도이다. 도 22를 참조하면, 솔리드 스테이트 드라이브(4000)는 복수의 불 휘발성 메모리 장치(4100)들, 컨트롤러(4200), 그리고 커넥터(4300)를 포함한다.
불 휘발성 메모리 장치(4100)는 도 1 내지 도 18을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 장치(1100)는 도 1 내지 도 18을 참조하여 설명된 바와 같이, 접지 선택 라인(GSL)에 음전압을 인가하여 변칙 교란(Abnormal Disturb) 현상을 방지할 수 있다.
커넥터(4300)는 솔리드 스테이트 드라이브(4000)와 외부 장치(예를 들어, 호스트)를 전기적으로 연결할 수 있다.
도 23은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다. 도 23을 참조하면, 컴퓨팅 장치(5000)는 프로세서(5100), 메모리(5200), 스토리지(5300), 모뎀(5400), 그리고 사용자 인터페이스(5500)를 포함할 수 있다.
프로세서(5100)는 컴퓨팅 장치(5000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(5100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(5100)는 범용 프로세서 또는 어플리케이션 프로세서일 수 있다.
메모리(5200)는 프로세서(5100)와 통신할 수 있다. 메모리(5200)는 프로세서(5100) 또는 컴퓨팅 장치(5000)의 동작 메모리(또는 메인 메모리)일 수 있다. 메모리(5200)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불 휘발성 메모리 장치를 포함할 수 있다.
스토리지(5300)는 컴퓨팅 장치(5000)에서 장기적으로 저장하고자 하는 데이터를 저장할 수 있다. 스토리지(5300)는 하드 디스크 드라이브(HDD, Hard Disk Drive) 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불 휘발성 메모리 장치를 포함할 수 있다.
스토리지(5300)는 도 1 내지 도 18을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 스토리지(5300)는 도 1 내지 도 18을 참조하여 설명된 바와 같이, 접지 선택 라인(GSL)에 음전압을 인가하여 변칙 교란(Abnormal Disturb) 현상을 방지할 수 있다.
예시적으로, 메모리(5200) 및 스토리지(5300)는 동일한 종류의 불 휘발성 메모리 장치로 구성될 수 있다. 이때, 메모리(5200) 및 스토리지(5300)는 하나의 반도체 집적 회로로 구성될 수 있다.
모뎀(5400)은 프로세서(5100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(5400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(5400)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SCSI (Small Computer Small Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(5500)는 프로세서(5100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(5500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(5500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 불 휘발성 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 전압 발생기
140 : 읽기 및 쓰기 회로
150 : 제어 로직
1000, 2000 : 메모리 시스템
3000: 메모리 카드
4000: 솔리드 스테이트 드라이브
5000: 컴퓨팅 장치

Claims (10)

  1. 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 수평 반도체 층과 수직인 방향으로 적층된 복수의 메모리 셀들을 포함하는 불 휘발성 메모리 장치의 프로그램 방법에 있어서,
    상기 복수의 셀 스트링들에 대응하는 비트 라인들을 셋업하는 단계;
    상기 비트 라인들과 교차하는 방향으로 상기 복수의 셀 스트링들과 연결되는 복수의 스트링 선택 라인들을 셋업하는 단계; 그리고
    상기 복수의 메모리 셀들과 상기 반도체 층 사이에 제공되는 복수의 접지 선택 트랜지스터들과 연결되는 접지 선택 라인에 접지 전압보다 낮은 음전압을 인가하는 단계를 포함하되,
    상기 복수의 스트링 선택 라인들을 셋업하는 단계는:
    상기 복수의 스트링 선택 라인들 중 선택된 스트링 선택 라인에 전원 전압을 인가하는 단계; 및
    상기 복수의 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 상기 음전압을 인가하는 단계를 포함하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 수평 반도체 층에 상기 복수의 스트링 선택 라인들과 평행한 방향으로 형성된 도핑 영역에 연결된 공통 소스 라인에 상기 접지 전압을 인가하는 단계를 더 포함하는 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 음전압의 절대값은 상기 전원 전압의 절대값과 동일하도록 제어되는 프로그램 방법.
  4. 삭제
  5. 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 기판과 수직인 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 기판 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 복수의 셀 스트링들의 복수의 메모리 셀들과 연결되고, 스트링 선택 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되고, 그리고 접지 선택 라인을 통해 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들과 연결되는 어드레스 디코더; 그리고
    프로그램 동작 시 상기 접지 선택 라인에 접지 전압보다 낮은 음전압을 인가하도록 상기 어드레스 디코더를 제어하는 제어 로직을 포함하되,
    상기 제어 로직은:
    상기 스트링 선택 라인들 중 선택된 스트링 선택 라인에 전원 전압을 인가하고,
    상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 상기 음전압을 인가하는 불 휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 프로그램 동작 시 상기 제어 로직은, 상기 기판 내에 상기 스트링 선택 라인들과 평행한 방향으로 형성된 도핑 영역과 연결된 공통 소스 라인에 소스 라인 전압을 인가하도록 상기 어드레스 디코더를 제어하는 불 휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 소스 라인 전압은 상기 접지 전압보다 크고 상기 전원 전압보다 작도록 제어되는 불 휘발성 메모리 장치.
  8. 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 수평 반도체 층과 수직인 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 수평 반도체 층 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    스트링 선택 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들과 연결되고, 접지 선택 라인을 통해 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들과 연결되는 어드레스 디코더; 그리고
    프로그램 동작 시 상기 접지 선택 라인에 접지 전압보다 낮은 음전압을 인가하도록 상기 어드레스 디코더를 제어하는 제어 로직을 포함하되,
    상기 어드레스 디코더 및 상기 제어 로직은 상기 수평 반도체 층과 기판 사이에 형성되고,
    상기 제어 로직은:
    상기 스트링 선택 라인들 중 선택된 스트링 선택 라인에 전원 전압을 인가하고,
    상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 상기 음전압을 인가하는 불 휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 프로그램 동작 시 상기 제어 로직은, 상기 수평 반도체 층에 상기 스트링 선택 라인들과 평행한 방향으로 형성된 도핑 영역과 연결된 공통 소스 라인에 상기 접지 전압 또는 소스 라인 전압을 인가하도록 상기 어드레스 디코더를 제어하는 불 휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 소스 라인 전압은 상기 접지 전압보다 크고 상기 전원 전압보다 작도록 제어되는 불 휘발성 메모리 장치.
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