KR20090026502A - 플래시 메모리 소자의 동작 방법 - Google Patents

플래시 메모리 소자의 동작 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 동작 방법에 관한 것으로, 프로그램 동작 후에 실시되는 검증 동작이나 리드 동작에서 인가되는 전압 조건이나 비트라인의 전위를 센싱하는 시간을 조절하거나 함으로써, 언더 프로그램 현상에 의한 오동작을 방지할 수 있다.
플래시, 프로그램, ISPP, 언더 프로그램, 문턱전압

Description

플래시 메모리 소자의 동작 방법{Operating method of flash memory device}
본 발명은 플래시 메모리 소자의 동작 방법에 관한 것으로, 플래시 메모리 소자의 검증 동작이나 리드 동작의 정확성을 향상시키기 위한 플래시 메모리 소자의 동작 방법에 관한 것이다.
메모리 소자 중에서 비휘발성 메모리 소자는 전원 공급이 중단되어도 저장된 데이터가 지워지지 않는 특성이 있다. 대표적인 비휘발성 메모리 소자로 플래시 메모리 소자가 있다. 플래시 메모리 소자는 메모리 셀 어레이의 구조에 따라 크게 노아 플래시 메모리 소자와 낸드 플래시 메모리 소자로 구분할 수 있다. 플래시 메모리 셀의 게이트는 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트를 포함하는 구조로 이루어진다.
이러한 플래시 메모리 소자(특히, 낸드 플래시 메모리 소자)는 F-N 터널링을 통해 프로그램 동작 및 소거 동작이 이루어진다. 프로그램 동작에 의해 플로팅 게이트로 전자가 축적되고 소거 동작에 의해 플로팅 게이트에 축적된 전자가 기판으 로 방출된다. 그리고, 리드 동작 시 플로팅 게이트에 축적된 전자의 양에 따라 달라지는 메모리 셀의 문턱전압을 검출하고 검출된 문턱전압의 레벨로 데이터를 독출한다.
메모리 소자 중에서 비휘발성 메모리 소자는 전원 공급이 중단되어도 저장된 데이터가 지워지지 않는 특성이 있다. 대표적인 비휘발성 메모리 소자로 플래시 메모리 소자가 있다. 플래시 메모리 소자는 메모리 셀 어레이의 구조에 따라 크게 노아 플래시 메모리 소자와 낸드 플래시 메모리 소자로 구분할 수 있다. 플래시 메모리 셀의 게이트는 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트를 포함하는 구조로 이루어진다.
이러한 플래시 메모리 소자(특히, 낸드 플래시 메모리 소자)는 F-N 터널링을 통해 프로그램 동작 및 소거 동작이 이루어진다. 프로그램 동작에 의해 플로팅 게이트로 전자가 축적되고 소거 동작에 의해 플로팅 게이트에 축적된 전자가 기판으로 방출된다. 그리고, 리드 동작 시 플로팅 게이트에 축적된 전자의 양에 따라 달라지는 메모리 셀의 문턱전압을 검출하고 검출된 문턱전압의 레벨로 데이터를 독출한다.
도 1은 난드 플래시 메모리 소자의 메모리 셀 블록을 설명하기 위한 회로도이다.
도 1을 참조하면, 메모리 셀 블록은 다수의 셀 스트링(ST)을 포함한다. 셀 스트링들은 비트라인(BL1 내지 BL3; 편의상 3개만 도시됨)들과 각각 연결된다.
각각의 셀 스트링은 드레인 셀렉트 트랜지스터(DST), 다수의 메모리 셀(Ca, C1 내지 Cn) 및 소오스 셀렉트 트랜지스터(SST)가 직렬로 연결된 구조로 이루어진다. 여기서, 각각의 셀 스트링에 포함된 드레인 셀렉트 트랜지스터(DST)의 드레인은 해당 비트라인과 연결되며, 소오스 셀렉트 트랜지스터(SST)의 소오스는 공통 소오스 라인(CSL)에 연결된다. 한편, 각각의 셀 스트링에 포함된 드레인 셀렉트 트랜지스터(DST)들의 게이트가 서로 연결되어 드레인 셀렉트 라인(DSL)이 되고, 소오스 셀렉트 트랜지스터(SST)들의 게이트가 서로 연결되어 소오스 셀렉트 라인(SSL)이 된다. 또한, 메모리 셀들의 게이트가 서로 연결되어 각각의 워드라인(WL0 내지 WLn)들이 된다.
상기의 구조로 이루어진 플래시 메모리 셀에 데이터를 저장하기 위해서 프로그램 동작을 실시하며, 프로그램 동작은 페이지(Page0) 단위로 이루어진다. 프로그램 동작이 실시되면 메모리 셀의 문턱전압이 상승하며, 0V보다 높아진다. 프로그램 동작 시, 워드라인(WL0)을 공유하는 다수의 메모리 셀들(Ca 내지 Cc) 중에는 소거 상태를 유지해야 하는 메모리 셀(이하, '프로그램 금지 셀'(program inhibited cell)이라 함)도 존재한다. 이렇게 소거 상태를 유지해야 하는 프로그램 금지 셀이 포함된 스트링과 연결되는 비트라인에는 프로그램 금지 전압(예를 들어, Vcc)이 인가된다. 프로그램 금지 전압에 의해 프로그램 금지 셀의 채널 영역이 프리차지되고, 워드라인에 프로그램 전압이 인가되면 채널 영역의 전압이 채널 부스팅에 의해 상승하여 프로그램 동작이 이루어지지 않는다. 이하, 도 1에서 프로그램 금지 셀이 존재하지 않는 경우를 예로써 설명하기로 한다.
최근 들어, 프로그램된 메모리 셀들의 문턱전압 분포 폭을 좁히기 위하여 ISPP(Increasement Step Pulse Program) 방식의 프로그램 동작을 실시한다. 구체적으로 설명하면, 택된 워드라인(예를 들어, WL0)에 15V 이상의 높은 프로그램 전압을 인가하고, 나머지 워드라인에는 소거 상태나 프로그램 상태에 상관없이 메모리 셀이 턴온되도록 패스 전압을 인가하고, 비트라인에는 접지 전압(0V)을 인가하여 1차 프로그램 동작을 실시한다. 이어서, 메모리 셀의 문턱전압이 목표 전압까지 상승하였는지를 검출한다. 문턱전압이 목표 전압까지 상승하지 않은 경우 프로그램 전압의 레벨을 상승시켜 2차 프로그램 동작을 실시한다. 이때, 문턱전압이 목표 전압까지 상승한 메모리 셀에 대해서는 더 이상 프로그램 동작이 실시되지 않는다.
상기에서, 워드라인(WL0)을 공유하는 메모리 셀들(Ca 내지 Cc)의 프로그램 특성은 서로 다르다. 즉, 특정 메모리 셀(예를 들어, Ca)의 프로그램 속도(문턱전압 상승 속도)가 나머지 메모리 셀들(Cb 및 Cc)보다 빠를 수 있다. 이 경우, 1차 프로그램 동작을 실시한 후 검증 동작을 실시하는 과정에서 각각의 비트라인(BL1 내지 BL3)을 통해 흐르는 전류의 량이 달라진다. 예를 들어, 메모리 셀(Ca)의 문턱전압이 목표 전압까지는 상승하지 못하였더라도 나머지 메모리 셀(Cb 및 Cc)의 문턱전압보다 더 높게 상승했기 때문에, 비트라인(BL2) 또는 비트라인(BL3)에 흐르는 전류의 양이 비트라인(BL1)에 흐르는 전류의 양보다 많다. 그리고, 스트링들 사이의 공통 소오스 라인이 저항 성분으로 작용하므로 공통 소오스 라인(CSL)에서의 전압이 높아진다. 이로 인해, 프로그램 속도가 빠른 메모리 셀(Ca)이 연결된 비트라인(BL1)의 프리차지 전압이 디스차지 되기도 전에 공통 소오스 라인(CSL)의 전압이 높아지므로, 메모리 셀(Ca)의 바디 바이어스(body bias)가 높아지게 된다. 이를 'CSL 노이즈'라 한다. 메모리 셀(Ca)의 바디 바이어스가 높아짐에 따라 메모리 셀(Ca)의 문턱전압이 높아지는 것과 같은 현상이 발생하고, 메모리 셀(Ca)의 문턱전압이 목표 전압까지 높아지지 않았음에도 불구하고 목표 전압보다 높은 것으로 판단한다. 그 결과, 메모리 셀(Ca)의 프로그램 동작은 더 이상 실시되지 않으며 메모리 셀(Ca)의 문턱전압은 목표 전압보다 낮은 상태로 프로그램 된다. 이를 언더 프로그램 현상이라 한다.
이렇게 언더 프로그램 현상이 발생하면 메모리 셀(Ca)이 프로그램 되었음에도 불구하고 리드 동작 시 소거 상태로 검출되어 오동작이 발생할 수 있다.
본 발명은 프로그램 동작 후에 실시되는 검증 동작이나 리드 동작에서 인가되는 전압 조건이나 비트라인의 전위를 센싱하는 시간을 조절하거나 함으로써, 언더 프로그램 현상에 의한 오동작을 방지할 수 있다.
본 발명의 제1 실시예에 따른 플래시 메모리 소자의 동작 방법은 비트 라인과 전기적으로 연결되는 메모리 셀의 워드라인에 프로그램 전압을 인가하여 제1 프로그램 동작을 실시하는 단계와, 비트라인과 페이지 버퍼의 감지 노드 사이에 접속된 스위칭 소자를 제1 레벨의 비트라인 선택 신호로 턴온시켜 비트라인을 프리차지 하는 단계, 및 스위칭 소자를 제1 레벨보다 낮은 제2 레벨의 비트라인 선택 신호로 턴온시켜 비트라인의 전압 변화를 센싱하는 단계를 포함한다.
상기에서, 비트라인 선택 신호는 1V 내지 5V로 인가된다.
비트라인의 전압 변화를 센싱하여 메모리 셀의 문턱전압이 목표 전압보다 낮으면, 프로그램 전압을 상승시켜 제2 프로그램 동작을 실시하는 단계를 더 포함한다. 프로그램 전압은 13V 내지 25V 범위 내에서 0.05V 내지 1V 단위로 상승한다.
비트라인의 전압 변화는 1us 내지 10us 동안 센싱한다.
본 발명의 제2 실시예에 따른 플래시 메모리 소자의 동작 방법은 비트 라인과 전기적으로 연결되는 메모리 셀의 워드라인에 프로그램 전압을 인가하여 제1 프 로그램 동작을 실시하는 단계와, 비트라인과 페이지 버퍼의 감지 노드 사이에 접속된 스위칭 소자를 제1 레벨의 비트라인 선택 신호로 턴온시켜 비트라인을 프리차지시킨 후 비트라인의 전압 변화를 센싱하는 프로그램 검증 단계를 실시하는 단계, 및 스위칭 소자를 제1 레벨보다 높은 제2 레벨의 비트라인 선택 신호로 턴온시켜 비트라인을 프리차지시킨 후 비트라인의 전압 변화를 센싱하여 메모리 셀에 저장된 데이터를 독출하기 위한 리드 동작을 실시하는 단계를 포함한다.
상기에서, 프로그램 검증 동작 시 인가되는 비트라인 선택신호가 리드 동작 시 인가되는 비트라인 선택신호보다 0.05V 내지 3V 낮다.
비트라인의 전압 변화를 센싱하기 위하여 비트라인 선택신호로 스위칭 소자를 턴온시킬 때, 프로그램 검증 동작의 비트라인 선택 신호가 리드 동작의 비트라인 선택신호보다 더 높은 레벨로 인가될 수 있다. 프로그램 검증 동작에서 전압 변화를 센싱하는 동안 인가되는 비트라인 선택 신호의 레벨이 리드 동작에서 전압 변화를 센싱하는 동안 인가되는 비트라인 선택신호의 레벨보다 0.05V 내지 3V 더 높은 것이 바람직하다.
프로그램 검증 단계에서 비트라인의 전압 변화를 센싱하는 제1 시간이 리드 동작에서 비트라인의 전압 변화를 센싱하는 제2 시간보다 다 길 수 있다. 제1 시간이 제2 시간보다 0.01us 내지 3us 더 긴 것이 바람직하다.
본 발명의 제3 실시예에 따른 플래시 메모리 소자의 동작 방법은 비트 라인과 전기적으로 연결되는 메모리 셀의 워드라인에 프로그램 전압을 인가하여 제1 프로그램 동작을 실시하는 단계와, 비트라인을 프리차지시킨 후, 비트라인과 페이지 버퍼의 감지 노드 사이에 접속된 스위칭 소자를 제1 레벨의 비트라인 선택 신호로 턴온시켜 비트라인의 전압 변화를 센싱하는 프로그램 검증 단계를 실시하는 단계, 및 비트라인을 프리차지시킨 후, 스위칭 소자를 제1 레벨보다 낮은 제2 레벨의 비트라인 선택 신호로 턴온시켜 비트라인의 전압 변화로 메모리 셀에 저장된 데이터를 독출하는 리드 동작을 실시하는 단계를 포함한다.
상기에서, 프로그램 검증 동작 시 인가되는 비트라인 선택신호가 리드 동작 시 인가되는 비트라인 선택신호보다 0.05V 내지 3V 높은 것이 바람직하다.
비트라인을 프리차지시키기 위하여 비트라인 선택신호로 스위칭 소자를 턴온시킬 때, 프로그램 검증 동작의 비트라인 선택 신호가 리드 동작의 비트라인 선택신호보다 더 낮은 레벨로 인가될 수 있다. 프로그램 검증 동작에서 비트라인을 프리차지시키는 동안 인가되는 비트라인 선택 신호의 레벨이 리드 동작에서 비트라인을 프리차지시키는 동안 인가되는 비트라인 선택신호의 레벨보다 0.05V 내지 3V 더 낮은 것이 바람직하다.
프로그램 검증 단계에서 비트라인의 전압 변화를 센싱하는 제1 시간이 리드 동작에서 비트라인의 전압 변화를 센싱하는 제2 시간보다 다 길 수 있다. 제1 시간이 제2 시간보다 0.01us 내지 3us 더 긴 것이 바람직하다.
본 발명의 제4 실시예에 따른 플래시 메모리 소자의 동작 방법은 비트 라인과 전기적으로 연결되는 메모리 셀의 워드라인에 프로그램 전압을 인가하여 제1 프로그램 동작을 실시하는 단계와, 비트라인을 프리차지시킨 후 비트라인의 전압 변화를 제1 시간 동안 센싱하는 프로그램 검증 단계를 실시하는 단계, 및 비트라인을 프리차지시킨 후, 비트라인의 전압 변화를 제1 시간보다 짧은 제2 시간 동안 센시하여 메모리 셀에 저장된 데이터를 독출하는 리드 동작을 실시하는 단계를 포함한다.
상기에서, 제1 시간이 제2 시간보다 0.01us 내지 3us 더 긴 것이 바람직하다.
프로그램 검증 단계에서 비트라인의 전압 변화를 센싱하여 메모리 셀의 문턱전압이 목표 전압보다 낮으면, 프로그램 전압을 상승시켜 제2 프로그램 동작을 실시하는 단계를 더 포함할 수 있다.
본 발명은 프로그램 동작 후에 실시되는 검증 동작이나 리드 동작에서 인가되는 전압 조건이나 비트라인의 전위를 센싱하는 시간을 조절함으로써, 언더 프로그램 현상이 발생되는 것을 방지할 수 있다.
또한, 검증 동작이나 리드 동작의 신뢰성을 향상시킬 수 있다.
뿐만 아니라, 언더 프로그램 현상에 의해 인밸리드 블록(invalid block)이 발생하는 것을 방지할 수 있으며, 그에 따라 수율을 증가시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2는 본 발명의 실시예에 따른 플래시 메모리 소자의 동작 방법을 설명하기 위한 회로도이다.
도 2를 참조하면, 메모리 셀 블록은 다수의 스트링(ST; 편의상 하나만 도시됨)을 포함한다. 스트링 구조는 도 1에서 설명하였으므로 구체적인 설명은 생략하기로 한다. 스트링(ST)은 비트라인(BL)을 통해 페이지 버퍼(PB)와 연결된다. 페이지 버퍼(PB)는 프로그램 동작 시 입출력 단자(Dout/Din)를 통해 입력되는 데이터에 따라 비트라인(BL)을 프리차지 하거나 디스차지 시키고, 리드 동작이나 검증 동작 시 메모리 셀에 저장된 데이터를 독출하여 입출력 단자(Dout/Din)로 출력한다.
기본적으로, 페이지 버퍼(PB)는 비트라인 선택신호(BSEL)에 따라 비트라인(BL)과 감지 노드(SO)를 연결하는 제1 스위칭 소자(N201), 프리차지 신호(PRECHb)에 따라 감지 노드(SO)를 프리차지 시키기 위한 제2 스위칭 소자(P201), 감지 노드(SO)의 전위에 따라 동작하는 제3 스위칭 소자(N202), 제3 스위칭 소자(N202)의 일단에 연결된 래치(LAT), 제3 스위칭 소자(N202)의 타단에 연결되며 리드 제어 신호(READ)에 따라 동작하는 제4 스위칭 소자(N203)를 포함한다.
한편, 프로그램 동작 시 입출력 단자(Dout/Din)를 통해 입력된 데이터가 래치(LAT)에 저장된다. 그리고, 래치(LAT)에 저장된 데이터를 감지 노드(SO)로 전달 하기 위하여, 래치(LAT)의 타단과 감지 노드(SO) 사이에 접속되며 프로그램 제어 신호(PGM)에 따라 동작하는 제5 스위칭 소자(N204)가 더 포함된다.
상기에서 설명한 페이지 버퍼(MPB)는 프로그램 동작 및 리드 동작(또는 검증 동작)에 필요한 최소한의 구성 요소만을 도시한 것으로써, 동작 속도를 증가시키기 위하여 2개 이상의 래치를 포함할 수도 있다. 페이지 버퍼의 기본 구성 및 동작은 이미 공지된 사항이므로 구체적인 설명은 생략하기로 한다.
이하, 워드라인(WL0)을 공유하는 메모리 셀들(C0; 편의상 하나만 도시됨)이 ISPP 방식의 프로그램 동작에 의해 프로그램되고, 메모리 셀(CO)이 프로그램 속도가 빠른 메모리 셀인 경우를 예로써 설명하기로 한다.
먼저, 입출력 단자(Dout/Din)를 통해 데이터가 래치(LAT)에 저장되고 프로그램 제어 신호(PGM) 및 비트라인 선택신호(BSEL)에 의해 제5 스위칭 소자(N204) 및 제1 스위칭 소자(N201)가 턴온되면 비트라인(BL)에 접지 전압이 인가된다. 이 상태에서 선택된 워드라인(WL0)에는 프로그램 전압이 인가되고, 나머지 워드라인들(WL1 내지 WLn)에는 메모리 셀들(C1 내지 Cn)을 턴온시키기 위한 패스 전압이 인가된다. 이때, 드레인 셀렉트 트랜지스터(DST)는 턴온되고 소오스 셀렉트 트랜지스터(SST)는 턴오프된다. 상기의 조건에 1차 프로그램 동작을 실시하면 메모리 셀(C0)의 플로팅 게이트로 전자가 축적되어 문턱전압이 상승한다. 이어서, 메모리 셀(C0)의 문턱전압이 목표 전압까지 상승하였는지를 검출하는 프로그램 검증 동작을 실시한다. 메모리 셀(C0)의 문턱전압이 목표 전압까지 상승하지 않았다면 프로그램 전압의 레벨을 상승시켜 2차 프로그램 동작을 실시하고 프로그램 검증 동작을 재실시한다.
상기에서, 프로그램 전압은 13V 내지 25V의 범위에서 인가하고, 0.05V 내지 1V의 범위에서 상승시키고, 5us 내지 20us 동안 인가한다. 프로그램 동작은 5회 내지 40회를 반복 실시할 수 있으며, 프로그램 동작을 40회 실시한 후에도 문턱전압이 목표 전압까지 높아지지 않으면 메모리 셀(C0)을 불량 셀로 간주한다.
프로그램 검증 동작에 대해 구체적으로 설명하면 다음과 같다.
프로그램 검증 동작을 위해 감지 노드(SO)를 프리차지시키고 제1 레벨(V1)의 비트라인 선택신호(BSEL)를 인가하여 제1 스위칭 소자(N201)를 턴온시키면 비트라인(BL)이 트랜지스터의 문턱전압(Vt)만큼 낮아진 레벨(V1-Vt)로 프리차지 된다. 이후, 셀렉트 트랜지스터(DST 및 SST)를 턴온시키고 공통 소오스 라인(CSL)에 접지 전압(예를 들어, 0V)을 인가한 상태에서 메모리 셀들(C1 내지 Cn)을 턴온시키기 위한 턴온 전압을 워드라인들(WL1 내지 WLn)에 인가하고 선택된 워드라인(WL0)에는 검증 전압을 인가한다. 구체적으로 예를 들면, 선택된 워드라인(WL0)에는 0V 내지 5V의 검증 전압이 인가되고, 나머지 워드라인들(WL1 내지 WLn)에는 3V 내지 8V의 턴온 전압이 인가되고, 비트라인 선택신호(BSEL)는 1V 내지 5V로 인가되고, 비트라인(BL)은 0.5V 내지 4.5V로 프리차지된다. 상기에서 설명한 전압 조건들은 외부로부터 공급되는 전원 전압의 레벨, 메모리 셀 사이즈 등과 같은 조건에 따라 변경 가능하다.
비트라인(BL)의 프리차지 전압은 메모리 셀(C0)의 문턱전압 레벨에 따라 디스차지되면서 비트라인(BL)의 프리차지 전압 레벨이 변한다. 메모리 셀(C0)의 문턱전압이 다른 메모리 셀들에 비해 빠르게 상승하였으나 목표 전압까지 상승하지 못 한 경우, 비트라인(BL)에 프리차지된 전압이 공통 소오스 라인(CLS)을 통해 디스차지되어야 한다. 하지만, 도 1에서 설명한 CSL 노이즈 현상에 의해 공통 소오스 라인(CSL)의 전압이 높아지면서 비트라인(BL)에 프리차지된 전압이 충분히 디스차지 되지 못하여 메모리 셀(C0)의 바디 바이어스(body bias)가 높아진다. 이로 인해, 메모리 셀(C0)의 문턱전압이 높아지는 것과 같은 현상이 발생하여 목표 전압까지 높아진 것처럼 센싱될 수 있다.
이를 방지하기 위하여, 비트라인(BL)의 전위를 센싱하는 동작에서 비트라인 선택신호(BSEL)의 레벨을 앞에서 인가한 제1 레벨(V1)과 제2 레벨(V2)로 인가한다. 즉, 비트라인(BL)의 프리차지 전압이 변화된 레벨을 센싱하기 위하여, 비트라인(BL)을 프리차지할 때 인가된 제1 레벨(V1)보다 낮은 레벨(V2)의 비트라인 선택신호(BSEL)를 비트라인(BL)과 페이지 버퍼(PB)의 감지 노드(SO) 사이에 연결된 제1 스위칭 소자(N201)에 인가한다. 낮은 레벨(V2)의 비트라인 선택신호(BSEL)에 의해, 비트라인(BL)의 전압이 V2-Vt(Vt는 제1 스위칭 소자의 문턱전압)보다 높으면 제1 스위칭 소자(N201)가 턴오프되고, 감지 노드(SO)는 프리차지된 전압을 유지하게 된다. 비트라인(BL)의 전압이 V2-Vt보다 낮으면 제1 스위칭 소자(N201)가 턴온되고, 감지 노드(SO)의 프리차지 전압이 디스차지된다. 전자의 경우 메모리 셀(C0)의 문턱전압이 목표 전압까지 높아진 상태(프로그램 상태)이고, 후자의 경우 메모리 셀(C0)의 문턱전압이 목표 전압보다 낮은 상태(소거 상태)이다.
비트라인 선택신호(BSEL)는 1V 내지 5V의 범위에서 인가되며, 상기에서 비트라인(BL)을 프리차지할 때보다 비트라인(BL)의 전위를 센싱할 때 더 낮은 전압으로 인가한다. 상기의 조건으로 비트라인 선택신호(BSEL)가 인가되면 비트라인(BL)의 프리차지 전압이 CSL 노이즈에 의해 충분히 디스차지 되지 못하더라도 메모리 셀(C0)의 문턱전압을 낮추는 효과를 얻을 수 있다. 따라서, 문턱전압이 목표 전압까지 높아지는 것으로 센싱되는 오동작을 방지하여 언더 프로그램 현상이 발생되는 것을 방지할 수 있다.
언더 프로그램 현상을 방지할 수 있는 또 하나의 방법으로 비트라인(BL)의 전위를 센싱하기 전에 비트라인(BL)에 프리차지된 전압이 메모리 셀(C0)의 문턱전압에 따라 디스차지되는 시간을 충분히 확보하는 것이다. 즉, 비트라인(BL)의 프리차지 전압을 1us 내지 10us 동안 디스차지 시키면 CSL 노이즈 현상이 발생하더라도 메모리 셀(C0)의 문턱전압에 따라 비트라인(BL)의 프리차지 전압을 충분히 디스차지 시킬 수 있어 언더 프로그램 현상을 방지할 수 있다.
ISPP 방식의 프로그램 동작이 완료되면, 이후에 메모리 셀의 리드 동작이 실시된다. 리드 동작은 ISPP 방식의 프로그램 동작에서 실시되는 검증 동작과 동일한 조건으로 실시할 수 있다. 한편, ISPP 방식의 프로그램 동작에서 언더 프로그램 현상이 발생하더라도 리드 동작을 정확성을 높이기 위하여, 리드 동작을 검증 동작과 다른 조건에서 실시할 수 있다. 구체적으로, 비트라인 선택신호(BSEL)의 전압을 다른 레벨로 인가한다.
첫 번째 방법으로, 비트라인(BL)을 프리차지하기 위하여 비트라인(BL)과 페이지 버퍼(PB)의 감지 노드(SO) 사이에 접속된 제1 스위칭 소자(N201)에 비트라인 선택신호(BSEL)를 인가할 때, 리드 동작에서 인가되는 비트라인 선택신호(BSEL)보 다 0.05V 내지 3V 낮은 레벨의 비트라인 선택신호(BSEL)를 인가하여 프로그램 검증 동작을 실시한다.
두 번째 방법으로, 메모리 셀(C0)의 문턱전압에 따라 디스차지된 비트라인(BL)의 전압 레벨을 센싱하기 위하여 비트라인(BL)과 페이지 버퍼(PB)의 감지 노드(SO) 사이에 접속된 제1 스위칭 소자(N201)에 비트라인 선택신호(BSEL)를 인가할 때, 리드 동작에서 인가되는 비트라인 선택신호(BSEL)보다 0.05V 내지 3V 낮은 레벨의 비트라인 선택신호(BSEL)를 인가하여 프로그램 검증 동작을 실시한다.
세 번째 방법으로, 메모리 셀(C0)의 문턱전압에 따라 디스차지된 비트라인(BL)의 전압 레벨을 센싱하기 위한 동작을 실시할 때, 리드 동작보다 프로그램 동작에서 0.01us 내지 3us 더 긴 시간 동안 비트라인(BL)의 전압 레벨을 센싱한다.
상기에서 서술한 세 가지 방법들 중 선택된 2개의 방법이 동시에 적용될 수 있으며, 세 가지 방법이 모두 동시에 적용될 수도 있다.
도 3은 본 발명에서 제시하는 플래시 메모리 소자의 동작 방법을 적용할 경우 프로그램 된 메모리 셀의 문턱전압 특성을 나타내는 그래프이다.
상기에서 서술한 방법으로 프로그램 검증 동작을 실시하면, 도 3에서와 같이, 메모리 셀의 문턱전압(Vt)을 상승시키는 효과를 얻을 수 있다. 따라서, 목표 전압(Verify level)보다 낮지만 문턱전압이 목표 전압까지 상승한 것으로 검출되는 언더 프로그램 현상을 방지할 수 있다.
도 1은 난드 플래시 메모리 소자의 메모리 셀 블록을 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예에 따른 플래시 메모리 소자의 동작 방법을 설명하기 위한 회로도이다.
도 3은 본 발명에서 제시하는 플래시 메모리 소자의 동작 방법을 적용할 경우 프로그램 된 메모리 셀의 문턱전압 특성을 나타내는 그래프이다.

Claims (20)

  1. 비트 라인과 전기적으로 연결되는 메모리 셀의 워드라인에 프로그램 전압을 인가하여 제1 프로그램 동작을 실시하는 단계;
    상기 비트라인과 페이지 버퍼의 감지 노드 사이에 접속된 스위칭 소자를 제1 레벨의 비트라인 선택 신호로 턴온시켜 상기 비트라인을 프리차지 하는 단계; 및
    상기 스위칭 소자를 상기 제1 레벨보다 낮은 제2 레벨의 상기 비트라인 선택 신호로 턴온시켜 상기 비트라인의 전압 변화를 센싱하는 단계를 포함하는 플래시 메모리 소자의 동작 방법.
  2. 제 1 항에 있어서,
    상기 비트라인 선택 신호는 1V 내지 5V로 인가되는 플래시 메모리 소자의 동작 방법.
  3. 제 1 항에 있어서,
    상기 비트라인의 상기 전압 변화를 센싱하여 상기 메모리 셀의 문턱전압이 목표 전압보다 낮으면, 상기 프로그램 전압을 상승시켜 제2 프로그램 동작을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 동작 방법.
  4. 제 3 항에 있어서,
    상기 프로그램 전압은 13V 내지 25V 범위 내에서 0.05V 내지 1V 단위로 상승하는 플래시 메모리 소자의 동작 방법.
  5. 제 1 항에 있어서,
    상기 비트라인의 상기 전압 변화는 1us 내지 10us 동안 센싱되는 플래시 메모리 소자의 동작 방법.
  6. 비트 라인과 전기적으로 연결되는 메모리 셀의 워드라인에 프로그램 전압을 인가하여 제1 프로그램 동작을 실시하는 단계;
    상기 비트라인과 페이지 버퍼의 감지 노드 사이에 접속된 스위칭 소자를 제1 레벨의 비트라인 선택 신호로 턴온시켜 상기 비트라인을 프리차지시킨 후 상기 비트라인의 전압 변화를 센싱하는 프로그램 검증 단계를 실시하는 단계; 및
    상기 스위칭 소자를 상기 제1 레벨보다 높은 제2 레벨의 비트라인 선택 신호로 턴온시켜 상기 비트라인을 프리차지시킨 후 상기 비트라인의 전압 변화를 센싱하여 상기 메모리 셀에 저장된 데이터를 독출하기 위한 리드 동작을 실시하는 단계 를 포함하는 플래시 메모리 소자의 동작 방법.
  7. 제 6 항에 있어서,
    상기 프로그램 검증 동작 시 인가되는 상기 비트라인 선택신호가 상기 리드 동작 시 인가되는 상기 비트라인 선택신호보다 0.05V 내지 3V 낮은 플래시 메모리 소자의 동작 방법.
  8. 제 6 항에 있어서,
    상기 비트라인의 상기 전압 변화를 센싱하기 위하여 상기 비트라인 선택신호로 상기 스위칭 소자를 턴온시킬 때, 상기 프로그램 검증 동작의 상기 비트라인 선택 신호가 상기 리드 동작의 상기 비트라인 선택신호보다 더 높은 레벨로 인가되는 플래시 메모리 소자의 동작 방법.
  9. 제 8 항에 있어서,
    상기 프로그램 검증 동작에서 상기 전압 변화를 센싱하는 동안 인가되는 상기 비트라인 선택 신호의 레벨이 상기 리드 동작에서 상기 전압 변화를 센싱하는 동안 인가되는 상기 비트라인 선택신호의 레벨보다 0.05V 내지 3V 더 높은 플래시 메모리 소자의 동작 방법.
  10. 제 8 항에 있어서,
    상기 프로그램 검증 단계에서 상기 비트라인의 상기 전압 변화를 센싱하는 제1 시간이 상기 리드 동작에서 상기 비트라인의 상기 전압 변화를 센싱하는 제2 시간보다 다 긴 플래시 메모리 소자의 동작 방법.
  11. 제 10 항에 있어서,
    상기 제1 시간이 상기 제2 시간보다 0.01us 내지 3us 더 긴 플래시 메모리 소자의 동작 방법.
  12. 비트 라인과 전기적으로 연결되는 메모리 셀의 워드라인에 프로그램 전압을 인가하여 제1 프로그램 동작을 실시하는 단계;
    상기 비트라인을 프리차지시킨 후, 상기 비트라인과 페이지 버퍼의 감지 노드 사이에 접속된 스위칭 소자를 제1 레벨의 비트라인 선택 신호로 턴온시켜 상기 비트라인의 전압 변화를 센싱하는 프로그램 검증 단계를 실시하는 단계; 및
    상기 비트라인을 프리차지시킨 후, 상기 스위칭 소자를 상기 제1 레벨보다 낮은 제2 레벨의 비트라인 선택 신호로 턴온시켜 상기 비트라인의 전압 변화로 상기 메모리 셀에 저장된 데이터를 독출하는 리드 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 동작 방법.
  13. 제 12 항에 있어서,
    상기 프로그램 검증 동작 시 인가되는 상기 비트라인 선택신호가 상기 리드 동작 시 인가되는 상기 비트라인 선택신호보다 0.05V 내지 3V 높은 플래시 메모리 소자의 동작 방법.
  14. 제 12 항에 있어서,
    상기 비트라인을 프리차지시키기 위하여 상기 비트라인 선택신호로 상기 스위칭 소자를 턴온시킬 때, 상기 프로그램 검증 동작의 상기 비트라인 선택 신호가 상기 리드 동작의 상기 비트라인 선택신호보다 더 낮은 레벨로 인가되는 플래시 메모리 소자의 동작 방법.
  15. 제 14 항에 있어서,
    상기 프로그램 검증 동작에서 상기 비트라인을 프리차지시키는 동안 인가되 는 상기 비트라인 선택 신호의 레벨이 상기 리드 동작에서 상기 비트라인을 프리차지시키는 동안 인가되는 상기 비트라인 선택신호의 레벨보다 0.05V 내지 3V 더 낮은 플래시 메모리 소자의 동작 방법.
  16. 제 12 항에 있어서,
    상기 프로그램 검증 단계에서 상기 비트라인의 상기 전압 변화를 센싱하는 제1 시간이 상기 리드 동작에서 상기 비트라인의 상기 전압 변화를 센싱하는 제2 시간보다 다 긴 플래시 메모리 소자의 동작 방법.
  17. 제 16 항에 있어서,
    상기 제1 시간이 상기 제2 시간보다 0.01us 내지 3us 더 긴 플래시 메모리 소자의 동작 방법.
  18. 비트 라인과 전기적으로 연결되는 메모리 셀의 워드라인에 프로그램 전압을 인가하여 제1 프로그램 동작을 실시하는 단계;
    상기 비트라인을 프리차지시킨 후 상기 비트라인의 전압 변화를 제1 시간 동안 센싱하는 프로그램 검증 단계를 실시하는 단계; 및
    상기 비트라인을 프리차지시킨 후, 상기 비트라인의 전압 변화를 상기 제1 시간보다 짧은 제2 시간 동안 센시하여 상기 메모리 셀에 저장된 데이터를 독출하는 리드 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 동작 방법.
  19. 제 18 항에 있어서,
    상기 제1 시간이 상기 제2 시간보다 0.01us 내지 3us 더 긴 플래시 메모리 소자의 동작 방법.
  20. 제 6 항, 제 12 항 및 제 18 항에 있어서,
    상기 프로그램 검증 단계에서 상기 비트라인의 상기 전압 변화를 센싱하여 상기 메모리 셀의 문턱전압이 목표 전압보다 낮으면, 상기 프로그램 전압을 상승시켜 제2 프로그램 동작을 실시하는 단계를 더 포함하는 플래시 메모리 소자의 동작 방법.
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