KR100596083B1

KR100596083B1 - Ｎａｎｄ형 불휘발성 메모리

Info

Publication number: KR100596083B1
Application number: KR1020000021220A
Authority: KR
Inventors: 가와무라소이치
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1999-08-16
Filing date: 2000-04-21
Publication date: 2006-07-05
Also published as: EP1077450B1; KR20010020770A; EP1077450A2; EP1077450A3; JP3888808B2; JP2001057088A; TW463172B; US6288944B1; DE60017838T2; DE60017838D1

Abstract

본 발명은 소거 상태가 음의 임계값 전압으로 되는 NAND형 불휘발성 메모리에 있어서, 소거 검증시의 검증 동작을 확실하게 실행한다.

본 발명은 NAND형 불휘발성 메모리에 있어서, 메모리 셀 MC가 접속되는 비트선에 접속되는 정전류원 P7과 그 접속점의 전위를 검출하는 검출 트랜지스터 N8을 갖는 검출 회로(100)와, 메모리 셀의 비트선과 반대측의 제1 기준 전위 ARVSS와, 상기 검출 트랜지스터 N8의 소스가 접속되는 제2 기준 전위 PBVSS를 포함하고, 소거 검증시에는 제1 기준 전위 ARVSS와 제2 기준 전위 PBVSS가 소정의 양전위로 제어되는 것을 특징으로 한다. 제1 기준 전위 ARVSS를 양전위로 제어함으로써, 메모리 셀의 제어 게이트 레벨을 등가적으로 소거 검증 레벨인 음으로 할 수 있으며, 또한 검출 트랜지스터 N8의 제2 기준 전위 PBVSS도 양전위로 제어함으로써, 검출 트랜지스터 N8의 등가적인 임계값 전압을 높게 할 수 있거나, 또는 검출 인버터의 등가적인 트립 레벨(trip level)로 높게 할 수 있어, 소거 검증시의 검출 트랜지스터를 확실하게 비도통으로 할 수 있다.

Description

ＮＡＮＤ형 불휘발성 메모리{NAND TYPE NONVOLATILE MEMORY}

도 1은 본 실시예에 있어서의 8×4의 NAND형 플래시 메모리 어레이와 페이지 버퍼의 구성을 나타내는 도면.

도 2는 본 실시예에 있어서의 페이지 버퍼 회로를 도시하는 도면.

도 3a 내지 도 3c는 도 2의 회로에 대해서의 판독시, 프로그램(기입) 검증시, 및 소거 검증시의 동작 타이밍차트도.

도 4a 및 도 4b는 도 2의 회로의 전압 조건을 나타내는 도표.

도 5a 및 도 5b는 본 실시예에 있어서의 메모리 셀 어레이와 페이지 버퍼의 구성도.

도 6은 본 실시예에 있어서의 용장 메모리 셀의 구성도.

도 7a 내지 도 7c는 용장 메모리 셀의 동작 타이밍 차트도.

도 8a 및 도 8b는 용장 메모리 셀의 실시예 1을 도시하는 도면.

도 9a 및 도 9b는 용장 메모리 셀의 실시예 2를 도시하는 도면.

도 10은 별도의 용장 메모리 셀의 센스 앰프부를 도시하는 도면.

도 11a 및 도 11b는 도 10의 전압 조건을 나타내는 도표.

도 12는 일반적인 NAND형 플래시 메모리의 메모리 셀 트랜지스터의 단면도.

도 13은 NAND형 플래시 메모리의 셀 스트링과 페이지 버퍼 회로를 나타내는 도면.

도 14a 및 도 14b는 종래의 용장 정보 기억용 회로를 도시하는 도면.

<도면의 주요부분에 대한 부호의 설명>

ARVSS : 제1 기준 전위

PBVSS : 제2 기준 전위

MC, RMC : 메모리 셀

100, PB : 페이지 버퍼

101, 102 : 센스 앰프부

N8, N23 : 검출 트랜지스터

본 발명은 NAND형 불휘발성 메모리에 관한 것으로, 특히, 보다 큰 소거 마진을 확보하여 소거 검증 동작을 가능하게 하는 NAND형 불휘발성 메모리에 관한 것이다.

NAND형 메모리 셀 구성을 갖는 플래시 메모리 등의 불휘발성 메모리는 FN 터널 현상(Fowler/Nordheim tunneling)을 이용하여 플로팅 게이트내에 전자를 주입하여 프로그램하고, 전자를 인출하여 소거함으로써, NOR형 플래시 메모리에 비해서 소비 전력이 적다. 또한, 비트선에 접속되는 셀 스트링(cell string)내에는 복수의 메모리 셀 트랜지스터가 직렬로 접속되어, 판독시에 선택 셀 트랜지스터의 게이 트에 판독 전압을 인가하고, 나머지의 셀 트랜지스터에는 높은 전압을 인가하여 전부 도통시킨다. 이에 따라, 이 셀 스트링에 흐르는 전류가 비교적 적기 때문에 판독시의 소비 전력도 작다. 또한, 셀 스트링내의 셀 트랜지스터의 수에 제약이 있기 때문에, 섹터 사이즈가 NOR형 불휘발성 메모리에 비해서 작고, 소거 단위가 작다. 상기와 같은 특징을 갖는 NAND형 불휘발성 메모리는 최근에 있어서 널리 이용되고 있다.

도 12는 일반적인 NAND형 플래시 메모리의 메모리 셀 트랜지스터의 단면도이다. 도 12의 (a)는 소거 상태, 도 12의 (b)는 프로그램 상태를 각각 도시한다. 셀 트랜지스터의 구성은 반도체 기판 표면에 형성된 소스 영역 S와 드레인 영역 D 및 이들 사이에 형성된 터널 산화막 OX, 플로팅 게이트 FG 및 제어 게이트 CG로 이루어진다. 도 12의 (a)의 소거 상태에서는 플로팅 게이트 FG로부터 전자가 인출된 상태로, 셀 트랜지스터의 임계값 전압 Vt는 음이고, 공핍형 트랜지스터(depletion mode transistor)로서 기능한다. 한편, 도 12의 (b)의 프로그램 상태에서는 플로팅 게이트 FG에 전자가 주입되어 있는 상태이고, 셀 트랜지스터의 임계값 전압 Vt는 양이며 확장형 트랜지스터(enhancement mode transistor)로서 기능한다.

도 13은 NAND형 플래시 메모리의 셀 스트링과 페이지 버퍼 회로(page buffer circuit)를 도시하는 도면이다. 셀 스트링 CS는 비트선 BL에 선택 트랜지스터 NSG1을 통해 접속되고, 직렬 접속된 메모리 셀 MC0∼MCn을 갖는다. 셀 스트링 CS의 반대측에는 어레이용 Vss 전위 ARVSS에 접속하기 위한 선택 트랜지스터 NSG2가 설치된다.

비트선 BL은 트랜지스터 N10, N11을 통해 센스 버퍼(100)에 접속된다. 센스 버퍼(100)는 판독, 프로그램 검증, 소거 검증시에 있어서의 메모리 셀의 임계값 전압의 상태를 검출하여 래치하는 기능을 갖는다. 도면중, N은 N 채널 트랜지스터를, P는 P 채널 트랜지스터를 나타낸다. 또한, 센스 버퍼(100)는 래치 회로(10)를 갖는다.

트랜지스터 N1은 페이지 버퍼 선택 트랜지스터이며, 출력 단자 PBOUT에 접속된다. 또한, 트랜지스터 P2, P3, N4, N5, N6은 출력 CMOS 회로이다. 그리고, 트랜지스터 P7은 정전류원이다.

판독 동작에서는 선택 메모리 셀의 워드선 WL을 0V 정도로 하고, 그 이외의 워드선 WL을 4V 정도로 하며, 선택 메모리 셀은 임계값 전압의 상태에 따라 온(ON) 또는 오프(OFF)로 하고, 비선택 메모리 셀은 전부 온으로 한다. 선택 메모리 셀의 온 또는 오프에 의존하여, 노드 SNS가 H 레벨 또는 L 레벨로 되고, 그 상태가 신호 SET에 판독 펄스를 인가했을 때의 검출 트랜지스터 N8의 도통 또는 비도통에 의해 판독되어 래치 회로(10)에 래치된다.

프로그램 검증이나, 소거 검증 동작은 판독 동작과 마찬가지이다. 단, 프로그램 검증에서는 선택 메모리 셀의 워드선을 0V 대신에 프로그램 검증 레벨에 따른 양의 전압, 예를 들어, 0.8V를 인가한다. 또한, 소거 검증에서는 선택 메모리 셀의 워드선을 0V 대신에 소거 검증 레벨에 따른 음의 전압으로 한다. 단, 반도체 디바이스에 있어서 음의 전압을 실현하는 것은 현실적이지 못하기 때문에, 통상은 선택 메모리 셀의 워드선을 0V로 하고, 어레이용 Vss 전위 ARVSS를 양전압, 예컨대 0.6V로 하여 등가적으로 선택 메모리 셀의 워드선 전위를 음으로 하고 있다.

도 14a 및 도 14b는 NAND형 플래시 메모리에 있어서 이용되는 용장 정보 기억용 회로를 도시한다. 이 회로에서는 용장 어드레스를 기록하는 용장 메모리 셀 RMC가 선택 트랜지스터 RSG1과 선택 트랜지스터 RSG2 사이에 끼워져 있고, 센스 앰프부(101)에 접속된다. 센스 앰프부(101)내의 트랜지스터 P21, N20 및 NAND 게이트(12)에 의해 용장 메모리 셀 RMC의 임계값 전압 상태가 노드 SNS에서 판독되고, 트랜지스터 P22, N23로 이루어지는 CMOS 인버터에 의해, 노드 SNS의 상태가 검출된다. 용장 메모리 셀 RMC는 통상의 메모리 셀과 마찬가지로, 소거시에는 음의 임계값 전압이며, 프로그램시에는 양의 임계값 전압이다.

판독 동작에서는 용장 메모리 셀 RMC의 워드선 WL을 0V로 하고, 임계값 전압의 상태에 따라 온 또는 오프시킴으로써 노드 SNS에서 그 정보가 판독된다. 프로그램 검증시에는 용장 메모리 셀 RMC의 워드선 WL을 프로그램 검증 레벨에 따른 양전압으로 하고, 노드 SNS에서 임계값 전압이 검증 레벨을 초과할지의 여부가 판독되어, CMOS 인버터에 의해 검출된다. 그리고, 소거 검증에서는 용장 메모리 셀 RMC의 워드선 WL을 0V, 어레이용 Vss 전압 ARVSS를 양전압으로 하고, 등가적으로 워드선 WL을 음전압으로 하고 있다. 각 동작에서의 각 전압의 예가 도 14b에 도시된다.

이상과 같이, NAND형 플래시 메모리에서는 메모리 셀의 임계값 전압이 프로그램시에 양전압, 소거시에 음전압으로 되는 NOR형 플래시 메모리와는 상이한 구성을 갖는다. 그 때문에 NAND형 메모리에서는 소거 검증에 의해, 메모리 셀이나 용 장 메모리 셀의 임계값 전압 Vt가 음전압으로 되어 있는 것을 확인하기 위해, 어레이용 Vss 전압 ARVSS를 양전압으로 제어하게 된다.

그러나, 도 13의 페이지 버퍼 회로(100)나 도 14a 및 도 14b의 센스 앰프부(101)의 회로 구성에서는 소거 검증에 있어서 문제점을 갖는다.

도 13의 페이지 버퍼(100)의 구성에서는 선택 메모리 셀 MC0에 대한 워드선 WL0에 0V를 인가하고, 다른 워드선 및 선택선 SG1, SG2에는 4V를 인가한 상태에서 트랜지스터 N10, N11을 도통시킨다. 선택 메모리 셀 MC0의 임계값 전압이 충분히 음전압으로 되어 있으면, 선택 메모리 셀 MC0이 도통하여, 노드 SNS의 전압을 인하하고, 그 전압이 트랜지스터 N8에 의해 검출되어 래치 회로(10)에 래치된다.

그러나, 트랜지스터 N8의 임계값 전압은 제조 프로세스에 의존하지만, 통상은 0.8V 정도이다. 따라서, 선택 메모리 셀 MC0의 도통에 의해, 노드 SNS는 트랜지스터 N8의 임계값 전압보다 낮아질 필요가 있다. 그 경우, 신뢰성의 관계로부터 판독에 대하여 보다 큰 소거 마진을 보증해야 하는 경우에는, 어레이 Vss 전압 ARVSS를, 예를들어 1V 정도로 높게 하고, 선택 메모리 셀 MC0의 게이트 전압을 등가적으로 -1V 정도로 한다. 그렇게 하면, 선택 트랜지스터 MC0가 소거 동작에 의해 플로팅 게이트로부터 충분히 전자가 인출되어, 그 임계값 전압 Vt가 음전압으로 되어 있는 경우, 소거 검증시에 선택 메모리 셀 MC0가 도통하여도, 노드 SNS의 전위는 겨우 어레이 Vss 전압 ARVSS(=1V)까지 밖에 내릴 수 없고, 이러한 노드 SNS 전위에서는 소스가 접지 전위 Vss에 접속되는 트랜지스터 N8을 비도통으로 할 수 없어, 결국 소거 검증을 행할 수 없게 된다. 즉, 검출 트랜지스터 N8을 도통하여 래치 회로(10)의 상태를 반전시킴으로써, 소거 검증이 패스하도록 되어 있지만, 소거 상태가 되어도 검출 트랜지스터 N8을 도통시킬 수 없다.

또한, 도 14a 및 도 14b의 용장 정보 기억용 회로의 경우에서도, 그 소거 검증의 문제점은 동일하다. 도 14a 및 도 14b의 센스 앰프부(101)도 도 13의 페이지 버퍼 회로(100)와 마찬가지로, 용장 메모리 셀 RMC가 선택 트랜지스터 RSG1과 트랜지스터 N20을 통해, 정전류원으로 되는 P 채널 트랜지스터 P21에 접속되며, 용장 메모리 셀 RMC의 도통·비도통에 따라서, 노드 SNS가 H 레벨 또는 L 레벨로 되고, 그 노드 SNS의 전위가, 소스가 접지 Vss에 접속된 검출 트랜지스터 N23을 갖는 CMOS 인버터에 의해 검출된다.

그 경우에도, 판독에 대하여 보다 큰 소거 마진을 보증해야 하는 경우에는 어레이용 Vss 전압 ARVSS를, 예를들어 1V 정도로 높게 하고, 용장 메모리 셀 RMC의 게이트 전압을 등가적으로 -1V 정도로 한다. 그렇게 하면, 용장 트랜지스터 RMC가 그 플로팅 게이트로부터 충분히 전자가 방출되어 임계값 전압 Vt가 음전압으로 되어 있는 경우에, 소거 검증시에 선택 메모리 셀 RMC가 도통하여도, 노드 SNS의 전위는 겨우 어레이 Vss 전압 ARVSS(=1V)까지 밖에 내릴 수 없다. 이러한 노드 SNS의 전위에서는 CMOS 인버터 P22, N23의 트립 레벨(trip level)보다 높고, 소스가 접지 전위 Vss에 접속되는 트랜지스터 N23을 비도통으로 할 수 없어, 결국 소거 검증을 행할 수 없다.

이상과 같이, 메모리 셀과 정전류와의 사이의 노드 레벨을 소스 접지된 검출 트랜지스터의 게이트에 부여하고, 그 검출 트랜지스터를 도통시킴으로써 검증 동작을 행하는 회로에서는 소거 검증 동작에 지장이 있다는 것을 이해할 수 있다.

그래서, 본 발명의 목적은 소거 검증을 정상적으로 행할 수 있는 NAND형 불휘발성 메모리를 제공하는 것이다.

또한, 본 발명의 다른 목적은 프로그램에 의해 양의 임계값 전압으로 되고, 소거에 의해 음의 임계값 전압으로 되는 불휘발성 메모리에 있어서, 소거 검증 동작을 정상적으로 행할 수 있는 불휘발성 메모리를 제공하는 것이다.

상기한 목적을 달성하기 위해서, 본 발명의 하나의 측면은 NAND형 불휘발성 메모리에 있어서, 메모리 셀이 접속되는 비트선에 접속되는 정전류원과 그 접속점의 전위를 검출하는 검출 트랜지스터를 갖는 검출 회로와; 메모리 셀의 비트선과 반대측의 제1 기준 전위와; 상기 검출 트랜지스터의 소스가 접속되는 제2 기준 전위를 포함하고, 소거 검증시에는 제1 기준 전위와 제2 기준 전위가 소정의 양전위로 제어되는 것을 특징으로 한다. 제1 기준 전위를 양전위로 제어함으로써, 메모리 셀의 제어 게이트 레벨을 등가적으로 소거 검증 레벨인 음으로 할 수 있고, 또한 검출 트랜지스터의 제2 기준 전위도 양전위로 제어함으로써, 검출 트랜지스터의 등가적인 임계값 전압을 높게 할 수 있거나, 또는 검출 인버터의 등가적인 트립 레벨로 높게 할 수 있어, 소거 검증시의 종래의 문제점을 해결할 수 있다.

상기한 목적을 달성하기 위해서, 본 발명의 하나의 측면은 메모리 셀 어레이내에 복수의 메모리 셀이 직렬로 접속된 셀 스트링을 갖는 NAND형 불휘발성 메모리에 있어서, 상기 메모리 셀에 접속되는 정전류 회로와 그 접속점의 전위를 검출하는 검출 트랜지스터를 갖는 검출 회로와; 상기 메모리 셀의 상기 정전류 회로와 반대측의 제1 기준 전위와; 상기 검출 트랜지스터의 소스에 접속되는 제2 기준 전위를 포함하며, 소거 검증시에는 상기 제1 기준 전위와 제2 기준 전위가 소정의 양전위로 제어되는 것을 특징으로 한다.

상기한 목적을 달성하기 위해서, 본 발명의 다른 측면은 메모리 셀 어레이내에 복수의 메모리 셀이 직렬로 접속된 셀 스트링을 갖는 NAND형 불휘발성 메모리에 있어서, 용장 정보 또는 소정의 정보를 기억하는 보조 메모리 셀과; 상기 보조 메모리 셀에 접속되는 정전류 회로와 그 접속점의 전위를 검출하는 검출 트랜지스터를 갖는 용장 검출 회로와; 상기 보조 메모리 셀의 상기 정전류 회로와 반대측의 제1 기준 전위와; 상기 검출 트랜지스터의 제2 기준 전위를 포함하며, 소거 검증시에는 상기 제1 기준 전위와 제2 기준 전위가 소정의 양전위로 제어되는 것을 특징으로 한다.

이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 이러한 실시예가 본 발명의 기술적 범위를 한정하는 것은 아니다.

도 1은 본 실시예에 있어서의 8×4의 NAND형 플래시 메모리 어레이와 페이지 버퍼의 구성을 나타내는 도면이다. 도 1에는 4×4의 메모리 셀 어레이를 각각 갖는 2개의 블록 (블럭 0, 블럭 1)이 도시되어 있다. NAND형 플래시 메모리는 여러개(도 1 중에서는 4개)의 직렬로 접속된 메모리 셀 MC00∼MC30과, 그 상하에 직렬로 접속된 셀렉트 게이트·트랜지스터 NSG1 및 셀렉트 게이트·트랜지스터 NSG2에 서 하나의 스트링 단위를 형성한다. 이 스트링이 한개의 비트선 BL0상에 다수개(도 1 중에서는 2 스트링)가 접속된다. 또한, 각 비트선 BL0 내지 비트선 BL3에는 페이지 버퍼(100)가 각각 접속된다.

상기한 바와 같이, NAND형 플래시 메모리의 메모리 셀은 통상 2가지의 상태로 존재한다. 하나의 상태는 메모리 셀의 플로팅 게이트에 전자가 주입되어 있는 상태로, 0 데이터를 저장하고 있다. 이 때의 메모리 셀의 임계값 전압 Vt는 양이고, 메모리 셀은 확장형 트랜지스터로서 기능한다. 또 하나의 상태는 메모리 셀의 플로팅 게이트로부터 전자가 방출된 상태로, 1 데이터가 저장되어 있다. 이 때의 메모리 셀의 임계값 전압 Vt는 음이고, 메모리 셀은 공핍형 트랜지스터로서 기능한다.

도 2는 본 실시예에 있어서의 페이지 버퍼 회로를 도시하는 도면이다. 도 2의 페이지 버퍼 회로는 도 13에 도시한 종래의 페이지 버퍼 회로와 동등한 구성으로, 래치 회로(10)의 설정용 트랜지스터 N9의 소스 단자(제2 기준 전위)가 종래예에서는 접지 전위에 접속되어 있던 것에 대하여, 본 실시예에서는 페이지 버퍼용 Vss 전위 PBVSS에 접속되어 있다. 이 페이지 버퍼용 Vss 전위 PBVSS는 어레이용 Vss 전위 ARVSS(제1 기준 전위)와 마찬가지로, 소거 검증시에 소정의 양의 전위로 유지되고, 판독시와 프로그램 검증시에는 소거 검증시의 전위보다 낮은 전위 또는 접지 전위로 유지된다.

도 3a 내지 도 3c는 도 2의 회로에 대해서의 판독시, 프로그램(기록) 검증시, 및 소거 검증시의 동작 타이밍 차트도이다. 또한, 도 4a 및 도 4b는 상기 3가 지일 때에 있어서의 각 노드의 전압예를 나타내는 도표이다. 이하에 이들 도면을 참조하여 본 실시예에 있어서의 판독시, 프로그램(기록) 검증시, 및 소거 검증시의 동작을 설명한다.

[판독 동작]

NAND형 플래시 메모리의 판독 동작은 도 3a에 도시하며 이하와 같다. 판독시에는 어레이용 Vss 전위 ARVSS는 0V로, 페이지 버퍼용 Vss 전위 PBVSS도 0V로 유지된다. 우선 워드선 WL0에 연결되는 메모리 셀 MC0을 선택했다고 가정한다. 또한, 페이지 버퍼(100)내의 래치 회로(10)의 노드 A, B는 각각 L 레벨 및 H 레벨로 사전 설정되어 있다. 그리고, 설정 신호 SET는 L 레벨이다.

이 때, 워드선 WL0에는 0V를 그 밖의 워드선 WL1 내지 WLn에는 4V 정도를 인가한다. 셀렉트 게이트선 SG1, SG2에도 4V 정도를 인가하고, 셀렉트 게이트 트렌지스터 NSG1, NSG2를 동시에 도통시켜, 선택한 메모리 셀 MC0의 임의의 스트링을 선택한다. 이에 따라, 스트링의 한쪽은 비트선 BL에 접속되고, 다른쪽은 어레이용 Vss 전위 ARVSS(제1 기준 전위)에 접속된다. 판독시, 어레이용 Vss 전위 ARVSS는 0V이다. 또한, 선택 스트링내의 선택 메모리 셀 MC0 이외의 메모리 셀 MC1 내지 MCn은 기억 데이터에 관계없이 전부 도통 상태로 된다.

이 상태에서, 페이지 버퍼(10)내의 신호 BLCNTRL, BLPROT를 H 레벨(고레벨)로 하고, 페이지 버퍼(100)를 비트선 BL에 접속한다. 동시에, 신호 PBIAS를 L 레벨로 하고, P형 트랜지스터 P7을 온시켜 비트선 BL에 전류를 공급한다. 이 전류는 메모리 셀 MC0이 1 데이터를 가질지 0 데이터를 가질지의 기준이 된다. 보다 정확 하게는 신호 BLCNTRL은 1V로, 신호 BLPROT는 전원 Vcc로 각각 제어된다.

도 3a의 좌측에 도시하는 바와 같이, 메모리 셀 MC0이 1 데이터를 갖는 경우, 그 임계값 전압 Vt가 음이기 때문에, 워드선 WL0에 0V가 인가되어 있어도, 메모리 셀 MC0은 온하여 전류가 흐르며, 페이지 버퍼내의 노드 SNS가 L 레벨측으로 유도된다. 다음에, 설정 신호 SET에 H 레벨의 펄스가 주어지면, 설정용 트랜지스터 N9가 도통하여, 검출 트랜지스터 N8의 소스 단자가 페이지 버퍼용 Vss 전위 PBVSS(판독시에는 0V)로 되고, 노드 SNS가 검출 트랜지스터 N8에 의해 검출된다. 메모리 셀 MC0의 데이터가 1이고, 셀이 도통하고 있기 때문에, 노드 SNS가 L 레벨이고, 래치 회로(10)내의 노드 B는 H 레벨인채로 유지되며, 설정 신호 SET가 L 레벨로 되돌려졌을 때, 래치 회로(10)에는 노드 A=L, 노드 B=H라고 하는 1 데이터의 상태가 저장된다.

도 3a의 우측에 도시하는 바와 같이, 메모리 셀 MC0이 0 데이터를 갖는 경우, 그 임계값 전압 Vt는 양이기 때문에, 워드선 WL0에 0V가 인가되어 있으면 메모리 셀 MC0은 오프하여 전류는 흐르지 않고, 정전류원 트랜지스터 P7로부터의 정전류에 의해 노드 SNS는 H 레벨로 충전된다. 다음에, 설정 신호 SET에 H 레벨로 펄스가 주어지면, 노드 SNS가 H 레벨이기 때문에, 트랜지스터 N8은 도통하여, 래치 회로(10)내의 노드 B는 L 레벨로 유도되고, 설정 신호 SET가 L 레벨로 되돌려졌을 때, 래치 회로(10)내는 노드 A=H, 노드 B=L이라는 0 데이터의 상태가 저장된다.

상기한 래치 회로(10)의 상태는 페이지 버퍼(100)내의 출력부에 있어서, 기록 데이터 로드 신호 LD를 L 레벨, 판독 데이터 출력 신호 RD를 H 레벨로 함으로써 트랜지스터 P3, N4를 동시에 도통시켜, 트랜지스터 P2, N5로 이루어지는 CMOS 인버터에 의해, 선택 게이트 N1을 통해 페이지 버퍼 출력 단자 PBOUT에 출력된다.

[프로그램(기록) 검증 동작]

다음에, 프로그램(기록) 검증을 설명한다. 프로그램 검증 동작은 도 3b에 도시한다. 프로그램 동작에서는 선택된 메모리 셀의 임계값 전압이 소정의 양의 프로그램 레벨 Vtpr로 쉬프트하도록 제어한다. 따라서, 프로그램 검증시에는 선택 메모리 셀의 제어 게이트에 소정의 양의 전압을 인가하여도, 그 메모리 셀이 도통하지 않는 것을 확인할 필요가 있다.

프로그램 검증시에는 어레이용 Vss 전위 ARVSS는 0V로, 페이지 버퍼용 Vss 전위 PBVSS도 0V로 유지되고, 그 동작은 기본적으로는 판독 동작과 동일하다. 프로그램 검증시의 판독 동작과의 상이점은 메모리 셀의 임계값 전압 Vt의 프로그램(기록) 레벨 Vtpr을 보증하기 위해서, 선택한 워드선 WL에 0V 대신에 소정의 양전압을 인가하는 것이다. 예컨대, 워드선 WL에 0.8V를 인가하면, 적어도 판독 동작에 의해 0 데이터로 판독할 수 있는 최소의 임계값 전압 Vt에 대하여, 약 0.8V의 마진을 얻을 수 있다. 따라서, 워드선의 양전압은 프로그램 레벨 Vtpr에 대응하는 전압으로 설정된다.

워드선 WL0에 연결되는 메모리 셀 MC0을 선택했다고 가정한다. 이 때, 선택 워드선 WL0에는 0.8V를, 그 밖의 비선택 워드선 WL에는 4V 정도를 인가한다. 또한, 셀렉트 게이트선 SG1, SG2에도 4V 정도를 인가하고, 선택한 메모리 셀의 임의의 스트링을 비트선 BL 및 어레이용 Vss 전위 ARVSS에 접속한다.

이 상태에서, 페이지 버퍼(100)내의 신호 BLCNTRL, BLPROT를 H 레벨로 하고, 페이지 버퍼(100)와 비트선 BL을 전기적으로 접속한다. 동시에 신호 PBIAS를 L 레벨로 하고, 전류원인 P형 트랜지스터 P7을 온시켜 비트선 BL에 정전류를 공급한다. 이 전류는 판독시와 마찬가지로, 메모리 셀 MC가 충분히 프로그램(기록)되어 있는지의 여부의 판정 기준이 된다. 메모리 셀을 프로그램(기록)하는 경우에는 페이지 버퍼(100)내의 래치 회로(10)내의 노드 A 및 노드 B는 이 단계까지 각각 L 레벨 및 H 레벨로 사전 설정된다. 프로그램(기록)하지 않는 경우에는 노드 A 및 노드 B는 각각 H 레벨, L 레벨로 사전 설정된다. 여기서는 프로그램(기록)하는 경우를 생각하고, 노드 A 및 노드 B가 각각 L 레벨 및 H 레벨로 설정되어 있는 경우를 상정한다.

도 3b의 좌측에 도시하는 바와 같이, 메모리 셀 MC0이 충분히 프로그램(기록)되어 있지 않은 경우, 그 임계값 전압 Vt는 워드선 WL0의 전압 0.8V보다 작기 때문에 메모리 셀 MC0은 온하여 전류가 흐르고, 노드 SNS가 L 레벨로 유도된다. 다음에, 설정 신호 SET에 H 펄스가 주어지면, 노드 SNS가 L 레벨이기 때문에, 래치 회로(10)내의 노드 B는 H 레벨인채로 유지되고, 설정 신호 SET가 L 레벨로 되돌려졌을 때, 래치 회로(10)에는 노드 A=L 레벨, 노드 B=H 레벨 상태가 유지된다. 이것은, 프로그램(기록) 검증이 실패한 것을 나타내어 다시 프로그램(기록) 동작이 행해진다.

도 3b의 우측에 도시하는 바와 같이, 메모리 셀 MC0이 충분히 프로그램(기록)되어 있는 경우, 그 임계값 전압 Vt는 선택 워드선 WL0의 전압 0.8V 보다 크기 때문에, 메모리 셀 MC0은 오프하여 전류는 흐르지 않고, 노드 SNS가 H 레벨로 충전된다. 다음에, 설정 신호 SET에 H 펄스가 주어지면, 노드 SNS가 H 레벨이기 때문에, 노드 B는 L 레벨로 유도되고, 설정 신호 SET가 L 레벨로 되돌려졌을 때 페이지 버퍼(100)내의 래치 회로(10)는 노드 A=H 레벨, 노드 B=L 레벨 상태로 재설정된다. 이것은 프로그램(기록) 검증이 패스한 것을 나타내어 프로그램(기록)이 완료한다.

[소거 검증 동작]

다음에 소거 검증 동작을 설명한다. 소거 검증 동작은 도 3c에 도시한다. 소거 동작에서는 블록내의 모든 메모리 셀의 임계값 전압을 음의 소거 레벨 Vtre로 쉬프트하기 때문에, 소거 검증 동작에서는 메모리 셀의 제어 게이트에 등가적으로 음의 전압을 인가하여, 스트링내의 모든 메모리 셀이 도통하는 것을 확인할 필요가 있다.

본 실시예에 있어서, 소거 검증시에는 도 4a에 도시하는 바와 같이, 어레이용 Vss 전위 ARVSS(제1 기준 전위)는 소정의 양전압 VVER로, 또한 페이지 버퍼용 Vss 전위 PBVSS(제2 기준 전위)도 동일한 양전압 VVER로 유지된다. 또는, 도 4b에 도시하는 바와 같이, 어레이용 Vss 전위 ARVSS는 소정의 제1 양전압 VVER1로, 또한 페이지 버퍼용 Vss 전위 PBVSS는 제2 양전압 VVER2로 유지된다. 어레이용 Vss 전위 ARVSS에 덧붙여, 페이지 버퍼용 Vss 전위 PBVSS도 양전압으로 함으로써, 후술하는 바와 같이, 검출 트랜지스터 N8의 검출 동작을 가능하게 할 수 있다.

소거 검증 동작은 기본적으로는 판독과 동일하지만, 상이점은 선택 메모리 셀 MC0의 임계값 전압 Vt에 대해서 음의 소거 레벨 Vter을 보증하기 때문에, 선택 한 블록(소거 단위)의 모든 워드선 WL을 0V로 하여, 어레이용 Vss 전위 ARVSS에 소정의 양전압 VVER을 인가하는 것이다. 워드선 WL을 0V로 하여, 어레이용 Vss 전위 ARVSS에 소정의 양전압 VVER을 인가함으로써, 등가적으로 메모리 셀의 제어 게이트의 전위를 음전위로 하여, 메모리 셀의 음의 소거 임계값 레벨 Vtre를 보증한다. 예컨대 어레이용 Vss 전위 ARVSS에 0.6V를 인가하면, 적어도 판독에 의해 1 데이터로 판독할 수 있는 절대치에 의해 최소의 임계값 전압 Vt에 대하여 약 0.6V의 마진을 얻을 수 있다.

선택 블록의 소거 검증 동작을 설명한다. 전(全)워드선 WL에는 0V를, 셀렉트 게이트선 SG1, SG2에는 4V 정도를 인가하여, 선택 블록 중의 스트링을 전부 선택한다. 어레이용 Vss 전위 ARVSS에는 0.6V를 인가하고, 페이지 버퍼용 Vss 전위 PBVSS에도 0.6V를 인가한다. 이 상태에서, 페이지 버퍼(100)내의 신호 BLCNTRL, BLPROT를 H 레벨로 하여, 페이지 버퍼(100)와 비트선 BL을 전기적으로 접속한다.

신호 BLCNTRL은 판독 및 프로그램(기록) 검증시에서는 1V 정도이지만, 소거 검증시에는 어레이용 Vss 전위 ARVSS가 0.6V이기 때문에, 1.6V 정도로 되어, 메모리 셀이 도통하였을 때의 비트선 BL의 전압 0.6V에 대하여 상대적으로 1.0V 높은 레벨로 된다. 이것은 스트링은 복수개, 예컨대 16개의 메모리 셀이 직렬로 이어져 있어, 각각의 메모리 셀에 대하여 충분한 드레인 소스 전압 Vds를 공급하기 위함이다.

페이지 버퍼(100)를 비트선 BL에 전기적으로 접속하는 동시에, 신호 PBIAS를 L 레벨로 하여, 정전류원의 P형 트랜지스터를 온시켜 비트선 BL에 정전류를 공급한다. 이 정전류는 메모리 셀이 충분히 소거되어 있는지의 여부의 판정 기준이 된다. 페이지 버퍼(100)내의 래치 회로(10)의 노드 A 및 노드 B는 이 단계까지 각각 L 레벨 및 H 레벨로 설정된다.

도 3c의 좌측에 도시하는 바와 같이, 메모리 셀이 충분히 소거되어 있지 않은 경우, 그 임계값 전압 Vt는 워드선 WL(0V)과 어레이용 Vss 전위 ARVSS(0.6V)와의 전위차 Vgs=-0.6V보다 크기 때문에(Vt > -0.6V), 메모리 셀은 오프하여 전류는 흐르지 않고, 페이지 버퍼내의 노드 SNS는 H 레벨로 충전된다. 다음에 설정 신호 SET에 H 레벨 펄스가 주어지면, 트랜지스터 N9가 도통하고, 노드 SNS가 H 레벨이기 때문에 검출 트랜지스터 N8도 도통하여, 노드 B는 L 레벨로 유도된다. 따라서, 설정 신호 SET가 L 레벨로 되돌려졌을 때, 래치 회로(10)는 노드 A=H 레벨, 노드 B=L 레벨 상태로 재설정된다. 이것은 소거 검증이 실패한 것을 나타내어 다시 소거 동작을 실행하게 된다.

한편, 도 3c의 우측에 도시하는 바와 같이, 메모리 셀이 충분히 소거되어 있는 경우, 그 임계값 전압 Vt는 워드선과 어레이 Vss 전위와의 전압차 Vgs=-0.6V보다 작기 때문에(Vt < -0.6V), 메모리 셀은 온하여 전류를 흘리기 때문에, 노드 SNS가 L 레벨로 유도된다. 단, 이 노드 SNS의 L 레벨은 겨우 어레이용 Vss 전위 ARVSS의 0.6V 정도까지 밖에 내려 가지 않는다. 다음에 설정 신호 SET에 H 레벨 펄스가 주어지면, 노드 SNS가 L 레벨이기 때문에, 래치회로(10)내의 노드 B는 H 레벨인채로 유지되고, 설정 신호 SET가 L 레벨로 되돌려졌을 때, 래치 회로(10)에는 노드 A=L, 노드 B=H 상태가 유지된다. 이것은 소거 검증이 패스한 것을 나타내어 소거가 완료한다.

이때, 노드 SNS는 메모리 셀의 도통에 의해 겨우 어레이용 Vss 전위 ARVSS(=0.6V) 정도까지 밖에 내려 가지 않지만, 페이지 버퍼(100)내의 검출 트랜지스터 N8의 소스 전위가 PBVSS=0.6V로 되어 있기 때문에, 검출 트랜지스터 N8은 통상의 임계값 전압(예컨대, 0.8V)이어도, 충분히 비도통 상태로 될 수 있어, 종래예의 래치 회로의 오반전(誤反轉)을 방지할 수 있다. 따라서, 신뢰성 등의 관계로부터 판독에 대하여 보다 큰 소거의 마진을 보증하지 않으면 안될 가능성이 있는 경우, 어레이용 Vss 전위 ARVSS에 예컨대 1V를 인가하였다고 해도, 검출 트랜지스터 N8의 소스 전위가, PBVSS=0.6V(또는 동일하게 1V)로 되어 있기 때문에, 여전히 검출 트랜지스터 N8을 안전하게 비도통으로 할 수 있다. 어레이용 Vss 전위 ARVSS가 보다 높아지는 경우에는, 그에 따라서, 페이지 버퍼용 Vss 전위 PBVSS도 높이면, 검출 트랜지스터 N8의 비도통의 동작을 보증할 수 있다.

도 5a 및 도 5b는 본 실시예에 있어서의 메모리 셀 어레이와 페이지 버퍼의 구성도이다. 도 5a는 도 4a에 대응하는 구성도이고, 어레이용 Vss 전위 ARVSS와 페이지 버퍼용 Vss 전위가 동일한 전압으로 제어된다. 따라서, 어레이용 Vss 전위 발생 회로(110)가 생성하는 전압이 페이지 버퍼(100)에도 공급된다.

도 5b는 도 4b에 대응하는 구성도이고, 어레이용 Vss 전위 ARVSS와 페이지 버퍼용 Vss 전위 PBVSS가 별도로 제어되고, 소거 검증 동작시에는 상이한 양전위로 제어된다.

[용장 메모리 셀 또는 보조 메모리 셀]

이상, NAND형 플래시 메모리의 메모리 셀 어레이와 페이지 버퍼에 대해서 설명하였다. 다음에, NAND형 플래시 메모리중에서 사용되고 있는 불량 셀의 어드레스의 용장 정보를 기억하는 용장 메모리 셀에 본 발명을 적용한 실시예를 설명한다. 이하의 용장 메모리 셀은 용장 정보 이외에도 소정의 정보를 기억하는 보조 메모리로 치환할 수 있다.

데이터를 저장하는 메모리 셀에 불량이 있었을 경우, 그 어드레스를 용장 정보로서 기억해 놓고, 다른 사전 준비해 둔 메모리 셀로 치환한다. 따라서, 그 불량 셀 어드레스를 용장 정보로서 기억하는 용장 메모리 셀이 필요하게 된다. 또는, 용장 정보 이외에도 디바이스의 여러가지 정보를 저장하기 위해서 사용하는 보조적인 메모리 셀이 필요하게 되는 경우도 있다. 그 경우의 메모리 셀도 용장 메모리 셀과 마찬가지의 구성으로 된다.

도 6은 본 실시예에 있어서의 용장 메모리 셀의 구성도이다. 도 14a 및 도 14b의 종래예와 대응하는 부분에는 동일한 인용 번호를 부여했다. 센스 앰프부(101)내의 검출 트랜지스터 N23의 소스 단자가, 도 14a 및 도 14b에서는 접지 전위 Vss이었던 것에 대하여, 도 6의 구성에서는 소거 검증시에 소정의 양전위로 제어되는 Vss 전위 PBVSS로 되어 있다. 그리고, 용장 메모리 셀 RMC측의 소스 단자에 접속되는 어레이용 Vss 전위 ARVSS와, 센스 앰프용 Vss 전위 PBVSS는 판독시에는 0V로, 프로그램 검증시에도 0V로 제어되며, 소거 검증시에는 소정의 동일한 양전위 또는 상이한 양전위로 제어된다.

어레이용 Vss 전위 ARVSS(제1 기준 전위)와 센스 앰프용 Vss 전위 PBVSS(제2 기준 전위) 등이, 소거 검증시에 동일한 양전압 VVER로 제어되는 예가 도 8a 및 도 8b에 도시된다. 또한, 상이한 양전위 VVER1, VVER2로 각각 제어되는 예가 도 9a 및 도 9b에 도시된다. 도 8a 및 도 8b의 예에서는 도 8a의 전압 조건의 도표에 나타난 바와 같이, 어레이용 Vss 전위 ARVSS와, 센스 앰프용 Vss 전위 PBVSS가 판독시, 프로그램 검증시, 및 소거 검증시에 동일한 전압으로 제어되기 때문에, 도 8b에 도시하는 구성도에서는 어레이용 Vss 전위 발생 회로(110)의 출력이 메모리 셀과 센스 앰프부(101)에 공급된다.

또한, 도 9a 및 도 9b의 예에서는 어레이용 Vss 전위 ARVSS와, 센스 앰프용 Vss 전위 PBVSS 등이 각각 별도로 제어된다.

이하, 도 8a 및 도 8b의 동일한 양전압 VVER에 제어되는 예에 대해서, 판독 동작, 프로그램 검증 동작, 소거 검증 동작을, 도 7a 내지 도 7c의 동작 타이밍 차트도에 대응시켜 설명한다.

[판독 동작]

도 7a에 도시한 바와 같이, 판독 동작에서는 워드선 WL은 0V, 셀렉트 게이트 신호 SG1, SG2는 4V로 하고, 신호 PBIAS를 L 레벨로 하며, P형 트랜지스터 P21을 온시켜 정전류를 노드 SNS에 공급한다. 어레이용 Vss 전위 ARVSS는 0V이며, 센스 앰프용 Vss 전위 PBVSS도 0V이다. 또한, 반전 소거 검증 신호 ERVB(ERase Verify Bar)는 전원 전위 Vcc이다.

또한 메모리셀 RMC가 1 데이터를 저장하고 있으면, 그 임계값 전압 Vt는 음이기 때문에, 워드선 WL이 0V라도 메모리 셀 RMC는 전류를 유도하여, 그 결과 비트 선 BL의 전위는 L 레벨로 되고, 트랜지스터 N20이 도통하여, 노드 SNS가 L 레벨로 된다. 그리고, 검출 트랜지스터 N23은 오프하고, 검출 트랜지스터 P22는 온하여, 트랜지스터 P24, 인버터(14, 15)를 통해, 출력 단자 OUT에는 H 레벨이 출력된다.

반대로, 메모리 셀 RMC가 0 데이터를 저장하고 있으면, 그 임계값 전압 Vt는 양이기 때문에, 워드선 WL이 0V에서 메모리 셀 RMC는 오프하여, 비트선 BL이 H 레벨로 되고 트랜지스터 N20이 오프하며, 노드 SNS는 정전류 트랜지스터 P21로부터의 정전류에 의해 충전되어 H 레벨로 된다. 따라서, 그 노드 SNS의 H 레벨에 의해, 검출 트랜지스터 N23이 온하고, 검출 트랜지스터 P21이 오프하며, 출력 단자 OUT에는 L 레벨이 출력된다.

[프로그램(기록) 검증 동작]

다음에, 도 7b에 따라서, 프로그램(기록) 검증 동작을 설명한다. 프로그램 검증 동작은 기본적으로는 판독 동작과 동일하지만, 상이점은 프로그램(기록) 마진 보증을 위해 워드선 WL에 있는 양전압을 인가하는 것이다. 여기서는 워드선 WL에 0.8V를 인가하는 경우를 예로 든다. 셀렉트 게이트 SG1, SG2는 4V로 하고, 신호 PBIAS를 L 레벨로 하여 P형 트랜지스터 P21을 온시켜 로드 전류를 공급한다. 어레이용 Vss 전위 ARVSS는 0V이며 반전 소거 검증 신호 ERVB는 H 레벨이다.

만일 메모리 셀 RMC가 프로그램(기록) 불충분하면, 그 임계값 전압 Vt는 워드선 전압 0.8V 보다 작기 때문에, 메모리 셀 RMC는 도통하여 전류를 유도한다. 그 결과 노드 SNS가 L 레벨로 되어, 출력 단자 OUT에는 H 레벨이 출력된다. 이것은 프로그램(기록) 검증이 실패한 것을 나타내어 다시 기록이 개시된다.

반대로 메모리 셀 RMC가 충분히 프로그램(기록)되어 있는 경우에는 그 임계값 전압 Vt는 워드선 전위의 0.8V 보다 크기 때문에, 메모리 셀 RMC는 오프하여, 트랜지스터 N20이 비도통되고, 노드 SNS는 충전되어 H 레벨로 된다. 그 결과 출력 단자 OUT에는 L 레벨이 출력된다. 이것은 프로그램(기록) 검증이 패스한 것을 나타내어 프로그램(기록) 동작이 완료한다.

[소거 검증 동작]

다음에, 도 7c에 따라서, 소거 검증 동작을 설명한다. 소거 검증 동작도 기본적으로는 판독 동작과 동일하지만, 상이점은 소거 마진 보증을 위해 어레이용 Vss 전위 ARVSS(제1 기준 전위)를 소정의 양전압으로 제어하는 것이다. 그리고 동시에, 검출 트랜지스터 N23의 온·오프 동작을 보증하기 위해서, 센스 앰프용 Vss 전위 PBVSS(제2 기준 전위)도, 소정의 양전압으로 제어한다. 여기서는 어레이용 Vss 전위 ARVSS 및 센스 앰프용 Vss 전위 PBVSS에 0.6V를 인가하는 경우를 예로 든다.

우선, 워드선 WL은 0V이고, 셀렉트 게이트선 SG1, SG2는 4V로 하며, 신호 PBIAS를 L 레벨로 하여 정전류원 트랜지스터 P21을 온시켜, 로드 전류를 공급한다. 반전 소거 검증 신호 ERVB는 0V로 하여, 트랜지스터 N20을 확실하게 도통시킨다. 어레이용 Vss 전위 ARVSS가 0.6V로 되어 있기 때문에, 메모리 셀 RMC가 도통하여 비트선 BL을 ARVSS 레벨까지 인하하더라도, NAND 게이트(12)에 충분한 L 레벨을 부여할 수 있기 때문에, 반전 소거 검증 신호 ERVB를 L 레벨, NAND 게이트(12)의 출력을 확실하게 H 레벨로 하고 있다. 그 결과, 노드 SNS와 비트선 BL을 연결하는 N형 트랜지스터 N20의 게이트에 Vcc를 인가하여 트랜지스터 N20을 확실하게 온시킨다.

만일 메모리 셀 RMC가 소거 불충분하면, 임계값 전압 Vt는 -0.6V 보다 크기 때문에(Vt > -0.6V), 메모리 셀 RMC는 오프하고, 노드 SNS는 충전되어 H 레벨로 된다. 따라서, 검출 트랜지스터 N23은 도통하여, 출력 단자 OUT에는 L 레벨이 출력된다. 이것은 소거 검증이 실패한 것을 나타내어 다시 소거가 시작된다.

반대로 메모리 셀 RMC가 충분히 소거되어 있는 경우에는 그 임계값 전압 Vt는 -0.6V 작기 때문에(Vt < -0.6V), 메모리 셀 RMC는 전류를 유도하고, 그 결과 노드 SNS가 L 레벨로 된다. 단, 어레이용 Vss 전위 ARVSS가 0.6V이기 때문에, 노드 SNS는 겨우 0.6V까지 밖에 저하하지 않는다. 그러나, 센스 앰프부(101)내의 검출 트랜지스터 N23의 소스는 센스 앰프용 Vss 전위 = 0.6V에 접속되어 있기 때문에, 게이트 소스 사이는 임계값 전압 이하로 되어, 트랜지스터 N23은 확실하게 비도통으로 된다. 그 결과, 트랜지스터 P22, N23로부터 이루어지는 CMOS 인버터의 출력은 H 레벨로 되어, 출력 단자 OUT에는 H 레벨이 출력된다. 이것은 소거 검증이 패스한 것을 나타내어 소거가 완료한다.

상기한 설명에서 분명한 바와 같이, 소거 검증에서는 어레이용 Vss 전위 ARVSS에 소정의 양전압을 인가하기 때문에, 노드 SNS는 이상적으로는 그 전위 ARVSS와 동레벨까지 밖에 L 레벨측으로 유도되지 않는다. 트랜지스터 P22, N23로부터 이루어지는 인버터의 트립 포인트(반전 입력 레벨)는 제조 프로세스와 트랜지스터의 능력에 의해 결정되어 있다. 통상은 전원 Vcc에 대하여 Vcc/2 정도이다. 따라서, 신뢰성 등의 관계로부터 판독에 대하여 보다 큰 소거의 마진을 보증해야 하는 가능성이 있었던 경우, 어레이용 Vss 전위 ARVSS에 예컨대 1V를 인가하는 것이지만, 이 때 전원 Vcc가 낮으면(예컨대, 2V), 소거 검증을 행할 수 없다. 왜냐하면 노드 SNS는 이상적인 상태라도 어레이용 Vss 전위 ARVSS의 레벨인 1V까지 밖에 낮아지지 않아, 실제로는 메모리 셀과 셀렉트 게이트 트렌지스터의 드레인·소스 사이 전압 Vds가 필요하기 때문에, 노드 SNS는 1V보다 높은 전압으로 되어 버린다. 이 레벨에서는 인버터의 트립 포인트에 가깝기 때문에 출력이 중간 레벨로 될 가능성이 있다.

이것을 해결하기 위해서 인버터의 트랜지스터의 비를 바꿔 트립 포인트를 높게 설정할 수도 있지만, 어디까지 높게할 수 있을지는 한계가 있어, 보다 높은 전압이 어레이용 Vss 전위 ARVSS에 인가되는 경우에는 치환할 수 없게 된다. 또한, 트랜지스터의 비를 깨기 위해 큰 트랜지스터가 필요해지고, 레이 아웃의 면적이 증대한다. 또한, 기록의 마진을 변화시켜, 판독 속도에도 영향을 미치게 된다.

그래서, 본 실시예에서는 검출용 트랜지스터 N23의 소스 단자 PBVSS를 소거 검증시에 소정의 양전압으로 제어한다. 이에 따라, 노드 SNS가 게이트에 입력하는 인버터 P22, N23의 트립 포인트를 등가적으로 높게 보일 수 있어, 소거 검증시에 어레이용 Vss 전위 ARVSS에 양전압이 인가된 경우라도, 통상의 판독과 마찬가지로 인버터에 의해 노드 SNS의 L 레벨을 감지하는 것이 가능해진다.

또한, 도 8a 및 도 8b의 예에서는 센스 앰프용 Vss 전위 PBVSS와 어레이용 전위 ARVSS는 동일한 전압으로 하였지만, 반드시 동일한 전압일 필요는 없고, 도 9a 및 도 9b와 마찬가지로, 어레이용 전위 ARVSS와 상이한 양전압이 센스 앰프용 전위 PBVSS로 인가되어도 좋다. 또한, 메모리는 용장 정보 기억용 회로로 하였지만, 용장 정보에 한정할 필요는 없고, 디바이스의 기능을 위한 여러가지 정보를 기억하는 회로라도 무방하다. 또한, 실시예중에서는 메모리 셀이 하나뿐이지만, 여러개 직렬로 접속되어 있어도 좋다. 또한, 메모리 셀이 여러개 병렬로 접속되어 있어도 좋다.

도 10은 별도의 용장 메모리 셀과 센스 앰프부(102)의 구성을 나타내는 도면이다. 또한, 도 11a 및 도 11b는 도 10의 전압 조건을 나타내는 도표이다. 도 10의 회로는 센스 앰프부(102)가 래치형이며, 그것 이외의 구성은 도 5a 및 도 5b의 센스 앰프부(101)와 마찬가지의 구성이다. 따라서, 도 10의 센스 앰프부(102)는 트랜지스터 N30을 통해 비트선 BL에 접속되고, 노드 SNS의 레벨이 CMOS 인버터 P32, N33과, 동 인버터 P22, N23로 이루어지는 래치 회로에서 래치된다.

판독시, 프로그램(기록) 검증시, 및 소거 검증시의 전압 조건은 도 11a 및 도 11b에 도시한다. 도 11a의 예에서는 센스 앰프용 Vss 전위 PBVSS와, 어레이용 Vss 전위 ARVSS가 동 전위로 제어되는 것에 대하여, 도 11b의 예에서는 이들 전위는 판독 시간과 프로그램 검증시에는 동일한 0V이지만, 소거 검증시에는 상이한 양의 전위 VVERl, WER2로 각각 제어된다. 실시예중에서는 메모리 셀이 하나뿐이지만, 여러개 직렬로 접속되어 있어도 좋다. 또한, 메모리 셀이 여러개 병렬로 접속되어 있어도 좋다.

이 실시예의 경우도 소거 검증시에, 노드 SNS의 L 레벨이 어레이용 Vss 전위 ARVSS(예컨대 0.6V)까지 저하하여도, 트랜지스터 P22, N23로 이루어지는 인버터의 트립 레벨(반전 레벨)이 등가적으로 높아져 있기 때문에, 확실하게 트랜지스터 N23을 비도통으로 할 수 있다. 이상 실시예를 설명하였지만, 본 발명의 보호 범위는 실시예에 한정되지 않고 특허 청구의 범위와 그 균등물까지 미치는 것이다.

이상, 본 발명에 따르면, 소거 상태가 음의 임계값 전압으로 되는 NAND형 불휘발성 메모리에 있어서, 소거 검증시의 검증 동작을 확실하게 행할 수 있다.

Claims

메모리 셀 어레이내에 복수의 메모리 셀이 직렬로 접속된 셀 스트링을 갖는 NAND형 불휘발성 메모리에 있어서,

상기 메모리 셀에 접속되는 정전류 회로와 그 접속점의 전위를 검출하는 검출 트랜지스터를 갖는 검출 회로와;

상기 메모리 셀의 상기 정전류 회로와 반대측의 제1 기준 전위와;

상기 검출 트랜지스터의 소스에 접속되는 제2 기준 전위

를 포함하며,

소거 검증시에는 상기 제1 기준 전위와 제2 기준 전위가 소정의 양(正)전위로 제어되는 것을 특징으로 하는 NAND형 불휘발성 메모리.
제1항에 있어서, 상기 제1 기준 전위 및 제2 기준 전위가 통상 판독시 및 프로그램 검증시에 접지 전위로 제어되는 것을 특징으로 하는 NAND형 불휘발성 메모리.
제1항 또는 제2항에 있어서, 상기 제1 기준 전위 및 제2 기준 전위가 소거 검증시에 동일한 양전위로 제어되는 것을 특징으로 하는 NAND형 불휘발성 메모리.
메모리 셀 어레이내에 복수의 메모리 셀이 직렬로 접속된 셀 스트링을 갖는 NAND형 불휘발성 메모리에 있어서,

용장 정보 또는 소정의 정보를 기억하는 보조 메모리 셀과;

상기 보조 메모리 셀에 접속되는 정전류 회로와 그 접속점의 전위를 검출하는 검출 트랜지스터를 갖는 용장 검출 회로와;

상기 보조 메모리 셀의 상기 정전류 회로와 반대측의 제1 기준 전위와;

상기 검출 트랜지스터의 제2 기준 전위

를 포함하며,

소거 검증시에는 상기 제1 기준 전위와 제2 기준 전위가 소정의 양전위로 제어되는 것을 특징으로 하는 NAND형 불휘발성 메모리.
제4항에 있어서, 상기 제1 기준 전위 및 제2 기준 전위가 상기 보조 메모리 셀의 통상 판독시 및 프로그램 검증시에 접지 전위로 제어되는 것을 특징으로 하는 NAND형 불발휘성 메모리.
제4항 또는 제5항에 있어서, 상기 제1 기준 전위 및 제2 기준 전위가 소거 검증시에 동일한 전위로 제어되는 것을 특징으로 하는 NAND형 불휘발성 메모리.
제1항 또는 제4항에 있어서,

상기 메모리 셀 또는 보조 메모리 셀은 소거시에는 음의 임계값 전압으로, 프로그램시에는 양의 임계값 전압으로 되고, 선택된 상기 메모리 셀 또는 보조 메모리 셀은 그의 제어 게이트에 0V가 인가되는 것을 특징으로 하는 NAND형 불휘발성 메모리.