JP4196191B2 - 不揮発性半導体記憶装置及びその制御方法 - Google Patents
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Description
図1を用いて一般動作を説明する。図1はメモリセルの断面図であり、メモリセルは符号60で示されている。符号61は窒化膜(広義には誘電体膜)を示す。符号trはトラップ領域を示す。符号62はゲート電極を示す。符号fdは第1不純物領域を示す。符号sdは第2不純物領域を示す。符号63は、サブストレートを示す。符号IDSは、第1不純物領域fdと第2不純物領域sdとの間のチャネル領域に流れる電流を示す。以下の図において、同符号のものは同様の意味を示す。
図2に、不揮発性半導体記憶装置1000の構成を示す。不揮発性半導体記憶装置1000は、ワード線コントロール回路100、ラインコントロール回路200及び電源回路50を含む。ワード線コントロール回路100には、行方向Xに沿って配設された複数のワード線10が接続されている。ラインコントロール回路200には、列方向Yに沿って配設された複数のビット線20及び複数のソース線30が接続されている。符号40はメモリセルアレイを示し、メモリセルアレイ40は、マトリックス状に配列された図1の複数のメモリセル60を含む。
図4を用いて本実施形態の動作を説明する。図4はメモリセルアレイ40の1ブロックを示す。符号WL1〜4はそれぞれワード線10を示し、符号BL1〜4はそれぞれビット線20を示す。また、符号SL1〜4はそれぞれソース線30を示し、符号m1−1〜7はメモリセル60を示す。
ワード線コントロール回路100は、メモリセルm1−1を選択するためにワード線WL1に選択電圧(例えば図5では11V)を供給する。ブロック内のその他の各ワード線WL2〜4には第1誤消去防止電圧(例えば図5では2.5V)を供給する。ラインコントロール回路200は、メモリセルm1−1に接続されているビット線BL1に書き込み選択電圧(例えば図5では5.5V)を供給する。また、ラインコントロール回路200は、メモリセルm1−1に接続されているソース線SL1に書き込みソース電圧(例えば図5では0V)を供給し、その他の各ソース線SL2〜4に第2誤消去防止電圧(例えば図5では1.8V)供給する。さらに、ラインコントロール回路200は、ブロック内の各ビット線BL2〜4を接地電位に設定する。別の手法として、各ビット線BL2〜4をフローティング状態に設定しても良い。
次に消去動作について説明する。本実施形態では、メモリセル60内の窒化膜61から電子を抜き去る動作を消去動作と呼んでいる。ワード線WL1〜4には消去選択電圧(例えば図5では0V)が供給される。ビット線BL1〜4には、消去電圧(例えば図5では8V)が供給される。ソース線SL1〜4は、フローティング状態に設定されているが、接地電位に設定しても良い。
次にリード動作について説明する。メモリセルm1−1(選択メモリセル)のゲート電極62と接続されているワード線WL1に、読み出し選択電圧(例えば図5では3V)が供給される。残りの各ワード線WL2〜4には非選択電圧(例えば図5では0V)が供給される。各ソース線SL1〜4は接地電位に設定される。別の手法として、各ソース線SL1〜4をフローティング状態に設定しても良い。また、選択メモリセルに接続されているビット線BL1には、読み出し電圧(例えば図5では2V)が供給され、残りのビット線BL2〜4は接地電位に設定される。別の手法としてビット線BL2〜4をフローティング状態に設定しても良い。
まず、図6を用いて従来例を説明する。図6は従来例のメモリセルアレイの1部を示す。各符号m2−1〜3はメモリセルを示す。メモリセルm2−1〜3の各ゲート電極62にはワード線WL1〜3がそれぞれ接続されている。各メモリセルm2−1〜3の第1不純物領域fd、第2不純物領域sdには、それぞれ、ビット線BL1、ソース線SL1が接続されている。
次に図8を参照しながら第1誤消去防止電圧の値について説明する。図8のグラフは、一つのメモリセルに対して、徐々に書き込み動作をしていき、十分に電子を書き込んだあと、消去動作を徐々に行ったときの曲線群である。それぞれの曲線は、単位時間(約1μ秒間)だけ書き込み動作又は消去動作が行われたメモリセルに対して、ゲート電極62への印加電圧VGの変化毎に第1不純物領域fd及び第2不純物領域sdの間に流れる電流IDSを計測したものである。曲線L1は、書き込み動作及び消去動作が全く行われていない初期の状態のVG/IDS曲線である。つまり、窒化膜61にどの程度の電子がトラップされているかは、未知の状態である。
次に第2誤消去防止電圧の値について説明する。図9は書き込み動作前及び動作後の非選択メモリセルに対して、第2不純物領域sdに供給される電圧を徐々に上昇させていったときのゲート閾値電圧の変化量を表すグラフである。ΔVTHは書き込み動作後の非選択メモリセルのゲート閾値電圧と、書き込み動作前の非選択メモリセルのゲート閾値電圧との差(書き込み動作後のゲート閾値電圧−書き込み動作前のゲート閾値電圧)を表す。なお、図9は、電子をほとんどトラップしていない非選択メモリセル(消去動作が行われた非選択メモリセル)を対象としている。
図10は、本実施形態の変形例におけるメモリセルアレイの回路図を示す。符号m4−1〜4はメモリセル60を示す。各ワード線WL1〜4及び各ソース線SL1〜2は行方向Xに沿って配設されている。各ビット線BL1〜3は列方向Yに沿って配設されている。行方向Xに並ぶメモリセル60(例えばワード線WL1に接続されている複数のメモリセル60)の各々の第2不純物領域sdと、該メモリセル60に隣接して、行方向Xに並ぶメモリセル60(例えばワード線WL2に接続されている複数のメモリセル60)の各々の第2不純物領域sdは、1本のソース線30(例えばソース線SL1)と共通接続されている。行方向Xに並ぶメモリセル60(例えばメモリセルm4−1、m4−5、m4−6)の各々のゲート電極62は、ワード線WL1と共通接続されている。列方向Yに並ぶメモリセル60(例えばメモリセルm4−1〜4)の各々の第1不純物領域fdは、ビット線BL1と共通接続されている。トラップ領域trは、ゲート電極62とサブストレート63の間の第2不純物領域sd側に形成されている。
図11は本実施形態に係る詳細な一例を示す。符号2000は不揮発性記憶装置を示す。符号110はワード線ドライバを示し、符号210はラインドライバを示す。符号220はラインセレクタを示し、符号230は書き込みドライバを示す。符号240は入力バッファを示し、符号250はセンスアンプを示す。符号260は出力バッファを示し、符号300はアドレスバッファを示す。
書き込み動作時、外部から不揮発性記憶装置2000へ、アドレス情報及び入力データが供給される。供給されたアドレス情報は、アドレスバッファ300にバッファリングされる。バッファリングされたアドレス情報はワード線コントロール回路100及びラインコントロール回路200へ供給される。また、供給された入力データはラインコントロール回路200内の入力バッファ240にバッファリングされる。バッファリングされた入力データは書き込みドライバ230へ供給される。
消去動作時は、ブロック内一括消去が行われる。ワード線コントロール回路100により、ブロック内のワード線には消去選択電圧(例えば0V)が供給される。ラインコントロール回路により、ブロック内のビット線へ消去電圧(例えば8V)が供給される。ブロック内の各ソース線30は接地電位に設定される。別の手法として、各ソース線30をフローティング状態に設定することもできる。このような電圧印加状態に設定されることで、消去動作が可能となる。
リード動作時は、外部から不揮発性記憶装置2000へ、アドレス情報が供給される。書き込み動作時と同様に、アドレス情報はワード線コントロール回路100及びラインコントロール回路200へ供給される。ワード線コントロール回路100は、供給されたアドレス情報をもとに、ワード線ドライバ110を制御する。ワード線ドライバ110は、メモリセルアレイ40に配設されている各ワード線の中から所望のワード線を選び、該ワード線へ読み出し選択電圧(例えば3V)を供給する。ワード線ドライバ110は、その他の各ワード線へ非選択電圧(例えば0V)を供給する。その他の各ワード線は接地電位または、フローティング状態に設定されてもよい。
Claims (15)
- マトリックス状に配列された複数のメモリセルと、複数のワード線と、複数のビット線と、複数のソース線とを有するメモリセルアレイと、
前記複数のワード線をコントロールするワード線コントロール回路と、
前記複数のビット線及び前記複数のソース線をコントロールするラインコントロール回路と、
を含み、
前記複数のメモリセルの各々は、ワード線に接続されるゲート電極と、ビット線に接続される第1不純物領域と、ソース線に接続される第2不純物領域と、前記ゲート電極とサブストレートの間であって前記第1不純物領域側及び前記第2不純物領域側のうち少なくとも第2不純物領域側に形成される電子のトラップ領域とを有し、
前記複数のワード線及び前記複数のソース線は行方向に沿って配設され、
前記複数のビット線は列方向に沿って配設され、
行方向に並ぶ少なくとも1行のメモリセルの各々の前記第2不純物領域は、少なくとも1本のソース線と共通接続され、
前記行方向に並ぶ少なくとも1行のメモリセルの各々の前記ゲート電極は、少なくとも1本のワード線と共通接続され、
列方向に並ぶ少なくとも1列のメモリセルの各々の前記第1不純物領域は、少なくとも1本のビット線と共通接続され、
前記行方向に並ぶ1行のメモリセルの第2不純物領域と、
前記1行のメモリセルに隣接して、行方向に並ぶ1行のメモリセルの第2不純物領域とが、少なくとも前記1本のソース線と共通接続され、
前記ワード線コントロール回路は、選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルに接続される選択ワード線に正の選択電圧を供給し、前記選択メモリセルと接続されているビット線に共通接続されており前記選択メモリセルと接続されているソース線に共通接続されていない非選択メモリセルに接続されている非選択ワード線に第1誤消去防止電圧を供給し、前記選択メモリセルと接続されているビット線に共通接続されており前記選択メモリセルと接続されているソース線に共通接続されている非選択メモリセルに接続されている非選択ワード線に前記第1誤消去防止電圧よりも低い正の電圧であって、電子のトンネリングを生じさせない電圧を供給し、
前記ラインコントロール回路は、選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルに接続されるビット線にプログラム用ソース電圧より低いプログラム電圧を供給し、前記選択メモリセルに接続されるソース線に正のプログラム用ソース電圧を供給し、前記選択メモリセルと接続されているビット線に共通接続されている非選択メモリセルに接続されるビット線にプログラム用ソース電圧より低いプログラム電圧を供給し、前記選択メモリセルと接続されているビット線に共通接続されており前記選択メモリセルと接続されているソース線に共通接続されていない非選択メモリセルに接続されているソース線に第2誤消去防止電圧を供給することを特徴とする不揮発性半導体記憶装置。 - 請求項1において、
前記ワード線コントロール回路は、前記選択電圧より低い正の電圧を前記第1誤消去防止電圧として供給することを特徴とする不揮発性半導体記憶装置。 - 請求項1乃至2のいずれかにおいて、
前記ラインコントロール回路は、前記選択電圧より低い正の電圧を前記第2誤消去防止電圧として供給することを特徴とする不揮発性半導体記憶装置。 - 請求項1乃至3のいずれかにおいて、
前記ワード線コントロール回路は、書き込み動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第1誤消去防止電圧として供給することを特徴とする不揮発性半導体記憶装置。 - 請求項1乃至4のいずれかにおいて、
前記ワード線コントロール回路は、消去動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第1誤消去防止電圧として供給することを特徴とする不揮発性半導体記憶装置。 - 請求項1乃至5のいずれかにおいて、
前記トラップ領域は、第1の酸化膜と第2の酸化膜の間に設けられた窒化膜に形成されることを特徴とする不揮発性半導体記憶装置。 - 請求項1乃至5のいずれかにおいて、
前記トラップ領域は、第1の酸化膜と第2の酸化膜の間に設けられたシリコンドット領域に形成されることを特徴とする不揮発性半導体記憶装置。 - 請求項1乃至7のいずれかにおいて、
前記選択メモリセルに対して消去動作を行う際、前記ワード線コントロール回路は前記選択メモリセルに接続されるワード線に前記第1誤消去防止電圧より低い消去電圧を供給することを特徴とする不揮発性半導体記憶装置。 - 請求1乃至8のいずれかにおいて、
前記トラップ領域は、前記ゲート電極とサブストレートの間であって前記第2不純物領域側に形成されることを特徴とする不揮発性半導体記憶装置。 - マトリックス状に配列された複数のメモリセルと、複数のワード線と、複数のビット線と、複数のソース線とを有するメモリセルアレイを含む不揮発性半導体記憶装置の制御方法であって、
前記複数のメモリセルの各々は、ワード線に接続されるゲート電極と、ビット線に接続される第1不純物領域と、ソース線に接続される第2不純物領域と、前記ゲート電極とサブストレートの間であって前記第1不純物領域側及び前記第2不純物領域側のうち少なくとも第2不純物領域側に形成される電子のトラップ領域とを有し、
前記複数のワード線及び前記複数のソース線は行方向に沿って配設され、
前記複数のビット線は列方向に沿って配設され、
行方向に並ぶ少なくとも1行のメモリセルの各々の前記第2不純物領域は、少なくとも1本のソース線と共通接続され、
前記行方向に並ぶ少なくとも1行のメモリセルの各々の前記ゲート電極は、少なくとも1本のワード線と共通接続され、
列方向に並ぶ少なくとも1列のメモリセルの各々の前記第1不純物領域は、少なくとも1本のビット線と共通接続され、
前記行方向に並ぶ1行のメモリセルの第2不純物領域と、
前記1行のメモリセルに隣接して、行方向に並ぶ1行のメモリセルの第2不純物領域とが、少なくとも前記1本のソース線と共通接続され、
選択メモリセルに対して書き込み動作を行う際に、前記選択メモリセルの前記ゲート電極に正の選択電圧を供給し、前記選択メモリセルと接続されている選択ビット線に共通接続されており前記選択メモリセルと接続されているソース線に共通接続されていない非選択メモリセルの前記ゲート電極に第1誤消去防止電圧を供給し、前記選択ビット線に共通接続されており前記選択メモリセルと接続されているソース線に共通接続されている非選択メモリセルの前記ゲート電極に前記第1誤消去防止電圧よりも低い正の電圧であって、電子のトンネリングを生じさせない電圧を供給し、前記選択メモリセルの前記第1不純物領域にプログラム用ソース電圧より低いプログラム電圧を供給し、前記選択メモリセルの前記第2不純物領域に正のプログラム用ソース電圧を供給し、前記選択ビット線に共通接続されている非選択メモリセルの前記第1不純物領域にプログラム用ソース電圧より低いプログラム電圧を供給し、前記選択ビット線に共通接続されており前記選択メモリセルと接続されているソース線に共通接続されていない非選択メモリセルの前記第2不純物領域に第2誤消去防止電圧を供給することを特徴とする制御方法。 - 請求項10において、
選択電圧より低い正の電圧を前記第1誤消去防止電圧として供給することを特徴とする制御方法。 - 請求項10又は11において、
選択電圧より低い正の電圧を前記第2誤消去防止電圧として供給することを特徴とする制御方法。 - 請求項10乃至12のいずれかにおいて、
書き込み動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第1誤消去防止電圧として供給することを特徴とする制御方法。 - 請求項10乃至13のいずれかにおいて、
消去動作が行われたメモリセルのゲート閾値電圧よりも低い電圧を前記第1誤消去防止電圧として供給することを特徴とする制御方法。 - 請求項10乃至14のいずれかにおいて、
前記選択メモリセルに対して消去動作を行う際、前記選択メモリセルの前記ゲート電極に消去電圧を供給することを特徴とする制御方法。
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