KR100632637B1 - 낸드 플래시 메모리 소자의 소거 검증방법 및 그 낸드플래시 메모리 소자 - Google Patents

낸드 플래시 메모리 소자의 소거 검증방법 및 그 낸드플래시 메모리 소자 Download PDF

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Abstract

본 발명은 낸드 플래시 메모리 소자의 소거 검증방법 및 그 낸드 플래시 메모리 소자에 관한 것으로, 본 발명에서는 메모리 셀의 소거 검증 동작시 소오스 전압으로 포지티브 전압을 인가하여 소오스 검증 동작을 수행한다. 따라서, 본 발명에서는 여러 가지 요인에 의해 변동되는 소거 셀의 문턱전압의 변동폭을 고려하여 소거 셀의 네가티브 문턱전압을 안정적으로 검증할 수 있으며, 이를 통해 후속 프로그램 동작시 간섭에 의해 소거 셀의 문턱전압이 변동되는 경우에도 패일되는 셀의 수를 감소시킬 수 있다.
낸드 플래시 메모리 소자, 소거 검증 동작

Description

낸드 플래시 메모리 소자의 소거 검증방법 및 그 낸드 플래시 메모리 소자{METHOD FOR VERIFYING NAND FLASH MEMORY DEVICE AND NAND FLASH MEMORY DEVICE THEREOF}
도 1은 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 소자의 소거 검증방법을 설명하기 위하여 도시한 도면이다.
도 2는 도 1에 도시된 낸드 플래시 메모리 소자의 소거 검증 동작시 인가되는 바이어스 전압을 도시한 파형도이다.
도 3은 소오스 전압(Vsou)에 대한 소거 셀의 문턱전압의 변동을 도시한 도면이다.
도 4은 본 발명의 제1 실시예에 따른 낸드 플래시 메모리 소자를 설명하기 위하여 도시한 도면이다.
도 5는 도 4에 도시된 낸드 플래시 메모리 소자의 소거 검증 동작시 인가되는 바이어스 전압을 도시한 파형도이다.
도 6는 본 발명의 제2 실시예에 따른 낸드 플래시 메모리 소자를 설명하기 위하여 도시한 도면이다.
도 7은 도 6에 도시된 낸드 플래시 메모리 소자의 소거 검증 동작시 인가되는 바이어스 전압을 도시한 파형도이다.
도 8은 소거 검증 동작시 소오스 전압(Vsou)으로 포지티브 전압 또는 접지전압(OV)을 사용하는 경우 프로그램 간섭(disturb)에 의해 패일(fail)된 셀의 수를 를 나타낸 도면이다.
도 9 및 도 10은 본 발명이 적용되는 낸드 플래시 메모리 소자의 소거 셀 및 프로그램 셀의 문턱 전압 분포를 나타내는 그래프들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
DSL : 드레인 선택 라인
SSL : 소오스 선택 라인
WL0 내지 WL15 : 워드라인
N1 내지 N4 : NMOS 트랜지스터
P : PMOS 트랜지스터
MC0 내지 MC15 : 메모리 셀
본 발명은 낸드 플래시 메모리 소자의 소거 검증방법 및 그 낸드 플래시 메모리 소자에 관한 것으로, 특히 플로팅 게이트(floating gate)에 충전된 전자의 양은 변동없이 소거 셀의 문턱전압을 증가시켜 안정적으로 소거 셀의 문턱전압을 검증할 수 있는 낸드 플래시 메모리 소자의 소거 검증방법 및 그 낸드 플래시 메모리 소자에 관한 것이다.
최근에는, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 플래시 메 모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발하게 진행되고 있다. 여기서, 프로그램이라 함은 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거라 함은 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 낸드 플래시 메모리 소자(NAND-type flash memory device)가 개발되었다. 낸드 플래시 메모리 소자는 노어 플래시 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 낸드 플래시 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱전압(threshold Voltage, Vt)을 제어함으로써 이루어진다.
낸드 플래시 메모리 소자에서는 메모리 셀의 신뢰성(reliability) 확보가 중요한 문제이다. 특히, 메모리 셀의 데이터 유지(data retention) 특성이 중요한 문제로 대두되고 있다. 그러나, 앞서 설명한 바와 같이 낸드 플래시 메모리 소자는 F-N 터널링 방식을 이용하여 프로그램 동작 및 소거 동작이 이루어지고 있는데, 이러한 반복적인 F-N 터널링 과정에서 메모리 셀의 터널 산화막 내에 전자(electron)들이 트랩(trap)되게 되고, 이로 인해 메모리 셀의 문턱전압(threshold Voltage; Vt)이 변동(shift)하여 데이터 독출(read)시 원래 메모리 셀에 저장된 데이터를 잘못 인식하게 되는 경우가 발생하게 된다. 즉, 메모리 셀의 신뢰성이 저하되는 문제를 초래하게 된다.
메모리 셀의 문턱전압의 변동은 사이클링(cycling)에 의한 반복적인 F-N 터널링 과정에 의해 터널 산화막 내에 트랩되는 전자들에 의해 발생된다. 여기서, 사이클링이란 프로그램 동작과 소거 동작을 반복적으로 수행하는 과정을 말한다. 메모리 셀의 문턱전압의 변동을 방지하기 위해서는 프로그램 동작 및 소거 동작시 바이어스(bias) 조건(즉, 바이어스 전압)을 제어하여 소거 전압을 검증(verify) 전압 이하로 충분히 감소시키는 방법이 제안되고 있다. 그러나, 이 방법은 바이어스 전압이 증가된 만큼 문턱전압 또한 증가하게 되어 문턱전압이 변동되는 문제가 여전히 발생하게 된다. 메모리 셀의 문턱전압의 변동을 방지하기 위한 다른 방법으로는 터널 산화막의 두께를 감소시켜 F-N 터널링시 트랩되는 전자의 양을 감소시키는 방안이 제시되고 있다. 그러나, 터널 산화막의 두께를 감소시키는 방법은 근본적인 데이터 유지 특성 문제나 독출 장애(read disturbance) 문제의 영향으로 그 한계가 있다.
한편, 메모리 셀의 문턱전압의 변동을 감소시키는 방안에 선행하여 메모리 셀의 문턱전압의 변동을 모니터링(monitoring)하는 것 또한 중요한 과제이다. 일반적으로, 도 1에 도시된 바와 같이 프로그램 상태에서는 메모리 셀의 문턱전압이 포지티브(positive)가 되고, 소거 상태에서는 메모리 셀의 문턱전압이 네가티브(negative)가 된다. 그러나, 현재 네가티브에 존재하는 메모리 셀의 문턱전압을 모 니터링하는 것은 거의 불가능하다. 이는, 낸드 플래시 메모리 소자에서 워드라인 바이어스 전압(Word line Voltage, Vwl)으로 네가티브 전압은 사용되지 않기 때문이다. 현재, 낸드 플래시 메모리 소자에서 사용 가능한 가장 낮은 워드라인 바이어스 전압(Vwl)은 0V이다.
따라서, 소거 동작 후 소거 검증(verify) 동작시 메모리 셀의 문턱전압이 0V보다 낮으면, 그 메모리 셀은 소거가 안정적으로 이루어져 소거된 셀(이하, '소거 셀'이라 함)로 결정된다. 이처럼, 소거 검증 동작시 0V보다 낮은 문턱전압을 갖는 모든 셀은 모두 소거 셀로 결정되기 때문에 도 2에 도시된 바와 같이, 문턱전압이 -2V인 메모리 셀도 소거 셀로 결정되는 것은 물론, -0.1V인 메모리 셀 또한 소거 셀로 결정된다.
이 경우, -2V인 문턱전압을 갖는 메모리 셀의 경우에는 큰 문제가 없지만, -0.1V인 문턱전압을 갖는 메모리 셀의 경우에는 문제가 발생할 수 있다. 이는, 앞서 설명한 바와 같이 소거 셀의 문턱전압은 인접한 다른 셀의 프로그램 동작 및 소거 동작에 의한 영향, 또는 해당 셀의 반복적인 프로그램 동작 및 소거 동작에 따른 메모리 셀의 열화(degradation)에 의해서 변동되기 때문이다. 이에 따라, 0V에 근접한 문턱전압을 갖는 소거 셀의 경우에는 쉽게 0V 이상으로 문턱전압이 변동되게 된다. 즉, 소거 검증 동작에 의해 소거 셀로 판명된 셀이라도 여러 가지의 요인에 의해 문턱전압이 0V보다 높아지게 되어 소자 특성이 저하되는 문제가 발생하게 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로서, 플로팅 게이트(floating gate)에 충전된 전자의 양은 변동(즉, 소거 셀의 기본 문턱전압의 변동)없이 동작 모드(operation mode)로만 셀의 문턱전압을 증가시켜 안정적으로 소거 셀의 문턱전압을 검증할 수 있는 낸드 플래시 메모리 소자의 소거 검증방법 및 그 낸드 플래시 메모리 소자를 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 서로 직렬 접속되어 워드라인에 의해 선택되는 복수의 메모리 셀과, 복수의 메모리 셀 중 최초번째 메모리 셀과 접속되어 비트라인과 최초번째 메모리 셀을 접속시키는 제1 트랜지스터와, 복수의 메모리 셀 중 최종번째 메모리 셀의 소오스단과 접속된 제2 트랜지스터를 포함하는 낸드 플래시 메모리 소자의 소거 검증방법에 있어서, 워드라인에 0V를 인가하는 단계; 비트라인에 제1 포지티브 전압을 인가하는 단계; 및 최종번째 메모리 셀의 소오스단에 제1 포지티브 전압보다 작은 제2 포지티브 전압을 인가하여 소거 검증 동작을 수행하는 단계를 포함하는 낸드 플래시 메모리 소자의 소거 검증방법이 제공된다.
또한, 상기한 목적을 구현하기 위한 본 발명의 다른 측면에 따르면, 서로 직렬 접속되어 워드라인에 의해 선택되는 복수의 메모리 셀과, 복수의 메모리 셀 중 최초번째 메모리 셀과 접속되어 비트라인과 최초번째 메모리 셀을 접속시키는 제1 트랜지스터와, 복수의 메모리 셀 중 최종번째 메모리 셀의 소오스단과 접속된 제2 트랜지스터를 포함하는 낸드 플래시 메모리 소자에 있어서, 메모리 셀의 소거 검증 동작시 소거 검증 신호에 따라 제2 트랜지스터의 소오스단으로 포지티브 전압을 전달하는 제3 트랜지스터; 및 메모리 셀의 독출 동작시에는 독출 신호에 따라 제2 트랜지스터의 소오스단으로 접지전압을 전달하는 제4 트랜지스터를 포함하는 낸드 플래시 메모리 소자가 제공된다. 바람직하게, 메모리 셀의 소거 검증 동작시, 비트라인에 공급되는 비트라인 전압은 포지티브 전압보다 크다.
또한, 상기한 목적을 구현하기 위한 본 발명의 또 다른 측면에 따르면, 서로 직렬 접속되어 워드라인에 의해 선택되는 복수의 메모리 셀과, 복수의 메모리 셀 중 최초번째 메모리 셀과 접속되어 비트라인과 최초번째 메모리 셀을 접속시키는 제1 트랜지스터와, 복수의 메모리 셀 중 최종번째 메모리 셀의 소오스단과 접속된 제2 트랜지스터를 포함하는 낸드 플래시 메모리 소자에 있어서, 제2 트랜지스터의 소오스단에 접속되고, 메모리 셀의 소거 검증 동작시 소거 검증 신호에 따라 턴 온되는 제3 트랜지스터; 제3 트랜지스터와 접지전압 사이에 접속된 저항; 및 메모리 셀의 독출 동작시 독출 신호에 따라 제2 트랜지스터의 소오스단으로 접지전압을 전달하는 제4 트랜지스터를 포함하는 낸드 플래시 메모리 소자가 제공된다. 바람직하게, 제3 트랜지스터가 턴 온될 때, 저항에 의해 생성되는 소정의 포지티브 전압이 제2 트랜지스터의 소오스단으로 공급된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 소자의 소거 검증방법을 설명하기 위하여 도시한 도면이고, 도 2는 소거 검증 동작시 인가되는 각 바이어스 전압을 도시한 동작 파형도이다. 여기서는, 설명의 편의를 위해 16개의 메모리 셀이 하나의 스트링을 이루는 메모리 셀 어레이를 일례로 들어 설명하기로 한다.
도 1 및 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 소자의 소거 검증방법은 소거 검증 동작시 소오스 선택 트랜지스터(source selection transistor, N2)의 소오스단에 인가되는 소오스 전압(Vsou)과, 드레인 선택 트랜지스터(drain selection transistor, N1)의 드레인단에 인가되는 비트라인 전압(Vbit)에 포지티브 전압을 인가한다. 그리고, 선택된 워드라인(WL0 내지 WL15)에는 0V를 인가한다. 이때, 소오스 전압(Vsou)은 비트라인 전압(Vbit)보다 낮은 전압을 사용하는 것이 바람직하다. 한편, 낸드 플래시 메모리 소자는 소거 검증을 블럭(block) 단위로 수행한다. 이에 따라, 상기에서 '선택된 워드라인'이라 함은 블럭 단위로 선택된 워드라인을 말한다.
소거 검증 동작시, 소오스 전압(Vsou)을 포지티브 전압으로 인가하게 되면, 상대적으로 소오스 선택 트랜지스터(N2)를 포함하는 스트링 내의 일렉트로닉 포텐셜(electronic potential) 보다 소오스 선택 트랜지스터(N2)의 소오스의 일렉트로닉 포텐셜이 감소하므로 턴-온(turn-ON)되는 소오스 선택 트랜지스터(N2)의 게이트 바이어스 전압(gate bias voltage)이 그 만큼 증가하게 된다. 이에 따라, 소거 셀의 문턱전압이 증가하게 된다.
도 3에 도시된 바와 같이, 소거 셀의 문턱전압은 소오스 전압(Vsou)을 증가시킬 수록 지수 함수적으로 증가하게 된다. 따라서, 소오스 전압(Vsou)을 증가시킬 수록 소거 셀의 문턱전압이 증가되어 그 만큼 모니터링이 간편하게 된다. 즉, 소거 동작 후 0V 근처에 네가티브 문턱전압을 갖는 소거 셀의 경우에도 본 발명의 바람직한 실시예에 따른 소거 검증방법을 이용하여 효과적으로 소거 검증 동작을 수행하는 것이 가능하다. 이에 따라, 여러 가지 요인에 의해 문턱전압이 변동되는 것을 감안하여 소거 검증 동작을 수행할 수 있다. 따라서, 소거 검증 동작시 검증 마진이 증가하게 된다. 이러한 소거 검증 동작을 통해 페일(fail)된 셀에 대해서는 추가 소거 동작을 수행함으로써 안정적인 문턱전압을 갖는 소거 셀을 얻을 수 있다. 그리고, 전체 메모리 셀의 안정성을 높일 수 있어 소자의 신뢰성 특성을 향상시킬 수 있다.
한편, 앞서 설명한 바와 같이 소오스 전압(Vsou)은 비트라인 전압(Vbit)보다 낮은 전압이어야 하는데, 그 이유는 트랜지스터의 동작 특성 상 소오스 전압(Vsou)이 드레인단으로 인가되는 비트라인 전압(Vbit)보다 높은 경우 전류가 흐르지 않아 동작되지 않기 때문이다. 따라서, 가능한 비트라인 전압(Vbit)을 증가시켜 소오스 전압(Vsou)을 증가시키는 것이 바람직하다. 통상적으로, 소거 검증 동작시 비트라인 전압(Vbit)은 0.5V 내지 1.5V가 사용되나, 본 발명의 바람직한 실시예에서는 소오스 전압(Vsou)을 증가시키기 위하여 1.5V 내지 3.0V로 증가시켜 인가하는 것이 바람직하다.
이하에서는, 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 소자의 소거 검증방법을 구현할 수 있는 낸드 플래시 메모리 소자에 대해 설명하기로 한다.
실시예 1
도 4는 본 발명의 제1 실시예에 따른 낸드 플래시 메모리 소자를 설명하기 위하여 도시된 도면이다. 도 5는 소거 검증 동작시 인가되는 각 바이어스 전압을 도시한 동작 파형도이다.
도 4 및 도 5를 참조하면, 본 발명의 제1 실시예에 따른 낸드 플래시 메모리 소자는 도 1에 도시된 스트링 구조의 메모리 셀 어레이에 더하여, 소거 검증 동작시 인에이블(enable, 로우레벨(LOW level))되는 소거 검증 신호(erase_verify_sig)에 의해 턴-온되는 PMOS 트랜지스터(P)와, 소거 검증 동작을 제외한 일반적인 독출(read) 동작시 인에이블(하이레벨(HIGH level))되는 독출 신호(read_sig)에 의해 턴-온되는 NMOS 트랜지스터(N3)를 포함한다. PMOS 트랜지스터(P)는 소오스 선택 트랜지스터(N2)의 소오스단과 접속되고, 소거 검증 신호(erase_verify_sig)에 따라 동작되어 포지티브 전압(Vpos)을 소오스 선택 트랜지스터(N2)의 소오스단으로 전달한다. NMOS 트랜지스터(N3)는 소오스 선택 트랜지스터(N2)의 소오스단과 접속되고, 독출 신호(read_sig)에 따라 동작되어 접지전압(Vss)을 소오스 선택 트랜지스터(N2)의 소오스단으로 전달한다.
이러한 구성을 갖는 본 발명의 제1 실시예에 따른 낸드 플래시 메모리 소자의 동작 특성은 다음과 같이 이루어진다.
소거 검증 동작시, 소거 검증 신호(erase_verify_sig)와 독출 신호(read_sig)가 로우레벨로 입력되어 PMOS 트랜지스터(P)가 턴-온되고, NMOS 트랜지스터(N3)는 턴-오프(turn-OFF)된다. 이에 따라, 포지티브 전압(Vpos)은 PMOS 트랜 지스터(P)를 통해 소오스 선택 트랜지스터(N2)의 소오스단으로 전달된다. 즉, 소오스 전압(Vsou)은 포지티브 전압(Vpos)이 된다. 이런 상태에서, 드레인 선택 라인(Drain Selection Line, DSL) 및 소오스 선택 라인(Source Selection Line, SSL)을 통해 포지티브 전압(대략, 4.5V)이 인가되고, 비트라인(BL)으로 포지티브 비트라인 전압(Vbit)이 인가되고, 선택된 워드라인(WL0 내지 WL15)으로 0V가 인가되면 소거 검증 동작이 이루어진다. 이처럼, 소거 검증 동작시에는 소오스 전압(Vsou)으로 포지티브 전압(Vpos)을 사용함으로써 소거 셀의 문턱전압을 증가시키는 것이 가능하고, 소거 셀의 문턱전압이 증가된 상태에서 모니터링할 수 있어 그 만큼 소거 검증 마진을 증가시킬 수 있다.
독출 동작시, 미도시 되었으나, 소거 검증 신호(erase_verify_sig)와 독출 신호(read_sig)가 하이레벨로 입력되어 PMOS 트랜지스터(P)가 턴-오프되고, NMOS 트랜지스터(N3)는 턴-온된다. 이에 따라, 접지전압(Vss)은 NMOS 트랜지스터(N3)를 통해 소오스 선택 트랜지스터(N2)의 소오스단으로 전달된다. 즉, 소오스 전압(Vsou)은 접지전압(Vss)이 된다. 이런 상태에서, 드레인 선택 라인(DSL) 및 소오스 선택 라인(SSL)을 통해 포지티브 전압(대략, 4.5V)이 인가되고, 비트라인(BL)으로 포지티브 비트라인 전압(Vbit)이 인가되고, 선택된 워드라인(예컨대, WL1)으로 0.5V가 인가되고, 비선택된 워드라인(WL0, WL2 내지 WL15)으로 4.5V를 인가하면, 독출 동작이 이루어진다. 이처럼, 일반적인 독출 동작시에는 소오스 선택 트랜지스터(N2)의 소오스단으로 접지전압(Vss)을 인가시킨다.
실시예 2
도 6은 본 발명의 제2 실시예에 따른 낸드 플래시 메모리 소자를 설명하기 위하여 도시된 도면이다. 도 7은 소거 검증 동작시 인가되는 각 바이어스 전압을 도시한 동작 파형도이다.
도 6 및 도 7을 참조하면, 본 발명의 제2 실시예에 따른 낸드 플래시 메모리 소자는 도 1에 도시된 스트링 구조의 메모리 셀 어레이에 더하여, 소거 검증 동작시 인에이블(하이레벨)되는 소거 검증 신호(erase_verify_sig)에 의해 턴-온되는 NMOS 트랜지스터(N3)와, NMOS 트랜지스터(N3)와 직렬 접속된 저항(R)과, 소거 검증 동작을 제외한 일반적인 독출(read) 동작시 인에이블(하이레벨)되는 독출 신호(read_sig)에 의해 턴-온되는 NMOS 트랜지스터(N4)를 포함한다. NMOS 트랜지스터(N3)는 소오스 선택 트랜지스터(N2)의 소오스단과 저항(R) 사이에 직렬 접속되고, 소거 검증 신호(erase_verify_sig)에 따라 동작된다. 저항(R)은 NMOS 트랜지스터(N3)와 접지전압원 사이에 접속된다. NMOS 트랜지스터(N4)는 소오스 선택 트랜지스터(N2)의 소오스단과 접속되고, 독출 신호(read_sig)에 따라 동작되어 접지전압(Vss)을 소오스 선택 트랜지스터(N2)의 소오스단으로 전달한다.
이러한 구성을 갖는 본 발명의 제2 실시예에 따른 낸드 플래시 메모리 소자의 동작 특성은 다음과 같이 이루어진다.
소거 검증 동작시, 소거 검증 신호(erase_verify_sig)가 하이레벨로 입력되고, 독출 신호(read_sig)가 로우레벨로 입력되어 NMOS 트랜지스터(N3)가 턴-온되고, NMOS 트랜지스터(N4)는 턴-오프된다. 이에 따라, 저항(R)에는 접지전압(Vss)이 인가되게 된다. 즉, NMOS 트랜지스터(N3)가 턴-온되면 저항(R)에 의해 소오스 선택 트랜지스터(N2)의 소오스단에는 소정의 포지티브 전압이 인가된 것과 같은 동일한 효과를 얻게 된다. 이런 상태에서, 드레인 선택 라인(DSL)및 소오스 선택 라인(SSL)을 통해 포지티브 전압(대략, 4.5V)이 인가되고, 비트라인(BL)으로 포지티브 비트라인 전압(Vbit)이 인가되고, 선택된 워드라인(WL0 내지 WL15)으로 0V가 인가되면 소거 검증 동작이 이루어진다. 이처럼, 소거 검증 동작시에는 저항(R)을 이용하여 소오스 선택 트랜지스터(N2)의 소오스단에 포지티브 전압을 인가함으로써 소거 셀의 문턱전압을 증가시키는 것이 가능하고, 소거 셀의 문턱전압이 증가된 상태에서 모니터링할 수 있어 그 만큼 소거 검증 마진을 증가시킬 수 있다.
독출 동작시, 미도시 되었으나, 소거 검증 신호(erase_verify_sig)가 로우레벨로 입력되고, 독출 신호(read_sig)가 하이레벨로 입력되어 NMOS 트랜지스터(N3)가 턴-오프되고, NMOS 트랜지스터(N4)는 턴-온된다. 이에 따라, 접지전압(Vss)은 NMOS 트랜지스터(N4)를 통해 소오스 선택 트랜지스터(N2)의 소오스단으로 전달된다. 즉, 소오스 전압(Vsou)은 접지전압(Vss)이 된다. 이런 상태에서, 드레인 선택 라인(DSL) 및 소오스 선택 라인(SSL)을 통해 포지티브 전압(대략, 4.5V)이 인가되고, 비트라인(BL)으로 포지티브 비트라인 전압(Vbit)이 인가되고, 선택된 워드라인(예컨대, WL1)으로 0.5V가 인가되고, 비선택된 워드라인(WL0, WL2 내지 WL15)으로 4.5V를 인가하면, 독출 동작이 이루어진다. 이처럼, 일반적인 독출 동작시에는 소오스 선택 트랜지스터(N2)의 소오스단으로 접지전압(Vss)을 인가시킨다.
이하에서는, 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 소자의 소거 검증방법을 적용한 소거 셀의 특성을 도 8을 참조하여 설명하기로 한다. 여기 서, 도 8은 소거 검증 동작시 소오스 전압(Vsou)으로 포지티브 전압 또는 접지전압(OV)을 사용하는 경우 프로그램 간섭(disturb)에 의해 패일(fail)된 셀의 수를 를 나타낸 도면이다.
도 8에 나타낸 바와 같이, 소거 검증 동작시 소오스 전압(Vsou)을 포지티브 전압으로 인가하는 경우 접지전압을 인가하는 경우보다 프로그램 간섭에 의해 패일되는 셀의 수가 현저히 감소되는 것을 알 수 있다. 여기서, 프로그램 간섭이라 함은 프로그램 동작시 인접하게 위치된 소거 셀의 문턱전압에 영향을 주는 현상을 말한다.
이처럼, 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 소자의 소거 검증방법을 통해 검증된 소거 셀의 경우 프로그램 간섭이 발생된다 하더라도 패일되는 셀의 수가 작은 이유는 앞서 설명드린 바와 같이 소거 검증 동작시 소거 셀의 문턱전압을 증가시켜 소거 검증 동작을 수행하기 때문이다. 즉, 본 발명에서는 후속 프로그램 간섭에 의한 소거 셀의 문턱전압의 변동량을 미리 고려하여 소거 검증 동작을 수행하기 때문에 후속 프로그램 동작시 간섭에 의해 소거 셀의 문턱전압이 변동된다하더라도 프로그램 간섭에 의해 패일되는 셀의 수를 감소시키는 것이 가능하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 메모리 셀의 소거 검증 동작시 소오스 전압으로 포지티브 전압을 인가하여 소오스 검증 동작을 수행함으로써 여러 가지 요인에 의해 변동되는 소거 셀의 문턱전압의 변동폭을 고려하여 소거 셀의 네가티브 문턱전압을 안정적으로 검증할 수 있으며, 이를 통해 후속 프로그램 동작시 간섭에 의해 소거 셀의 문턱전압이 변동되는 경우에도 패일되는 셀의 수를 감소시킬 수 있다. 따라서, 낸드 플래시 메모리 소자의 메모리 셀의 특성을 개선시킬 수 있다.

Claims (12)

  1. 서로 직렬 접속되어 워드라인에 의해 선택되는 복수의 메모리 셀과, 상기 복수의 메모리 셀 중 최초번째 메모리 셀과 접속되어 비트라인과 상기 최초번째 메모리 셀을 접속시키는 제1 트랜지스터와, 상기 복수의 메모리 셀 중 최종번째 메모리 셀의 소오스단과 접속된 제2 트랜지스터를 포함하는 낸드 플래시 메모리 소자의 소거 검증방법에 있어서,
    상기 워드라인에 0V를 인가하는 단계;
    상기 비트라인에 제1 포지티브 전압을 인가하는 단계; 및
    상기 최종번째 메모리 셀의 소오스단에 상기 제1 포지티브 전압보다 작은 제2 포지티브 전압을 인가하여 소거 검증 동작을 수행하는 단계를 포함하는 낸드 플래시 메모리 소자의 소거 검증방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 비트라인에 인가되는 상기 제1 포지티브 전압은 0.5V 내지 1.5V 또는 1.5V 내지 3.0V인 낸드 플래시 메모리 소자의 소거 검증방법.
  4. 제 1 항에 있어서,
    상기 소거 검증 동작시 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트단으로는 각각 상기 제1 포지티브 전압보다 큰 제3 포지티브 전압이 인가되는 낸드 플래시 메모리 소자의 소거 검증방법.
  5. 서로 직렬 접속되어 워드라인에 의해 선택되는 복수의 메모리 셀과, 상기 복수의 메모리 셀 중 최초번째 메모리 셀과 접속되어 비트라인과 상기 최초번째 메모리 셀을 접속시키는 제1 트랜지스터와, 상기 복수의 메모리 셀 중 최종번째 메모리 셀의 소오스단과 접속된 제2 트랜지스터를 포함하는 낸드 플래시 메모리 소자에 있어서,
    상기 메모리 셀의 소거 검증 동작시 소거 검증 신호에 따라 상기 제2 트랜지스터의 소오스단으로 포지티브 전압을 전달하는 제3 트랜지스터; 및
    상기 메모리 셀의 독출 동작시에는 독출 신호에 따라 상기 제2 트랜지스터의 소오스단으로 접지전압을 전달하는 제4 트랜지스터를 포함하고,
    상기 메모리 셀의 소거 검증 동작시, 상기 비트라인에 공급되는 비트라인 전압은 상기 포지티브 전압보다 큰 낸드 플래시 메모리 소자.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 비트라인 전압은 0.5V 내지 1.5V 또는 1.5V 내지 3.0V인 낸드 플래시 메모리 소자.
  8. 제 5 항에 있어서,
    상기 제3 트랜지스터는 PMOS 트랜지스터인 낸드 플래시 메모리 소자.
  9. 제 5 항에 있어서,
    상기 제4 트랜지스터는 NMOS 트랜지스터인 낸드 플래시 메모리 소자.
  10. 서로 직렬 접속되어 워드라인에 의해 선택되는 복수의 메모리 셀과, 상기 복수의 메모리 셀 중 최초번째 메모리 셀과 접속되어 비트라인과 상기 최초번째 메모리 셀을 접속시키는 제1 트랜지스터와, 상기 복수의 메모리 셀 중 최종번째 메모리 셀의 소오스단과 접속된 제2 트랜지스터를 포함하는 낸드 플래시 메모리 소자에 있어서,
    상기 제2 트랜지스터의 소오스단에 접속되고, 상기 메모리 셀의 소거 검증 동작시 소거 검증 신호에 따라 턴 온되는 제3 트랜지스터;
    상기 제3 트랜지스터와 접지전압 사이에 접속된 저항; 및
    상기 메모리 셀의 독출 동작시 독출 신호에 따라 상기 제2 트랜지스터의 소오스단으로 접지전압을 전달하는 제4 트랜지스터를 포함하고,
    상기 제3 트랜지스터가 턴 온될 때, 상기 저항에 의해 생성되는 소정의 포지티브 전압이 상기 제2 트랜지스터의 소오스단으로 공급되는 낸드 플래시 메모리 소자.
  11. 제 10 항에 있어서,
    상기 제3 트랜지스터는 NMOS 트랜지스터인 낸드 플래시 메모리 소자.
  12. 제 10 항에 있어서,
    상기 제4 트랜지스터는 NMOS 트랜지스터인 낸드 플래시 메모리 소자.
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